JP2020088263A - Defect analysis device, defect analysis method, defect analysis program, and teacher data creation device, teacher data creation method, and teacher data creation program - Google Patents
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Abstract
Description
本発明は、半導体ウエハにおける製造不良の原因を解析する不良解析装置、不良解析方法、及び不良解析プログラム、並びに不良解析装置、不良解析方法、及び不良解析プログラムに好適に用いることができる教師データを作成する教師データ作成装置、教師データ作成方法、及び教師データ作成プログラムに関する。 The present invention provides a failure analysis device, a failure analysis method, and a failure analysis program for analyzing the cause of manufacturing defects in a semiconductor wafer, and a failure analysis device, a failure analysis method, and teaching data that can be suitably used for the failure analysis program. The present invention relates to a teacher data creating device, a teacher data creating method, and a teacher data creating program.
半導体基板上に回路パターンを形成する半導体デバイスの製造工程においては、歩留まり向上及び安定化を目的として、各工程後にパターン欠陥検査又は異物検査が実施され、検査結果の解析が行われる。その一手法として、欠陥分布状態の解析が知られている。欠陥分布の偏りは、そのほとんどが、装置又はプロセスの異常が原因となって発生する。そこで、装置又はプロセスの異常に特有の欠陥分布パターンを識別することにより、不良原因を推定することが試みられている。 In the manufacturing process of a semiconductor device in which a circuit pattern is formed on a semiconductor substrate, a pattern defect inspection or a foreign material inspection is performed after each process for the purpose of improving yield and stabilizing, and analysis of the inspection result is performed. As one of the methods, analysis of the defect distribution state is known. Most of the deviations in the defect distribution are caused by abnormalities in the device or process. Therefore, it has been attempted to presume the cause of the defect by identifying a defect distribution pattern specific to the abnormality of the device or process.
例えば、基板上に回路パターンを形成する工程で処理された被処理基板を検査して得られた欠陥のデータから欠陥の分布を解析する方法であって、前記被処理基板を検査して得られた欠陥の位置の情報から該欠陥の前記被処理基板上の分布を求め、該求めた欠陥の分布の特徴を該欠陥の前記被処理基板上の位置情報を用いて、繰り返し欠陥、密集欠陥、円弧状分布欠陥、放射状分布欠陥、線状分布欠陥、環・塊状分布欠陥、ランダム欠陥の分布特徴カテゴリのうちの何れかに分類することが知られている。 For example, a method of analyzing a distribution of defects from defect data obtained by inspecting a substrate to be processed processed in the step of forming a circuit pattern on the substrate, which is obtained by inspecting the substrate to be processed. The distribution of the defects on the substrate to be processed is obtained from the information on the positions of the defects, and the characteristics of the obtained distribution of the defects are used by using the position information of the defects on the substrate to be processed. It is known to classify into any of the distribution feature categories of arc-shaped distribution defect, radial distribution defect, linear distribution defect, ring/lump distribution defect, and random defect.
しかしながら、欠陥は、特定の製造不良原因のみに基づくものではないため、精度よく解析することは難しい。 However, it is difficult to analyze the defect with high accuracy because the defect is not based on only a specific cause of manufacturing defects.
本件は、製造不良原因を精度良く解析できる不良解析装置、不良解析方法、及び不良解析プログラムを提供することを目的とする。
また、本件は、製造不良原因の解析に好適に用いることができる教師データを作成する教師データ作成装置、教師データ作成方法、教師データ作成プログラムを提供することを目的とする。
It is an object of the present invention to provide a failure analysis device, a failure analysis method, and a failure analysis program capable of accurately analyzing the cause of manufacturing failure.
Another object of the present invention is to provide a teacher data creation device, a teacher data creation method, and a teacher data creation program that create teacher data that can be suitably used for analyzing the cause of manufacturing defects.
１つの態様では、本件の不良解析装置は、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析装置であって、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成する作成部と、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正する修正部と、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析する解析部と、
を有する。
In one aspect, the failure analysis device of the present case is
A failure analysis apparatus for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. The creation department that creates the Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. A correction unit that excludes and corrects the wafer map data;
An analysis unit that analyzes the cause of manufacturing defects of the semiconductor wafer using the corrected wafer map data;
Have.
他の１つの態様では、本件の不良解析方法は、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析方法であって、
コンピュータが、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成し、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正し、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析する。
In another one aspect, the failure analysis method of the present case comprises:
A failure analysis method for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
Computer
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. Create a Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
The cause of manufacturing defect of the semiconductor wafer is analyzed using the corrected wafer map data.
他の１つの態様では、本件の不良解析プログラムは、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析プログラムであって、
コンピュータに、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成させ、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正させ、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析させる。
In another one aspect, the failure analysis program of the present case is
A failure analysis program for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
On the computer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. Let's make a Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Causes of manufacturing defects of the semiconductor wafer are analyzed using the corrected wafer map data.
他の１つの態様では、本件の教師データ作成装置は、
半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成装置であって、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成する作成部と、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正する修正部と、
前記修正されたウエハマップデータを製造不良原因と対応づける対応部と、
を有する。
In another one aspect, the teacher data creation device of the present subject is
A teacher data creation device for creating teacher data when analyzing the cause of manufacturing defects in a semiconductor wafer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , A creating unit for creating a Delaunay diagram having each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. A correction unit that excludes and corrects the wafer map data;
A corresponding section that associates the corrected wafer map data with the cause of manufacturing defects;
Have.
他の１つの態様では、本件の教師データ作成方法は、
半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成方法であって、
コンピュータが、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成し、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正し、
前記修正されたウエハマップデータを製造不良原因と対応づける。
In another one aspect, the teacher data creation method of the present case is
A teacher data creation method for creating teacher data when analyzing a cause of manufacturing defects in a semiconductor wafer,
Computer
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , Create a Delaunay diagram with each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
The corrected wafer map data is associated with the cause of manufacturing defects.
他の１つの態様では、本件の教師データ作成プログラムは、
半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成プログラムであって、
コンピュータに、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成させ、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正させ、
前記修正されたウエハマップデータを製造不良原因と対応づけさせる。
In another one aspect, the teacher data creation program of the present case is
A teacher data creation program for creating teacher data when analyzing the cause of manufacturing defects in a semiconductor wafer,
On the computer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , Make a Delaunay diagram with each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
The corrected wafer map data is associated with the manufacturing defect cause.
一つの側面では、製造不良原因を精度良く解析できる不良解析装置を提供できる。
また、一つの側面では、製造不良原因を精度良く解析できる不良解析方法を提供できる。
また、一つの側面では、製造不良原因を精度良く解析できる不良解析プログラムを提供できる。
また、一つの側面では、製造不良原因の解析に好適に用いることができる教師データを作成する教師データ作成装置を提供できる。
また、一つの側面では、製造不良原因の解析に好適に用いることができる教師データを作成する教師データ作成方法を提供できる。
また、一つの側面では、製造不良原因の解析に好適に用いることができる教師データを作成する教師データ作成プログラムを提供できる。
In one aspect, it is possible to provide a failure analysis device capable of accurately analyzing the cause of manufacturing failure.
Further, in one aspect, it is possible to provide a failure analysis method capable of accurately analyzing the cause of manufacturing failure.
Further, in one aspect, it is possible to provide a failure analysis program capable of accurately analyzing the cause of manufacturing failure.
Further, according to one aspect, it is possible to provide a teacher data creation device that creates teacher data that can be suitably used for analyzing the cause of manufacturing defects.
Further, according to one aspect, it is possible to provide a teacher data creation method for creating teacher data that can be suitably used for analysis of the cause of manufacturing defects.
Further, in one aspect, it is possible to provide a teacher data creation program that creates teacher data that can be suitably used for analysis of the cause of manufacturing defects.
（不良解析装置、不良解析方法、及び不良解析プログラム、並びに教師データ作成装置、教師データ作成方法、及び教師データ作成プログラム）
本件の不良解析装置は、複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析装置である。
不良解析装置は、作成部と、修正部と、解析部とを少なくとも有する。
作成部は、半導体ウエハ上の複数の不良の集積回路の位置を示すウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成する。
修正部は、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する不良の集積回路の位置を示す点データをウエハマップデータから除外して、ウエハマップデータを修正する。
解析部は、修正されたウエハマップデータを用いて半導体ウエハの製造不良原因を解析する。
(Defect Analysis Device, Defect Analysis Method, Defect Analysis Program, Teacher Data Creation Device, Teacher Data Creation Method, and Teacher Data Creation Program)
The failure analysis apparatus of the present case is a failure analysis apparatus that analyzes the cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits.
The failure analysis device has at least a creation unit, a correction unit, and an analysis unit.
The creating unit performs Delaunay triangulation on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and sets each point data of the point group data as a vertex. Create a Delaunay diagram.
The correction unit extracts, from the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length, and converts the point data indicating the position of the defective integrated circuit corresponding to the extracted vertices into wafer map data. , And correct the wafer map data.
The analysis unit analyzes the cause of the manufacturing defect of the semiconductor wafer using the corrected wafer map data.
本件の不良解析方法は、複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析方法である。
不良解析方法では、コンピュータが、半導体ウエハ上の複数の不良の集積回路の位置を示すウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成する。
不良解析方法では、コンピュータが、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する不良の集積回路の位置を示す点データをウエハマップデータから除外して、ウエハマップデータを修正する。
不良解析方法では、コンピュータが、修正されたウエハマップデータを用いて半導体ウエハの製造不良原因を解析する。
The failure analysis method of the present case is a failure analysis method for analyzing the cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits.
In the failure analysis method, the computer performs Delaunay triangulation on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point cloud data is divided. Create a Delaunay diagram with vertices at.
In the failure analysis method, the computer extracts from the Delaunay diagram the vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length, and the point data indicating the position of the defective integrated circuit corresponding to the extracted vertices. Is excluded from the wafer map data and the wafer map data is corrected.
In the failure analysis method, the computer analyzes the cause of the manufacturing failure of the semiconductor wafer using the corrected wafer map data.
本件の不良解析プログラムは、複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析プログラムである。
不良解析プログラムは、コンピュータに、半導体ウエハ上の複数の不良の集積回路の位置を示すウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成させる。
不良解析プログラムは、コンピュータに、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する不良の集積回路の位置を示す点データをウエハマップデータから除外して、ウエハマップデータを修正させる。
不良解析プログラムは、コンピュータに、修正されたウエハマップデータを用いて半導体ウエハの製造不良原因を解析させる。
The failure analysis program of the present case is a failure analysis program for analyzing the cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits.
The defect analysis program causes the computer to perform Delaunay triangulation on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and to obtain each point data of the point cloud data. Create a Delaunay diagram with the vertex at.
The failure analysis program extracts, from the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices. Is excluded from the wafer map data and the wafer map data is corrected.
The failure analysis program causes the computer to analyze the cause of manufacturing failure of the semiconductor wafer using the corrected wafer map data.
本件の教師データ作成装置は、半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成装置である。
教師データ作成装置は、作成部と、修正部と、対応部とを少なくとも有する。
作成部は、数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の複数の不良の集積回路の位置を示すウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成する。
修正部は、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する不良の集積回路の位置を示す点データをウエハマップデータから除外して、ウエハマップデータを修正する。
対応部は、修正されたウエハマップデータを製造不良原因と対応づける。
The teaching data creation device of the present case is a teaching data creation device that creates teaching data when analyzing the cause of manufacturing defects in a semiconductor wafer.
The teacher data creation device has at least a creation unit, a correction unit, and a correspondence unit.
The creating unit uses Delaunay triangulation for the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the number of defective integrated circuits. And a Delaunay diagram with each point data of the point cloud data as vertices is created.
The correction unit extracts, from the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length, and converts the point data indicating the position of the defective integrated circuit corresponding to the extracted vertices into wafer map data. , And correct the wafer map data.
The response unit associates the corrected wafer map data with the cause of manufacturing defects.
本件の教師データ作成方法は、半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成方法である。
教師データ作成方法では、コンピュータが、複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の複数の不良の集積回路の位置を示すウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成する。
教師データ作成方法では、コンピュータが、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する不良の集積回路の位置を示す点データをウエハマップデータから除外して、ウエハマップデータを修正する。
教師データ作成方法では、コンピュータが、修正されたウエハマップデータを製造不良原因と対応づける。
The teaching data creation method of the present case is a teaching data creation method for creating teaching data when analyzing the cause of manufacturing defects in a semiconductor wafer.
In the teacher data creation method, a computer causes a point cloud of a plurality of defective integrated circuits in wafer map data indicating positions of a plurality of defective integrated circuits on a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits. Delaunay triangulation is performed on the data, and a Delaunay diagram with each point data of the point cloud data as a vertex is created.
In the teacher data creation method, the computer extracts a vertex from the Delaunay diagram in which the lengths of all the connected sides are equal to or greater than a predetermined length, and indicates the position of the defective integrated circuit corresponding to the extracted vertex. The data is excluded from the wafer map data and the wafer map data is corrected.
In the teacher data creation method, the computer associates the corrected wafer map data with the manufacturing defect cause.
本件の教師データ作成プログラムは、半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成プログラムである。
教師データ作成プログラムは、コンピュータに、半導体ウエハ上の複数の不良の集積回路の位置を示すウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成させる。
教師データ作成プログラムは、コンピュータに、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する不良の集積回路の位置を示す点データをウエハマップデータから除外して、ウエハマップデータを修正させる。
教師データ作成方法は、コンピュータに、修正されたウエハマップデータを製造不良原因と対応づけさせる。
The teaching data creation program of the present case is a teaching data creation program that creates teaching data when analyzing the cause of manufacturing defects in a semiconductor wafer.
The teacher data creation program causes the computer to perform Delaunay triangulation on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and to calculate each point of the point cloud data. Create a Delaunay diagram with data at the top.
The teacher data creation program extracts, from the Delaunay diagram, the vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length, and indicates the position of the defective integrated circuit corresponding to the extracted vertices. The data is excluded from the wafer map data and the wafer map data is corrected.
The teacher data creation method causes the computer to associate the corrected wafer map data with the manufacturing defect cause.
半導体ウエハ上に多数の集積回路〔ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ともいう。〕を形成する際には、通常、一部の集積回路で不良が生じる。その不良は、製造工程における不良原因に基づく場合が多い。不良原因としては、例えば、研磨によるスクラッチ、異物付着、搬送傷、周辺剥がれなどが挙げられる。
半導体ウエハにおける不良の集積回路の位置は、通常、ウエハマップにより把握される。
A large number of integrated circuits [ICs (Integrated Circuits)] on a semiconductor wafer. ], a defect usually occurs in some integrated circuits. The defect is often due to the cause of the defect in the manufacturing process. Examples of the cause of defects include scratches due to polishing, adhesion of foreign matter, transport scratches, and peripheral peeling.
The position of a defective integrated circuit on a semiconductor wafer is usually grasped by a wafer map.
ここで、不良の集積回路の位置を示すウエハマップデータの一例を図１Ａに示す。図１Ａのウエハマップ１００は、半導体ウエハを検査装置で検査して不良の集積回路を検出し、半導体ウエハ上の不良の集積回路の位置がわかるようにしたマップである。図１Ａのウエハマップ１００においては、不良の集積回路は黒い点で示されている。なお、ウエハマップデータは、図１Ａに示すように可視化したものでもあってもよいし、例えば、不良の集積回路の座標情報を有するグラフ構造であってもよい。
図１Ａに示すウエハマップ１００には、研磨処理の過程で発生した不良の集積回路と、ランダムに発生した不良の集積回路とが混在している。
ここで、図１Ｂに示すウエハマップ１００では、研磨処理の過程で発生した不良の集積回路の群を符号１０１、符号１０２で示される線で囲った。
このようなウエハマップデータの場合、研磨処理の過程で発生した不良の集積回路以外に、ランダムに発生した不良の集積回路が多く存在するために、研磨処理の過程で発生した不良の集積回路の群を識別することが難しい。そのため、製造不良原因を特定することが難しい。
本件は、そのような事情に鑑みてなされたものであり、本件の不良解析装置、不良解析方法、及び不良解析プログラムにおいては、ランダムに発生した不良の集積回路のデータをウエハマップデータから除去することで、ウエハマップデータにおいて製造不良原因に基づく不良の集積回路を顕在化させて、製造不良原因を特定しやすくする。
また、本件の教師データ作成装置、教師データ作成方法、及び教師データ作成プログラムにおいては、ウエハマップデータからランダムに発生した不良の集積回路を除去し、修正したウエハマップデータを得、そのウエハマップデータを教師データとすることで、製造不良原因の解析に好適に用いることができる教師データを得ることができる。
Here, an example of the wafer map data indicating the position of the defective integrated circuit is shown in FIG. 1A. The wafer map 100 in FIG. 1A is a map in which a defective integrated circuit is detected by inspecting a semiconductor wafer with an inspection device and the position of the defective integrated circuit on the semiconductor wafer can be known. In wafer map 100 of FIG. 1A, defective integrated circuits are indicated by black dots. The wafer map data may be visualized as shown in FIG. 1A, or may be a graph structure having coordinate information of a defective integrated circuit, for example.
In the wafer map 100 shown in FIG. 1A, defective integrated circuits that have occurred during the polishing process and defective integrated circuits that have randomly occurred are mixed.
Here, in the wafer map 100 shown in FIG. 1B, a group of defective integrated circuits generated during the polishing process is surrounded by lines indicated by reference numerals 101 and 102.
In the case of such wafer map data, since there are many defective integrated circuits randomly generated in addition to the defective integrated circuits generated in the polishing process, the defective integrated circuits generated in the polishing process are Difficult to identify groups. Therefore, it is difficult to identify the cause of manufacturing defects.
This case has been made in view of such circumstances, and in the failure analysis device, failure analysis method, and failure analysis program of this case, the data of the randomly generated defective integrated circuit is removed from the wafer map data. As a result, the defective integrated circuit based on the cause of the manufacturing defect is revealed in the wafer map data, and the cause of the manufacturing defect is easily identified.
Further, in the teacher data creating apparatus, the teacher data creating method, and the teacher data creating program of the present case, defective defective randomly generated integrated circuits are removed from the wafer map data to obtain corrected wafer map data, and the wafer map data is obtained. By using as the teacher data, it is possible to obtain the teacher data that can be suitably used for the analysis of the cause of the manufacturing defect.
本件の不良解析装置、不良解析方法、及び不良解析プログラムの一態様について、図を用いて説明する。
不良解析装置の構成例は、図２に示す不良解析装置１Ａのように、入力部２と、処理部３と、記憶部４と、出力部５とを有する。
処理部３は、作成部３１と、修正部３２と、解析部３３とを有する。処理部３は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。
不良解析装置の他の構成例は、図３に示す不良解析装置１Ｂのように、作成部３１と、修正部３２と、解析部３３とを有する。
One mode of the failure analysis device, the failure analysis method, and the failure analysis program of the present subject will be described with reference to the drawings.
The configuration example of the failure analysis device has an input unit 2, a processing unit 3, a storage unit 4, and an output unit 5, like the failure analysis device 1A shown in FIG.
The processing unit 3 includes a creation unit 31, a correction unit 32, and an analysis unit 33. The processing unit 3 is, for example, a CPU (Central Processing Unit).
Another example of the configuration of the failure analysis device includes a creation unit 31, a correction unit 32, and an analysis unit 33, like the failure analysis device 1B illustrated in FIG.
図４は、不良解析装置１Ａを用いた不良解析方法を説明するためのフローチャートである。
まず、解析対象の半導体ウエハのウエハマップデータを用意する。ウエハマップデータは、複数の集積回路を有する半導体ウエハを検査装置で検査して不良の集積回路を検出することで得ることができる。検査装置としては、不良の集積回路を検出し、ウエハマップデータを得ることができる検査装置であれば、特に制限はなく、目的に応じて適宜選択することができる。
得られたウエハマップデータを、入力部２を介して、作成部３１に入力する。
次に、作成部３１において、ウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成する（Ｓ００１）。
ドロネー三角形分割の方法としては、特に制限はなく、目的に応じて適宜選択することができる。
ここで、図５に、ウエハマップ上にドロネー図を重ねた図の一例を示す。図５において、四角のマス目が、集積回路を表し、塗りつぶされた四角のマス目が不良の集積回路を表す。図５において、不良の集積回路に対応するマス目を頂点とする複数の三角形が描かれている。これがドロネー図である。
FIG. 4 is a flowchart for explaining a failure analysis method using the failure analysis device 1A.
First, wafer map data of a semiconductor wafer to be analyzed is prepared. The wafer map data can be obtained by inspecting a semiconductor wafer having a plurality of integrated circuits with an inspection device to detect defective integrated circuits. The inspection apparatus is not particularly limited as long as it is an inspection apparatus capable of detecting defective integrated circuits and obtaining wafer map data, and can be appropriately selected according to the purpose.
The obtained wafer map data is input to the creating unit 31 via the input unit 2.
Next, the creation unit 31 performs Delaunay triangulation on the point cloud data of a plurality of defective integrated circuits in the wafer map data, and creates a Delaunay diagram having each point data of the point cloud data as a vertex (S001).
The Delaunay triangulation method is not particularly limited and can be appropriately selected depending on the purpose.
Here, FIG. 5 shows an example of a diagram in which a Delaunay diagram is superimposed on the wafer map. In FIG. 5, square cells represent integrated circuits, and solid square cells represent defective integrated circuits. In FIG. 5, a plurality of triangles each having a square as a vertex corresponding to a defective integrated circuit are drawn. This is the Delaunay diagram.
次に、修正部３２において、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する点データをウエハマップデータから除外して、ウエハマップデータを修正する（Ｓ００２）。
ここで、接続する全ての辺の長さが所定の長さ以上である頂点（不良の集積回路）は、他の頂点（他の不良の集積回路）から離れているため、他の不良の集積回路を生じさせる原因とは異なる原因によって生じた不良の集積回路（ランダムに発生した不良の集積回路）である可能性が高い。
そのため、そのようなランダムに発生した不良の集積回路をウエハマップデータから除外して、ウエハマップデータを修正することで、修正したウエハマップデータは、特定の製造不良原因に起因する不良の集積回路が強調されたウエハマップデータとなり、当該ウエハマップデータに対応する半導体ウエハの製造不良原因が特定しやすくなる。
Next, the correction unit 32 extracts from the Delaunay diagram the vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length, and excludes the point data corresponding to the extracted vertices from the wafer map data. , Wafer map data is corrected (S002).
Here, a vertex (defective integrated circuit) whose lengths of all the connected sides are equal to or more than a predetermined length is separated from another vertex (other defective integrated circuit), and therefore, another defective integration is performed. There is a high possibility that the integrated circuit is defective (randomly generated defective integrated circuit) caused by a cause different from the cause of the circuit.
Therefore, such defective randomly generated integrated circuits are excluded from the wafer map data and the wafer map data is corrected, so that the corrected wafer map data is the defective integrated circuit caused by a specific manufacturing defect cause. Is emphasized in the wafer map data, and the cause of manufacturing defect of the semiconductor wafer corresponding to the wafer map data can be easily identified.
次に、解析部３３において、修正されたウエハマップデータから半導体ウエハの製造不良原因を解析する（Ｓ００３）。
解析結果は、ディスプレイなどの出力部５に出力される。出力形式としては、特に制限はなく、目的に応じて適宜選択することができる。
以上により、製造不良原因を精度良く解析することができる。
Next, the analysis unit 33 analyzes the cause of the semiconductor wafer manufacturing defect from the corrected wafer map data (S003).
The analysis result is output to the output unit 5 such as a display. The output format is not particularly limited and can be appropriately selected according to the purpose.
As described above, it is possible to accurately analyze the cause of manufacturing defects.
以下に、ウエハマップデータの修正の一例を、フローチャート及び図を用いて説明する。
図６に、不良ＩＣを、ランダムな不良ＩＣか、ランダムではない不良ＩＣかに分類するフローチャートを示す。
Hereinafter, an example of the correction of the wafer map data will be described with reference to the flowchart and the drawings.
FIG. 6 shows a flowchart for classifying defective ICs into random defective ICs and non-random defective ICs.
フローチャートを参照する前に、ドロネー三角図の作成例を示す。
図７Ａに、ウエハマップデータを可視化したウエハマップの一例を示す。図７Ｂは、図７Ａのウエハマップに対応するテーブルである。
図７Ａ及び図７Ｂのウエハマップデータでは、Ｎｏ．１〜Ｎｏ．８の８つの不良ＩＣ及びその座標が確認できる。
このウエハマップデータについて、ドロネー図を作成すると、例えば、図８Ａのようになる。
図８Ａは、図７Ａのウエハマップにドロネー図を重ねた図である。
図８Ａにおいて、各三角形の番号には、下線を引いている。
図８Ｂは、図８Ａのドロネー図に対応するテーブルである。図８Ｂのテーブルでは、三角形と、その三角形の頂点に位置する不良ＩＣとが関連付けられている。
ここで、図７Ａのウエハマップから図８Ａのドロネー図を作成する際、ドロネー図が一意に定まるように、選択する頂点の順序を、頂点座標から一意に定まるように定めておくことが好ましい。そのために、例えば、以下のようなルールで頂点を選択する。
最初に選択する頂点（不良ＩＣ）は、各頂点の頂点座標（ｘ，ｙ）を比較し、原点からの距離が最短の頂点を選択する。原点からの距離が同じ頂点が複数ある場合には、ｙ座標が最小となる頂点を優先して選択する。
図７Ａ及び図７Ｂでは、不良ＩＣの番号が、選択順序と対応している。
Before referring to the flowchart, an example of creating a Delaunay triangulation diagram is shown.
FIG. 7A shows an example of a wafer map in which the wafer map data is visualized. FIG. 7B is a table corresponding to the wafer map of FIG. 7A.
In the wafer map data of FIGS. 7A and 7B, No. 1-No. 8 defective ICs 8 and their coordinates can be confirmed.
When a Delaunay diagram is created for this wafer map data, for example, it becomes as shown in FIG. 8A.
FIG. 8A is a diagram in which the Delaunay diagram is superimposed on the wafer map of FIG. 7A.
In FIG. 8A, each triangle number is underlined.
FIG. 8B is a table corresponding to the Delaunay diagram of FIG. 8A. In the table of FIG. 8B, triangles are associated with defective ICs located at the vertices of the triangles.
Here, when the Delaunay diagram of FIG. 8A is created from the wafer map of FIG. 7A, it is preferable to determine the order of the vertices to be selected so that the Delaunay diagram is uniquely determined from the vertex coordinates. Therefore, for example, the vertices are selected according to the following rules.
For the first selected vertex (defective IC), the vertex coordinates (x, y) of each vertex are compared, and the vertex with the shortest distance from the origin is selected. When there are a plurality of vertices having the same distance from the origin, the vertex having the smallest y coordinate is preferentially selected.
In FIGS. 7A and 7B, the number of the defective IC corresponds to the selection order.
続いて、図６のフローチャート及び図を用いて、不良ＩＣを、ランダムな不良ＩＣか、ランダムではない不良ＩＣかに分類する方法を説明する。
まず、図８Ａ及び図８Ｂのドロネー図を用い、不良ＩＣの一つを選択する（Ｓ１０１）。
次に、選択した不良ＩＣと接続する１つの辺を選択する（Ｓ１０２）。
次に、選択した辺の長さを計算する（Ｓ１０３）。
次に、選択した辺の長さが所定の長さ（Ｔ）よりも短いかどうかを判定する（Ｓ１０４）。所定の長さについては、特に制限はなく、目的に応じて適宜選択することができ、例えば、半導体ウエハの大きさ、集積回路の大きさ、集積回路の集積密度、不良の集積回路の数等に応じて適宜選択すればよい。
辺の長さが所定の長さ（Ｔ）よりも短い場合は、その不良ＩＣをランダムではない不良ＩＣに分類する。更に、後述する工程Ｓ１０６に進む。
辺の長さが所定の長さ（Ｔ）以上の場合は、全ての辺を選択したかどうかを確認する（Ｓ１０５）。
全ての辺を選択していない場合には、工程Ｓ１０２に戻る。
全ての辺を選択した場合には、その不良ＩＣをランダムな不良ＩＣに分類する。更に、全ての不良ＩＣを選択したかどうかを確認する（Ｓ１０６）。
全ての不良ＩＣを選択していない場合には、工程Ｓ１０１に戻る。
全ての不良ＩＣを選択した場合には、不良ＩＣの分類が終了したため、分類を終了する。
Next, a method of classifying a defective IC into a random defective IC and a non-random defective IC will be described with reference to the flowchart and the drawing of FIG.
First, one of the defective ICs is selected using the Delaunay diagrams of FIGS. 8A and 8B (S101).
Next, one side connected to the selected defective IC is selected (S102).
Next, the length of the selected side is calculated (S103).
Next, it is determined whether or not the length of the selected side is shorter than a predetermined length (T) (S104). The predetermined length is not particularly limited and can be appropriately selected according to the purpose. For example, the size of the semiconductor wafer, the size of the integrated circuit, the integration density of the integrated circuit, the number of defective integrated circuits, etc. It may be appropriately selected according to
If the side length is shorter than the predetermined length (T), the defective IC is classified as a non-random defective IC. Furthermore, it progresses to process S106 mentioned later.
If the side length is equal to or greater than the predetermined length (T), it is confirmed whether or not all sides have been selected (S105).
If all the sides have not been selected, the process returns to step S102.
When all the sides are selected, the defective IC is classified into a random defective IC. Further, it is confirmed whether all the defective ICs have been selected (S106).
If all the defective ICs have not been selected, the process returns to step S101.
When all the defective ICs are selected, the classification of the defective ICs is completed, so the classification is completed.
これらの結果を、テーブルで示すと、例えば、図９Ａ、図９Ｂ、及び図９Ｃのようになる。
図９Ａは、不良ＩＣ（Ｎｏ．１）についてのテーブルである。
図９Ｂは、不良ＩＣ（Ｎｏ．５）についてのテーブルである。
図９Ａに示すように、不良ＩＣ（Ｎｏ．１）は、全ての辺が、所定の長さ（Ｔ＝１５）以上の辺である。そのため、不良ＩＣ（Ｎｏ．１）は、ランダムな不良ＩＣに分類される。
図９Ｂに示すように、不良ＩＣ（Ｎｏ．５）は、所定の長さ（Ｔ＝１５）未満の辺を有する。そのため、不良ＩＣ（Ｎｏ．５）は、ランダムではない不良ＩＣに分類される。
そのようにして、図７Ａ及び図７Ｂに示される全ての不良ＩＣ（Ｎｏ．１〜Ｎｏ．８）について、分類を行うと、図９Ｃに示す結果となる。なお、図９Ｃにおいて、「Ｙｅｓ」がランダムな不良ＩＣであることを表し、「Ｎｏ」がランダムではない不良ＩＣであることを表す。即ち、不良ＩＣ Ｎｏ．１、及びＮｏ．４がランダムな不良ＩＣと判断される。
図７Ａのウエハマップからランダムな不良ＩＣを除くと、図１０のようになる。
When these results are shown in a table, for example, they are as shown in FIGS. 9A, 9B, and 9C.
FIG. 9A is a table for defective ICs (No. 1).
FIG. 9B is a table for defective ICs (No. 5).
As shown in FIG. 9A, all sides of the defective IC (No. 1) are sides having a predetermined length (T=15) or more. Therefore, the defective IC (No. 1) is classified into a random defective IC.
As shown in FIG. 9B, the defective IC (No. 5) has a side shorter than a predetermined length (T=15). Therefore, the defective IC (No. 5) is classified as a non-random defective IC.
In this way, if classification is performed on all the defective ICs (No. 1 to No. 8) shown in FIGS. 7A and 7B, the result shown in FIG. 9C is obtained. In FIG. 9C, “Yes” represents a random defective IC, and “No” represents a non-random defective IC. That is, the defective IC No. 1, and No. 4 is determined to be a random defective IC.
When random defective ICs are removed from the wafer map of FIG. 7A, the result is as shown in FIG.
次に、解析部において、修正されたウエハマップデータから半導体ウエハの製造不良原因を解析する方法の一例について説明する。
例えば、解析部においては、修正されたウエハマップデータと、製造不良原因と対応づけられたウエハマップデータを用いた学習を行って得られた学習モデルとに基づいて半導体ウエハの製造不良原因を解析する。
Next, an example of a method of analyzing the cause of the manufacturing defect of the semiconductor wafer from the corrected wafer map data in the analysis unit will be described.
For example, in the analysis unit, the cause of the semiconductor wafer manufacturing defect is analyzed based on the corrected wafer map data and a learning model obtained by learning using the wafer map data associated with the manufacturing defect cause. To do.
製造不良原因と対応づけられたウエハマップデータは、例えば、記憶部４に保存されている。
製造不良原因と対応づけられたウエハマップデータとしては、例えば、過去に半導体ウエハを検査した際に得られた製造不良原因と対応づけられたウエハマップデータであってもよいし、後述する教師データ作成装置、教師データ作成方法、及び教師データ作成プログラムによって作成した教師データであってもよい。
The wafer map data associated with the manufacturing defect cause is stored in, for example, the storage unit 4.
The wafer map data associated with the cause of manufacturing failure may be, for example, wafer map data associated with the cause of manufacturing failure obtained when a semiconductor wafer was inspected in the past, or teacher data described later. It may be teacher data created by the creating apparatus, the teacher data creating method, and the teacher data creating program.
製造不良原因としては、例えば、デフォーカス、マイクロスクラッチ、ケミカル・メカニカルポリッシング工程のスクラッチ、ガスを吹き付けの際の異物付着、搬送傷、周辺剥がれ、装置汚染などが挙げられる。
デフォーカス、又はマイクロスクラッチにより生じる不良ＩＣは、通常、密集した領域に分布する。
ケミカル・メカニカルポリッシング工程のスクラッチにより生じる不良ＩＣは、通常、円弧状に分布する。
ガスを吹き付けの際の異物付着により生じる不良ＩＣは、通常、半導体ウエハの中心から外に向かって広がる筋状に分布する。
搬送傷により生じる不良ＩＣは、通常、線状に分布する。
周辺剥がれ、装置汚染により生じる不良ＩＣは、通常、環状又は塊状に分布する。
Causes of manufacturing defects include, for example, defocus, micro scratches, scratches in the chemical mechanical polishing process, adhesion of foreign substances when blowing gas, transport scratches, peripheral peeling, and device contamination.
Defective ICs caused by defocus or micro scratches are usually distributed in a dense area.
Defective ICs caused by scratches in the chemical mechanical polishing process are usually distributed in an arc shape.
Defective ICs caused by the adhesion of foreign matter when blowing gas are usually distributed in a streak pattern that spreads outward from the center of the semiconductor wafer.
Defective ICs caused by transport scratches are usually distributed in a line.
The defective ICs caused by peripheral peeling and device contamination are usually distributed in a ring or block.
学習によって学習モデルを得る方法としては、特に制限はなく、目的に応じて適宜選択することができる。
例えば、ウエハマップデータから特徴を抽出し、サポートベクターマシンなどによって教師あり学習を行って、学習モデルを得てもよい。ウエハマップデータから特徴を抽出する方法としては、例えば、図１１に示すように、ウエハを同心円で分割して得られる領域に存在する不良ＩＣの数を求め、領域と、その領域における不良ＩＣの数とを相関付けることで特徴ベクトルを得る方法などが挙げられる。なお、図１１において、点が、不良ＩＣを表す。図１１においては、領域１に不良ＩＣが２個あり、領域２に不良ＩＣが３個あり、領域３に不良ＩＣが３個あることから、特徴ベクトルとして（２，３，３）が得られる。
また、例えば、ウエハマップデータからドロネー三角図を生成し、ドロネー三角図をグラフとしてグラフ分類の機械学習を行って、学習モデルを得てもよい。この際の機械学習としては、例えば、グラフカーネル法などが挙げられる。
また、例えば、ウエハマップを画像データとして扱い、製造不良原因と対応づけることで学習を行って学習モデルを得てもよいし、深層学習によって学習を行って学習モデルを得てもよい。
The method of obtaining the learning model by learning is not particularly limited and can be appropriately selected according to the purpose.
For example, a learning model may be obtained by extracting features from the wafer map data and performing supervised learning using a support vector machine or the like. As a method of extracting features from the wafer map data, for example, as shown in FIG. 11, the number of defective ICs existing in a region obtained by dividing the wafer into concentric circles is calculated, and the regions and defective ICs in the region are determined. There is a method of obtaining a feature vector by correlating with a number. In addition, in FIG. 11, a dot represents a defective IC. In FIG. 11, since there are two defective ICs in the region 1, three defective ICs in the region 2 and three defective ICs in the region 3, (2, 3, 3) is obtained as the feature vector. ..
Further, for example, a learning model may be obtained by generating a Delaunay triangular diagram from the wafer map data and performing machine learning for graph classification using the Delaunay triangular diagram as a graph. Examples of machine learning at this time include a graph kernel method and the like.
Further, for example, the wafer map may be treated as image data and the learning model may be obtained by associating the wafer map with the cause of the manufacturing defect, or the learning model may be obtained by deep learning.
学習モデルとしては、例えば、ウエハマップデータにおける複数の不良の集積回路から形成される形状に基づいてウエハマップデータを分類するモデルが挙げられる。
また、他の学習モデルとしては、例えば、ウエハマップデータにおける複数の不良の集積回路の分布に基づいてウエハマップデータの類似度を計算するモデルが挙げられる。
As the learning model, for example, there is a model for classifying the wafer map data based on the shape formed by a plurality of defective integrated circuits in the wafer map data.
Further, as another learning model, for example, there is a model for calculating the similarity of wafer map data based on the distribution of a plurality of defective integrated circuits in the wafer map data.
例えば、ウエハマップデータにおける複数の不良の集積回路から形成される形状に基づいてウエハマップデータを分類するモデルでは、例えば、図１２に示すように、ウエハマップデータにおける複数の不良の集積回路から形成される形状をグループに分類し、画像データとしてディスプレイに表示する。その際、グループの属性（製造不良原因）と、解析対象の半導体ウエハがどの画像データに相当するかを表示することで、簡単に、解析対象の半導体ウエハの製造不良原因の解析結果を確認することができる。 For example, in a model in which the wafer map data is classified based on the shape formed from a plurality of defective integrated circuits in the wafer map data, for example, as shown in FIG. 12, the wafer map data is formed from a plurality of defective integrated circuits. The shapes to be displayed are classified into groups and displayed on the display as image data. At that time, the analysis result of the cause of manufacturing failure of the semiconductor wafer to be analyzed can be easily confirmed by displaying the attribute of the group (the cause of manufacturing failure) and which image data corresponds to the semiconductor wafer to be analyzed. be able to.
また、例えば、ウエハマップデータにおける複数の不良の集積回路の分布に基づいてウエハマップデータの類似度を計算するモデルでは、例えば、解析対象の半導体ウエハについての修正されたウエハマップデータと、製造不良原因と対応づけられたウエハマップデータとの類似度を計算する。そして、図１３に示すように、類似度が高い、製造不良原因と対応づけられたウエハマップデータを、解析対象の半導体ウエハのウエハマップデータとともに、画像データとして、ディスプレイに表示する。この際、例えば、画像データを表示する際には、類似度が高い順に表示すれば、簡単に、解析対象の半導体ウエハの製造不良原因の解析結果を確認することができる。また、画像データとともに、類似度を数値として表示してもよい。 Further, for example, in a model for calculating the similarity of wafer map data based on the distribution of a plurality of defective integrated circuits in the wafer map data, for example, the corrected wafer map data of the semiconductor wafer to be analyzed and the manufacturing defect The degree of similarity with the wafer map data associated with the cause is calculated. Then, as shown in FIG. 13, the wafer map data having a high degree of similarity and associated with the manufacturing defect cause is displayed as image data on the display together with the wafer map data of the semiconductor wafer to be analyzed. At this time, for example, when displaying the image data, if the images are displayed in descending order of similarity, the analysis result of the manufacturing defect cause of the semiconductor wafer to be analyzed can be easily confirmed. Further, the degree of similarity may be displayed as a numerical value together with the image data.
なお、以上では、本件の不良解析装置、不良解析方法、及び不良解析プログラムの一態様について、解析対象の半導体ウエハの製造不良原因を解析する際、半導体ウエハのウエハマップデータとして、修正されたウエハマップデータのみを用いた。しかし、本件の不良解析装置、不良解析方法、及び不良解析プログラムでは、解析対象の半導体ウエハの製造不良原因を解析する際に、修正されたウエハマップデータに加えて、修正前のウエハマップデータも用いて、解析対象の半導体ウエハの製造不良原因を解析してもよい。この場合、修正されたウエハマップデータ及び修正前のウエハマップデータのそれぞれについて製造不良原因を解析し、出力してもよい。そうすることで、両者の解析結果を対比することができ、製造不良原因を求める精度がより高くなる場合がある。また、修正されたウエハマップデータについての製造不良原因の解析結果と、修正前のウエハマップデータについての製造不良原因の解析結果とが異なる場合には、それぞれの解析結果を出力してもよい。 It should be noted that, in the above, regarding the aspects of the failure analysis apparatus, the failure analysis method, and the failure analysis program of the present case, when analyzing the cause of manufacturing failure of the semiconductor wafer to be analyzed, the wafer map data of the semiconductor wafer is corrected. Only map data was used. However, in the failure analysis apparatus, failure analysis method, and failure analysis program of the present case, when analyzing the cause of manufacturing failure of the semiconductor wafer to be analyzed, in addition to the corrected wafer map data, the uncorrected wafer map data is also included. The cause of the manufacturing failure of the semiconductor wafer to be analyzed may be analyzed by using this. In this case, the cause of manufacturing defect may be analyzed and output for each of the corrected wafer map data and the wafer map data before correction. By doing so, the analysis results of both can be compared, and the accuracy of determining the cause of manufacturing defects may be higher. If the analysis result of the manufacturing defect cause for the corrected wafer map data is different from the analysis result of the manufacturing defect cause for the uncorrected wafer map data, each analysis result may be output.
例えば、図１４に示すような不良解析方法であってもよい。
修正前のウエハマップ２０１と、修正されたウエハマップ２０２とについてそれぞれ製造不良原因の解析を行い、その結果を、出力する。
出力する際には、分類（製造不良原因）と、解析対象のウエハマップと、解析の際に類似のウエハマップと判断されたウエハマップとを表示させる。
修正前のウエハマップ２０１の製造不良原因の解析結果と、修正されたウエハマップ２０２の製造不良原因の解析結果とが一致する場合には、上記のような表示をする。
一方、修正前のウエハマップ２０１の製造不良原因の解析結果と、修正されたウエハマップ２０２の製造不良原因の解析結果とが一致しない場合には、それぞれについて、分類（製造不良原因）と、解析対象のウエハマップと、解析の際に類似のウエハマップと判断されたウエハマップとを表示させてもよい。そして、ユーザにおいて、解析結果を踏まえて、最終的な製造不良原因を決定してもよい。
For example, a failure analysis method as shown in FIG. 14 may be used.
The cause of manufacturing defects is analyzed for each of the uncorrected wafer map 201 and the corrected wafer map 202, and the result is output.
When outputting, a classification (cause of manufacturing defect), a wafer map to be analyzed, and a wafer map determined to be a similar wafer map at the time of analysis are displayed.
If the analysis result of the manufacturing defect cause of the uncorrected wafer map 201 and the analysis result of the manufacturing defect cause of the corrected wafer map 202 match, the above display is performed.
On the other hand, when the analysis result of the manufacturing defect cause of the uncorrected wafer map 201 and the analysis result of the manufacturing defect cause of the corrected wafer map 202 do not match, classification (manufacturing defect cause) and analysis are performed for each. The target wafer map and the wafer map determined to be a similar wafer map at the time of analysis may be displayed. Then, the user may determine the final cause of the manufacturing defect based on the analysis result.
次に、本件の教師データ作成装置、教師データ作成方法、及び教師データ作成プログラムの一態様について、図を用いて説明する。
教師データ作成装置の構成例は、図１５に示す教師データ作成装置１０のように、作成部５１と、修正部５２と、対応部５３とを有する。
図１６は、教師データ作成装置１０を用いた教師データ作成方法を説明するためのフローチャートである。
まず、解析対象の半導体ウエハのウエハマップデータを用意する。ウエハマップデータは、複数の集積回路を有する半導体ウエハを検査装置で検査して不良の集積回路を検出することで得ることができる。検査装置としては、不良の集積回路を検出し、ウエハマップデータを得ることができる検査装置であれば、特に制限はなく、目的に応じて適宜選択することができる。
得られたウエハマップデータを、不図示の入力部を介して、作成部５１に入力する。
次に、作成部５１において、ウエハマップデータにおける複数の不良の集積回路の点群データについてドロネー三角形分割を行い、点群データの各点データを頂点とするドロネー図を作成する（Ｓ２０１）。
ドロネー三角形分割の方法としては、特に制限はなく、目的に応じて適宜選択することができる。
Next, one mode of the teacher data creation device, the teacher data creation method, and the teacher data creation program of the present subject will be described with reference to the drawings.
The configuration example of the teacher data creation device includes a creation unit 51, a correction unit 52, and a corresponding unit 53 like the teacher data creation device 10 shown in FIG.
FIG. 16 is a flowchart for explaining a teacher data creating method using the teacher data creating device 10.
First, wafer map data of a semiconductor wafer to be analyzed is prepared. The wafer map data can be obtained by inspecting a semiconductor wafer having a plurality of integrated circuits with an inspection device to detect defective integrated circuits. The inspection apparatus is not particularly limited as long as it is an inspection apparatus capable of detecting defective integrated circuits and obtaining wafer map data, and can be appropriately selected according to the purpose.
The obtained wafer map data is input to the creating unit 51 via an input unit (not shown).
Next, the creating unit 51 performs Delaunay triangulation on the point cloud data of a plurality of defective integrated circuits in the wafer map data, and creates a Delaunay diagram having each point data of the point cloud data as an apex (S201).
The Delaunay triangulation method is not particularly limited and can be appropriately selected depending on the purpose.
次に、修正部５２において、ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された頂点に対応する点データをウエハマップデータから除外して、ウエハマップデータを修正する（Ｓ２０２）。
ここで、接続する全ての辺の長さが所定の長さ以上である頂点（不良の集積回路）は、他の頂点（不良の集積回路）から離れているため、他の不良の集積回路の不良原因とは異なる不良原因によって生じた不良の集積回路（ランダムに発生した不良の集積回路）である可能性が高い。
そのため、そのようなランダムに発生した不良の集積回路をウエハマップデータから除外して、ウエハマップデータを修正することで、修正したウエハマップデータは、特定の製造不良原因に起因する不良の集積回路が強調されたウエハマップデータとなる。
Next, the correction unit 52 extracts from the Delaunay diagram vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length, and excludes the point data corresponding to the extracted vertices from the wafer map data. , Wafer map data is corrected (S202).
Here, a vertex (defective integrated circuit) whose lengths of all connected sides are equal to or greater than a predetermined length is separated from another vertex (defective integrated circuit). There is a high possibility that it is a defective integrated circuit (randomly generated defective integrated circuit) caused by a defect cause different from the defect cause.
Therefore, such defective randomly generated integrated circuits are excluded from the wafer map data and the wafer map data is corrected, so that the corrected wafer map data is the defective integrated circuit caused by a specific manufacturing defect cause. Is the wafer map data with emphasis.
次に、対応部５３において、修正されたウエハマップデータを製造不良原因と対応づける（Ｓ２０３）。
修正されたウエハマップデータを製造不良原因と対応づける方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、修正前のウエハマップデータの製造不良原因を、修正されたウエハマップの製造不良原因として対応づける方法が挙げられる。
そうすることで、製造不良原因と対応づけられた新しいウエハマップデータが得られる。当該ウエハマップデータは、特定の製造不良原因に起因する不良の集積回路が強調されたウエハマップデータであることから、当該ウエハマップデータを教師データとして用いて学習を行うと、学習モデルの精度向上が期待できる。
更に、上記の方法で教師データを作成することで、学習を行う際の教師データを増やすことができ、その点からも、学習モデルの精度向上が期待できる。
Next, the corresponding unit 53 associates the corrected wafer map data with the cause of manufacturing defect (S203).
The method for associating the corrected wafer map data with the manufacturing defect cause is not particularly limited and can be appropriately selected according to the purpose. For example, the manufacturing defect cause of the uncorrected wafer map data can be corrected. There is a method of associating with the cause of manufacturing defects in the wafer map.
By doing so, new wafer map data associated with the cause of manufacturing defects can be obtained. Since the wafer map data is wafer map data in which defective integrated circuits caused by a specific cause of manufacturing defects are emphasized, learning using the wafer map data as teacher data improves the accuracy of the learning model. Can be expected.
Furthermore, by creating the teacher data by the above method, it is possible to increase the teacher data when performing learning, and also from this point, improvement of the accuracy of the learning model can be expected.
ウエハマップデータの修正の一例は、例えば、図６、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ〜図９Ｃを用いて説明した通りである。 An example of the correction of the wafer map data is as described with reference to FIGS. 6, 7A, 7B, 8A, 8B, and 9A to 9C, for example.
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析装置であって、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成する作成部と、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正する修正部と、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析する解析部と、
を有することを特徴とする不良解析装置。
（付記２）
前記解析部が、前記修正されたウエハマップデータと、製造不良原因と対応づけられたウエハマップデータを用いた学習を行って得られた学習モデルとに基づいて前記半導体ウエハの製造不良原因を解析する付記１に記載の不良解析装置。
（付記３）
前記半導体ウエハの製造不良原因を解析する際に、修正前のウエハマップデータも用いる付記１から２のいずれかに記載の不良解析装置。
（付記４）
前記解析部が、前記修正されたウエハマップデータ及び前記修正前のウエハマップデータのそれぞれについて、製造不良原因の解析を行う付記３に記載の不良解析装置。
（付記５）
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析方法であって、
コンピュータが、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成し、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正し、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析する、
ことを特徴とする不良解析方法。
（付記６）
前記修正されたウエハマップデータと、製造不良原因と対応づけられたウエハマップデータを用いた学習を行って得られた学習モデルとに基づいて前記半導体ウエハの製造不良原因を解析する付記５に記載の不良解析方法。
（付記７）
前記半導体ウエハの製造不良原因を解析する際に、修正前のウエハマップデータも用いる付記５から６のいずれかに記載の不良解析方法。
（付記８）
前記修正されたウエハマップデータ及び前記修正前のウエハマップデータのそれぞれについて、製造不良原因の解析を行う付記７に記載の不良解析方法。
（付記９）
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハにおける製造不良原因を解析する不良解析プログラムであって、
コンピュータに、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成させ、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正させ、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析させる、
ことを特徴とする不良解析プログラム。
（付記１０）
前記修正されたウエハマップデータと、製造不良原因と対応づけられたウエハマップデータを用いた学習を行って得られた学習モデルとに基づいて前記半導体ウエハの製造不良原因を解析する付記９に記載の不良解析プログラム。
（付記１１）
コンピュータに前記半導体ウエハの製造不良原因を解析させる際に、修正前のウエハマップデータも用いる付記９から１０のいずれかに記載の不良解析プログラム。
（付記１２）
コンピュータに、前記修正されたウエハマップデータ及び前記修正前のウエハマップデータのそれぞれについて、製造不良原因の解析を行わせる付記１１に記載の不良解析プログラム。
（付記１３）
半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成装置であって、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成する作成部と、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正する修正部と、
前記修正されたウエハマップデータを製造不良原因と対応づける対応部と、
を有することを特徴とする教師データ作成装置。
（付記１４）
前記対応部が、修正前の前記ウエハマップの製造不良原因を、前記修正されたウエハマップデータの製造不良原因として、前記修正されたウエハマップデータを製造不良原因と対応づける付記１３に記載の教師データ作成装置。
（付記１５）
半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成方法であって、
コンピュータが、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成し、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正し、
前記修正されたウエハマップデータを製造不良原因と対応づける、
ことを特徴とする教師データ作成方法。
（付記１６）
修正前の前記ウエハマップの製造不良原因を、前記修正されたウエハマップデータの製造不良原因として、前記修正されたウエハマップデータを製造不良原因と対応づける付記１５に記載の教師データ作成方法。
（付記１７）
半導体ウエハにおける製造不良原因を解析する際の教師データを作成する教師データ作成プログラムであって、
コンピュータに、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成させ、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正させ、
前記修正されたウエハマップデータを製造不良原因と対応づけさせる、
ことを特徴とする教師データ作成プログラム。
（付記１８）
コンピュータに、修正前の前記ウエハマップの製造不良原因を、前記修正されたウエハマップデータの製造不良原因として、前記修正されたウエハマップデータを製造不良原因と対応づけさせる付記１７に記載の教師データ作成プログラム。
Regarding the above embodiment, the following supplementary notes will be disclosed.
(Appendix 1)
A failure analysis apparatus for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. The creation department that creates the Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. A correction unit that excludes and corrects the wafer map data;
An analysis unit that analyzes the cause of manufacturing defects of the semiconductor wafer using the corrected wafer map data;
A failure analysis device having:
(Appendix 2)
The analysis unit analyzes the cause of manufacturing defect of the semiconductor wafer based on the corrected wafer map data and a learning model obtained by learning using the wafer map data associated with the cause of manufacturing defect. The failure analysis device according to appendix 1.
(Appendix 3)
3. The failure analysis apparatus according to any one of appendices 1 and 2, which also uses uncorrected wafer map data when analyzing the cause of manufacturing failure of the semiconductor wafer.
(Appendix 4)
4. The failure analysis apparatus according to appendix 3, wherein the analysis unit analyzes the cause of manufacturing failure for each of the corrected wafer map data and the uncorrected wafer map data.
(Appendix 5)
A failure analysis method for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
Computer
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. Create a Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Analyzing the cause of manufacturing defects of the semiconductor wafer using the corrected wafer map data,
A failure analysis method characterized by the above.
(Appendix 6)
Appendix 5 Analyzing the cause of manufacturing defect of the semiconductor wafer based on the corrected wafer map data and a learning model obtained by performing learning using the wafer map data associated with the cause of manufacturing defect Failure analysis method.
(Appendix 7)
7. The failure analysis method according to any one of appendices 5 to 6, wherein the wafer map data before correction is also used when the cause of the manufacturing failure of the semiconductor wafer is analyzed.
(Appendix 8)
8. The failure analysis method according to appendix 7, wherein the cause of manufacturing failure is analyzed for each of the corrected wafer map data and the uncorrected wafer map data.
(Appendix 9)
A failure analysis program for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
On the computer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. Let's make a Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Analyzing the cause of manufacturing defects of the semiconductor wafer using the corrected wafer map data,
A failure analysis program characterized by the following.
(Appendix 10)
Item 11. The cause of manufacturing failure of the semiconductor wafer is analyzed based on the corrected wafer map data and a learning model obtained by performing learning using the wafer map data associated with the cause of manufacturing failure. Defect analysis program.
(Appendix 11)
11. The defect analysis program according to any one of appendices 9 to 10, which also uses uncorrected wafer map data when causing a computer to analyze the cause of manufacturing defect of the semiconductor wafer.
(Appendix 12)
12. The defect analysis program according to appendix 11, which causes a computer to analyze the cause of manufacturing defects for each of the corrected wafer map data and the uncorrected wafer map data.
(Appendix 13)
A teacher data creation device for creating teacher data when analyzing the cause of manufacturing defects in a semiconductor wafer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , A creating unit for creating a Delaunay diagram having each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. A correction unit that excludes and corrects the wafer map data;
A corresponding section that associates the corrected wafer map data with the cause of manufacturing defects;
A teacher data creation device comprising:
(Appendix 14)
14. The teacher according to appendix 13, wherein the corresponding unit associates the corrected wafer map data with the manufacturing defect cause by using the manufacturing defect cause of the wafer map before correction as the manufacturing defect cause of the corrected wafer map data. Data creation device.
(Appendix 15)
A teacher data creation method for creating teacher data when analyzing a cause of manufacturing defects in a semiconductor wafer,
Computer
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , Create a Delaunay diagram with each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Correlating the corrected wafer map data with the cause of manufacturing defects,
A method for creating teacher data, characterized by the above.
(Appendix 16)
16. The teacher data creation method according to appendix 15, wherein the manufacturing defect cause of the wafer map before correction is set as the manufacturing defect cause of the corrected wafer map data, and the corrected wafer map data is associated with the manufacturing defect cause.
(Appendix 17)
A teacher data creation program for creating teacher data when analyzing the cause of manufacturing defects in a semiconductor wafer,
On the computer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , Make a Delaunay diagram with each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Correlating the corrected wafer map data with the cause of manufacturing defects,
A teacher data creation program characterized by the above.
(Appendix 18)
18. The teacher data according to appendix 17, which causes a computer to associate the corrected wafer map data with a manufacturing defect cause by using a manufacturing defect cause of the wafer map before correction as a manufacturing defect cause of the corrected wafer map data. Creation program.
１Ａ 不良解析装置
１Ｂ 不良解析装置
２ 入力部
３ 処理部
４ 記憶部
５ 出力部
１０ 教師データ作成装置
３１ 作成部
３２ 修正部
３３ 解析部
５１ 作成部
５２ 修正部
５３ 対応部
1A Defect analysis device 1B Defect analysis device 2 Input part 3 Processing part 4 Storage part 5 Output part 10 Teacher data creation device 31 Creation part 32 Correction part 33 Analysis part 51 Creation part 52 Correction part 53 Corresponding part
Claims (10)
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成する作成部と、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正する修正部と、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析する解析部と、
を有することを特徴とする不良解析装置。 A failure analysis apparatus for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. The creation department that creates the Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. A correction unit that excludes and corrects the wafer map data;
An analysis unit that analyzes the cause of manufacturing defects of the semiconductor wafer using the corrected wafer map data;
A failure analysis device having:
コンピュータが、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成し、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正し、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析する、
ことを特徴とする不良解析方法。 A failure analysis method for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
Computer
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. Create a Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Analyzing the cause of manufacturing defects of the semiconductor wafer using the corrected wafer map data,
A failure analysis method characterized by the above.
コンピュータに、
前記半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成させ、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正させ、
前記修正されたウエハマップデータを用いて前記半導体ウエハの製造不良原因を解析させる、
ことを特徴とする不良解析プログラム。 A failure analysis program for analyzing a cause of manufacturing failure in a semiconductor wafer having a plurality of integrated circuits including a plurality of defective integrated circuits,
On the computer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer, and each point data of the point group data is set as a vertex. Let's make a Delaunay diagram,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Analyzing the cause of manufacturing defects of the semiconductor wafer using the corrected wafer map data,
A failure analysis program characterized by the following.
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成する作成部と、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正する修正部と、
前記修正されたウエハマップデータを製造不良原因と対応づける対応部と、
を有することを特徴とする教師データ作成装置。 A teacher data creation device for creating teacher data when analyzing the cause of manufacturing defects in a semiconductor wafer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , A creating unit for creating a Delaunay diagram having each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. A correction unit that excludes and corrects the wafer map data;
A corresponding section that associates the corrected wafer map data with the cause of manufacturing defects;
A teacher data creation device comprising:
コンピュータが、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成し、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正し、
前記修正されたウエハマップデータを製造不良原因と対応づける、
ことを特徴とする教師データ作成方法。 A teacher data creation method for creating teacher data when analyzing a cause of manufacturing defects in a semiconductor wafer,
Computer
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , Create a Delaunay diagram with each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Correlating the corrected wafer map data with the cause of manufacturing defects,
A method for creating teacher data, characterized by the above.
コンピュータに、
複数の不良の集積回路を含む複数の集積回路を有する半導体ウエハ上の前記複数の不良の集積回路の位置を示すウエハマップデータにおける前記複数の不良の集積回路の点群データについてドロネー三角形分割を行い、前記点群データの各点データを頂点とするドロネー図を作成させ、
前記ドロネー図から、接続する全ての辺の長さが所定の長さ以上である頂点を抽出し、抽出された前記頂点に対応する不良の集積回路の位置を示す点データを前記ウエハマップデータから除外して、前記ウエハマップデータを修正させ、
前記修正されたウエハマップデータを製造不良原因と対応づけさせる、
ことを特徴とする教師データ作成プログラム。 A teacher data creation program for creating teacher data when analyzing the cause of manufacturing defects in a semiconductor wafer,
On the computer,
Delaunay triangulation is performed on the point cloud data of the plurality of defective integrated circuits in the wafer map data indicating the positions of the plurality of defective integrated circuits on the semiconductor wafer having the plurality of integrated circuits including the plurality of defective integrated circuits. , Make a Delaunay diagram with each point data of the point cloud data as vertices,
From the Delaunay diagram, vertices in which the lengths of all the connected sides are equal to or greater than a predetermined length are extracted, and point data indicating the position of the defective integrated circuit corresponding to the extracted vertices is extracted from the wafer map data. Exclude and modify the wafer map data,
Correlating the corrected wafer map data with the cause of manufacturing defects,
A teacher data creation program characterized by the above.
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