JP2020088250A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device.
シリコンを用いた半導体装置として、情報を記憶するための半導体メモリがある。このような半導体メモリのうち、書換可能なものとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の揮発性のメモリの他、不揮発性のフラッシュメモリが存在している。 As a semiconductor device using silicon, there is a semiconductor memory for storing information. Among such semiconductor memories, volatile memories such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory) as well as non-volatile flash memories exist as rewritable ones.
半導体メモリは、小さくて記憶容量の大きなものが求められており、フラッシュメモリも例外ではない。このため、フラッシュメモリにおいても、高集積化がなされているが、高集積化をした場合に、加工誤差等により隣り合うゲート電極同士がショートし、不良となる場合がある。 Semiconductor memories are required to be small and have a large storage capacity, and flash memories are no exception. For this reason, the flash memory is also highly integrated, but in the case of high integration, adjacent gate electrodes may be short-circuited due to a processing error or the like, resulting in a defect.
このため、フラッシュメモリ等の半導体装置において、高集積化させた場合であっても、隣り合うゲート電極同士がショートすることのない半導体装置の製造方法が求められている。 Therefore, in a semiconductor device such as a flash memory, there is a demand for a method of manufacturing a semiconductor device in which adjacent gate electrodes do not short-circuit even when highly integrated.
本実施の形態の一観点によれば、シリコン基板の表面に、第１の方向に伸びるアクティブ領域と、前記アクティブ領域の両側に埋込酸化膜を形成する工程と、前記アクティブ領域の上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜及び前記埋込酸化膜の上に、第１のゲート膜を形成する工程と、前記第１のゲート膜及び前記埋込酸化膜の上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上に、前記第１の方向に略直交する第２の方向に伸びる第２ゲートを形成する工程と、前記第２ゲートが形成される第１の領域を除き、前記第２の絶縁膜及び前記第１のゲート膜を除去し、残存する第１のゲート膜により第１ゲートを形成する工程と、を有し、前記第１のゲート膜を形成する工程における前記第１のゲート膜の前記第２の方向における幅は、前記第１の領域よりも、前記第１の領域と前記第１の領域との間の第２の領域において、広く形成されていることを特徴とする。 According to one aspect of the present embodiment, on a surface of a silicon substrate, an active region extending in a first direction, a step of forming a buried oxide film on both sides of the active region, and on the active region, Forming a first insulating film, forming a first gate film on the first insulating film and the buried oxide film, and forming the first gate film and the buried oxide film A step of forming a second insulating film on the second insulating film, a step of forming a second gate on the second insulating film, the second gate extending in a second direction substantially orthogonal to the first direction, Except the first region where the second gate is formed, removing the second insulating film and the first gate film, and forming the first gate by the remaining first gate film. However, the width of the first gate film in the second direction in the step of forming the first gate film is larger than that of the first region and the first region than the first region. It is characterized in that it is widely formed in the second region between.
開示の半導体装置の製造方法によれば、高集積化させた場合であっても、隣り合うゲート電極同士がショートすることを抑制することができる。 According to the disclosed method for manufacturing a semiconductor device, it is possible to prevent short-circuiting between adjacent gate electrodes even when highly integrated.
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、説明の便宜上、図面における縦横の縮尺等は実際と異なる場合がある。また、本願においては、Ｘ１−Ｘ２方向、Ｙ１−Ｙ２方向、Ｚ１−Ｚ２方向を相互に直交する方向とする。また、Ｘ１−Ｘ２方向及びＹ１−Ｙ２方向を含む面をＸＹ面と記載し、Ｙ１−Ｙ２方向及びＺ１−Ｚ２方向を含む面をＹＺ面と記載し、Ｚ１−Ｚ２方向及びＸ１−Ｘ２方向を含む面をＺＸ面と記載する。 A mode for carrying out the invention will be described below. The same members and the like are designated by the same reference numerals and the description thereof will be omitted. Further, for convenience of explanation, the vertical and horizontal scales in the drawings may be different from the actual one. Further, in the present application, the X1-X2 direction, the Y1-Y2 direction, and the Z1-Z2 direction are directions orthogonal to each other. Further, a plane including the X1-X2 direction and the Y1-Y2 direction is described as an XY plane, a plane including the Y1-Y2 direction and the Z1-Z2 direction is described as a YZ plane, and the Z1-Z2 direction and the X1-X2 direction are described. The plane containing is described as a ZX plane.
〔第１の実施の形態〕
最初に、半導体装置であるフラッシュメモリにおいて、高集積化させた場合に、隣り合うゲート電極同士がショートしてしまうことについて、図１Ａから図７Ｃに示される半導体装置の製造工程に基づき説明する。
[First Embodiment]
First, in a flash memory which is a semiconductor device, short circuit between adjacent gate electrodes when highly integrated is described with reference to manufacturing steps of the semiconductor device shown in FIGS. 1A to 7C.
最初に、図１Ａ〜図１Ｃに示されるように、シリコン基板９１０の表面にアクティブ領域９１３を形成し、アクティブ領域９１３の両側に埋込酸化膜９２０を形成し、更に、アクティブ領域９１３の露出しているシリコンの表面を酸化し第１の絶縁膜９３０を形成する。尚、図１Ａは、この工程における上面図であり、図１Ｂは、図１Ａにおける一点鎖線Iｂ−Iｂにおいて切断した断面図であり、図１Ｃは、図１Ａにおける一点鎖線Iｃ−Iｃにおいて切断した断面図である。
First, as shown in FIGS. 1A to 1C, an
具体的には、シリコン基板９１０の表面に形成されるアクティブ領域９１３は、Ｙ１−Ｙ２方向に伸びるように形成されており、このアクティブ領域９１３の両側となるＸ１方向側及びＸ２方向側には、埋込酸化膜９２０が形成されている。このように形成されるアクティブ領域９１３のＸ１−Ｘ２方向における幅Ｗ１は、０．１５〜０．３μｍである。また、第１の絶縁膜９３０の膜厚は８〜１２ｎｍである。
Specifically, the
アクティブ領域９１３及び埋込酸化膜９２０を形成する工程においては、フッ酸等によるウェットエッチングを行う工程があり、このウェットエッチングにより、アクティブ領域９１３の両側の埋込酸化膜９２０には、ディボット９２１が形成される。ディボット９２１は、アクティブ領域９１３の両側の埋込酸化膜９２０の表面に、アクティブ領域９１３に沿ってＹ１−Ｙ２方向に伸びるように形成される。このように形成されるディボット９２１のＸ１−Ｘ２方向における幅Ｗ２は、０．０５〜０．０８μｍであり、深さＤ１は０．０４〜０．０５μｍである。尚、ディボット９２１は、Ｘ１−Ｘ２方向における一方の端が、アクティブ領域９１３の上に形成された第１の絶縁膜９３０となり、他方の端がディボット９２１の端部９２１ａとなる。
In the step of forming the
次に、図２Ａ〜図２Ｃに示されるように、第１の絶縁膜９３０及び埋込酸化膜９２０の上に、アモルファスシリコンを成膜することにより、第１のゲート膜９４０ａを形成する。尚、図２Ａは、この工程における上面図であり、図２Ｂは、図２Ａにおける一点鎖線ＩＩｂ−ＩＩｂにおいて切断した断面図であり、図２Ｃは、図２Ａにおける一点鎖線ＩＩｃ−ＩＩｃにおいて切断した断面図である。具体的には、第１の絶縁膜９３０及び埋込酸化膜９２０の上に、ＣＶＤにより膜厚が５０〜１００ｎｍとなるようにアモルファスシリコンを成膜することにより第１のゲート膜９４０ａを形成する。これにより、埋込酸化膜９２０のディボット９２１の内部も第１のゲート膜９４０ａにより埋め込まれる。尚、第１のゲート膜９４０ａはフローティングゲートとなる第１ゲートを形成するためのものであり、導電性を有している。
Next, as shown in FIGS. 2A to 2C, a
次に、図３Ａ〜図３Ｃに示されるように、第１のゲート膜９４０ａを加工する。尚、図３Ａは、この工程における上面図であり、図３Ｂは、図３Ａにおける一点鎖線ＩＩＩｂ−ＩＩＩｂにおいて切断した断面図であり、図３Ｃは、図３Ａにおける一点鎖線ＩＩＩｃ−ＩＩＩｃにおいて切断した断面図である。具体的には、第１のゲート膜９４０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域の第１のゲート膜９４０ａを除去し、埋込酸化膜９２０の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより第１のゲート膜９４０ａは、Ｘ１−Ｘ２方向における幅Ｗ３は０．２５〜０．４μｍであって、Ｙ１−Ｙ２方向に長く伸びた形状に加工される。
Next, as shown in FIGS. 3A to 3C, the
ところで、Ｘ１−Ｘ２方向において、アクティブ領域９１３の幅Ｗ１は０．１５〜０．３μｍであり、ディボット９２１の幅Ｗ２は０．０５〜０．０８μｍである。このため、第１のゲート膜９４０ａを加工するために形成されるレジストパターンの位置が若干ずれると、図３Ｂ及び図３Ｃに示されるように、レジストパターンが形成されていない領域のディボット９２１内に、第１のゲート膜の一部９４０ｚが残ってしまう。
By the way, in the X1-X2 direction, the width W1 of the
次に、図４Ａ〜図４Ｃに示されるように、第１のゲート膜９４０ａ及び埋込酸化膜９２０の上に、第２の絶縁膜９５０を形成し、更に、第２の絶縁膜９５０の上に第２のゲート膜９６０ａを形成する。尚、図４Ａは、この工程における上面図であり、図４Ｂは、図４Ａにおける一点鎖線ＩＶｂ−ＩＶｂにおいて切断した断面図であり、図４Ｃは、図４Ａにおける一点鎖線ＩＶｃ−ＩＶｃにおいて切断した断面図である。第２の絶縁膜９５０は、第１のゲート膜９４０ａ及び埋込酸化膜９２０の上に、ＣＶＤにより酸化膜及び窒化膜を成膜することにより形成する。形成される第２の絶縁膜９５０の膜厚は、１２〜２０ｎｍである。また、第２のゲート膜９６０ａは、ＣＶＤによりポリシリコンを成膜することにより形成されており、第２のゲート膜９６０ａの膜厚は、８０〜１４０ｎｍである。
Next, as shown in FIGS. 4A to 4C, a second
次に、図５Ａ〜図５Ｃに示されるように、第２のゲート膜９６０ａの上に、レジストパターン９７０を形成し、レジストパターン９７０の形成されていない領域における第２のゲート膜９６０ａを除去することにより、第２ゲート９６０を形成する。尚、図５Ａは、この工程における上面図であり、図５Ｂは、図５Ａにおける一点鎖線Ｖｂ−Ｖｂにおいて切断した断面図であり、図５Ｃは、図５Ａにおける一点鎖線Ｖｃ−Ｖｃにおいて切断した断面図である。
Next, as shown in FIGS. 5A to 5C, a resist
具体的には、第２のゲート膜９６０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２ゲート９６０が形成される領域にレジストパターン９７０を形成する。この後、Ｃｌ系等のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターン９７０の形成されていない領域の第２のゲート膜９６０ａを除去し、第２の絶縁膜９５０の表面を露出させる。これにより、残存している第２のゲート膜９６０ａにより第２ゲート９６０を形成する。このように形成される第２ゲート９６０は、Ｘ１−Ｘ２方向に伸びるように形成され、Ｙ１−Ｙ２方向における幅Ｗ４は、０．１５〜０．３μｍである。
Specifically, a photoresist is applied on the
次に、図６Ａ〜図６Ｃに示されるように、第２ゲート９６０の上のレジストパターン９７０を残したままの状態で、第２の絶縁膜９５０をドライエッチングにより除去する。尚、図６Ａは、この工程における上面図であり、図６Ｂは、図６Ａにおける一点鎖線ＶＩｂ−ＶＩｂにおいて切断した断面図であり、図６Ｃは、図６Ａにおける一点鎖線ＶＩｃ−ＶＩｃにおいて切断した断面図である。具体的には、ＣＦ４系のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターン９７０の形成されていない領域の第２の絶縁膜９５０を除去する。ドライエッチングでは、Ｚ１側からＺ２側に向かってエッチングが進行するため、第１のゲート膜９４０ａの側面に形成された第２の絶縁膜９５０の一部９５０ｚが完全には除去されず残ってしまう。例えば、ディボット９２１内に第１のゲート膜の一部９４０ｚが残存している場合、第１のゲート膜の一部９４０ｚの上に、第２の絶縁膜の一部９５０ｚが残ってしまう。
Next, as shown in FIGS. 6A to 6C, the second
次に、図７Ａ〜図７Ｃに示されるように、第２ゲート９６０の上のレジストパターン９７０を残したままの状態で、第１のゲート膜９４０ａをドライエッチングにより除去することにより、残存する第１のゲート膜９４０ａにより第１ゲート９４０を形成する。この後、レジストパターン９７０は有機溶剤等により除去する。尚、図７Ａは、この工程における上面図であり、図７Ｂは、図７Ａにおける一点鎖線ＶＩＩｂ−ＶＩＩｂにおいて切断した断面図であり、図７Ｃは、図７Ａにおける一点鎖線ＶＩＩｃ−ＶＩＩｃにおいて切断した断面図である。具体的には、Ｃｌ系等のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターン９７０の形成されていない領域の第１のゲート膜９４０ａを除去する。エッチングガスとしてＣｌ系等のガスを用いたドライエッチングでは、シリコンにおけるエッチング速度は速いが、酸化膜や窒化膜におけるエッチング速度は極めて遅いため、選択的エッチングされる。よって、このドライエッチングでは、アモルファスシリコンにより形成されている第１のゲート膜９４０ａはエッチングされるが、埋込酸化膜９２０、第１の絶縁膜９３０、第２の絶縁膜の一部９５０ｚは殆どエッチングされない。このため、ディボット９２１内に残存している第１のゲート膜の一部９４０ｚは、その上に、即ち、Ｚ１側に、第２の絶縁膜の一部９５０ｚが残存しているため、ドライエッチングでは除去されず残ってしまう。このように、隣り合う第１ゲート９４０同士は、導電性を有する残存する第１のゲート膜の一部９４０ｚにより接続されるため、隣り合う第１ゲート９４０同士は、電気的に接続されてショートしてしまい不良となる。尚、第１ゲート９４０を大きくすることにより、解決する方法も考えられるが、この方法では、半導体装置の集積度が低下するため好ましくない。
Next, as shown in FIGS. 7A to 7C, the
このため、隣り合う第１ゲート９４０同士がショートすることのない半導体装置が求められている。
Therefore, there is a demand for a semiconductor device in which the adjacent
（半導体装置）
次に、第１の実施の形態における半導体装置の製造方法について、図８Ａ〜図２３Ｄに基づき説明する。尚、本願においては、Ｙ１−Ｙ２方向を第１の方向と記載し、Ｘ１−Ｘ２方向を第２の方向と記載する場合がある。また、後述する第１ゲート４０は、フローティングゲート（浮遊ゲート）と呼ばれ、第２ゲート６０は、コントロールゲート（制御ゲート）と呼ばれる。
(Semiconductor device)
Next, a method of manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. 8A to 23D. In the present application, the Y1-Y2 direction may be referred to as the first direction, and the X1-X2 direction may be referred to as the second direction. The
最初に、図８Ａ〜図８Ｃに示されるように、シリコン基板１０の上に酸化膜１１を形成し、酸化膜１１の上に窒化膜１２を形成する。尚、図８Ａは、この工程における上面図であり、図８Ｂは、図８Ａにおける一点鎖線ＶＩＩＩｂ−ＶＩＩＩｂにおいて切断した断面図であり、図８Ｃは、図８Ａにおける一点鎖線ＶＩＩＩｃ−ＶＩＩＩｃにおいて切断した断面図である。酸化膜１１は、シリコン基板１０の表面のシリコンを熱酸化することにより形成し、窒化膜１２は、この酸化膜１１の上にＣＶＤによりＳｉＮ膜等を成膜することにより形成する。このように形成される酸化膜１１の膜厚は５〜２０ｎｍであり、窒化膜１２の膜厚は６０〜１３０ｎｍである。
First, as shown in FIGS. 8A to 8C, the
次に、図９Ａ〜図９Ｃに示されるように、シリコン基板１０を表面より加工することにより、アクティブ領域１３を形成する。尚、図９Ａは、この工程における上面図であり、図９Ｂは、図９Ａにおける一点鎖線ＩＸｂ−ＩＸｂにおいて切断した断面図であり、図９Ｃは、図９Ａにおける一点鎖線ＩＸｃ−ＩＸｃにおいて切断した断面図である。具体的には、窒化膜１２の表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、アクティブ領域１３が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンが形成されていない領域の窒化膜１２及び酸化膜１１を除去し、残存している窒化膜１２及び酸化膜１１により、窒化膜１２及び酸化膜１１のパターンを形成し、不図示のレジストパターンは有機溶剤等により除去する。この後、残存している窒化膜１２及び酸化膜１１のパターンをマスクとして、シリコン基板１０の一部を除去し、トレンチ１４を形成することにより、トレンチ１４とトレンチ１４との間にアクティブ領域１３が形成される。アクティブ領域１３は、Ｘ１−Ｘ２方向における幅Ｗａが０．１５〜０．３μｍであって、Ｙ１−Ｙ２方向に伸びるように形成されており、アクティブ領域１３の高さに相当するトレンチ１４の深さＤａは２５０〜４００ｎｍである。
Next, as shown in FIGS. 9A to 9C, the
次に、図１０Ａ〜図１０Ｃに示されるように、トレンチ１４を埋め込むことにより埋込酸化膜２０を形成する。尚、図１０Ａは、この工程における上面図であり、図１０Ｂは、図１０Ａにおける一点鎖線Ｘｂ−Ｘｂにおいて切断した断面図であり、図１０Ｃは、図１０Ａにおける一点鎖線Ｘｃ−Ｘｃにおいて切断した断面図である。具体的には、ＣＶＤにより膜厚が４００ｎｍ〜６００ｎｍの酸化シリコン膜を成膜することにより、シリコン基板１０に形成されたトレンチ１４を埋め込む。この後、酸化シリコン膜を表面よりＣＭＰ（chemical mechanical polishing）等による研磨により除去し平坦化し、埋込酸化膜２０を形成する。窒化膜１２の一部は、ＣＭＰ等による研磨により除去してもよい。
Next, as shown in FIGS. 10A to 10C, the buried
次に、図１１Ａ〜図１１Ｃに示されるように、リン酸を用いたウェットエッチングにより、窒化膜１２を除去する。尚、図１１Ａは、この工程における上面図であり、図１１Ｂは、図１１Ａにおける一点鎖線ＸIｂ−ＸIｂにおいて切断した断面図であり、図１１Ｃは、図１１Ａにおける一点鎖線ＸIｃ−ＸIｃにおいて切断した断面図である。
Next, as shown in FIGS. 11A to 11C, the
次に、図１２Ａ〜図１２Ｃに示されるように、必要なイオン注入を行った後、フッ酸を用いたウェットエッチングにより、酸化膜１１を除去する。尚、図１２Ａは、この工程における上面図であり、図１２Ｂは、図１２Ａにおける一点鎖線ＸＩＩｂ−ＸＩＩｂにおいて切断した断面図であり、図１２Ｃは、図１２Ａにおける一点鎖線ＸＩＩｃ−ＸＩＩｃにおいて切断した断面図である。フッ酸を用いたウェットエッチングでは、シリコンにより形成されているアクティブ領域１３は殆どエッチングされず、アクティブ領域１３の上の酸化膜１１を除去することができるが、この際、埋込酸化膜２０の一部がエッチングにより除去される。これにより、アクティブ領域１３のＸ１側及びＸ２側の両側に、アクティブ領域１３に沿ってディボット２１が形成される。形成されるディボット２１のＸ１−Ｘ２方向における幅Ｗｂは０．０５〜０．０８μｍである。
Next, as shown in FIGS. 12A to 12C, after performing necessary ion implantation, the
次に、図１３Ａ〜図１３Ｃに示されるように、露出しているアクティブ領域１３の表面のシリコンを熱酸化し酸化シリコンを形成することにより第１の絶縁膜３０を形成する。形成される第１の絶縁膜３０の膜厚は、８〜１２ｎｍである。尚、図１３Ａは、この工程における上面図であり、図１３Ｂは、図１３Ａにおける一点鎖線ＸＩＩＩｂ−ＸＩＩＩｂにおいて切断した断面図であり、図１３Ｃは、図１３Ａにおける一点鎖線ＸＩＩＩｃ−ＸＩＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 13A to 13C, the first insulating
次に、図１４Ａ〜図１４Ｃに示されるように、第１の絶縁膜３０及び埋込酸化膜２０の上に、アモルファスシリコンにより第１のゲート膜４０ａを成膜する。尚、図１４Ａは、この工程における上面図であり、図１４Ｂは、図１４Ａにおける一点鎖線ＸＩＶｂ−ＸＩＶｂにおいて切断した断面図であり、図１４Ｃは、図１４Ａにおける一点鎖線ＸＩＶｃ−ＸＩＶｃにおいて切断した断面図である。具体的には、第１の絶縁膜３０及び埋込酸化膜２０の上に、ＣＶＤにより膜厚が５０〜１００ｎｍとなるようにアモルファスシリコンを成膜することにより第１のゲート膜４０ａを形成する。これにより、埋込酸化膜２０のディボット２１の内部にも第１のゲート膜４０ａが埋め込まれる。尚、第１のゲート膜４０ａはフローティングゲートとなる第１ゲートを形成するためのものであり導電性を有している。
Next, as shown in FIGS. 14A to 14C, a
次に、図１５Ａ〜図１５Ｃに示されるように、第１のゲート膜４０ａを加工する。尚、図１５Ａは、この工程における上面図であり、図１５Ｂは、図１５Ａにおける一点鎖線ＸＶｂ−ＸＶｂにおいて切断した断面図であり、図１５Ｃは、図１５Ａにおける一点鎖線ＸＶｃ−ＸＶｃにおいて切断した断面図である。具体的には、第１のゲート膜４０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域の第１のゲート膜４０ａを除去し、埋込酸化膜２０の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。
Next, as shown in FIGS. 15A to 15C, the
これにより、第１のゲート膜４０ａは、Ｙ１−Ｙ２方向に長く伸びた形状に加工される。本実施の形態においては、第１のゲート膜４０ａは、Ｘ１−Ｘ２方向において、後述する第２ゲート６０が形成される第１の領域１０１における幅Ｗｃよりも、第２ゲート６０が形成されない第２の領域１０２における幅Ｗｄが広くなるように形成する。具体的には、第１のゲート膜４０ａは、第１の領域１０１におけるＸ１−Ｘ２方向の幅Ｗｃよりも、第２の領域１０２における幅Ｗｄが片側で０．０５〜０．１μｍ広くなるように形成する。例えば、加工された第１のゲート膜４０ａの第１の領域１０１における幅Ｗｃは、０．２５〜０．４μｍとなり、第２の領域１０２における幅Ｗｄは、０．３５〜０．６μｍとなる。
As a result, the
ここで、第１のゲート膜４０ａを加工するために形成される不図示のレジストパターンは、露光装置におけるアライメントの際の位置合わせのずれ等により、若干位置がずれて形成される場合がある。このようなレジストパターンの位置ずれにより、第１の領域１０１では、図１５Ｂに示されるように、レジストパターンが形成されていない領域において、Ｘ１側の第１のゲート膜の一部４０ｚがディボット２１内に残る場合がある。これに対し、第２の領域１０２では、図１５Ｃに示されるように、加工された第１のゲート膜４０ａのＸ１−Ｘ２方向における幅Ｗｄは、第１の領域１０１における幅Ｗｃよりも広く形成されている。よって、レジストパターンの位置が多少ずれても、ディボット２１が形成されている領域の全域がレジストパターンにより覆われるため、ディボット２１内は第１のゲート膜４０ａにより埋められている。
Here, the resist pattern (not shown) formed for processing the
次に、図１６Ａ〜図１６Ｃに示されるように、第１のゲート膜４０ａ及び埋込酸化膜２０の上に、第２の絶縁膜５０を形成し、更に、第２の絶縁膜５０の上に第２のゲート膜６０ａを形成する。尚、図１６Ａは、この工程における上面図であり、図１６Ｂは、図１６Ａにおける一点鎖線ＸＶＩｂ−ＸＶＩｂにおいて切断した断面図であり、図１６Ｃは、図１６Ａにおける一点鎖線ＸＶＩｃ−ＸＶＩｃにおいて切断した断面図である。第２の絶縁膜５０は、第１のゲート膜４０ａ及び埋込酸化膜２０の上に、ＣＶＤにより酸化膜及び窒化膜を成膜することにより形成する。形成される第２の絶縁膜５０の膜厚は、１２〜２０ｎｍである。また、第２のゲート膜６０ａは、ＣＶＤによりポリシリコンを成膜することにより形成されており、膜厚は、８０〜１４０ｎｍである。
Next, as shown in FIGS. 16A to 16C, a second insulating
次に、図１７Ａ〜図１７Ｃに示されるように、第２のゲート膜６０ａの上に、レジストパターン７０を形成し、レジストパターン７０が形成されていない領域の第２のゲート膜６０ａを除去することにより、第２ゲート６０を形成する。尚、図１７Ａは、この工程における上面図であり、図１７Ｂは、図１７Ａにおける一点鎖線ＸＶＩＩｂ−ＸＶＩＩｂにおいて切断した断面図であり、図１７Ｃは、図１７Ａにおける一点鎖線ＸＶＩＩｃ−ＸＶＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 17A to 17C, a resist
具体的には、第２のゲート膜６０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２ゲート６０が形成される領域にレジストパターン７０を形成する。この後、Ｃｌ系等のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターン７０の形成されていない領域の第２のゲート膜６０ａを除去し、第２の絶縁膜５０の表面を露出させる。これにより、残存している第２のゲート膜６０ａにより第２ゲート６０を形成する。このように、第２の領域１０２に形成される第２ゲート６０は、Ｙ１−Ｙ２方向における幅Ｗｅは、０．１５〜０．３μｍであって、Ｘ１−Ｘ２方向に伸びるように形成される。
Specifically, a photoresist is applied on the
次に、図１８Ａ〜図１８Ｃに示されるように、第２ゲート６０の上のレジストパターン７０を残したままの状態で、第２の絶縁膜５０をドライエッチングにより除去する。尚、図１８Ａは、この工程における上面図であり、図１８Ｂは、図１８Ａにおける一点鎖線ＸＶＩＩＩｂ−ＸＶＩＩＩｂにおいて切断した断面図であり、図１８Ｃは、図１８Ａにおける一点鎖線ＸＶＩＩＩｃ−ＸＶＩＩＩｃにおいて切断した断面図である。具体的には、ＣＦ４系のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターン７０の形成されていない領域の第２の絶縁膜５０を除去する。ドライエッチングでは、Ｚ１側からＺ２側に向かってエッチングが進行するため、図１８Ｃに示すように、第１のゲート膜４０ａの側面に形成された第２の絶縁膜５０の一部５０ｚが完全には除去されず、第２の領域１０２に残ってしまう。しかしながら、第２の領域１０２では、Ｘ１−Ｘ２方向における第１のゲート膜４０ａの幅Ｗｄは広く形成されており、ディボット２１が形成されている領域を覆っている。よって、第２の領域１０２では、絶縁膜の一部５０ｚは、ディボット２１の外側に残る。
Next, as shown in FIGS. 18A to 18C, the second insulating
次に、図１９Ａ〜図１９Ｃに示されるように、第２ゲート６０の上のレジストパターン７０を残したままの状態で、第１のゲート膜４０ａをドライエッチングにより除去することにより、残存する第１のゲート膜４０ａにより第１ゲート４０を形成する。この後、レジストパターン７０は有機溶剤等により除去する。尚、図１９Ａは、この工程における上面図であり、図１９Ｂは、図１９Ａにおける一点鎖線ＸＩＸｂ−ＸＩＸｂにおいて切断した断面図であり、図１９Ｃは、図１９Ａにおける一点鎖線ＸＩＸｃ−ＸＩＸｃにおいて切断した断面図である。具体的には、Ｃｌ系等のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターン７０の形成されていない領域の第１のゲート膜４０ａを除去する。エッチングガスとしてＣｌ系等のガスを用いたドライエッチングでは、シリコンにおけるエッチング速度は速いが、酸化膜や窒化膜におけるエッチング速度は極めて遅いため、選択的エッチングがなされる。よって、このドライエッチングでは、アモルファスシリコンにより形成されている第１のゲート膜４０ａはエッチングされるが、埋込酸化膜２０、第１の絶縁膜３０、第２の絶縁膜の一部５０ｚは殆どエッチングされない。
Next, as shown in FIGS. 19A to 19C, the
本実施の形態においては、図１９Ｃ等に示すように、第２の領域１０２に、絶縁膜の一部５０ｚは、ディボット２１の外側に残る。即ち、アクティブ領域１３よりもＸ１側では、ディボット２１の端部２１ａよりもＸ１側に、絶縁膜の一部５０ｚが残っており、アクティブ領域１３よりもＸ２側では、ディボット２１の端部２１ａよりもＸ２側に、絶縁膜の一部５０ｚが残っている。従って、絶縁膜の一部５０ｚはディボット２１が形成されている領域には残ってはいないため、第２の領域１０２におけるディボット２１内を埋めていた第１のゲート膜４０ａはすべて、エッチングにより除去される。これにより、隣り合う第１ゲート４０同士は分離されるため、隣り合う第１ゲート４０同士が、電気的に接続されることはなく、ショートすることを防ぐことができる。
In the present embodiment, as shown in FIG. 19C and the like, part of the insulating
次に、図２０Ａ〜図２０Ｃに示されるように、第２の領域１０２におけるアクティブ領域１３を覆う第１の絶縁膜３０を除去し、第２ゲート６０の上にシリサイド層６１を形成し、アクティブ領域１３の上にシリサイド層１５を形成する。尚、図２０Ａは、この工程における上面図であり、図２０Ｂは、図２０Ａにおける一点鎖線ＸＸｂ−ＸＸｂにおいて切断した断面図であり、図２０Ｃは、図２０Ａにおける一点鎖線ＸＸｃ−ＸＸｃにおいて切断した断面図である。具体的には、図示はしないが、イオン注入によりエクステンション領域を形成し、サイドウォールを形成し、イオン注入によりソース領域及びドレイン領域を形成する。この後、第２ゲート６０の表面の一部及び第１の絶縁膜３０をエッチングにより除去した後、スパッタリングによりＣｏ（コバルト）膜を成膜して、熱処理を行う。これにより、シリコンとシリコンの上に成膜されたＣｏとが反応してＣｏＳｉが形成される。即ち、第２ゲート６０を形成しているポリシリコン及びアクティブ領域１３を形成しているシリコンと、成膜されたＣｏとによりＣｏＳｉが形成され、第２ゲート６０の上にシリサイド層６１が形成され、アクティブ領域１３の上にシリサイド層１５が形成される。このように形成されるシリサイド層６１及びシリサイド層１５の膜厚は、２０〜５０ｎｍである。この後、埋込酸化膜２０等の上に成膜された未反応のＣｏは、ウェットエッチング等により除去する。
Next, as shown in FIG. 20A to FIG. 20C, the first insulating
次に、図２１Ａ〜図２１Ｃに示されるように、層間絶縁膜７１を形成し、この層間絶縁膜７１を貫通し、第２ゲート６０の上のシリサイド層６１と接続される貫通電極７２、アクティブ領域１３の上のシリサイド層１５と接続される貫通電極７３を形成する。尚、図２１Ａは、この工程における上面図であり、図２１Ｂは、図２１Ａにおける一点鎖線ＸＸIｂ−ＸＸIｂにおいて切断した断面図であり、図２１Ｃは、図２１Ａにおける一点鎖線ＸＸIｃ−ＸＸIｃにおいて切断した断面図である。具体的には、ＣＶＤにより酸化シリコン膜を成膜し、成膜された酸化シリコン膜を表面よりＣＭＰ等により研磨することにより平坦化する。このように形成される層間絶縁膜７１は、例えば、アクティブ領域１３の上のシリサイド層１５の上の膜厚が２５０〜５００ｎｍとなるように形成する。この後、層間絶縁膜７１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、貫通電極７２及び７３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの開口部における層間絶縁膜７１をシリサイド層６１及びシリサイド層１５の表面が露出するまで除去し、開口部を形成する。この後、ＣＶＤによりＷ等を成膜することにより、開口部をＷにより埋め込み、層間絶縁膜７１の表面に成膜されたＷ膜をＣＭＰ等による研磨により除去する。これにより、層間絶縁膜７１を貫通し、シリサイド層６１と接続される貫通電極７２及びシリサイド層１５と接続される貫通電極７３を形成する。このように形成される貫通電極７２及び貫通電極７３の直径は、０．１０〜０．１５μｍである。
Next, as shown in FIGS. 21A to 21C, an
次に、図２２Ａ〜図２２Ｄに示されるように、層間絶縁膜７１等の上に、層間絶縁膜７４を形成し、層間絶縁膜７４の一部を除去し、コントロールゲート電極７５、ドレイン電極７６、ソース配線７７を形成する。これにより、貫通電極７２と接続されるコントロールゲート電極７５、一方の貫通電極７３と接続されるドレイン電極７６、他方の貫通電極７３と接続されるソース配線７７を形成する。尚、図２２Ａは、この工程における上面図であり、図２２Ｂは、図２２Ａにおける一点鎖線ＸＸＩＩｂ−ＸＸＩＩｂにおいて切断した断面図であり、図２２Ｃは、図２２Ａにおける一点鎖線ＸＸＩＩｃ−ＸＸＩＩｃにおいて切断した断面図である。図２２Ｄは、図２２Ａにおける一点鎖線ＸＸＩＩｄ−ＸＸＩＩｄにおいて切断した断面図である。
Next, as shown in FIGS. 22A to 22D, an
具体的には、層間絶縁膜７１等の上に、ＣＶＤにより酸化シリコン膜を成膜することにより、膜厚が１８０〜３５０ｎｍの層間絶縁膜７４を形成する。この後、層間絶縁膜７４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、コントロールゲート電極７５、ドレイン電極７６、ソース配線７７が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの開口部における層間絶縁膜７４を貫通電極７２及び貫通電極７３の表面が露出するまで除去し、開口部を形成する。この後、メッキにより開口部をＣｕ（銅）等により埋め込むことにより、貫通電極７２と接続されるコントロールゲート電極７５、一方の貫通電極７３と接続されるドレイン電極７６、他方の貫通電極７３と接続されるソース配線７７を形成する。ソース配線７７は、Ｘ１−Ｘ２方向に沿って形成される。貫通電極７３は、Ｙ１−Ｙ２方向に沿って、ドレイン電極７６及びソース配線７７と交互に接続されるため、Ｙ１−Ｙ２方向に沿って、ソースとドレインが交互に形成される。
Specifically, a silicon oxide film is formed on the
次に、図２３Ａ〜図２３Ｄに示されるように、層間絶縁膜７４等の上に、層間絶縁膜７８を形成し、層間絶縁膜７８にドレイン電極７６と接続される貫通電極７９を形成し、更に、貫通電極７９と接続されるドレイン配線８０を形成する。尚、図２３Ａは、この工程における上面図であり、図２３Ｂは、図２３Ａにおける一点鎖線ＸＸＩＩＩｂ−ＸＸＩＩＩｂにおいて切断した断面図であり、図２３Ｃは、図２３Ａにおける一点鎖線ＸＸＩＩＩｃ−ＸＸＩＩＩｃにおいて切断した断面図である。図２３Ｄは、図２３Ａにおける一点鎖線ＸＸＩＩＩｄ−ＸＸＩＩＩｄにおいて切断した断面図である。
Next, as shown in FIGS. 23A to 23D, an
具体的には、層間絶縁膜７４等の上に、ＣＶＤにより酸化シリコン膜を成膜することにより、膜厚が３３０〜６５０ｎｍの層間絶縁膜７８を形成し、この層間絶縁膜７８に開口部を形成し、開口部をＷ等により埋め込むことにより、貫通電極７９を形成する。貫通電極７９はドレイン電極７６の上に形成されておりドレイン電極７６と接触しており、貫通電極７９の上には、複数の貫通電極７９を接続するドレイン配線８０がＹ１−Ｙ２方向に沿って形成される。
Specifically, a silicon oxide film is formed by CVD on the
以上の工程により、本実施の形態における半導体装置を製造することができる。 Through the above steps, the semiconductor device in this embodiment can be manufactured.
本実施の形態においては、図１５Ａ〜図１５Ｃに示される工程において、加工される第１のゲート膜４０ａのＸ１−Ｘ２方向の幅は、第１の領域１０１よりも第２の領域１０２において広く形成されている。即ち、図１５Ａ〜図１５Ｃに示される工程において、チャネル幅方向、即ち、チャネル長に垂直な方向では、第１のゲート膜４０ａの幅は、第１の領域１０１よりも第２の領域１０２において広く形成されている。これにより、隣り合う第１ゲート４０同士がショートすることを防ぐことができる。
In the present embodiment, in the steps shown in FIGS. 15A to 15C, the width of the processed
図２４Ａ〜図２４Ｃは、アクティブ領域１３に対し、加工される第１のゲート膜４０ａの位置がずれていない場合における図２１Ａ〜図２１Ｃに示される製造工程に対応する状態を示す。尚、図２４Ａは、この工程における上面図であり、図２４Ｂは、図２４Ａにおける一点鎖線ＸＸＩＶｂ−ＸＸＩＶｂにおいて切断した断面図であり、図２４Ｃは、図２４Ａにおける一点鎖線ＸＸＩＶｃ−ＸＸＩＶｃにおいて切断した断面図である。図２４Ｃに示されるように、アクティブ領域１３に対し、第１ゲート４０の位置がずれていない場合には、問題はない。
24A to 24C show a state corresponding to the manufacturing process shown in FIGS. 21A to 21C when the position of the
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置の製造方法について、図２５Ａ〜図４０Ｄに基づき説明する。
[Second Embodiment]
Next, a method of manufacturing the semiconductor device according to the second embodiment will be described with reference to FIGS. 25A to 40D.
最初に、図２５Ａ〜図２５Ｃに示されるように、シリコン基板１０の上に酸化膜１１を形成し、酸化膜１１の上に窒化膜１２を形成する。尚、図２５Ａは、この工程における上面図であり、図２５Ｂは、図２５Ａにおける一点鎖線ＸＸＶｂ−ＸＸＶｂにおいて切断した断面図であり、図２５Ｃは、図２５Ａにおける一点鎖線ＸＸＶｃ−ＸＸＶｃにおいて切断した断面図である。
First, as shown in FIGS. 25A to 25C, the
次に、図２６Ａ〜図２６Ｃに示されるように、シリコン基板１０を表面より加工することにより、アクティブ領域１１３を形成する。尚、図２６Ａは、この工程における上面図であり、図２６Ｂは、図２６Ａにおける一点鎖線ＸＸＶＩｂ−ＸＸＶＩｂにおいて切断した断面図であり、図２６Ｃは、図２６Ａにおける一点鎖線ＸＸＶＩｃ−ＸＸＶＩｃにおいて切断した断面図である。具体的には、窒化膜１２の表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、アクティブ領域１１３が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンが形成されていない領域の窒化膜１２、酸化膜１１及びシリコン基板１０の一部を除去し、トレンチ１１４を形成することにより、トレンチ１１４とトレンチ１１４との間にアクティブ領域１１３を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
Next, as shown in FIGS. 26A to 26C, the
これにより、Ｙ１−Ｙ２方向に伸びるアクティブ領域１１３が形成される。形成されるアクティブ領域１１３のＸ１−Ｘ２方向の幅は、第１の領域１０１における幅Ｗｆが第２の領域１０２における幅Ｗｇよりも広くなるように形成する。具体的には、第１の領域１０１における幅Ｗｆは０．１５〜０．３μｍとなるように形成し、第２の領域１０２における幅Ｗｇは幅Ｗｆよりも０．０２〜０．０５μｍ細く形成し、０．１１〜０．２μｍとなるように形成する。アクティブ領域１１３の高さに相当するトレンチ１１４の深さＤｂは２５０〜４００ｎｍである。尚、第１の領域１０１は、後述する第１ゲート１４０及び第２ゲート６０が形成される領域であり、第２の領域１０２は、第１ゲート１４０及び第２ゲート６０は形成されない領域である。
As a result, the
次に、図２７Ａ〜図２７Ｃに示されるように、トレンチ１１４を埋め込むことにより埋込酸化膜２０を形成する。尚、図２７Ａは、この工程における上面図であり、図２７Ｂは、図２７Ａにおける一点鎖線ＸＸＶＩＩｂ−ＸＸＶＩＩｂにおいて切断した断面図であり、図２７Ｃは、図２７Ａにおける一点鎖線ＸＸＶＩＩｃ−ＸＸＶＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 27A to 27C, the buried
次に、図２８Ａ〜図２８Ｃに示されるように、リン酸を用いたウェットエッチングにより、窒化膜１２を除去する。尚、図２８Ａは、この工程における上面図であり、図２８Ｂは、図２８Ａにおける一点鎖線ＸＸＶＩＩＩｂ−ＸＸＶＩＩＩｂにおいて切断した断面図であり、図２８Ｃは、図２８Ａにおける一点鎖線ＸＸＶＩＩＩｃ−ＸＸＶＩＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 28A to 28C, the
次に、図２９Ａ〜図２９Ｃに示されるように、必要なイオン注入を行った後、フッ酸を用いたウェットエッチングにより、酸化膜１１を除去する。尚、図２９Ａは、この工程における上面図であり、図２９Ｂは、図２９Ａにおける一点鎖線ＸＸＩＸｂ−ＸＸＩＸｂにおいて切断した断面図であり、図２９Ｃは、図２９Ａにおける一点鎖線ＸＸＩＸｃ−ＸＸＩＸｃにおいて切断した断面図である。フッ酸を用いたウェットエッチングでは、シリコンにより形成されているアクティブ領域１１３は殆どエッチングされず、アクティブ領域１１３の上の酸化膜１１を除去することができるが、この際、埋込酸化膜２０の一部がエッチングにより除去される。これにより、アクティブ領域１１３のＸ１側及びＸ２側の両側に、アクティブ領域１１３に沿ってディボット１２１が形成される。形成されるディボット１２１のＸ１−Ｘ２方向における幅Ｗｈは０．０５〜０．０８μｍである。
Next, as shown in FIGS. 29A to 29C, after performing necessary ion implantation, the
次に、図３０Ａ〜図３０Ｃに示されるように、露出しているアクティブ領域１１３の表面のシリコンを熱酸化し、酸化シリコンを形成することにより第１の絶縁膜３０を形成する。形成される第１の絶縁膜３０の膜厚は、８〜１２ｎｍである。尚、図３０Ａは、この工程における上面図であり、図３０Ｂは、図３０Ａにおける一点鎖線ＸＸＸｂ−ＸＸＸｂにおいて切断した断面図であり、図３０Ｃは、図３０Ａにおける一点鎖線ＸＸＸｃ−ＸＸＸｃにおいて切断した断面図である。
Next, as shown in FIG. 30A to FIG. 30C, the first insulating
次に、図３１Ａ〜図３１Ｃに示されるように、第１の絶縁膜３０及び埋込酸化膜２０の上に、アモルファスシリコンにより第１のゲート膜１４０ａを成膜する。尚、図３１Ａは、この工程における上面図であり、図３１Ｂは、図３１Ａにおける一点鎖線ＸＸＸIｂ−ＸＸＸIｂにおいて切断した断面図であり、図３１Ｃは、図３１Ａにおける一点鎖線ＸＸＸIｃ−ＸＸＸIｃにおいて切断した断面図である。具体的には、第１の絶縁膜３０及び埋込酸化膜２０の上に、ＣＶＤにより膜厚が５０〜１００ｎｍとなるようにアモルファスシリコンを成膜することにより第１のゲート膜１４０ａを形成する。これにより、埋込酸化膜２０のディボット１２１の内部にも第１のゲート膜１４０ａが埋め込まれる。尚、第１のゲート膜１４０ａとなる第１ゲートを形成するためのものであり導電性を有している。
Next, as shown in FIGS. 31A to 31C, a
次に、図３２Ａ〜図３２Ｃに示されるように、第１のゲート膜１４０ａを加工する。尚、図３２Ａは、この工程における上面図であり、図３２Ｂは、図３２Ａにおける一点鎖線ＸＸＸＩＩｂ−ＸＸＸＩＩｂにおいて切断した断面図であり、図３２Ｃは、図３２Ａにおける一点鎖線ＸＸＸＩＩｃ−ＸＸＸＩＩｃにおいて切断した断面図である。具体的には、第１のゲート膜１４０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域の第１のゲート膜１４０ａを除去し、埋込酸化膜２０の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。
Next, as shown in FIGS. 32A to 32C, the
これにより、第１のゲート膜１４０ａは、Ｙ１−Ｙ２方向に長く伸びた形状に加工される。本実施の形態においては、第１のゲート膜１４０ａはＸ１−Ｘ２方向の幅が、後述する第２ゲート６０が形成される第１の領域１０１における幅Ｗｉよりも、第２ゲート６０が形成されない第２の領域１０２における幅Ｗｊが広くなるように形成する。例えば、第１のゲート膜１４０ａは、第１の領域１０１におけるＸ１−Ｘ２方向の幅Ｗｉよりも、第２の領域１０２における幅Ｗｊが片側で０．０２〜０．０５μｍ広くなるように形成する。具体的には、加工された第１のゲート膜１４０ａの第１の領域１０１における幅Ｗｉは、０．２５〜０．４μｍとなり、第２の領域１０２における幅Ｗｊは、０．２９〜０．５μｍとなる。
As a result, the
ここで、第１のゲート膜１４０ａを加工するために形成されるレジストパターンは、露光装置におけるアライメントの際の位置合わせのずれ等により、位置が若干ずれて形成される場合がある。このようなレジストパターンの位置ずれにより、図３２Ｂに示されるように、第１の領域１０１では、レジストパターンが形成されていない領域において、Ｘ１側の第１のゲート膜の一部１４０ｚがディボット２１内に残る場合がある。これに対し、第２の領域１０２では、図３２Ｃに示されるように、加工された第１のゲート膜１４０ａのＸ１−Ｘ２方向における幅Ｗｊは、第１の領域１０１における幅Ｗｉよりも広く形成される。また、形成されるアクティブ領域１１３のＸ１−Ｘ２方向の幅は、第２の領域１０２における幅Ｗｇが第１の領域１０１における幅Ｗｆよりも狭く形成される。よって、第２の領域１０２においては、レジストパターンの位置が多少ずれていても、ディボット１２１が形成されている領域の全面がレジストパターンにより覆われるため、ディボット１２１内は第１のゲート膜１４０ａにより埋められる。
Here, the resist pattern formed for processing the
次に、図３３Ａ〜図３３Ｃに示されるように、第１のゲート膜１４０ａ及び埋込酸化膜２０の上に、第２の絶縁膜５０を形成し、第２の絶縁膜５０の上に第２のゲート膜６０ａを形成する。尚、図３３Ａは、この工程における上面図であり、図３３Ｂは、図３３Ａにおける一点鎖線ＸＸＸＩＩＩｂ−ＸＸＸＩＩＩｂにおいて切断した断面図であり、図３３Ｃは、図３３Ａにおける一点鎖線ＸＸＸＩＩＩｃ−ＸＸＸＩＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 33A to 33C, a second insulating
次に、図３４Ａ〜図３４Ｃに示されるように、第２のゲート膜６０ａの上に、レジストパターン７０を形成し、レジストパターン７０が形成されていない領域の第２のゲート膜６０ａを除去する。これにより、残存する第２のゲート膜６０ａにより第２ゲート６０を形成する。尚、図３４Ａは、この工程における上面図であり、図３４Ｂは、図３４Ａにおける一点鎖線ＸＸＸＩＶｂ−ＸＸＸＩＶｂにおいて切断した断面図であり、図３４Ｃは、図３４Ａにおける一点鎖線ＸＸＸＩＶｃ−ＸＸＸＩＶｃにおいて切断した断面図である。このように、第２の領域１０２に形成される第２ゲート６０は、Ｙ１−Ｙ２方向における幅Ｗｅが０．１５〜０．３μｍであり、Ｘ１−Ｘ２方向に伸びるように形成される。
Next, as shown in FIGS. 34A to 34C, a resist
次に、図３５Ａ〜図３５Ｃに示されるように、第２ゲート６０の上のレジストパターン７０を残したままの状態で、第２の絶縁膜５０をドライエッチングにより除去する。尚、図３５Ａは、この工程における上面図であり、図３５Ｂは、図３５Ａにおける一点鎖線ＸＸＸＶｂ−ＸＸＸＶｂにおいて切断した断面図であり、図３５Ｃは、図３５Ａにおける一点鎖線ＸＸＸＶｃ−ＸＸＸＶｃにおいて切断した断面図である。本実施の形態では、第１のゲート膜１４０ａは、Ｘ１−Ｘ２方向において、第２の領域１０２における幅Ｗｊが、第１の領域１０１における幅Ｗｉよりも広く形成されている。また、アクティブ領域１１３は、Ｘ１−Ｘ２方向において、第２の領域１０２における幅Ｗｇが、第１の領域１０１における幅Ｗｆよりも狭く形成されている。従って、第２の領域１０２においては、第１のゲート膜１４０ａが、ディボット１２１が形成されている領域を覆っているため、絶縁膜の一部５０ｚは、ディボット１２１の外側に残る。
Next, as shown in FIGS. 35A to 35C, the second insulating
次に、図３６Ａ〜図３６Ｃに示されるように、第２ゲート６０の上のレジストパターン７０を残したままの状態で、第１のゲート膜１４０ａをドライエッチングにより除去することにより、残存する第１のゲート膜１４０ａにより第１ゲート１４０を形成する。この後、レジストパターン７０は有機溶剤等により除去する。尚、図３６Ａは、この工程における上面図であり、図３６Ｂは、図３６Ａにおける一点鎖線ＸＸＸＶＩｂ−ＸＸＸＶＩｂにおいて切断した断面図であり、図３６Ｃは、図３６Ａにおける一点鎖線ＸＸＸＶＩｃ−ＸＸＸＶＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 36A to 36C, the
本実施の形態においては、図３６Ｃに示すように、第２の領域１０２においては、絶縁膜の一部５０ｚは、ディボット１２１の外側に残る。即ち、アクティブ領域１１３よりもＸ１側では、ディボット１２１の端部１２１ａよりもＸ１側に、絶縁膜の一部５０ｚが残っており、アクティブ領域１１３よりもＸ２側では、ディボット１２１の端部１２１ａよりもＸ２側に、絶縁膜の一部５０ｚが残っている。即ち、絶縁膜の一部５０ｚはディボット１２１が形成されている領域には残ってはいないため、第２の領域１０２におけるディボット１２１内を埋めていた第１のゲート膜１４０ａはすべて、エッチングにより除去される。これにより、隣り合う第１ゲート１４０同士は分離されるため、隣り合う第１ゲート１４０同士が、ショートすることを防ぐことができる。
In the present embodiment, as shown in FIG. 36C, in
次に、図３７Ａ〜図３７Ｃに示されるように、第２の領域１０２におけるアクティブ領域１１３を覆う第１の絶縁膜３０を除去し、第２ゲート６０の上にシリサイド層６１を形成し、アクティブ領域１１３の上にシリサイド層１１５を形成する。尚、図３７Ａは、この工程における上面図であり、図３７Ｂは、図３７Ａにおける一点鎖線ＸＸＸＶＩＩｂ−ＸＸＸＶＩＩｂにおいて切断した断面図であり、図３７Ｃは、図３７Ａにおける一点鎖線ＸＸＸＶＩＩｃ−ＸＸＸＶＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 37A to 37C, the first insulating
次に、図３８Ａ〜図３８Ｃに示されるように、層間絶縁膜７１を形成し、この層間絶縁膜７１を貫通し、第２ゲート６０の上のシリサイド層６１と接続される貫通電極７２、アクティブ領域１１３の上のシリサイド層１１５と接続される貫通電極７３を形成する。尚、図３８Ａは、この工程における上面図であり、図３８Ｂは、図３８Ａにおける一点鎖線ＸＸＸＶＩＩＩｂ−ＸＸＸＶＩＩＩｂにおいて切断した断面図であり、図３８Ｃは、図３８Ａにおける一点鎖線ＸＸＸＶＩＩＩｃ−ＸＸＸＶＩＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 38A to 38C, an
次に、図３９Ａ〜図３９Ｄに示されるように、層間絶縁膜７１等の上に、層間絶縁膜７４を形成し、層間絶縁膜７４の一部を除去し、コントロールゲート電極７５、ドレイン電極７６、ソース配線７７を形成する。これにより、貫通電極７２と接続されるコントロールゲート電極７５、一方の貫通電極７３と接続されるドレイン電極７６、他方の貫通電極７３と接続されるソース配線７７を形成する。尚、図３９Ａは、この工程における上面図であり、図３９Ｂは、図３９Ａにおける一点鎖線ＸＸＸＩＸｂ−ＸＸＸＩＸｂにおいて切断した断面図であり、図３９Ｃは、図３９Ａにおける一点鎖線ＸＸＸＩＸｃ−ＸＸＸＩＸｃにおいて切断した断面図である。図３９Ｄは、図３９Ａにおける一点鎖線ＸＸＸＩＸｄ−ＸＸＸＩＸｄにおいて切断した断面図である。
Next, as shown in FIGS. 39A to 39D, an
次に、図４０Ａ〜図４０Ｄに示されるように、層間絶縁膜７４等の上に、層間絶縁膜７８を形成し、ドレイン電極７６と接続される貫通電極７９、貫通電極７９と接続されるドレイン配線８０を形成する。尚、図４０Ａは、この工程における上面図であり、図４０Ｂは、図４０Ａにおける一点鎖線ＸＸＸＸｂ−ＸＸＸＸｂにおいて切断した断面図であり、図４０Ｃは、図４０Ａにおける一点鎖線ＸＸＸＸｃ−ＸＸＸＸｃにおいて切断した断面図である。図４０Ｄは、図４０Ａにおける一点鎖線ＸＸＸＸｄ−ＸＸＸＸｄにおいて切断した断面図である。
Next, as shown in FIGS. 40A to 40D, an
以上の工程により、本実施の形態における半導体装置を製造することができる。 Through the above steps, the semiconductor device in this embodiment can be manufactured.
本実施の形態においては、図３２Ａ〜図３２Ｃに示される工程において、加工される第１のゲート膜１４０ａのＸ１−Ｘ２方向における幅は、第１の領域１０１よりも第２の領域１０２において広く形成されている。また、形成されるアクティブ領域１１３のＸ１−Ｘ２方向における幅は、第１の領域１０１よりも第２の領域１０２において狭く形成されている。よって、本実施の形態においては、チャネル幅方向、即ち、チャネル長に垂直な方向において、加工される第１のゲート膜１４０ａの幅は、第１の領域１０１よりも第２の領域１０２において広くなるように形成されている。また、チャネル幅方向、即ち、チャネル長に垂直な方向において、形成されるアクティブ領域１１３の幅は、第１の領域１０１よりも第２の領域１０２において狭くなるように形成されている。このように形成することにより、隣り合う第１ゲート１４０同士がショートすることを防ぐことができる。本実施の形態においては、加工される第１のゲート膜１４０ａのＸ１−Ｘ２方向における幅を狭くすることができるため、より一層集積度を高めることができる。
In the present embodiment, in the process shown in FIGS. 32A to 32C, the width of the processed
図４１Ａ〜図４１Ｃは、アクティブ領域１１３に対し、加工される第１のゲート膜１４０ａの位置がずれていない場合における図３８Ａ〜図３８Ｃに示される製造工程の状態を示す。尚、図４１Ａは、この工程における上面図であり、図４１Ｂは、図４１Ａにおける一点鎖線ＸＸＸＸIｂ−ＸＸＸＸIｂにおいて切断した断面図であり、図４１Ｃは、図４１Ａにおける一点鎖線ＸＸＸＸIｃ−ＸＸＸＸIｃにおいて切断した断面図である。図４１Ｃに示されるように、アクティブ領域１１３に対し、第１ゲート１４０の位置がずれていない場合には、問題はない。
41A to 41C show states of the manufacturing process shown in FIGS. 38A to 38C in the case where the position of the
尚、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as those in the first embodiment.
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１ゲートを形成するために加工された第１のゲート膜が、第１の領域では分離しているが、第２の領域では分離することなく連続しているものである。
[Third Embodiment]
Next, a third embodiment will be described. In this embodiment mode, the first gate film processed to form the first gate is separated in the first region but is continuous in the second region without separation. is there.
本実施の形態における製造方法は、図８Ａ〜図８Ｃから図１４Ａ〜図１４Ｃに示される工程は、第１の実施の形態と同じである。尚、本実施の形態においては、第１のゲート膜４０ａに対応する第１のゲート膜を第１のゲート膜２４０ａとして説明する。
In the manufacturing method according to the present embodiment, the steps shown in FIGS. 8A to 8C to 14A to 14C are the same as those in the first embodiment. In the present embodiment, the first gate film corresponding to the
図１４Ａ〜図１４Ｃに示される工程の後、図４２Ａ〜図４２Ｃに示されるように、第１のゲート膜２４０ａを加工する。尚、図４２Ａは、この工程における上面図であり、図４２Ｂは、図４２Ａにおける一点鎖線ＸＸＸＸＩＩｂ−ＸＸＸＸＩＩｂにおいて切断した断面図であり、図４２Ｃは、図４２Ａにおける一点鎖線ＸＸＸＸＩＩｃ−ＸＸＸＸＩＩｃにおいて切断した断面図である。
After the steps shown in FIGS. 14A to 14C, the
この工程は、第１の実施の形態における図１５Ａ〜図１５Ｃに示す工程に対応するものであり、第１のゲート膜２４０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域の第１のゲート膜２４０ａを除去し、埋込酸化膜２０の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより、第１の領域１０１では、第１のゲート膜２４０ａのアクティブ領域１３間には、開口領域２４１が形成されるが、第２の領域１０２では、全面が第１のゲート膜２４０ａにより覆われる。
This step corresponds to the steps shown in FIGS. 15A to 15C in the first embodiment, in which a photoresist is applied on the
ここで、第１のゲート膜２４０ａを加工するために形成されるレジストパターンは、露光装置におけるアライメントの際の位置合わせのずれ等により、位置が若干ずれて形成される場合がある。このようなレジストパターンの位置ずれにより、第１の領域１０１では、図４２Ｂに示されるように、レジストパターンが形成されていない領域において、Ｘ１側の第１のゲート膜の一部２４０ｚがディボット２１内に残る場合がある。これに対し、第２の領域１０２では、図４２Ｃに示されるように、加工された第１のゲート膜２４０ａにより覆われている。よって、レジストパターンの位置が多少ずれていても、ディボット２１が形成されている領域の全面がレジストパターンにより覆われるため、ディボット２１内は第１のゲート膜２４０ａにより埋められている。
Here, the resist pattern formed for processing the
この後、本実施の形態においては、第１のゲート膜２４０ａが形成されている状態で、第１の実施の形態における図１６Ａ〜図１６Ｃから図２０Ａ〜図２０Ｃに示される工程に対応する工程を行う。これにより、第１のゲート膜２４０ａにより第１ゲート２４０が形成される。
Thereafter, in the present embodiment, a step corresponding to the steps shown in FIGS. 16A to 16C to 20A to 20C in the first embodiment with the
次に、図４３Ａ〜図４３Ｃに示されるように、層間絶縁膜７１を形成し、この層間絶縁膜７１を貫通し、第２ゲート６０の上のシリサイド層６１と接続される貫通電極７２、アクティブ領域１３の上のシリサイド層１１５と接続される貫通電極７３を形成する。尚、図４３Ａは、この工程における上面図であり、図４３Ｂは、図４３Ａにおける一点鎖線ＸＸＸＸＩＩＩｂ−ＸＸＸＸＩＩＩｂにおいて切断した断面図であり、図４３Ｃは、図４３Ａにおける一点鎖線ＸＸＸＸＩＩＩｃ−ＸＸＸＸＩＩＩｃにおいて切断した断面図である。
Next, as shown in FIGS. 43A to 43C, an
この工程は、第１の実施の形態における図２１Ａ〜図２１Ｃに示す工程に対応するものである。本実施の形態においては、図４３Ａ及び図４３Ｃに示されるように、第２の領域１０２においては、第２の絶縁膜５０の一部が残ることはない。よって、Ｙ１−Ｙ２方向において隣り合う第１ゲート４０同士がショートすることを防ぐことができる。
This step corresponds to the step shown in FIGS. 21A to 21C in the first embodiment. In the present embodiment, as shown in FIGS. 43A and 43C, part of second insulating
この後、この状態で、第１の実施の形態における図２２Ａ〜図２２Ｄ及び図２３Ａ〜図２３Ｄに示される工程に対応する工程を行う。 Thereafter, in this state, steps corresponding to the steps shown in FIGS. 22A to 22D and 23A to 23D in the first embodiment are performed.
尚、図４４は、アクティブ領域１３に対し、加工される第１のゲート膜２４０ａの位置がずれていない場合における製造工程の途中の状態を示すものであり、図４３Ａに対応するものである。図４４に示されるように、アクティブ領域１３に対し、第１ゲート２４０の位置がずれていない場合にも、問題等はない。
Note that FIG. 44 shows a state in the middle of the manufacturing process in the case where the position of the
また、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as those in the first embodiment.
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, the invention is not limited to the specific embodiment, and various modifications and changes can be made within the scope of the claims.
上記の説明に関し、更に以下の付記を開示する。
（付記１）
シリコン基板の表面に、第１の方向に伸びるアクティブ領域と、前記アクティブ領域の両側に埋込酸化膜を形成する工程と、
前記アクティブ領域の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記埋込酸化膜の上に、第１のゲート膜を形成する工程と、
前記第１のゲート膜及び前記埋込酸化膜の上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、前記第１の方向に略直交する第２の方向に伸びる第２ゲートを形成する工程と、
前記第２ゲートが形成される第１の領域を除き、前記第２の絶縁膜及び前記第１のゲート膜を除去し、残存する第１のゲート膜により第１ゲートを形成する工程と、
を有し、
前記第１のゲート膜を形成する工程における前記第１のゲート膜の前記第２の方向における幅は、前記第１の領域よりも、前記第１の領域と前記第１の領域との間の第２の領域において、広く形成されていることを特徴とする半導体装置の製造方法。
（付記２）
前記アクティブ領域の前記第２の方向における幅は、前記第１の領域よりも前記第２の領域において、狭く形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記アクティブ領域は、前記第２の方向に複数設けられており、
前記第１のゲート膜は、前記第２の領域の全面に設けられていることを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第１の領域の前記第１の方向の両側には、各々前記第２の領域が設けられており、
前記アクティブ領域において、一方の側の前記第２の領域には、ソース電極が接続されており、他方の側の前記第２の領域には、ドレイン電極が接続されていることを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５）
前記第２ゲートを形成する工程は、
前記第２の絶縁膜の上に、シリコンにより第２のゲート膜を形成する工程と、
前記第２のゲート膜の上の前記第１の領域に、レジストパターンを形成する工程と、
前記レジストパターンの形成されていない領域の前記第２のゲート膜を除去し、残存する前記第２のゲート膜により前記第２ゲートを形成する工程と、
を有し、
前記第１ゲートを形成する工程は、
前記レジストパターンの形成されていない領域の前記第２の絶縁膜を除去する工程と、
前記レジストパターンの形成されていない領域の前記第１のゲート膜を除去し、前記第１ゲートを形成する工程と、
を有することを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記シリコン基板の表面に、前記アクティブ領域と、前記埋込酸化膜を形成する工程は、
前記シリコン基板の表面に、前記アクティブ領域に対応した形状の酸化膜及び窒化膜のパターンを形成し、前記窒化膜の形成されていない領域の前記シリコン基板の表面を除去し、トレンチを形成することにより、前記トレンチの間に前記アクティブ領域を形成する工程と、
前記トレンチが形成されている領域を酸化膜により埋め込むことにより前記埋込酸化膜を形成する工程と、
前記窒化膜を除去する工程と、
前記酸化膜をウェットエッチングにより除去する工程と、
を有することを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。
（付記７）
前記アクティブ領域の両側には、前記埋込酸化膜の一部が除去されたディボットが形成されるものであって、
前記第２の領域において、前記ディボットは、前記第１のゲート膜により埋め込まれていることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
Regarding the above description, the following supplementary notes will be disclosed.
(Appendix 1)
An active region extending in a first direction on the surface of the silicon substrate, and forming a buried oxide film on both sides of the active region,
Forming a first insulating film on the active region,
Forming a first gate film on the first insulating film and the buried oxide film;
Forming a second insulating film on the first gate film and the buried oxide film;
Forming a second gate on the second insulating film, the second gate extending in a second direction substantially orthogonal to the first direction;
Removing the second insulating film and the first gate film except the first region in which the second gate is formed, and forming the first gate by the remaining first gate film;
Have
In the step of forming the first gate film, the width of the first gate film in the second direction is between the first region and the first region, as compared with the first region. A method of manufacturing a semiconductor device, characterized in that the semiconductor device is widely formed in the second region.
(Appendix 2)
2. The method of manufacturing a semiconductor device according to
(Appendix 3)
A plurality of the active areas are provided in the second direction,
3. The method of manufacturing a semiconductor device according to
(Appendix 4)
The second regions are provided on both sides of the first region in the first direction,
In the active region, a source electrode is connected to the second region on one side, and a drain electrode is connected to the second region on the other side. 4. The method for manufacturing a semiconductor device according to any one of 1 to 3.
(Appendix 5)
The step of forming the second gate includes
Forming a second gate film of silicon on the second insulating film;
Forming a resist pattern in the first region on the second gate film;
Removing the second gate film in a region where the resist pattern is not formed, and forming the second gate by the remaining second gate film;
Have
The step of forming the first gate includes
Removing the second insulating film in a region where the resist pattern is not formed,
Removing the first gate film in a region where the resist pattern is not formed and forming the first gate;
5. The method for manufacturing a semiconductor device according to any one of
(Appendix 6)
The step of forming the active region and the buried oxide film on the surface of the silicon substrate,
Forming a pattern of an oxide film and a nitride film having a shape corresponding to the active region on the surface of the silicon substrate, removing the surface of the silicon substrate in a region where the nitride film is not formed, and forming a trench. Thereby forming the active region between the trenches,
Forming the buried oxide film by filling a region in which the trench is formed with an oxide film;
A step of removing the nitride film,
A step of removing the oxide film by wet etching,
6. The method for manufacturing a semiconductor device according to any one of
(Appendix 7)
A divot formed by removing a part of the buried oxide film is formed on both sides of the active region,
7. The method of manufacturing a semiconductor device according to any one of
１０ シリコン基板
１１ 酸化膜
１２ 窒化膜
１３ アクティブ領域
１４ トレンチ
１５ シリサイド層
２０ 埋込酸化膜
２１ ディボット
３０ 第１の絶縁膜
４０ 第１ゲート
４０ａ 第１のゲート膜
４０ｚ 第１のゲート膜の一部
５０ 第２の絶縁膜
６０ 第２ゲート
６０ａ 第２のゲート膜
６１ シリサイド層
７０ レジストパターン
７１ 層間絶縁膜
７２ 貫通電極
７３ 貫通電極
７４ 層間絶縁膜
７５ コントロールゲート電極
７６ ドレイン電極
７７ ソース配線
７８ 層間絶縁膜
７９ 貫通電極
８０ ドレイン配線
１０１ 第１の領域
１０２ 第２の領域
10
Claims (7)
前記アクティブ領域の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記埋込酸化膜の上に、第１のゲート膜を形成する工程と、
前記第１のゲート膜及び前記埋込酸化膜の上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、前記第１の方向に略直交する第２の方向に伸びる第２ゲートを形成する工程と、
前記第２ゲートが形成される第１の領域を除き、前記第２の絶縁膜及び前記第１のゲート膜を除去し、残存する第１のゲート膜により第１ゲートを形成する工程と、
を有し、
前記第１のゲート膜を形成する工程における前記第１のゲート膜の前記第２の方向における幅は、前記第１の領域よりも、前記第１の領域と前記第１の領域との間の第２の領域において、広く形成されていることを特徴とする半導体装置の製造方法。 An active region extending in a first direction on the surface of the silicon substrate, and forming a buried oxide film on both sides of the active region,
Forming a first insulating film on the active region,
Forming a first gate film on the first insulating film and the buried oxide film;
Forming a second insulating film on the first gate film and the buried oxide film;
Forming on the second insulating film a second gate extending in a second direction substantially orthogonal to the first direction;
Removing the second insulating film and the first gate film except the first region in which the second gate is formed, and forming the first gate by the remaining first gate film;
Have
The width of the first gate film in the second direction in the step of forming the first gate film is between the first region and the first region, as compared with the first region. A method of manufacturing a semiconductor device, characterized in that the semiconductor device is widely formed in the second region.
前記第１のゲート膜は、前記第２の領域の全面に設けられていることを特徴とする請求項１または２に記載の半導体装置の製造方法。 A plurality of the active areas are provided in the second direction,
The method for manufacturing a semiconductor device according to claim 1, wherein the first gate film is provided on the entire surface of the second region.
前記アクティブ領域において、一方の側の前記第２の領域には、ソース電極が接続されており、他方の側の前記第２の領域には、ドレイン電極が接続されていることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。 The second regions are provided on both sides of the first region in the first direction,
In the active region, a source electrode is connected to the second region on one side, and a drain electrode is connected to the second region on the other side. Item 4. A method of manufacturing a semiconductor device according to any one of Items 1 to 3.
前記第２の絶縁膜の上に、シリコンにより第２のゲート膜を形成する工程と、
前記第２のゲート膜の上の前記第１の領域に、レジストパターンを形成する工程と、
前記レジストパターンの形成されていない領域の前記第２のゲート膜を除去し、残存する前記第２のゲート膜により前記第２ゲートを形成する工程と、
を有し、
前記第１ゲートを形成する工程は、
前記レジストパターンの形成されていない領域の前記第２の絶縁膜を除去する工程と、
前記レジストパターンの形成されていない領域の前記第１のゲート膜を除去し、前記第１ゲートを形成する工程と、
を有することを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。 The step of forming the second gate includes
Forming a second gate film of silicon on the second insulating film;
Forming a resist pattern in the first region on the second gate film;
Removing the second gate film in a region where the resist pattern is not formed, and forming the second gate by the remaining second gate film;
Have
The step of forming the first gate includes
Removing the second insulating film in a region where the resist pattern is not formed,
Removing the first gate film in a region where the resist pattern is not formed and forming the first gate;
5. The method for manufacturing a semiconductor device according to claim 1, further comprising:
前記シリコン基板の表面に、前記アクティブ領域に対応した形状の酸化膜及び窒化膜のパターンを形成し、前記窒化膜の形成されていない領域の前記シリコン基板の表面を除去し、トレンチを形成することにより、前記トレンチの間に前記アクティブ領域を形成する工程と、
前記トレンチが形成されている領域を酸化膜により埋め込むことにより前記埋込酸化膜を形成する工程と、
前記窒化膜を除去する工程と、
前記酸化膜をウェットエッチングにより除去する工程と、
を有することを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。 The step of forming the active region and the buried oxide film on the surface of the silicon substrate,
Forming a pattern of an oxide film and a nitride film having a shape corresponding to the active region on the surface of the silicon substrate, removing the surface of the silicon substrate in a region where the nitride film is not formed, and forming a trench. Thereby forming the active region between the trenches,
Forming the buried oxide film by filling a region in which the trench is formed with an oxide film;
Removing the nitride film,
A step of removing the oxide film by wet etching,
The method of manufacturing a semiconductor device according to claim 1, further comprising:
前記第２の領域において、前記ディボットは、前記第１のゲート膜により埋め込まれていることを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
A divot formed by removing a part of the buried oxide film is formed on both sides of the active region,
7. The method of manufacturing a semiconductor device according to claim 1, wherein in the second region, the divot is filled with the first gate film.
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282740A (en) * | 2002-03-20 | 2003-10-03 | Fujitsu Ltd | Method for manufacturing semiconductor device |
| WO2008114412A1 (en) * | 2007-03-20 | 2008-09-25 | Fujitsu Microelectronics Limited | Semiconductor device and method for fabricating the same |
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