JP2020077906A - Output circuit and electronic device - Google Patents

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圭吾 鍵本
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Abstract

To suppress variations in an output current in an output circuit.SOLUTION: An output circuit includes a drive circuit including a first transistor that outputs an output current of a magnitude corresponding to the magnitude of a supplied drive voltage, and a second transistor having the same structure as the first transistor, and outputting a voltage according to a gate threshold voltage of the second transistor as a drive voltage.SELECTED DRAWING: Figure 1

Description

本発明は、出力回路及び電子装置に関する。   The present invention relates to output circuits and electronic devices.

電流を出力するオープンドレイン型の出力トランジスタを含む出力回路に関する技術として、以下のものが知られている。   The following is known as a technique relating to an output circuit including an open drain type output transistor that outputs a current.

例えば、特許文献1には、駆動信号を出力するプリドライブ回路と、プリドライブ回路からの駆動信号をゲート端子に入力して、ドレイン端子から外部出力信号を出力するソース接地・オープンドレイン形式の出力トランジスタとにより構成される出力回路が記載されている。プリドライブ回路は、出力トランジスタをオン動作させるための駆動信号を出力するオン動作駆動回路と、出力トランジスタをオフ動作させるための駆動信号を出力するSW機能付電流源と、入力信号を受けてオン動作駆動回路とSW機能付電流源の各々を制御する制御信号を出力する駆動制御回路とにより構成されている。SW機能付電流源の電流は、出力トランジスタのゲート電圧がそのしきい値電圧のばらつき範囲内でばらついても、一定の電流値でゲート端子の電荷を引き抜くように構成されている。   For example, in Patent Document 1, a pre-drive circuit that outputs a drive signal and a source-grounded / open-drain type output that inputs a drive signal from the pre-drive circuit to a gate terminal and outputs an external output signal from a drain terminal An output circuit composed of a transistor is described. The pre-drive circuit is an on-operation drive circuit that outputs a drive signal for turning on the output transistor, a current source with a SW function that outputs a drive signal for turning off the output transistor, and an on-signal that is turned on. It is composed of an operation drive circuit and a drive control circuit which outputs a control signal for controlling each of the current sources with the SW function. The current of the current source with the SW function is configured to extract the electric charge from the gate terminal with a constant current value even if the gate voltage of the output transistor varies within the variation range of the threshold voltage.

特開2010−258527号公報JP, 2010-258527, A

オープンドレイン型の出力トランジスタと、出力トランジスタを駆動する駆動電圧を出力する駆動回路とを含む出力回路が知られている。この出力回路において、駆動回路から出力される駆動電圧は、出力トランジスタのゲート−ソース間に印加され、出力トランジスタは、駆動回路から供給される駆動電圧の大きさに応じた大きさの出力電流を出力する。   An output circuit including an open drain type output transistor and a drive circuit for outputting a drive voltage for driving the output transistor is known. In this output circuit, the drive voltage output from the drive circuit is applied between the gate and the source of the output transistor, and the output transistor outputs an output current having a magnitude corresponding to the magnitude of the drive voltage supplied from the drive circuit. Output.

従来の出力回路においては、駆動電圧の製造ばらつきによる変動は、出力トランジスタのゲートしきい値電圧の製造ばらつきによる変動とは独立して生じるため、出力トランジスタから出力される出力電流のばらつきが大きくなる、という問題がある。例えば、ゲートしきい値電圧が公差上限である出力トランジスタのゲート−ソース間電圧が公差下限となる組み合わせが発生する可能性があり、この場合、出力電流は、標準値(規格中央値)を大きく下回る。また、ゲートしきい値電圧が公差下限である出力トランジスタのゲート−ソース間電圧が公差上限となる組み合わせが発生する可能性があり、この場合、出力電流の大きさは、標準値(規格中央値)を大きく上回る。   In the conventional output circuit, the fluctuation of the driving voltage due to the manufacturing variation occurs independently of the fluctuation of the gate threshold voltage of the output transistor due to the manufacturing variation, so that the fluctuation of the output current output from the output transistor becomes large. , There is a problem. For example, there may occur a combination in which the gate-source voltage of the output transistor whose gate threshold voltage is the upper limit of the tolerance is the lower limit of the tolerance. In this case, the output current increases from the standard value (standard median value). Fall below. In addition, a combination may occur in which the gate-source voltage of the output transistor whose gate threshold voltage is the lower limit of the tolerance is the upper limit of the tolerance.In this case, the magnitude of the output current is ) Greatly exceeds.

本発明は、上記の点に鑑みてなされたものであり、出力回路における出力電流のばらつきを抑制することを目的とする。   The present invention has been made in view of the above points, and an object thereof is to suppress variations in output current in an output circuit.

本発明の第1の態様に係る出力回路は、供給される駆動電圧の大きさに応じた大きさの出力電流を出力する第1のトランジスタと、前記第1のトランジスタと同一の構造を有する第2のトランジスタを含み、前記第2のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、を含む。   An output circuit according to a first aspect of the present invention includes a first transistor that outputs an output current having a magnitude corresponding to a magnitude of a driving voltage that is supplied, and a first transistor that has the same structure as the first transistor. A driving circuit including two transistors and outputting a voltage according to the gate threshold voltage of the second transistor as the driving voltage.

第1の態様に係る出力回路によれば、駆動回路から出力される駆動電圧は、第1のトランジスタのゲートしきい値電圧の変動に伴う出力電流の変動を抑制する方向に変動するので、出力電流のばらつきを抑制することが可能となる。   According to the output circuit of the first aspect, the drive voltage output from the drive circuit fluctuates in the direction in which the fluctuation of the output current due to the fluctuation of the gate threshold voltage of the first transistor is suppressed. It is possible to suppress variations in current.

前記第1のトランジスタ及び前記第2のトランジスタは、同一の半導体ウエハに設けられたトランジスタであることが好ましい。また、前記第1のトランジスタ及び前記第2のトランジスタは、同一の半導体チップに設けられていることが更に好ましい。また、前記第1のトランジスタは、半導体チップの第1の領域に設けられ、前記第2のトランジスタは、前記第1の領域に隣接する第2の領域に設けられていることが最も好ましい。第1のトランジスタ及び第2のトランジスタを、互いの近傍に配置することで、これらのトランジスタのゲートしきい値電圧の一致性をより高めることができ、出力電流のばらつきを抑制する効果を促進することができる。   The first transistor and the second transistor are preferably transistors provided on the same semiconductor wafer. Further, it is more preferable that the first transistor and the second transistor are provided on the same semiconductor chip. Most preferably, the first transistor is provided in the first region of the semiconductor chip, and the second transistor is provided in the second region adjacent to the first region. By arranging the first transistor and the second transistor in the vicinity of each other, the matching of the gate threshold voltages of these transistors can be further increased, and the effect of suppressing the variation in the output current is promoted. be able to.

前記駆動回路は、前記第2のトランジスタに一定電流を流す電流源を含み、前記一定電流が流れた状態の前記第2のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力するように構成されていてもよい。   The drive circuit includes a current source for supplying a constant current to the second transistor, and outputs a voltage according to the gate threshold voltage of the second transistor in the state where the constant current flows as the drive voltage. It may be configured as follows.

前記第1のトランジスタは、ソースが電源ラインに接続され、ドレインが出力端子に接続されたpチャネル型のMOSFETであってもよく、前記2のトランジスタは、ソースが前記電源ラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたpチャネル型のMOSFETであってもよい。前記電流源が前記抵抗素子の他端に接続され、前記電流源と前記抵抗素子の接続点が、前記第1のトランジスタのゲートに接続されていてもよい。   The first transistor may be a p-channel MOSFET having a source connected to a power supply line and a drain connected to an output terminal, and the second transistor may have a source connected to the power supply line and a gate. It may be a p-channel type MOSFET whose drain is connected to one end of the resistance element. The current source may be connected to the other end of the resistance element, and the connection point between the current source and the resistance element may be connected to the gate of the first transistor.

また、前記第1のトランジスタは、ソースがグランドラインに接続され、ドレインが出力端子に接続されたnチャネル型のMOSFETであってもよく、前記2のトランジスタは、ソースが前記グランドラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたnチャネル型のMOSFETであってもよい。前記電流源が前記抵抗素子の他端に接続され、前記電流源と前記抵抗素子の接続点が、前記第1のトランジスタのゲートに接続されていてもよい。   The first transistor may be an n-channel MOSFET in which the source is connected to the ground line and the drain is connected to the output terminal, and the source of the second transistor is connected to the ground line. The gate and the drain may be n-channel type MOSFETs connected to one end of the resistance element. The current source may be connected to the other end of the resistance element, and the connection point between the current source and the resistance element may be connected to the gate of the first transistor.

本発明の第2の態様に係る電子装置は、供給される駆動電圧のレベルに応じた大きさの出力電流を出力する第1のトランジスタと、前記第1のトランジスタと同一の構造を有する第2のトランジスタを含み、前記第2のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、前記出力電流により駆動される負荷と、を含む。   An electronic device according to a second aspect of the present invention includes a first transistor that outputs an output current having a magnitude corresponding to a level of a drive voltage that is supplied, and a second transistor that has the same structure as the first transistor. And a load that is driven by the output current, and a drive circuit that outputs a voltage corresponding to the gate threshold voltage of the second transistor as the drive voltage.

本発明の第2の態様に係る電子装置によれば、駆動回路から出力される駆動電圧は、第1のトランジスタのゲートしきい値電圧の変動に伴う出力電流の変動を抑制する方向に変動するので、出力電流のばらつきを抑制することが可能となる。すなわち、負荷に供給される電流のばらつきを抑制することが可能となる。   According to the electronic device of the second aspect of the present invention, the drive voltage output from the drive circuit fluctuates in the direction of suppressing the fluctuation of the output current due to the fluctuation of the gate threshold voltage of the first transistor. Therefore, it is possible to suppress variations in the output current. That is, it is possible to suppress variations in the current supplied to the load.

前記負荷は、例えば、発光素子であってもよく、コイルを含んでいてもよい。   The load may be, for example, a light emitting element, or may include a coil.

本発明によれば、出力回路における出力電流のばらつきを抑制することが可能となる。   According to the present invention, it is possible to suppress variations in output current in the output circuit.

本発明の実施形態に係る出力回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the output circuit which concerns on embodiment of this invention. 本発明の実施形態に係る第1のトランジスタ及び第2のトランジスタを構成するpチャネル型のMOSFETの構造の一例を示す斜視図である。It is a perspective view showing an example of the structure of p channel type MOSFET which constitutes the 1st transistor and the 2nd transistor concerning an embodiment of the present invention. 本発明の実施形態に係る半導体ウエハを示す平面図である。It is a top view showing a semiconductor wafer concerning an embodiment of the present invention. 本発明の実施形態に係る半導体チップを示す平面図である。It is a top view which shows the semiconductor chip which concerns on embodiment of this invention. 本発明の実施形態に係る第1のトランジスタが設けられる第1の領域及び第2のトランジスタが設けられる第2の領域の配置の一例を示す平面図である。It is a top view showing an example of arrangement of the 1st field in which the 1st transistor concerning the embodiment of the present invention is provided, and the 2nd field in which the 2nd transistor is provided. 本発明の実施形態に係る出力回路における、第1のトランジスタT1のゲートしきい値電圧のばらつきと、駆動電圧のばらつきとの関係を示す図である。FIG. 6 is a diagram showing a relationship between variations in the gate threshold voltage of the first transistor T1 and variations in the drive voltage in the output circuit according to the embodiment of the present invention. 比較例に係る出力回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the output circuit which concerns on a comparative example. 比較例に係る出力回路における、第1のトランジスタのゲートしきい値電圧のばらつきと、駆動電圧のばらつきとの関係を示す図である。FIG. 11 is a diagram showing a relationship between variations in the gate threshold voltage of the first transistor and variations in the drive voltage in the output circuit according to the comparative example. 本発明の実施形態に係る出力回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the output circuit which concerns on embodiment of this invention. 本発明の実施形態に係る電子装置の構成の一例を示す図である。It is a figure which shows an example of a structure of the electronic device which concerns on embodiment of this invention. 本発明の実施形態に係る電子装置の構成の一例を示す図である。It is a figure which shows an example of a structure of the electronic device which concerns on embodiment of this invention.

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, substantially the same or equivalent constituent elements or parts are designated by the same reference numerals.

[第1の実施形態]
図1は、本発明の第1の実施形態に係る出力回路1の構成の一例を示す図である。出力回路1は、電流を出力するオープンドレイン型の出力トランジスタとしての第1のトランジスタT1と、第1のトランジスタT1を駆動する駆動電圧Vdを出力する駆動回路10とを含んで構成されている。
[First Embodiment]
FIG. 1 is a diagram showing an example of the configuration of an output circuit 1 according to the first embodiment of the present invention. The output circuit 1 is configured to include a first transistor T1 as an open drain type output transistor that outputs a current, and a drive circuit 10 that outputs a drive voltage Vd that drives the first transistor T1.

第1のトランジスタT1は、pチャネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)により構成されており、ソースが電源電圧VBBが供給される電源ラインLpに接続され、ドレインが出力回路1の出力端子13に接続され、ゲートが駆動回路10の出力端12に接続されている。第1のトランジスタT1は、駆動回路10から供給される駆動電圧Vdの大きさに応じた大きさの出力電流Ioutを出力する。なお、出力回路1の出力端子13には、第1のトランジスタT1から出力される出力電流Ioutにより駆動される負荷(図示せず)が接続され得る。   The first transistor T1 is composed of a p-channel MOSFET (metal-oxide-semiconductor field-effect transistor), has a source connected to a power supply line Lp supplied with a power supply voltage VBB, and a drain connected to the output circuit 1. Of the driving circuit 10 is connected to the output terminal 13 of the driving circuit 10. The first transistor T1 outputs an output current Iout having a magnitude corresponding to the magnitude of the driving voltage Vd supplied from the driving circuit 10. A load (not shown) driven by the output current Iout output from the first transistor T1 may be connected to the output terminal 13 of the output circuit 1.

駆動回路10は、第2のトランジスタ、抵抗素子R1、R2及び電流源11を含んで構成されている。第2のトランジスタT2は、第1のトランジスタT1と同一の構造を有するpチャネル型のMOSFETにより構成されている。   The drive circuit 10 includes a second transistor, resistance elements R1 and R2, and a current source 11. The second transistor T2 is composed of a p-channel type MOSFET having the same structure as the first transistor T1.

第2のトランジスタT2は、ソースが電源ラインLpに接続され、ドレイン及びゲートが抵抗素子R1の一端に接続されている。抵抗素子R1の他端は、電流源11の一端に接続され、電流源11の他端は、グランドラインに接続されている。電流源11は、第2のトランジスタT2、抵抗素子R1及び電流源11を含む直列回路に、一定の電流Idを流す機能を有する。電流源11は、外部から供給される制御信号に応じて、上記直列回路に流れる電流Idをオンオフさせる機能を有していてもよい。抵抗素子R2は、一端が抵抗素子R1と電流源11との接続点に接続されている。抵抗素子R2の他端は、駆動回路10の出力端12とされ、第1のトランジスタT1のゲートに接続されている。抵抗素子R2は、第1のトランジスタT1のゲートに印加されるサージ電流を抑制するサージ保護素子として機能する。   The second transistor T2 has a source connected to the power supply line Lp and a drain and a gate connected to one end of the resistance element R1. The other end of the resistance element R1 is connected to one end of the current source 11, and the other end of the current source 11 is connected to the ground line. The current source 11 has a function of causing a constant current Id to flow in a series circuit including the second transistor T2, the resistance element R1, and the current source 11. The current source 11 may have a function of turning on / off the current Id flowing in the series circuit according to a control signal supplied from the outside. One end of the resistance element R2 is connected to a connection point between the resistance element R1 and the current source 11. The other end of the resistance element R2 is the output end 12 of the drive circuit 10 and is connected to the gate of the first transistor T1. The resistance element R2 functions as a surge protection element that suppresses a surge current applied to the gate of the first transistor T1.

図2は、第1のトランジスタT1及び第2のトランジスタT2を構成するpチャネル型のMOSFET20の構造の一例を示す斜視図である。第1のトランジスタT1及び第2のトランジスタT2を構成するpチャネル型のMOSFET20は、n型半導体からなるボディ領域21と、ボディ領域21の表層部に設けられたp型半導体からなるソース22及びドレイン23とを有する。また、MOSFET20は、ボディ領域21の表面上の、ソース22及びドレイン23の間に設けられたSiO等の絶縁体からなるゲート酸化膜24と、ゲート酸化膜24上に積層されたポリシリコンからなるゲート電極25とを有する。ボディ領域21は、例えば、シリコン基板に形成されたn型のウェル領域によって構成されていてもよい。ソース22及びドレイン23を構成するp型半導体は、例えば、公知のイオン注入法によりボディ領域21に、ボロン等のp型の不純物を注入することにより形成される。ゲート酸化膜24は、例えば、公知の熱酸化法により形成される。ゲート電極25は、例えば、ゲート酸化膜24上に、CVD法(chemical vapor deposition)によりポリシリコン膜を形成した後、公知のフォトリソグラフィ技術を用いてポリシリコン膜をパターニングすることにより形成される。 FIG. 2 is a perspective view showing an example of the structure of a p-channel MOSFET 20 that constitutes the first transistor T1 and the second transistor T2. The p-channel MOSFET 20 that constitutes the first transistor T1 and the second transistor T2 includes a body region 21 made of an n-type semiconductor, and a source 22 and a drain made of a p-type semiconductor provided in a surface layer portion of the body region 21. 23 and. The MOSFET 20 is composed of a gate oxide film 24 formed on the surface of the body region 21 between the source 22 and the drain 23 and made of an insulator such as SiO 2, and polysilicon laminated on the gate oxide film 24. And a gate electrode 25. The body region 21 may be composed of, for example, an n-type well region formed on a silicon substrate. The p-type semiconductor forming the source 22 and the drain 23 is formed, for example, by implanting a p-type impurity such as boron into the body region 21 by a known ion implantation method. The gate oxide film 24 is formed by, for example, a known thermal oxidation method. The gate electrode 25 is formed, for example, by forming a polysilicon film on the gate oxide film 24 by a CVD method (chemical vapor deposition) and then patterning the polysilicon film using a known photolithography technique.

第1のトランジスタT1及び第2のトランジスタT2の構造が同一であるとは、ゲート酸化膜24の膜厚d、ゲート長L及びゲート幅Wが、製造ばらつきを許容する範囲内において同一であることを意味する。第1のトランジスタT1及び第2のトランジスタT2を同一構造とすることで、第1のトランジスタT1のゲートしきい値電圧Vth1と、第2のトランジスタT2のゲートしきい値電圧Vth2を略一致させることができる。更に、ゲートしきい値電圧Vth1及びVth2の製造ばらつきによる変動の傾向を互いに一致させることができる。例えば、第1のトランジスタT1のゲートしきい値電圧Vth1が、製造ばらつきにより標準値(規格中央値)よりも大きくなる方向に変動する場合、第2のトランジスタT2のゲートしきい値電圧Vth2も、標準値(規格中央値)よりも大きくなる方向に変動する。   The same structure of the first transistor T1 and the second transistor T2 means that the film thickness d, the gate length L, and the gate width W of the gate oxide film 24 are the same within a range in which manufacturing variations are allowed. Means By making the first transistor T1 and the second transistor T2 have the same structure, the gate threshold voltage Vth1 of the first transistor T1 and the gate threshold voltage Vth2 of the second transistor T2 can be substantially matched. You can Further, the fluctuation tendencies of the gate threshold voltages Vth1 and Vth2 due to manufacturing variations can be matched with each other. For example, when the gate threshold voltage Vth1 of the first transistor T1 changes in the direction of becoming larger than the standard value (standard median value) due to manufacturing variations, the gate threshold voltage Vth2 of the second transistor T2 also becomes It fluctuates in the direction of becoming larger than the standard value (standard median value).

第1のトランジスタT1及び第2のトランジスタT2は、それぞれ、図2に示す構造単位(単位セル)を、複数個並列接続することにより構成されていてもよい。また、第1のトランジスタT1は、第2のトランジスタT2よりも多くの構造単位(単位セル)を含んでいてもよい。すなわち、第1のトランジスタT1は、第2のトランジスタT2よりも、大きい面積を有していてもよい。これにより、第1のトランジスタT1の電流容量を第2のトランジスタT2よりも大きくすることができる。   Each of the first transistor T1 and the second transistor T2 may be configured by connecting a plurality of structural units (unit cells) shown in FIG. 2 in parallel. The first transistor T1 may include more structural units (unit cells) than the second transistor T2. That is, the first transistor T1 may have a larger area than the second transistor T2. As a result, the current capacity of the first transistor T1 can be made larger than that of the second transistor T2.

第1のトランジスタT1及び第2のトランジスタT2は、それぞれ、同一の半導体ウエハに設けられていることが好ましい。例えば、図3に示すように、第1のトランジスタT1は、半導体ウエハ30に設けられた半導体チップ31A内に設けられ、第2のトランジスタT2は、半導体ウエハ30に設けられた、半導体チップ31Aとは異なる半導体チップ31Bに設けられていてもよい。第1のトランジスタT1及び第2のトランジスタT2が同一の半導体ウエハに設けられることで、これらのトランジスタのゲートしきい値電圧の一致性をより高めることができ、出力電流のばらつきを抑制する効果を促進させることができる。   The first transistor T1 and the second transistor T2 are preferably provided on the same semiconductor wafer. For example, as shown in FIG. 3, the first transistor T1 is provided in the semiconductor chip 31A provided in the semiconductor wafer 30, and the second transistor T2 is provided in the semiconductor chip 31A provided in the semiconductor wafer 30. May be provided in different semiconductor chips 31B. By providing the first transistor T1 and the second transistor T2 on the same semiconductor wafer, the matching of the gate threshold voltages of these transistors can be further increased, and the effect of suppressing the variation in the output current can be obtained. Can be promoted.

第1のトランジスタT1及び第2のトランジスタT2は、それぞれ、同一の半導体チップに設けられていることが更に好ましい。例えば、図4に示すように、第1のトランジスタT1は、半導体チップ31内の第1の領域32Aに設けられ、第2のトランジスタT2は、半導体チップ31内の第1の領域32Aとは異なる第2の領域32Bに設けられていてもよい。第1のトランジスタT1及び第2のトランジスタT2が、それぞれ、同一の半導体チップ31に設けられることで、これらのトランジスタのゲートしきい値電圧の一致性を更に高めることができ、出力電流のばらつきを抑制する効果を更に促進させることができる。   It is more preferable that the first transistor T1 and the second transistor T2 are provided on the same semiconductor chip. For example, as shown in FIG. 4, the first transistor T1 is provided in the first region 32A in the semiconductor chip 31, and the second transistor T2 is different from the first region 32A in the semiconductor chip 31. It may be provided in the second region 32B. Since the first transistor T1 and the second transistor T2 are provided in the same semiconductor chip 31, the matching of the gate threshold voltages of these transistors can be further increased, and the variations in the output current can be improved. The suppressing effect can be further promoted.

また、図5に示すように、第1のトランジスタT1は、半導体チップの第1の領域32Aに設けられ、第2のトランジスタT2は、該半導体チップの第1の領域32Aに隣接する第2の領域32Bに設けられていることが最も好ましい。第1のトランジスタT1及び第2のトランジスタT2が、それぞれ、同一半導体チップ内の互いに隣接する領域に設けられることで、これらのトランジスタのゲートしきい値電圧の一致性を更に高めることができ、出力電流のばらつきを抑制する効果を更に促進させることができる。また、第1のトランジスタT1は、第1の領域32Aに設けられた、互いに並列接続された複数の単位セル33を含んで構成されていてもよく、第2のトランジスタT2は、第2の領域32Bに設けられた、互いに並列接続された複数の単位セル33を含んで構成されていてもよい。単位セル33は、それぞれ、例えば、図2に示す構造を有していてもよい。   Further, as shown in FIG. 5, the first transistor T1 is provided in the first region 32A of the semiconductor chip, and the second transistor T2 is provided in the second region adjacent to the first region 32A of the semiconductor chip. Most preferably, it is provided in the region 32B. Since the first transistor T1 and the second transistor T2 are provided in regions adjacent to each other in the same semiconductor chip, the matching of the gate threshold voltages of these transistors can be further enhanced, and the output The effect of suppressing variations in current can be further promoted. Further, the first transistor T1 may be configured to include a plurality of unit cells 33 provided in the first region 32A and connected in parallel to each other, and the second transistor T2 may be configured to include the second region T2. It may be configured to include a plurality of unit cells 33 provided in 32B and connected in parallel with each other. Each of the unit cells 33 may have the structure shown in FIG. 2, for example.

以下に、本発明の実施形態に係る出力回路1の作用について説明する。電源ラインLpに印加される電源電圧VBBが、第2のトランジスタT2のゲートしきい値電圧Vth2よりも大きい場合、第2のトランジスタT2はオン状態となり、第2のトランジスタT2、抵抗素子R1及び電流源11を含む直列回路に一定の電流Idが流れる。このとき、駆動回路10の出力端12から出力される駆動電圧Vdは、下記の(1)式によって表される。
Vd=VBB−(Vth2+Id×R1) ・・・(1)
The operation of the output circuit 1 according to the embodiment of the present invention will be described below. When the power supply voltage VBB applied to the power supply line Lp is higher than the gate threshold voltage Vth2 of the second transistor T2, the second transistor T2 is turned on, and the second transistor T2, the resistance element R1, and the current A constant current Id flows through the series circuit including the source 11. At this time, the drive voltage Vd output from the output terminal 12 of the drive circuit 10 is represented by the following equation (1).
Vd = VBB- (Vth2 + Id × R1) (1)

(1)式に示されるように、電源電圧VBBのレベルから降下させたレベルの電圧であって、第2のトランジスタT2のゲートしきい値電圧Vth2に応じた電圧が駆動電圧Vdとして出力される。上記の電圧降下を生じさせる要素のうち、第2のトランジスタT2のゲートしきい値電圧Vth2が大部分を占めている。すなわち、Vth2>>(Id×R1)とされている。   As shown in the equation (1), a voltage that is a level dropped from the level of the power supply voltage VBB and that corresponds to the gate threshold voltage Vth2 of the second transistor T2 is output as the drive voltage Vd. .. Of the factors causing the above voltage drop, the gate threshold voltage Vth2 of the second transistor T2 occupies most. That is, Vth2 >> (Id × R1).

駆動回路10から(1)式によって示される駆動電圧Vdが出力されたときの、第1のトランジスタT1のゲート−ソース間電圧Vgs1は、下記の(2)式によって表される。(2)式によって表されるゲート−ソース間電圧Vgs1が、第1のトランジスタT1のゲートしきい値電圧Vth1を超える場合、第1のトランジスタT1がオン状態となり、出力電流Ioutが出力端子13から出力される。
Vgs1=Vth2+Id×R1 ・・・(2)
The gate-source voltage Vgs1 of the first transistor T1 when the drive voltage Vd represented by the equation (1) is output from the drive circuit 10 is represented by the following equation (2). When the gate-source voltage Vgs1 represented by the equation (2) exceeds the gate threshold voltage Vth1 of the first transistor T1, the first transistor T1 is turned on and the output current Iout is output from the output terminal 13. Is output.
Vgs1 = Vth2 + Id × R1 (2)

図6は、出力回路1における、第1のトランジスタT1のゲートしきい値電圧Vth1のばらつきと、駆動電圧Vdのばらつきとの関係を示す図である。図6に示すように、第1のトランジスタT1は、ゲート−ソース間電圧Vgs1の大きさに応じた大きさの出力電流Ioutを出力する。すなわち、駆動電圧Vdによって第1のトランジスタT1に印加されるゲート−ソース間電圧Vgs1が、第1のトランジスタT1のゲートしきい値電圧Vth1を超えると、出力電流Ioutが流れる。出力電流Ioutの大きさは、ゲート−ソース間電圧Vgs1が大きくなる程、大きくなる。   FIG. 6 is a diagram showing a relationship between variations in the gate threshold voltage Vth1 of the first transistor T1 and variations in the driving voltage Vd in the output circuit 1. As shown in FIG. 6, the first transistor T1 outputs an output current Iout having a magnitude corresponding to the magnitude of the gate-source voltage Vgs1. That is, when the gate-source voltage Vgs1 applied to the first transistor T1 by the drive voltage Vd exceeds the gate threshold voltage Vth1 of the first transistor T1, the output current Iout flows. The magnitude of the output current Iout increases as the gate-source voltage Vgs1 increases.

図6には、第1のトランジスタT1のゲートしきい値電圧Vth1が小、中、大のそれぞれの場合について、ゲート−ソース間電圧Vgs1と出力電流Ioutとの関係が示されている。また、図6には、駆動回路10から出力される駆動電圧Vdのばらつきが示されている。ゲートしきい値電圧Vth1及び駆動電圧Vdの変動は、製造ばらつきによって生じるものである。   FIG. 6 shows the relationship between the gate-source voltage Vgs1 and the output current Iout when the gate threshold voltage Vth1 of the first transistor T1 is small, medium, and large. Further, FIG. 6 shows variations in the drive voltage Vd output from the drive circuit 10. The variations in the gate threshold voltage Vth1 and the driving voltage Vd are caused by manufacturing variations.

本発明の実施形態に係る出力回路1によれば、第1のトランジスタT1及び第2のトランジスタT2の構造が同一とされている。具体的には、ゲート酸化膜24の膜厚d、ゲート長L及びゲート幅Wが、製造ばらつきを許容する範囲内において同一とされている。これにより、第1のトランジスタT1及び第2のトランジスタT2のゲートしきい値電圧の製造ばらつきによる変動の傾向を互いに一致させることができる。   According to the output circuit 1 of the embodiment of the present invention, the first transistor T1 and the second transistor T2 have the same structure. Specifically, the film thickness d, the gate length L, and the gate width W of the gate oxide film 24 are the same within the range in which manufacturing variations are allowed. As a result, the tendency of fluctuations in the gate threshold voltages of the first transistor T1 and the second transistor T2 due to manufacturing variations can be matched with each other.

例えば、第1のトランジスタT1のゲートしきい値電圧Vth1が、製造ばらつきにより標準値(規格中央値)よりも大きくなる方向に変動する場合、第2のトランジスタT2のゲートしきい値電圧Vth2も、標準値(規格中央値)よりも大きくなる方向に変動する。従って、第1のトランジスタT1のゲートしきい値電圧Vth1が相対的に大となる場合、グランドラインからみた駆動電圧Vdの大きさが相対的に小となり、結果として、第1のトランジスタT1のゲート−ソース間電圧Vgs1は相対的に大となる。この場合、第1のトランジスタT1は、図6に示す動作点Aで動作する。   For example, when the gate threshold voltage Vth1 of the first transistor T1 changes in the direction of becoming larger than the standard value (standard median value) due to manufacturing variations, the gate threshold voltage Vth2 of the second transistor T2 also becomes It fluctuates in the direction of becoming larger than the standard value (standard median value). Therefore, when the gate threshold voltage Vth1 of the first transistor T1 becomes relatively large, the magnitude of the driving voltage Vd seen from the ground line becomes relatively small, and as a result, the gate of the first transistor T1 becomes The source-source voltage Vgs1 becomes relatively large. In this case, the first transistor T1 operates at the operating point A shown in FIG.

一方、第1のトランジスタT1のゲートしきい値電圧Vth1が、製造ばらつきにより標準値(規格中央値)よりも大きくなる方向に変動する場合、第2のトランジスタT2のゲートしきい値電圧Vth2も、標準値(規格中央値)よりも大きくなる方向に変動する。すなわち、第1のトランジスタT1のゲートしきい値電圧Vth1が相対的に小となる場合、グランドラインからみた駆動電圧Vdの大きさが相対的に大となり、結果として、第1のトランジスタT1のゲート−ソース間電圧Vgs1は相対的に小となる。この場合、第1のトランジスタT1は、図6に示す動作点Bで動作する。   On the other hand, when the gate threshold voltage Vth1 of the first transistor T1 fluctuates in the direction of becoming larger than the standard value (standard median value) due to manufacturing variations, the gate threshold voltage Vth2 of the second transistor T2 also becomes It fluctuates in the direction of becoming larger than the standard value (standard median value). That is, when the gate threshold voltage Vth1 of the first transistor T1 is relatively small, the magnitude of the driving voltage Vd as viewed from the ground line is relatively large, and as a result, the gate of the first transistor T1 is The source-source voltage Vgs1 becomes relatively small. In this case, the first transistor T1 operates at the operating point B shown in FIG.

以上のように、本発明の実施形態に係る出力回路1によれば、駆動回路10が、第1のトランジスタT1と同一の構造を有する第2のトランジスタT2を含み、第2のトランジスタT2のゲートしきい値電圧Vth2に応じた駆動電圧Vdを出力する。これにより、第1のトランジスタT1のゲートしきい値電圧Vth1の製造ばらつきによる変動に連動して駆動電圧Vd(第1のトランジスタT1のゲート−ソース間電圧Vgs1)が変動する。具体的には、駆動電圧Vdは、第1のトランジスタT1のゲートしきい値電圧Vth1の変動に伴う出力電流Ioutの変動を抑制する方向に変動する。このように、ゲートしきい値電圧Vth1及び駆動電圧Vdの変動が互いに連動することで、これらが互いに独立して変動する場合と比較して、出力電流Ioutのばらつきを抑制することができる。   As described above, according to the output circuit 1 according to the embodiment of the present invention, the drive circuit 10 includes the second transistor T2 having the same structure as the first transistor T1, and the gate of the second transistor T2. The drive voltage Vd corresponding to the threshold voltage Vth2 is output. As a result, the drive voltage Vd (gate-source voltage Vgs1 of the first transistor T1) varies in association with the variation of the gate threshold voltage Vth1 of the first transistor T1 due to manufacturing variations. Specifically, the drive voltage Vd fluctuates in the direction of suppressing the fluctuation of the output current Iout due to the fluctuation of the gate threshold voltage Vth1 of the first transistor T1. As described above, the fluctuations in the gate threshold voltage Vth1 and the driving voltage Vd are interlocked with each other, so that the fluctuations in the output current Iout can be suppressed as compared with the case where the fluctuations occur independently of each other.

ここで、図7は、比較例に係る出力回路1Xの構成の一例を示す図である。比較例に係る出力回路1Xは、本発明の実施形態に係る出力回路1(図1参照)が備える第2のトランジスタT2を備えていない。   Here, FIG. 7 is a diagram illustrating an example of the configuration of the output circuit 1X according to the comparative example. The output circuit 1X according to the comparative example does not include the second transistor T2 included in the output circuit 1 (see FIG. 1) according to the embodiment of the present invention.

比較例に係る駆動回路10Xの出力端12から出力される駆動電圧Vdは、下記の(3)式によって表される。
Vd=VBB−Id×R1 ・・・(3)
The drive voltage Vd output from the output terminal 12 of the drive circuit 10X according to the comparative example is expressed by the following equation (3).
Vd = VBB-Id × R1 (3)

駆動回路10Xから(3)式によって示される駆動電圧Vdが出力されたときの、第1のトランジスタT1のゲート−ソース間電圧Vgs1は、下記の(4)式によって表される。
Vgs1=Id×R1 ・・・(4)
The gate-source voltage Vgs1 of the first transistor T1 when the drive voltage Vd represented by the equation (3) is output from the drive circuit 10X is represented by the following equation (4).
Vgs1 = Id × R1 (4)

図8は、比較例に係る出力回路1Xにおける、第1のトランジスタT1のゲートしきい値電圧Vth1のばらつきと、駆動電圧Vdのばらつきとの関係を示す図である。図8には、第1のトランジスタT1のゲートしきい値電圧Vth1が小、中、大のそれぞれの場合について、ゲート−ソース間電圧Vgs1と出力電流Ioutとの関係が示されている。また、図8には、駆動回路10Xから出力される駆動電圧Vdのばらつきが示されている。   FIG. 8 is a diagram showing a relationship between variations in the gate threshold voltage Vth1 of the first transistor T1 and variations in the drive voltage Vd in the output circuit 1X according to the comparative example. FIG. 8 shows the relationship between the gate-source voltage Vgs1 and the output current Iout when the gate threshold voltage Vth1 of the first transistor T1 is small, medium, and large. Further, FIG. 8 shows variations in the drive voltage Vd output from the drive circuit 10X.

比較例に係る出力回路1Xによれば、第1のトランジスタT1のゲートしきい値電圧Vth1及び駆動電圧Vdは、互いに独立して変動する。従って、ゲートしきい値電圧Vth1が公差上限である第1のトランジスタT1のゲート−ソース間電圧Vgs1が公差下限となる組み合わせが発生する可能性がある。この場合、第1のトランジスタT1は、図8に示す動作点Cで動作することとなり、出力電流Ioutの大きさは、標準値(規格中央値)を大きく下回るおそれがある。また、ゲートしきい値電圧Vth1が公差下限である第1のトランジスタT1のゲート−ソース間電圧Vgs1が公差上限となる組み合わせが発生する可能性がある。この場合、第1のトランジスタT1は、図8に示す動作点Dで動作することとなり、出力電流Ioutの大きさは、標準値(規格中央値)を大きく下回るおそれがある。従って、比較例に係る出力回路1Xによれば、出力電流Ioutのばらつきが大きくなる、という問題がある。比較例に係る出力回路1Xによれば、出力電流Ioutが最小となる場合においても、出力電流Ioutの規格を満足させるために、第1のトランジスタT1のサイズを大きくしておく等の措置が必要となり、製造コストが高くなる。   According to the output circuit 1X of the comparative example, the gate threshold voltage Vth1 and the drive voltage Vd of the first transistor T1 change independently of each other. Therefore, there may be a combination in which the gate threshold voltage Vth1 is the upper limit of the tolerance and the gate-source voltage Vgs1 of the first transistor T1 is the lower limit of the tolerance. In this case, the first transistor T1 operates at the operating point C shown in FIG. 8, and the magnitude of the output current Iout may be much lower than the standard value (standard median value). In addition, there may be a combination in which the gate-source voltage Vgs1 of the first transistor T1 whose gate threshold voltage Vth1 is the lower limit of the tolerance is the upper limit of the tolerance. In this case, the first transistor T1 operates at the operating point D shown in FIG. 8, and the magnitude of the output current Iout may be much lower than the standard value (standard median value). Therefore, the output circuit 1X according to the comparative example has a problem that the variation in the output current Iout becomes large. According to the output circuit 1X of the comparative example, it is necessary to take measures such as increasing the size of the first transistor T1 in order to satisfy the standard of the output current Iout even when the output current Iout is minimized. Therefore, the manufacturing cost becomes high.

一方、本発明の実施形態に係る出力回路1によれば、上記したように、駆動電圧Vdは、第1のトランジスタT1のゲートしきい値電圧Vth1の変動に伴う出力電流Ioutの変動を抑制する方向に変動するので、出力電流Ioutのばらつきを抑制することが可能となる。従って、出力電流Ioutの過大なばらつきを考慮して第1のトランジスタT1のサイズを大きくしておく、といった措置が不要となり、製造コストを抑えることが可能となる。   On the other hand, according to the output circuit 1 according to the embodiment of the present invention, as described above, the drive voltage Vd suppresses the fluctuation of the output current Iout due to the fluctuation of the gate threshold voltage Vth1 of the first transistor T1. Since it fluctuates in the direction, it is possible to suppress variations in the output current Iout. Therefore, it is not necessary to take measures such as increasing the size of the first transistor T1 in consideration of the excessive variation in the output current Iout, and the manufacturing cost can be suppressed.

[第2の実施形態]
図9は、本発明の第2の実施形態に係る出力回路1Aの構成の一例を示す図である。出力回路1Aは、電流を出力するオープンドレイン型の出力トランジスタとしての第1のトランジスタT1と、第1のトランジスタT1を駆動する駆動電圧Vdを出力する駆動回路10Aとを含んで構成されている。
[Second Embodiment]
FIG. 9 is a diagram showing an example of the configuration of the output circuit 1A according to the second embodiment of the present invention. The output circuit 1A is configured to include a first transistor T1 as an open drain type output transistor that outputs a current, and a drive circuit 10A that outputs a drive voltage Vd that drives the first transistor T1.

第1のトランジスタT1は、nチャネル型のMOSFETにより構成されており、ソースがグランドラインに接続され、ドレインが出力回路1の出力端子13に接続され、ゲートが駆動回路10Aの出力端12に接続されている。第1のトランジスタT1は、駆動回路10Aから供給される駆動電圧Vdのレベルに応じた大きさの出力電流Ioutを出力する。なお、出力回路1Aの出力端子13には、第1のトランジスタT1から出力される出力電流Ioutにより駆動される負荷(図示せず)が接続され得る。   The first transistor T1 is composed of an n-channel MOSFET, the source is connected to the ground line, the drain is connected to the output terminal 13 of the output circuit 1, and the gate is connected to the output terminal 12 of the drive circuit 10A. Has been done. The first transistor T1 outputs an output current Iout having a magnitude corresponding to the level of the drive voltage Vd supplied from the drive circuit 10A. A load (not shown) driven by the output current Iout output from the first transistor T1 may be connected to the output terminal 13 of the output circuit 1A.

駆動回路10Aは、第2のトランジスタT2、抵抗素子R1、R2及び電流源11を含んで構成されている。第2のトランジスタT2は、第1のトランジスタT1と同一の構造を有するnチャネル型のMOSFETにより構成されている。   The drive circuit 10A includes a second transistor T2, resistance elements R1 and R2, and a current source 11. The second transistor T2 is composed of an n-channel type MOSFET having the same structure as the first transistor T1.

第2のトランジスタT2は、ソース及びゲートがグランドラインに接続され、ドレインが抵抗素子R1の一端に接続されている。抵抗素子R1の他端は、電流源11の一端に接続され、電流源11の他端は電源ラインLpに接続されている。電流源11は、電流源11、抵抗素子R1及び第2のトランジスタT2を含む直列回路に、一定の電流Idを流す機能を有する。電流源11は、外部から供給される制御信号に応じて、上記直列回路に流れる電流Idをオンオフさせる機能を有していてもよい。抵抗素子R2は、一端が抵抗素子R1と電流源11との接続点に接続されている。抵抗素子R2の他端は、駆動電圧Vdが出力される駆動回路10Aの出力端12とされ、第1のトランジスタT1のゲートに接続されている。抵抗素子R2は、第1のトランジスタT1のゲートに印加されるサージ電流を抑制するサージ保護素子として機能する。   The second transistor T2 has a source and a gate connected to the ground line, and a drain connected to one end of the resistance element R1. The other end of the resistance element R1 is connected to one end of the current source 11, and the other end of the current source 11 is connected to the power supply line Lp. The current source 11 has a function of causing a constant current Id to flow in a series circuit including the current source 11, the resistance element R1, and the second transistor T2. The current source 11 may have a function of turning on / off the current Id flowing in the series circuit according to a control signal supplied from the outside. One end of the resistance element R2 is connected to a connection point between the resistance element R1 and the current source 11. The other end of the resistance element R2 is the output end 12 of the drive circuit 10A that outputs the drive voltage Vd, and is connected to the gate of the first transistor T1. The resistance element R2 functions as a surge protection element that suppresses a surge current applied to the gate of the first transistor T1.

以下に、出力回路1Aの作用について説明する。電源ラインLpに印加される電源電圧VBBが、第2のトランジスタT2のゲートしきい値電圧Vth2よりも大きい場合、第2のトランジスタT2はオン状態となり、電流源11、抵抗素子R1及び第2のトランジスタT2を含む直列回路に一定電流Idが流れる。このとき、駆動回路10Aの出力端12から出力される駆動電圧Vdは、下記の(5)式によって表される。
Vd=Vth2+Id×R1 ・・・(5)
The operation of the output circuit 1A will be described below. When the power supply voltage VBB applied to the power supply line Lp is higher than the gate threshold voltage Vth2 of the second transistor T2, the second transistor T2 is turned on, and the current source 11, the resistance element R1 and the second transistor T2 are turned on. A constant current Id flows in the series circuit including the transistor T2. At this time, the drive voltage Vd output from the output terminal 12 of the drive circuit 10A is represented by the following equation (5).
Vd = Vth2 + Id × R1 (5)

(5)式に示されるように、第2のトランジスタT2のゲートしきい値電圧Vth2に応じた電圧が駆動電圧Vdとして出力される。上記の電圧降下を生じさせる要素のうち、第2のトランジスタT2のゲートしきい値電圧Vth2が大部分を占めている。すなわち、Vth2>>(Id×R1)とされている。駆動回路10から(5)式によって示される駆動電圧Vdが、第1のトランジスタT1のゲート−ソース間電圧Vgs1として、第1のトランジスタT1に供給される。   As shown in the equation (5), a voltage corresponding to the gate threshold voltage Vth2 of the second transistor T2 is output as the drive voltage Vd. Of the factors causing the above voltage drop, the gate threshold voltage Vth2 of the second transistor T2 occupies most. That is, Vth2 >> (Id × R1). The drive voltage Vd represented by the equation (5) from the drive circuit 10 is supplied to the first transistor T1 as the gate-source voltage Vgs1 of the first transistor T1.

第2の実施形態に係る出力回路1Aによれば、第1の実施形態に係る出力回路1と同様、駆動回路10Aが、第1のトランジスタT1と同一の構造を有する第2のトランジスタを含み、第2のトランジスタT2のゲートしきい値電圧Vth2に応じた駆動電圧Vdを出力する。これにより、第1のトランジスタT1のゲートしきい値電圧Vth1の製造ばらつきによる変動に連動して駆動電圧Vd(第1のトランジスタT1のゲート−ソース間電圧Vgs)が変動する。具体的には、駆動電圧Vdは、第1のトランジスタT1のゲートしきい値電圧Vth1の変動に伴う出力電流Ioutの変動を抑制する方向に変動する。このように、ゲートしきい値電圧Vth1及び駆動電圧Vdの変動が互いに連動することで、これらが互いに独立して変動する場合と比較して、出力電流Ioutのばらつきを抑制することができる。従って、出力電流Ioutの過大なばらつきを考慮して第1のトランジスタT1のサイズを大きくしておく、といった措置が不要となり、製造コストを抑えることが可能となる。   According to the output circuit 1A according to the second embodiment, the drive circuit 10A includes the second transistor having the same structure as the first transistor T1 as in the output circuit 1 according to the first embodiment. The drive voltage Vd corresponding to the gate threshold voltage Vth2 of the second transistor T2 is output. As a result, the drive voltage Vd (gate-source voltage Vgs of the first transistor T1) varies in association with the variation of the gate threshold voltage Vth1 of the first transistor T1 due to manufacturing variations. Specifically, the drive voltage Vd fluctuates in the direction of suppressing the fluctuation of the output current Iout due to the fluctuation of the gate threshold voltage Vth1 of the first transistor T1. As described above, the fluctuations in the gate threshold voltage Vth1 and the driving voltage Vd are interlocked with each other, so that the fluctuations in the output current Iout can be suppressed as compared with the case where the fluctuations occur independently of each other. Therefore, it is not necessary to take measures such as increasing the size of the first transistor T1 in consideration of the excessive variation in the output current Iout, and the manufacturing cost can be suppressed.

[第3の実施形態]
図10は、本発明の第3の実施形態に係る電子装置100の構成の一例を示す図である。電子装置100は、第1の実施形態に係る出力回路1と、出力回路1から出力される出力電流Ioutにより駆動される負荷としての発光素子40とを含む。
[Third Embodiment]
FIG. 10: is a figure which shows an example of a structure of the electronic device 100 which concerns on the 3rd Embodiment of this invention. The electronic device 100 includes the output circuit 1 according to the first embodiment and the light emitting element 40 as a load driven by the output current Iout output from the output circuit 1.

発光素子40は、例えば自動車のヘッドランプまたはテールランプ等の照明器具に用いられるLED(light emitting diode)であってもよい。発光素子40は、出力回路1から出力される出力電流Ioutの大きさに応じた発光強度で発光する。   The light emitting device 40 may be an LED (light emitting diode) used in a lighting device such as a head lamp or a tail lamp of an automobile. The light emitting element 40 emits light with a light emission intensity according to the magnitude of the output current Iout output from the output circuit 1.

本実施形態に係る電子装置100によれば、出力電流Ioutのばらつきを抑制することができるので、発光素子40における発光強度のばらつきを抑制することが可能である。なお、電子装置100は、第1の実施形態に係る出力回路1に代えて、第2の実施形態に係る出力回路1Aを含んで構成されていてもよい。   According to the electronic device 100 of the present embodiment, it is possible to suppress the variation in the output current Iout, and thus it is possible to suppress the variation in the light emission intensity of the light emitting element 40. The electronic device 100 may include the output circuit 1A according to the second embodiment, instead of the output circuit 1 according to the first embodiment.

[第4の実施形態]
図11は、本発明の第4の実施形態に係る電子装置100Aの構成の一例を示す図である。電子装置100Aは、第1の実施形態に係る出力回路1と、出力回路1から出力される出力電流Ioutにより駆動される負荷としてのコイル41とを含む。
[Fourth Embodiment]
FIG. 11: is a figure which shows an example of a structure of 100 A of electronic devices which concern on the 4th Embodiment of this invention. The electronic device 100A includes the output circuit 1 according to the first embodiment and the coil 41 as a load driven by the output current Iout output from the output circuit 1.

コイル41は、例えば、自動車のシフトロックピンを直動させるリニアソレノイドを構成するものであってもよい。コイル41は、出力回路1から出力される出力電流Ioutの大きさに応じた強度の磁界を発生させる。   The coil 41 may be, for example, a linear solenoid that directly moves a shift lock pin of an automobile. The coil 41 generates a magnetic field having an intensity according to the magnitude of the output current Iout output from the output circuit 1.

本実施形態に係る電子装置100Aによれば、出力電流Ioutのばらつきを抑制することができるので、コイル41が発生させる磁界の強度ばらつきを抑制することが可能である。なお、電子装置100Aは、第1の実施形態に係る出力回路1に代えて、第2の実施形態に係る出力回路1Aを含んで構成されていてもよい。   According to the electronic device 100A of the present embodiment, the variation in the output current Iout can be suppressed, so that the variation in the strength of the magnetic field generated by the coil 41 can be suppressed. The electronic device 100A may include the output circuit 1A according to the second embodiment, instead of the output circuit 1 according to the first embodiment.

1、1A・・・出力回路、10、10A・・・駆動回路、11・・・電流源、13・・・出力端子、30・・・半導体ウエハ、31、31A、31B・・・半導体チップ、32A・・・第1の領域、32B・・・第2の領域、40・・・発光素子、41・・・コイル、100、100A・・・電子装置、T1・・・第1のトランジスタ、T2・・・第2のトランジスタ、R1、R2・・・抵抗素子   1, 1A ... Output circuit, 10, 10A ... Driving circuit, 11 ... Current source, 13 ... Output terminal, 30 ... Semiconductor wafer, 31, 31A, 31B ... Semiconductor chip, 32A ... 1st area | region, 32B ... 2nd area | region, 40 ... Light emitting element, 41 ... Coil, 100, 100A ... Electronic device, T1 ... 1st transistor, T2 ... Second transistor, R1, R2 ... Resistance element

Claims (10)

供給される駆動電圧の大きさに応じた大きさの出力電流を出力する第1のトランジスタと、
前記第1のトランジスタと同一の構造を有する第2のトランジスタを含み、前記第2のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、
を含む出力回路。
A first transistor that outputs an output current having a magnitude corresponding to the magnitude of the driving voltage supplied,
A drive circuit including a second transistor having the same structure as the first transistor, and outputting a voltage according to the gate threshold voltage of the second transistor as the drive voltage;
Output circuit including.
前記第1のトランジスタ及び前記第2のトランジスタは、同一の半導体ウエハに設けられたトランジスタである
請求項1に記載の出力回路。
The output circuit according to claim 1, wherein the first transistor and the second transistor are transistors provided on the same semiconductor wafer.
前記第1のトランジスタ及び前記第2のトランジスタは、同一の半導体チップに設けられている
請求項1または請求項2に記載の出力回路。
The output circuit according to claim 1, wherein the first transistor and the second transistor are provided on the same semiconductor chip.
前記第1のトランジスタは、半導体チップの第1の領域に設けられ、前記第2のトランジスタは、前記第1の領域に隣接する第2の領域に設けられている
請求項1または請求項2に記載の出力回路。
The said 1st transistor is provided in the 1st area | region of a semiconductor chip, and the said 2nd transistor is provided in the 2nd area | region adjacent to the said 1st area | region. The output circuit described.
前記駆動回路は、前記第2のトランジスタに一定電流を流す電流源を含み、前記一定電流が流れた状態の前記第2のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する
請求項1から請求項4のいずれか1項に記載の出力回路。
The drive circuit includes a current source for supplying a constant current to the second transistor, and outputs a voltage according to the gate threshold voltage of the second transistor in the state where the constant current flows as the drive voltage. The output circuit according to any one of claims 1 to 4.
前記第1のトランジスタは、ソースが電源ラインに接続され、ドレインが出力端子に接続されたpチャネル型のMOSFETであり、
前記第2のトランジスタは、ソースが前記電源ラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたpチャネル型のMOSFETであり、
前記電流源が前記抵抗素子の他端に接続され、
前記電流源と前記抵抗素子の接続点が、前記第1のトランジスタのゲートに接続されている
請求項5に記載の出力回路。
The first transistor is a p-channel type MOSFET whose source is connected to the power supply line and whose drain is connected to the output terminal,
The second transistor is a p-channel MOSFET whose source is connected to the power supply line and whose gate and drain are connected to one end of a resistance element.
The current source is connected to the other end of the resistance element,
The output circuit according to claim 5, wherein a connection point between the current source and the resistance element is connected to a gate of the first transistor.
前記第1のトランジスタは、ソースがグランドラインに接続され、ドレインが出力端子に接続されたnチャネル型のMOSFETであり、
前記第2のトランジスタは、ソースが前記グランドラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたnチャネル型のMOSFETであり、
前記電流源が前記抵抗素子の他端に接続され、
前記電流源と前記抵抗素子の接続点が、前記第1のトランジスタのゲートに接続されている
請求項5に記載の出力回路。
The first transistor is an n-channel MOSFET whose source is connected to the ground line and whose drain is connected to the output terminal,
The second transistor is an n-channel MOSFET whose source is connected to the ground line and whose gate and drain are connected to one end of a resistance element.
The current source is connected to the other end of the resistance element,
The output circuit according to claim 5, wherein a connection point between the current source and the resistance element is connected to a gate of the first transistor.
供給される駆動電圧のレベルに応じた大きさの出力電流を出力する第1のトランジスタと、
前記第1のトランジスタと同一の構造を有する第2のトランジスタを含み、前記第2のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、
前記出力電流により駆動される負荷と、
を含む電子装置。
A first transistor that outputs an output current having a magnitude corresponding to the level of the drive voltage supplied,
A drive circuit including a second transistor having the same structure as the first transistor, and outputting a voltage according to the gate threshold voltage of the second transistor as the drive voltage;
A load driven by the output current,
Including an electronic device.
前記負荷は、発光素子を含む
請求項8に記載の電子装置。
The electronic device according to claim 8, wherein the load includes a light emitting element.
前記負荷は、コイルを含む
請求項8に記載の電子装置。
The electronic device according to claim 8, wherein the load includes a coil.
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