JP2020068454A - Electronic control device - Google Patents

Electronic control device Download PDF

Info

Publication number
JP2020068454A
JP2020068454A JP2018200015A JP2018200015A JP2020068454A JP 2020068454 A JP2020068454 A JP 2020068454A JP 2018200015 A JP2018200015 A JP 2018200015A JP 2018200015 A JP2018200015 A JP 2018200015A JP 2020068454 A JP2020068454 A JP 2020068454A
Authority
JP
Japan
Prior art keywords
transmission data
priority
low
transmission
fifo memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018200015A
Other languages
Japanese (ja)
Inventor
悠 村西
Yu Muranishi
悠 村西
英治 松岡
Eiji Matsuoka
英治 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2018200015A priority Critical patent/JP2020068454A/en
Priority to DE102019212463.1A priority patent/DE102019212463A1/en
Publication of JP2020068454A publication Critical patent/JP2020068454A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40143—Bus networks involving priority mechanisms
    • H04L12/4015—Bus networks involving priority mechanisms by scheduling the transmission of messages at the communication node
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L67/00—Network arrangements or protocols for supporting network services or applications
    • H04L67/50—Network services
    • H04L67/60—Scheduling or organising the servicing of application requests, e.g. requests for application data transmissions using the analysis and optimisation of the required network resources
    • H04L67/61—Scheduling or organising the servicing of application requests, e.g. requests for application data transmissions using the analysis and optimisation of the required network resources taking into account QoS or priority requirements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L2012/40267—Bus for use in transportation systems
    • H04L2012/40273—Bus for use in transportation systems the transportation system being a vehicle

Abstract

To appropriately transmit transmission data while avoiding the occurrence of software overhead without causing a configuration to be complicated and increasing the cost with respect to a plurality of transmission requests having different priorities.SOLUTION: An electronic control device 1 includes a FIFO memory 10 that stores transmission data, data processing units 6 and 7 that perform transmission processing of transmission data stored in the FIFO memory, and a buffer 12 that can store the transmission data stored in the FIFO memory. The data processing unit saves the low-priority transmission data stored in the FIFO memory in a buffer when a transmission request for high-priority transmission data occurs while low-priority transmission data is stored in the FIFO memory, and restore the low-priority transmission data saved in the buffer to the FIFO memory after the transmission processing of the high-priority transmission data is completed.SELECTED DRAWING: Figure 1

Description

本発明は、電子制御装置に関する。   The present invention relates to an electronic control device.

従来より、通信バスを介して外部装置との間でデータ通信を行う電子制御装置が供されている。この種の電子制御装置に設けられているマイクロコンピュータ（以下、マイコンと称する）は、優先度が異なる複数の送信要求を処理する場合がある。例えば特許文献１には、優先度が異なる複数の送信要求に対し、同一の先入れ先出しメモリ（以下、ＦＩＦＯ（First In First Out）メモリと称する）を使用し、その優先度に応じて送信データを送信させる構成が開示されている。具体的には、先行する低優先の送信データの送信要求よりも高優先の送信データの送信要求が発生すると、送信処理を待機中の低優先の送信データを廃棄し、高優先の送信データの送信処理を優先して行い、高優先の送信データの送信処理を完了後に低優先の送信データの送信処理を行う。又、特許文献２には、優先度が異なる複数のＦＩＦＯメモリを用意し、送信データを送信要求の優先度に応じたＦＩＦＯメモリに格納し、高優先のＦＩＦＯメモリに格納された送信データから順番に送信データを送信させる構成が開示されている。   2. Description of the Related Art Conventionally, there has been provided an electronic control device that performs data communication with an external device via a communication bus. A microcomputer (hereinafter referred to as a microcomputer) provided in this type of electronic control device may process a plurality of transmission requests having different priorities. For example, in Patent Document 1, the same first-in first-out memory (hereinafter referred to as a FIFO (First In First Out) memory) is used for a plurality of transmission requests having different priorities, and transmission data is transmitted according to the priorities. A configuration is disclosed that allows this. Specifically, when a transmission request for high-priority transmission data occurs before a preceding transmission request for low-priority transmission data, the low-priority transmission data waiting for transmission processing is discarded and the transmission data for high-priority transmission data is discarded. The transmission process is performed with priority, and the transmission process of low-priority transmission data is performed after the transmission process of high-priority transmission data is completed. Further, in Patent Document 2, a plurality of FIFO memories having different priorities are prepared, the transmission data is stored in the FIFO memory according to the priority of the transmission request, and the transmission data stored in the high-priority FIFO memory is sequentially processed. There is disclosed a configuration for transmitting transmission data to.

特開平６−３３４７０５号公報JP-A-6-334705 特開２００６−２７３２６１号公報JP, 2006-273261, A

しかしながら、特許文献１の構成では、送信処理を待機中の低優先の送信データを廃棄するので、その廃棄した低優先の送信データをＲＡＭからＦＩＦＯメモリに再度転送させる必要があり、ソフトウェアのオーバヘッドが発生する問題がある。又、特許文献２の構成では、優先度が異なる複数のＦＩＦＯメモリを必要とするので、構成の複雑化やコスト高を招く問題がある。   However, in the configuration of Patent Document 1, the low-priority transmission data waiting for the transmission process is discarded, and thus the discarded low-priority transmission data needs to be transferred again from the RAM to the FIFO memory, which results in software overhead. There is a problem that occurs. Further, the configuration of Patent Document 2 requires a plurality of FIFO memories having different priorities, which causes a problem that the configuration is complicated and the cost is increased.

本発明は、上記した事情に鑑みてなされたものであり、その目的は、優先度が異なる複数の送信要求に対し、構成の複雑化やコスト高を招くことがなく、ソフトウェアのオーバヘッドの発生を回避しつつ、送信データを適切に送信させることができる電子制御装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to prevent a software overhead from being generated for a plurality of transmission requests having different priorities without incurring a complicated configuration and a high cost. An object of the present invention is to provide an electronic control device capable of appropriately transmitting transmission data while avoiding it.

請求項１に記載した発明によれば、データ処理部（６，７）は、ＦＩＦＯメモリ（１０）に格納されている送信データの送信処理を行い、送信データを送信させる。バッファ（１２）は、ＦＩＦＯメモリに格納されている送信データを格納可能である。データ処理部は、低優先の送信データがＦＩＦＯメモリに格納されている状態で高優先の送信データの送信要求が発生すると、ＦＩＦＯメモリに格納されている低優先の送信データをバッファに退避させ、高優先の送信データの送信処理を完了後に、バッファに退避させておいた低優先の送信データをＦＩＦＯメモリに復帰させる。   According to the invention described in claim 1, the data processing unit (6, 7) performs a transmission process of the transmission data stored in the FIFO memory (10) and transmits the transmission data. The buffer (12) can store the transmission data stored in the FIFO memory. The data processing unit saves the low-priority transmission data stored in the FIFO memory to a buffer when a transmission request for the high-priority transmission data occurs while the low-priority transmission data is stored in the FIFO memory, After the transmission process of the high-priority transmission data is completed, the low-priority transmission data saved in the buffer is restored to the FIFO memory.

低優先の送信データがＦＩＦＯメモリに格納されている状態で高優先の送信データの送信要求が発生すると、ＦＩＦＯメモリに格納されている低優先の送信データをバッファに退避させることで、低優先の送信データ廃棄することなく、高優先の送信データの送信処理を優先して行うようにした。そして、高優先の送信データの送信処理を完了後に、バッファに退避させておいた低優先の送信データをＦＩＦＯメモリに復帰させることで、低優先の送信データの送信処理を行うようにした。   When a transmission request for high-priority transmission data is generated while low-priority transmission data is stored in the FIFO memory, the low-priority transmission data stored in the FIFO memory is saved in the buffer, so that the low-priority transmission data is saved. The transmission process of high-priority transmission data is prioritized without discarding the transmission data. Then, after the transmission process of the high-priority transmission data is completed, the low-priority transmission data saved in the buffer is restored to the FIFO memory, so that the transmission process of the low-priority transmission data is performed.

優先度が異なる複数のＦＩＦＯメモリを必要とせず、構成の複雑化やコスト高を回避することができる。又、低優先の送信データを廃棄せず、低優先の送信データをＲＡＭからＦＩＦＯメモリに再度転送させる必要もなく、ソフトウェアのオーバヘッドの発生を回避することができる。これにより、優先度が異なる複数の送信要求に対し、構成の複雑化やコスト高を招くことがなく、ソフトウェアのオーバヘッドの発生を回避しつつ、送信データを適切に送信させることができる。   It is not necessary to use a plurality of FIFO memories having different priorities, and it is possible to avoid complication of the configuration and high cost. Further, it is not necessary to discard the low-priority transmission data and transfer the low-priority transmission data from the RAM to the FIFO memory again, and it is possible to avoid the occurrence of software overhead. As a result, it is possible to appropriately transmit the transmission data with respect to a plurality of transmission requests having different priorities without causing the configuration to be complicated and increasing the cost and avoiding the occurrence of software overhead.

一実施形態を示す機能ブロック図Functional block diagram showing an embodiment フローチャートflowchart 送信データが転送される態様を示す図（その１）The figure which shows the aspect that transmission data is transferred (1) 送信データが転送される態様を示す図（その２）The figure which shows the mode that transmission data is transferred (2) 送信データが転送される態様を示す図（その３）A figure showing a mode in which transmission data is transferred (No. 3) 送信データが転送される態様を示す図（その４）A figure showing a mode in which transmission data is transferred (No. 4)

以下、本発明を、例えば自動車のエンジンを制御する電子制御装置に適用した一実施形態について図面を参照して説明する。電子制御装置は、例えばエンジン冷却水の温度を示すセンサ信号を水温センサから入力し、吸入空気の温度を示すセンサ信号を吸気温センサから入力し、アクセルの開度を示すセンサ信号をアクセル開度センサから入力し、スロットルバルブの開度を示すセンサ信号をスロットル開度センサから入力し、エンジンの回転数及び回転角を示すセンサ信号をエンジン回転角センサから入力することで、エンジンの動作状態を制御する。   An embodiment in which the present invention is applied to, for example, an electronic control device that controls an engine of an automobile will be described below with reference to the drawings. The electronic control unit inputs, for example, a sensor signal indicating a temperature of engine cooling water from a water temperature sensor, a sensor signal indicating a temperature of intake air from an intake temperature sensor, and a sensor signal indicating an opening degree of an accelerator to an accelerator opening degree. By inputting the sensor signal indicating the opening of the throttle valve from the sensor and the sensor signal indicating the engine speed and the rotation angle of the engine from the engine rotation angle sensor, the operating state of the engine can be determined. Control.

図１に示すように、電子制御装置１は、マイコン２と、データ送受信部３とを有し、通信バス４を介して外部装置５ａ，５ｂとの間でデータ通信を行い、外部装置５ａ，５ｂと連携して動作する。外部装置５ａ，５ｂは、他の電子制御装置やＡＳＩＣ（Application Specific Integrated Circuit）等であり、任意の個数である。マイコン２は、ＣＰＵ（Central Processing Unit）６（データ処理部）と、ＤＭＡ（Direct Memory Access）７（データ処理部）と、ＲＡＭ（Random Access Memory）８と、通信制御部９とを有する。通信制御部９は、ＦＩＦＯメモリ１０と、送信用キュー１１、バッファ１２とを有する。   As shown in FIG. 1, the electronic control unit 1 has a microcomputer 2 and a data transmission / reception unit 3 and performs data communication with external devices 5a and 5b via a communication bus 4 so that the external device 5a, It works in cooperation with 5b. The external devices 5a and 5b are other electronic control devices, ASICs (Application Specific Integrated Circuits), etc., and are in arbitrary numbers. The microcomputer 2 includes a CPU (Central Processing Unit) 6 (data processing unit), a DMA (Direct Memory Access) 7 (data processing unit), a RAM (Random Access Memory) 8, and a communication control unit 9. The communication control unit 9 has a FIFO memory 10, a transmission queue 11, and a buffer 12.

ＣＰＵ６及びＤＭＡ７は、それぞれＲＡＭ８、ＦＩＦＯメモリ１０、送信用キュー１１、バッファ１２にアクセスすることが可能である。ＲＡＭ８には優先度が異なる複数の送信データが格納され、優先度が相対的に低い低優先の送信データと、優先度が相対的に高い高優先の送信データとが格納される。低優先の送信データは、緊急性が相対的に低く、所定周期で定期的に送信されれば良い性質のデータであり、例えばセンサにより取得されたセンサ値を通知するためのデータである。高優先の送信データは、緊急性が相対的に高く、送信要求の発生後に速やかに送信される必要がある性質のデータであり、例えば動作異常や動作停止命令を通知するためのデータである。   The CPU 6 and the DMA 7 can access the RAM 8, the FIFO memory 10, the transmission queue 11, and the buffer 12, respectively. A plurality of transmission data having different priorities are stored in the RAM 8, and low priority transmission data having a relatively low priority and high priority transmission data having a relatively high priority are stored. The low-priority transmission data has relatively low urgency and has a property that it may be transmitted periodically in a predetermined cycle, and is, for example, data for notifying a sensor value acquired by a sensor. The high-priority transmission data has a relatively high degree of urgency and is a data that needs to be transmitted promptly after a transmission request is generated, and is, for example, data for notifying an operation abnormality or an operation stop instruction.

ＣＰＵ６及びＤＭＡ７は、送信データの送信要求が発生すると、ＲＡＭ８に格納されている送信データをＦＩＦＯメモリ１０に転送させる。ＣＰＵ６及びＤＭＡ７は、低優先の送信データの送信要求が発生した場合であれば、送信要求が発生したタイミングに拘らず、自己が保持する転送タイミングに追従し、低優先の送信データをＲＡＭ８からＦＩＦＯメモリ１０に転送させる。即ち、ＣＰＵ６及びＤＭＡ７は、低優先の送信データを非同期通信によりＲＡＭ８からＦＩＦＯメモリ１０に転送させる。一方、ＣＰＵ６及びＤＭＡ７は、高優先の送信データの送信要求が発生した場合であれば、自己が保持する転送タイミングに拘らず、送信要求が発生したタイミングに追従し、高優先の送信データをＲＡＭ８からＦＩＦＯメモリ１０に転送させる。即ち、ＣＰＵ６及びＤＭＡ７は、高優先の送信データを同期通信によりＲＡＭ８からＦＩＦＯメモリ１０に転送させる。   When a transmission data transmission request is generated, the CPU 6 and the DMA 7 transfer the transmission data stored in the RAM 8 to the FIFO memory 10. If a transmission request for low-priority transmission data is issued, the CPU 6 and the DMA 7 follow the transfer timing held by the CPU 6 and the low-priority transmission data from the FIFO, regardless of the transmission request generation timing. Transfer to the memory 10. That is, the CPU 6 and the DMA 7 transfer the low-priority transmission data from the RAM 8 to the FIFO memory 10 by asynchronous communication. On the other hand, if a transmission request for high-priority transmission data is issued, the CPU 6 and the DMA 7 follow the timing at which the transmission request is generated, regardless of the transfer timing held by itself, and store the high-priority transmission data in the RAM 8 To the FIFO memory 10. That is, the CPU 6 and the DMA 7 transfer the high-priority transmission data from the RAM 8 to the FIFO memory 10 by synchronous communication.

ＣＰＵ６及びＤＭＡ７は、送信用キュー１１が空であるか否かを監視しており、送信用キュー１１が空であると判定すると、ＦＩＦＯメモリ１０に格納されている送信データを送信用キュー１１に転送させ、ＦＩＦＯメモリ１０に格納されている送信データの送信処理を行う。即ち、ＣＰＵ６及びＤＭＡ７は、送信用キュー１１が空であると判定する毎に、ＦＩＦＯメモリ１０に格納されている送信データを送信用キュー１１に順次転送させ、ＦＩＦＯメモリ１０に格納されている送信データの送信処理を順次行う。
送信用キュー１１に格納されたデータは、データ送受信部３に転送され、データ送受信部３から通信バス４を介して外部装置５ａ，５ｂに送信される。 The CPU 6 and the DMA 7 monitor whether or not the transmission queue 11 is empty, and when determining that the transmission queue 11 is empty, the transmission data stored in the FIFO memory 10 is stored in the transmission queue 11. The data is transferred, and the transmission data stored in the FIFO memory 10 is transmitted. That is, each time the CPU 6 and the DMA 7 determine that the transmission queue 11 is empty, the CPU 6 and the DMA 7 sequentially transfer the transmission data stored in the FIFO memory 10 to the transmission queue 11, and the transmission data stored in the FIFO memory 10 is transmitted. Data transmission processing is sequentially performed.
The data stored in the transmission queue 11 is transferred to the data transmission / reception unit 3 and transmitted from the data transmission / reception unit 3 to the external devices 5a and 5b via the communication bus 4.

バッファ１２は、ＦＩＦＯメモリ１０に格納されている送信データを一時的に格納可能である。ＣＰＵ６及びＤＭＡ７は、ＦＩＦＯメモリ１０に格納されている送信データをバッファ１２に転送させることで、ＦＩＦＯメモリ１０に格納されている送信データをバッファ１２に退避させる。ＣＰＵ６及びＤＭＡ７は、バッファ１２に格納されている送信データをＦＩＦＯメモリ１０に転送させることで、バッファ１２に退避させておいた送信データをＦＩＦＯメモリ１０に転送させて復帰させる。   The buffer 12 can temporarily store the transmission data stored in the FIFO memory 10. The CPU 6 and the DMA 7 transfer the transmission data stored in the FIFO memory 10 to the buffer 12 to save the transmission data stored in the FIFO memory 10 in the buffer 12. The CPU 6 and the DMA 7 transfer the transmission data stored in the buffer 12 to the FIFO memory 10 so that the transmission data saved in the buffer 12 is transferred to the FIFO memory 10 and restored.

次に、上記した構成の作用について図２から図６を参照して説明する。本実施形態では、ＣＰＵ６が送信要求の監視処理を行う場合を説明するが、ＤＭＡ７が送信要求の監視処理を行う場合も同様である。   Next, the operation of the above configuration will be described with reference to FIGS. 2 to 6. In the present embodiment, the case where the CPU 6 performs the transmission request monitoring process will be described, but the same applies when the DMA 7 performs the transmission request monitoring process.

ＣＰＵ６は、送信要求の監視処理の開始イベントが発生したと判定し、送信要求の監視処理を開始すると、送信要求が発生しているか否かを判定する（Ｓ１）。ＣＰＵ６は、送信要求が発生していないと判定すると（Ｓ１：ＮＯ）、送信要求の監視処理を終了し、次回の送信要求の監視処理の開始イベントの発生を待機する。   When the CPU 6 determines that a start event of the transmission request monitoring process has occurred and starts the transmission request monitoring process, the CPU 6 determines whether a transmission request has occurred (S1). When the CPU 6 determines that the transmission request has not been generated (S1: NO), it terminates the transmission request monitoring process and waits for the next start event of the transmission request monitoring process.

ＣＰＵ６は、送信要求が発生していると判定すると（Ｓ１：ＹＥＳ）、その発生している送信要求が高優先の送信データの送信要求であるか否かを判定する（Ｓ２）。ＣＰＵ６は、その発生している送信要求が高優先の送信データの送信要求でなく、低優先の送信データの送信要求であると判定すると（Ｓ２：ＮＯ）、ＲＡＭ８に格納されている低優先の送信データをＦＩＦＯメモリ１０に転送させ（Ｓ３）、送信要求の監視処理を終了し、次回の送信要求の監視処理の開始イベントの発生を待機する。これ以降、ＣＰＵ６は、送信用キュー１１が空であると判定すると、ＦＩＦＯメモリ１０に格納されている低優先の送信データを送信用キュー１１に転送させ、低優先の送信データの送信処理を行う。送信用キュー１１に格納された低優先の送信データは、データ送受信部３に転送され、データ送受信部３から通信バス４を介して外部装置５ａ，５ｂに送信される。   When the CPU 6 determines that the transmission request is generated (S1: YES), the CPU 6 determines whether or not the generated transmission request is a transmission request for high-priority transmission data (S2). When the CPU 6 determines that the generated transmission request is not a transmission request for high-priority transmission data but a transmission request for low-priority transmission data (S2: NO), the low-priority transmission data stored in the RAM 8 is stored. The transmission data is transferred to the FIFO memory 10 (S3), the transmission request monitoring process is ended, and the next transmission request monitoring process start event is waited for. After that, when the CPU 6 determines that the transmission queue 11 is empty, the CPU 6 transfers the low-priority transmission data stored in the FIFO memory 10 to the transmission queue 11, and performs the transmission processing of the low-priority transmission data. . The low-priority transmission data stored in the transmission queue 11 is transferred to the data transmission / reception unit 3 and transmitted from the data transmission / reception unit 3 to the external devices 5a and 5b via the communication bus 4.

ＣＰＵ６は、その発生している送信要求が高優先の送信データの送信要求であると判定すると（Ｓ２：ＹＥＳ）、ＦＩＦＯメモリ１０に低優先の送信データが格納されているか否かを判定する（Ｓ４）。ＣＰＵ６は、ＦＩＦＯメモリ１０に低優先の送信データが格納されていないと判定すると（Ｓ４：ＮＯ）、ＲＡＭ８に格納されている高優先の送信データをＦＩＦＯメモリ１０に転送させ（Ｓ５）、送信要求の監視処理を終了し、次回の送信要求の監視処理の開始イベントの発生を待機する。これ以降、ＣＰＵ６は、送信用キュー１１が空であると判定すると、ＦＩＦＯメモリ１０に格納されている高優先の送信データを送信用キュー１１に転送させ、高優先の送信データの送信処理を行う。送信用キュー１１に格納された高優先の送信データは、データ送受信部３に転送され、データ送受信部３から通信バス４を介して外部装置５ａ，５ｂに送信される。   When the CPU 6 determines that the generated transmission request is a transmission request for high-priority transmission data (S2: YES), it determines whether or not low-priority transmission data is stored in the FIFO memory 10 ( S4). When the CPU 6 determines that the low-priority transmission data is not stored in the FIFO memory 10 (S4: NO), the high-priority transmission data stored in the RAM 8 is transferred to the FIFO memory 10 (S5), and the transmission request is issued. The monitoring process of (1) is ended, and the occurrence of a start event of the monitoring process of the next transmission request occurs. After that, when the CPU 6 determines that the transmission queue 11 is empty, the CPU 6 transfers the high-priority transmission data stored in the FIFO memory 10 to the transmission queue 11, and performs the transmission processing of the high-priority transmission data. . The high-priority transmission data stored in the transmission queue 11 is transferred to the data transmission / reception unit 3 and transmitted from the data transmission / reception unit 3 to the external devices 5a and 5b via the communication bus 4.

ＣＰＵ６は、ＦＩＦＯメモリ１０に低優先の送信データが格納されていると判定すると（Ｓ４：ＹＥＳ）、そのＦＩＦＯメモリ１０に格納されている低優先の送信データをバッファ１２に転送させて退避させる（Ｓ６）。ＣＰＵ６は、低優先の送信データのバッファ１２への退避を完了すると、ＲＡＭ８に格納されている高優先の送信データをＦＩＦＯメモリ１０に転送させる（Ｓ７）。この場合も、これ以降、ＣＰＵ６は、送信用キュー１１が空であると判定すると、ＦＩＦＯメモリ１０に格納されている高優先の送信データを送信用キュー１１に転送させ、高優先の送信データの送信処理を行う。送信用キュー１１に格納された高優先の送信データは、データ送受信部３に転送され、データ送受信部３から通信バス４を介して外部装置５ａ，５ｂに送信される。   When determining that the low-priority transmission data is stored in the FIFO memory 10 (S4: YES), the CPU 6 transfers the low-priority transmission data stored in the FIFO memory 10 to the buffer 12 and saves it ((S4: YES)). S6). When the CPU 6 completes saving the low-priority transmission data to the buffer 12, it transfers the high-priority transmission data stored in the RAM 8 to the FIFO memory 10 (S7). Also in this case, thereafter, when the CPU 6 determines that the transmission queue 11 is empty, the high-priority transmission data stored in the FIFO memory 10 is transferred to the transmission queue 11, and the high-priority transmission data is transferred. Send processing. The high-priority transmission data stored in the transmission queue 11 is transferred to the data transmission / reception unit 3 and transmitted from the data transmission / reception unit 3 to the external devices 5a and 5b via the communication bus 4.

ＣＰＵ６は、その高優先の送信データの送信完了を待機し（Ｓ８）、送信用キュー１１が空になったと判定し、高優先の送信データの送信完了を判定すると（Ｓ８：ＹＥＳ）、送信要求が発生しているか否かを判定する（Ｓ９）。ＣＰＵ６は、送信要求が発生していないと判定すると（Ｓ９：ＮＯ）、バッファ１２に退避させておいた低優先の送信データをＦＩＦＯメモリ１０に転送させて復帰させ（Ｓ１０）、送信要求の監視処理を終了し、次回の送信要求の監視処理の開始イベントの発生を待機する。   The CPU 6 waits for the completion of the transmission of the high-priority transmission data (S8), determines that the transmission queue 11 has become empty, and determines the completion of the transmission of the high-priority transmission data (S8: YES), the transmission request. It is determined whether or not has occurred (S9). When the CPU 6 determines that the transmission request is not generated (S9: NO), it transfers the low-priority transmission data saved in the buffer 12 to the FIFO memory 10 and restores it (S10), and monitors the transmission request. The process is terminated and the next start event of the monitoring process of the transmission request is waited for.

ＣＰＵ６は、送信要求が発生していると判定すると（Ｓ９：ＹＥＳ）、その発生している送信要求が高優先の送信データの送信要求であるであるか否かを判定する（Ｓ１１）。ＣＰＵ６は、その発生している送信要求が高優先の送信データの送信要求でなく、低優先の送信データの送信要求であると判定すると（Ｓ１１：ＮＯ）、この場合も、バッファ１２に退避させておいた低優先の送信データをＦＩＦＯメモリ１０に転送させて復帰させ（Ｓ１０）、送信要求の監視処理を終了し、次回の送信要求の監視処理の開始イベントの発生を待機する。   When the CPU 6 determines that the transmission request is generated (S9: YES), the CPU 6 determines whether or not the generated transmission request is a transmission request for high-priority transmission data (S11). When the CPU 6 determines that the generated transmission request is not a transmission request for high-priority transmission data but a transmission request for low-priority transmission data (S11: NO), the CPU 6 also saves it in the buffer 12. The stored low-priority transmission data is transferred to the FIFO memory 10 and restored (S10), the transmission request monitoring process is ended, and the next transmission request monitoring process start event is waited for.

ＣＰＵ６は、その発生している送信要求が高優先の送信データの送信要求であると判定すると（Ｓ１１：ＹＥＳ）、上記したステップＳ７に戻り、ステップＳ７以降を繰り返して行う。   When the CPU 6 determines that the generated transmission request is a transmission request for high-priority transmission data (S11: YES), the CPU 6 returns to step S7 and repeats step S7 and subsequent steps.

ＣＰＵ６は、以上に説明した処理を行うことで、通信制御部９の内部で送信データを以下のように処理する。尚、後述する図３から図６において、Ａ［ｎ（ｎは０，１，２，…）］は外部装置５ａを送信先とする低優先の送信データであり、Ｂ［ｍ（ｍは０，１，２，…）］は外部装置５ｂを送信先とする高優先の送信データであるとする。   By performing the processing described above, the CPU 6 processes the transmission data inside the communication control unit 9 as follows. 3 to 6, which will be described later, A [n (n is 0, 1, 2, ...)] is low-priority transmission data destined to the external device 5a, and B [m (m is 0. , 1, 2, ...)] is high-priority transmission data destined for the external device 5b.

図３は、低優先の送信データがＦＩＦＯメモリ１０に格納されている、即ち、低優先の送信データの送信処理を待機中に高優先の送信データの送信要求が発生した場合を示している。ＣＰＵ６は、ＲＡＭ８に低優先の送信データＡ［０］，Ａ［１］，Ａ［２］が格納されており、低優先の送信データＡ［０］，Ａ［１］，Ａ［２］の送信要求が発生すると（時刻１）、そのＲＡＭ８に格納されている低優先の送信データＡ［０］，Ａ［１］，Ａ［２］をＦＩＦＯメモリ１０に順次転送させる（時刻２）。ＣＰＵ６は、送信用キュー１１が空になる毎に、ＦＩＦＯメモリ１０に格納されている低優先の送信データＡ［０］，Ａ［１］，Ａ［２］を送信用キュー１１に順次転送させる。   FIG. 3 shows a case where low-priority transmission data is stored in the FIFO memory 10, that is, a transmission request for high-priority transmission data is generated while waiting for transmission processing of low-priority transmission data. The CPU 6 stores the low-priority transmission data A [0], A [1], A [2] in the RAM 8, and stores the low-priority transmission data A [0], A [1], A [2]. When a transmission request occurs (time 1), the low-priority transmission data A [0], A [1], A [2] stored in the RAM 8 are sequentially transferred to the FIFO memory 10 (time 2). The CPU 6 sequentially transfers the low-priority transmission data A [0], A [1], A [2] stored in the FIFO memory 10 to the transmission queue 11 every time the transmission queue 11 becomes empty. .

ここで、ＣＰＵ６は、低優先の送信データＡ［０］を送信用キュー１１に転送させた後であり、次の低優先の送信データＡ［１］を送信用キュー１１に転送させる前に、高優先の送信データＢ［０］の送信要求が発生すると（時刻３）、ＦＩＦＯメモリ１０に格納されている低優先の送信データＡ［１］，Ａ［２］をバッファ１２に転送させて退避させ、高優先の送信データＢ［０］をＦＩＦＯメモリ１０に転送させる（時刻４）。ＣＰＵ６は、送信用キュー１１が空であれば、ＦＩＦＯメモリ１０に転送させた高優先の送信データＢ［０］を送信用キュー１１に転送させる（時刻５）。   Here, the CPU 6 transfers the low-priority transmission data A [0] to the transmission queue 11, and before transferring the next low-priority transmission data A [1] to the transmission queue 11, When a transmission request for high-priority transmission data B [0] occurs (time 3), low-priority transmission data A [1] and A [2] stored in the FIFO memory 10 are transferred to the buffer 12 and saved. Then, the high-priority transmission data B [0] is transferred to the FIFO memory 10 (time 4). If the transmission queue 11 is empty, the CPU 6 transfers the high-priority transmission data B [0] transferred to the FIFO memory 10 to the transmission queue 11 (time 5).

ＣＰＵ６は、高優先の送信データＢ［０］を送信用キュー１１に転送させ、高優先の送信データＢ［０］の送信処理を完了すると、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に転送させて復帰させる（時刻６）。これ以降、ＣＰＵ６は、送信用キュー１１が空になる毎に、ＦＩＦＯメモリ１０に復帰させた低優先の送信データＡ［１］，Ａ［２］を送信用キュー１１に順次転送させる（時刻７）。   When the CPU 6 transfers the high-priority transmission data B [0] to the transmission queue 11 and completes the transmission processing of the high-priority transmission data B [0], the low-priority transmission data saved in the buffer 12 is sent. A [1] and A [2] are transferred to the FIFO memory 10 and restored (time 6). After this, every time the transmission queue 11 becomes empty, the CPU 6 sequentially transfers the low-priority transmission data A [1] and A [2] returned to the FIFO memory 10 to the transmission queue 11 (time 7). ).

このように、ＣＰＵ６は、低優先の送信データＡ［１］，Ａ［２］がＦＩＦＯメモリ１０に格納されている状態で高優先の送信データＢ［０］の送信要求が発生すると、ＦＩＦＯメモリ１０に格納されている低優先の送信データＡ［１］，Ａ［２］をバッファ１２に退避させることで、低優先の送信データＡ［１］，Ａ［２］を廃棄することなく、高優先の送信データＢ［０］の送信処理を優先して行う。そして、ＣＰＵ６は、高優先の送信データＢ［０］の送信処理を完了後に、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に復帰させることで、低優先の送信データＡ［１］，Ａ［２］の送信処理を行う。   As described above, when the CPU 6 issues a transmission request for high-priority transmission data B [0] while the low-priority transmission data A [1] and A [2] are stored in the FIFO memory 10, the FIFO memory By saving the low-priority transmission data A [1], A [2] stored in the buffer 10 in the buffer 12, the low-priority transmission data A [1], A [2] can be saved without being discarded. The transmission process of the priority transmission data B [0] is given priority. Then, the CPU 6 restores the low-priority transmission data A [1], A [2] saved in the buffer 12 to the FIFO memory 10 after completing the transmission process of the high-priority transmission data B [0]. Thus, the transmission processing of the low-priority transmission data A [1] and A [2] is performed.

図４及び図５は、低優先の送信データをバッファ１２に退避中に新たな高優先の送信データの送信要求が発生した場合を示している。ＣＰＵ６は、時刻１から時刻４までは図３と同様の処理を行う。   FIG. 4 and FIG. 5 show a case where a new transmission request for high-priority transmission data is generated while saving low-priority transmission data in the buffer 12. The CPU 6 performs the same processing as that of FIG. 3 from time 1 to time 4.

ＣＰＵ６は、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に転送させて復帰させる前に、新たな高優先の送信データＢ［１］の送信要求が発生すると（時刻５）、低優先の送信データＡ［１］，Ａ［２］のバッファ１２への退避を継続し、高優先の送信データＢ［１］をＦＩＦＯメモリ１０に転送させる（時刻６）。ＣＰＵ６は、送信用キュー１１が空であれば、ＦＩＦＯメモリ１０に転送させた高優先の送信データＢ［１］を送信用キュー１１に転送させる（時刻７）。   The CPU 6 transfers the new high-priority transmission data B [1] before transferring the low-priority transmission data A [1] and A [2] saved in the buffer 12 to the FIFO memory 10 and restoring them. When a transmission request occurs (time 5), the low-priority transmission data A [1] and A [2] are continuously saved in the buffer 12, and the high-priority transmission data B [1] is transferred to the FIFO memory 10. (Time 6). If the transmission queue 11 is empty, the CPU 6 transfers the high-priority transmission data B [1] transferred to the FIFO memory 10 to the transmission queue 11 (time 7).

ＣＰＵ６は、高優先の送信データＢ［１］を送信用キュー１１に転送させ、高優先の送信データＢ［１］の送信処理を完了すると、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に転送させて復帰させる（時刻８）。これ以降、ＣＰＵ６は、送信用キュー１１が空になる毎に、ＦＩＦＯメモリ１０に復帰させた低優先の送信データＡ［１］，Ａ［２］を送信用キュー１１に順次転送させる（時刻９）。   When the CPU 6 transfers the high-priority transmission data B [1] to the transmission queue 11 and completes the transmission processing of the high-priority transmission data B [1], the low-priority transmission data saved in the buffer 12 is sent. A [1] and A [2] are transferred to the FIFO memory 10 and restored (time 8). Thereafter, every time the transmission queue 11 becomes empty, the CPU 6 sequentially transfers the low-priority transmission data A [1] and A [2] returned to the FIFO memory 10 to the transmission queue 11 (time 9). ).

このように、ＣＰＵ６は、低優先の送信データＡ［１］，Ａ［２］をバッファ１２に退避させている状態で新たな高優先の送信データＢ［１］の送信要求が発生すると、低優先の送信データＡ［１］，Ａ［２］のバッファ１２への退避を継続し、高優先の送信データＢ［１］の送信処理を優先して行う。そして、ＣＰＵ６は、高優先の送信データＢ［１］の送信処理を完了後に、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に復帰させることで、低優先の送信データＡ［１］，Ａ［２］の送信処理を行う。   As described above, when the CPU 6 saves the low-priority transmission data A [1] and A [2] in the buffer 12, when a new transmission request for the high-priority transmission data B [1] occurs, The priority transmission data A [1] and A [2] are continuously saved in the buffer 12, and the transmission processing of the high priority transmission data B [1] is performed with priority. Then, the CPU 6 restores the low-priority transmission data A [1], A [2] saved in the buffer 12 to the FIFO memory 10 after completing the transmission processing of the high-priority transmission data B [1]. Thus, the transmission processing of the low-priority transmission data A [1] and A [2] is performed.

図６は、低優先の送信データをバッファ１２に退避中に低優先の送信データが更新され、新たな低優先の送信データの送信要求が発生した場合を示している。ＣＰＵ６は、時刻１から時刻４までは図３と同様の処理を行う。   FIG. 6 shows a case where the low-priority transmission data is updated while the low-priority transmission data is being saved in the buffer 12, and a new transmission request for the low-priority transmission data is generated. The CPU 6 performs the same processing as that of FIG. 3 from time 1 to time 4.

ＣＰＵ６は、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に転送させて復帰させる前に、低優先の送信データＡ［０］，Ａ［１］，Ａ［２］がそれぞれ低優先の送信データＡ［３］，Ａ［４］，Ａ［５］に更新され、新たな低優先の送信データ［３］，Ａ［４］，Ａ［５］の送信要求が発生すると（時刻５）、そのＲＡＭ８に格納されている低優先の送信データＡ［３］，Ａ［４］，Ａ［５］をＦＩＦＯメモリ１０に順次転送させる前に、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に転送させて復帰させる（時刻６）。   The CPU 6 transfers the low-priority transmission data A [1], A [2] saved in the buffer 12 to the FIFO memory 10 and restores the low-priority transmission data A [0], A [2]. 1] and A [2] are respectively updated to low-priority transmission data A [3], A [4], A [5], and new low-priority transmission data [3], A [4], A [ 5] is generated (time 5), before the low-priority transmission data A [3], A [4], A [5] stored in the RAM 8 are sequentially transferred to the FIFO memory 10, The low-priority transmission data A [1] and A [2] saved in the buffer 12 are transferred to the FIFO memory 10 and restored (time 6).

その後、ＣＰＵ６は、ＲＡＭ８に格納されている低優先の送信データＡ［３］，Ａ［４］，Ａ［５］をＦＩＦＯメモリ１０に順次転送させる。これ以降、ＣＰＵ６は、送信用キュー１１が空になる毎に、ＦＩＦＯメモリ１０に復帰させた低優先の送信データＡ［１］，Ａ［２］，Ａ［３］，Ａ［４］，Ａ［５］を送信用キュー１１に順次転送させる（時刻７）。   After that, the CPU 6 sequentially transfers the low-priority transmission data A [3], A [4], A [5] stored in the RAM 8 to the FIFO memory 10. After that, the CPU 6 returns the low-priority transmission data A [1], A [2], A [3], A [4], A restored to the FIFO memory 10 every time the transmission queue 11 becomes empty. [5] is sequentially transferred to the transmission queue 11 (time 7).

このように、ＣＰＵ６は、低優先の送信データＡ［１］，Ａ［２］をバッファ１２に退避させている状態で低優先の送信データＡ［０］，Ａ［１］，Ａ［２］がそれぞれ低優先の送信データＡ［３］，Ａ［４］，Ａ［５］に更新され、新たな低優先の送信データＡ［３］，Ａ［４］，Ａ［５］の送信要求が発生すると、新たな低優先の送信データＡ［３］，Ａ［４］，Ａ［５］をＦＩＦＯメモリ１０に転送させるよりも先に、バッファ１２に退避させておいた低優先の送信データＡ［１］，Ａ［２］をＦＩＦＯメモリ１０に復帰させ、低優先の送信データＡ［１］，Ａ［２］，［３］，Ａ［４］，Ａ［５］の送信処理を行う。   In this way, the CPU 6 saves the low-priority transmission data A [1], A [2] in the buffer 12, and then the low-priority transmission data A [0], A [1], A [2]. Are respectively updated to low-priority transmission data A [3], A [4], A [5], and new low-priority transmission data A [3], A [4], A [5] are transmitted. When it occurs, the low-priority transmission data A saved in the buffer 12 before the new low-priority transmission data A [3], A [4], A [5] are transferred to the FIFO memory 10. [1] and A [2] are returned to the FIFO memory 10, and the low priority transmission data A [1], A [2], [3], A [4] and A [5] are transmitted.

以上に説明したように本実施形態によれば、次に示す効果を得ることができる。
電子制御装置１において、低優先の送信データがＦＩＦＯメモリ１０に格納されている状態で高優先の送信データの送信要求が発生すると、ＦＩＦＯメモリ１０に格納されている低優先の送信データをバッファ１２に退避させることで、高優先の送信データの送信処理を優先して行うようにした。そして、高優先の送信データの送信処理を完了後に、バッファ１２に退避させておいた低優先の送信データをＦＩＦＯメモリ１０に復帰させることで、低優先の送信データの送信処理を行うようにした。 As described above, according to this embodiment, the following effects can be obtained.
In the electronic control unit 1, when a transmission request for high-priority transmission data is generated while low-priority transmission data is stored in the FIFO memory 10, the low-priority transmission data stored in the FIFO memory 10 is buffered. By storing the data in the high priority order, the transmission process of the high priority transmission data is prioritized. After the transmission process of the high-priority transmission data is completed, the low-priority transmission data saved in the buffer 12 is restored to the FIFO memory 10 to perform the transmission process of the low-priority transmission data. .

優先度が異なる複数のＦＩＦＯメモリを必要とせず、構成の複雑化やコスト高を回避することができる。又、低優先の送信データを廃棄せず、低優先の送信データをＲＡＭ８からＦＩＦＯメモリ１０に再度転送させる必要もなく、ソフトウェアのオーバヘッドの発生を回避することができる。これにより、優先度が異なる複数の送信要求に対し、構成の複雑化やコスト高を招くことがなく、ソフトウェアのオーバヘッドの発生を回避しつつ、送信データを適切に送信させることができる。   It is not necessary to use a plurality of FIFO memories having different priorities, and it is possible to avoid complication of the configuration and high cost. Further, it is not necessary to discard the low-priority transmission data and to transfer the low-priority transmission data from the RAM 8 to the FIFO memory 10 again, so that the software overhead can be avoided. As a result, it is possible to appropriately transmit the transmission data with respect to a plurality of transmission requests having different priorities without causing the configuration to be complicated and increasing the cost and avoiding the occurrence of software overhead.

又、電子制御装置１において、低優先の送信データをバッファ１２に退避させている状態で新たな高優先の送信データの送信要求が発生すると、その新たな高優先の送信データの送信処理を完了後に、バッファ１２に退避させておいた低優先の送信データをＦＩＦＯメモリ１０に復帰させるようにした。高優先の送信データの送信要求が連続して発生する場合でも、ソフトウェアのオーバヘッドの発生を回避しつつ、送信データを適切に送信させることができる。   Further, in the electronic control unit 1, when a transmission request for new high-priority transmission data is generated while the low-priority transmission data is being saved in the buffer 12, the transmission processing of the new high-priority transmission data is completed. After that, the low-priority transmission data saved in the buffer 12 is returned to the FIFO memory 10. Even when the transmission request of the transmission data of high priority is continuously generated, it is possible to appropriately transmit the transmission data while avoiding the software overhead.

又、電子制御装置１において、低優先の送信データをバッファ１２に退避させている状態で新たな低優先の送信データの送信要求が発生すると、その新たな低優先の送信データをＦＩＦＯメモリ１０に格納するよりも先に、バッファ１２に退避させておいた低優先の送信データをＦＩＦＯメモリ１０に復帰させるようにした。低優先の送信データが更新された場合でも、更新前の低優先の送信データの送信抜けが発生することなく、送信データを適切に送信させることができる。   Further, in the electronic control unit 1, when a transmission request for new low-priority transmission data is generated while the low-priority transmission data is being saved in the buffer 12, the new low-priority transmission data is stored in the FIFO memory 10. The low-priority transmission data saved in the buffer 12 is restored to the FIFO memory 10 before being stored. Even when the low-priority transmission data is updated, the transmission data can be appropriately transmitted without causing the transmission failure of the low-priority transmission data before the update.

又、電子制御装置１において、低優先の送信データの送信処理を非同期処理で行い、高優先の送信データの送信処理を同期処理で行うようにした。高優先の送信データの送信処理を速やかに行うことができ、その後、中断した位置から低優先の送信データの送信処理を適切に再開することができる。   Further, in the electronic control unit 1, the low priority transmission data transmission processing is performed asynchronously, and the high priority transmission data transmission processing is performed synchronously. The transmission process of the high-priority transmission data can be promptly performed, and then the transmission process of the low-priority transmission data can be appropriately restarted from the interrupted position.

本開示は、実施例に準拠して記述されたが、当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、更には、それらに一要素のみ、それ以上、或いはそれ以下を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。   Although the present disclosure has been described with reference to exemplary embodiments, it is understood that the disclosure is not limited to those exemplary embodiments and structures. The present disclosure also includes various modifications and modifications within an equivalent range. In addition, various combinations and forms, and other combinations and forms including only one element, more, or less than those, are also within the scope and spirit of the present disclosure.

自動車のエンジンを制御する電子制御装置に限らず、例えばトランスミッション等の別の機器を制御する電子制御装置に適用しても良い。又、車載の電子制御装置に限らず、車載以外の用途の電子制御装置に適用しても良い。
バッファ１２の容量は、低優先の送信データの送信要求の発生頻度や高優先の送信データの送信要求の発生頻度に応じて決定すれば良い。即ち、低優先の送信データの送信要求の発生頻度及び高優先の送信データの送信要求の発生頻度が両方とも相対的に高ければ、低優先の送信データをバッファ１２に退避させる機会が相対的に多くなるので、バッファ１２の容量を相対的に大きくすれば良い。一方、低優先の送信データの送信要求の発生頻度及び高優先の送信データの送信要求の発生頻度のうち少なくとも何れかが相対的に低ければ、低優先の送信データをバッファ１２に退避させる機会が相対的に少なくなるので、バッファ１２の容量を相対的に小さくすれば良い。 The invention may be applied not only to the electronic control device that controls the engine of the automobile but also to an electronic control device that controls another device such as a transmission. Further, the electronic control device is not limited to the in-vehicle electronic control device, and may be applied to an electronic control device for purposes other than in-vehicle use.
The capacity of the buffer 12 may be determined according to the frequency of transmission request of low-priority transmission data and the frequency of generation of transmission request of high-priority transmission data. That is, if the frequency of occurrence of the transmission request for the low-priority transmission data and the frequency of occurrence of the transmission request for the high-priority transmission data are both relatively high, there is a relative opportunity to save the low-priority transmission data in the buffer 12. Therefore, the capacity of the buffer 12 may be relatively increased. On the other hand, if at least one of the generation frequency of the transmission request of the low-priority transmission data and the generation frequency of the transmission request of the high-priority transmission data is relatively low, there is an opportunity to save the low-priority transmission data in the buffer 12. Since it is relatively small, the capacity of the buffer 12 may be relatively small.

図面中、１は電子制御装置、６はＣＰＵ（データ処理部）、７はＤＭＡ（データ処理部）、１０はＦＩＦＯメモリ、１２はバッファである。   In the drawing, 1 is an electronic control device, 6 is a CPU (data processing unit), 7 is a DMA (data processing unit), 10 is a FIFO memory, and 12 is a buffer.

Claims (5)

送信データを格納するＦＩＦＯメモリ（１０）と、
前記ＦＩＦＯメモリに格納されている送信データの送信処理を行うデータ処理部（６，７）と、
前記ＦＩＦＯメモリに格納されている送信データを格納可能なバッファ（１２）と、を備え、
前記データ処理部は、低優先の送信データが前記ＦＩＦＯメモリに格納されている状態で高優先の送信データの送信要求が発生すると、前記ＦＩＦＯメモリに格納されている低優先の送信データを前記バッファに退避させ、高優先の送信データの送信処理を完了後に、前記バッファに退避させておいた低優先の送信データを前記ＦＩＦＯメモリに復帰させる電子制御装置。 A FIFO memory (10) for storing transmission data,
A data processing unit (6, 7) for performing transmission processing of transmission data stored in the FIFO memory,
A buffer (12) capable of storing transmission data stored in the FIFO memory,
When a request for transmission of high-priority transmission data is generated while low-priority transmission data is stored in the FIFO memory, the data processing unit buffers the low-priority transmission data stored in the FIFO memory. An electronic control unit that restores the low-priority transmission data saved in the buffer to the FIFO memory after the transmission processing of the high-priority transmission data is completed. 前記データ処理部は、低優先の送信データを前記バッファに退避させている状態で新たな高優先の送信データの送信要求が発生すると、その新たな高優先の送信データの送信処理を完了後に、前記バッファに退避させておいた低優先の送信データを前記ＦＩＦＯメモリに復帰させる請求項１に記載した電子制御装置。   The data processing unit, when a transmission request for new high-priority transmission data is generated while saving low-priority transmission data in the buffer, after completing the transmission process for the new high-priority transmission data, The electronic control device according to claim 1, wherein the low-priority transmission data saved in the buffer is restored to the FIFO memory. 前記データ処理部は、低優先の送信データを前記バッファに退避させている状態で新たな低優先の送信データの送信要求が発生すると、その新たな低優先の送信データを前記ＦＩＦＯメモリに格納するよりも先に、前記バッファに退避させておいた低優先の送信データを前記ＦＩＦＯメモリに復帰させる請求項１又は２に記載した電子制御装置。   When a transmission request for new low-priority transmission data occurs while saving low-priority transmission data in the buffer, the data processing unit stores the new low-priority transmission data in the FIFO memory. The electronic control device according to claim 1, wherein the low-priority transmission data saved in the buffer is restored to the FIFO memory prior to the restoration. 前記データ処理部は、低優先の送信データの送信処理を非同期処理で行い、高優先の送信データの送信処理を同期処理で行う請求項１から３の何れか一項に記載した電子制御装置。   The electronic control device according to any one of claims 1 to 3, wherein the data processing unit performs transmission processing of low-priority transmission data by asynchronous processing and performs transmission processing of high-priority transmission data by synchronous processing. 前記データ処理部は、ＣＰＵ（６）及びＤＭＡ（７）のうち少なくとも何れかにより構成される請求項１から４の何れか一項に記載した電子制御装置。   The electronic control device according to claim 1, wherein the data processing unit includes at least one of a CPU (6) and a DMA (7).
JP2018200015A 2018-10-24 2018-10-24 Electronic control device Pending JP2020068454A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018200015A JP2020068454A (en) 2018-10-24 2018-10-24 Electronic control device
DE102019212463.1A DE102019212463A1 (en) 2018-10-24 2019-08-21 Electronic control unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018200015A JP2020068454A (en) 2018-10-24 2018-10-24 Electronic control device

Publications (1)

Publication Number Publication Date
JP2020068454A true JP2020068454A (en) 2020-04-30

Family

ID=70388662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018200015A Pending JP2020068454A (en) 2018-10-24 2018-10-24 Electronic control device

Country Status (2)

Country Link
JP (1) JP2020068454A (en)
DE (1) DE102019212463A1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54102818A (en) * 1978-01-30 1979-08-13 Nippon Telegr & Teleph Corp <Ntt> Data frame transmission system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230339B2 (en) 1993-05-25 2001-11-19 ヤマハ株式会社 Communication control device
JP4457306B2 (en) 2005-03-30 2010-04-28 株式会社デンソー Automotive control unit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54102818A (en) * 1978-01-30 1979-08-13 Nippon Telegr & Teleph Corp <Ntt> Data frame transmission system

Also Published As

Publication number Publication date
DE102019212463A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
US5557744A (en) Multiprocessor system including a transfer queue and an interrupt processing unit for controlling data transfer between a plurality of processors
US10871992B2 (en) Level two first-in-first-out transmission
JP5829890B2 (en) Semiconductor data processing apparatus, time trigger communication system, and communication system
EP1750202A1 (en) Combining packets for a packetized bus
WO2007146479A2 (en) Data communication flow control device and methods thereof
US7617389B2 (en) Event notifying method, event notifying device and processor system permitting inconsistent state of a counter managing number of non-notified events
JP2006191337A (en) Gateway device for transferring message between buses and network system using the device
US8761190B2 (en) Message loss prevention by using sender and receiver buffers in event-triggered distributed embedded real-time systems
JPH07210519A (en) Data transfer control method and transmission/reception controller
JP2020068454A (en) Electronic control device
US7949813B2 (en) Method and system for processing status blocks in a CPU based on index values and interrupt mapping
JP3713977B2 (en) Real-time distributed system
JP4457407B2 (en) Gateway device
JP4361540B2 (en) Gateway device, data transfer method, and program
JP2004252574A (en) Inter-task communication method, program, recording medium and electronic equipment
US20200264922A1 (en) Task management apparatus
US10579555B2 (en) Electronic control unit and data transmission method
JP2833307B2 (en) Timer control method in communication control system
JPH1049344A (en) Buffer busy control system
JP7226169B2 (en) electronic controller
US20220269546A1 (en) Control device, method, program, and vehicle
JPH10320350A (en) Remote pio control system
CN116821039A (en) Application communication system, method, device and readable storage medium for multi-core SOC
JPH03208131A (en) Task control system for operating system
JPH06334705A (en) Communication controller

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210413

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220228

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220621