JP2020061912A - Gate voltage control circuit - Google Patents
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Abstract
Description
本明細書が開示する技術は、ゲート電圧制御回路に関する。 The technique disclosed in this specification relates to a gate voltage control circuit.
インバータ等の電力変換装置は、複数のメインスイッチング素子で構成されており、これらのメインスイッチング素子のスイッチングを制御することで、電力変換を行うように構成されている。複数のメインスイッチング素子の各々には、そのゲート電圧を制御するゲート電圧制御回路が接続されている。 A power conversion device such as an inverter is composed of a plurality of main switching elements, and is configured to perform power conversion by controlling switching of these main switching elements. A gate voltage control circuit that controls the gate voltage is connected to each of the plurality of main switching elements.
ゲート電圧制御回路は、ゲートオン電圧が印可される第1端子とゲートオフ電圧が印可される第2端子の間に直列に接続されているオン経路回路とオフ経路回路を有している。オン経路回路とオフ経路回路の接続点がメインスイッチング素子のゲートに接続されている。オン経路回路は、直列に接続されているオン用スイッチング素子とオン経路抵抗素子を有している。オフ経路回路も、直列に接続されているオフ用スイッチング素子とオフ経路抵抗素子を有している。 The gate voltage control circuit has an on-path circuit and an off-path circuit connected in series between a first terminal to which a gate-on voltage is applied and a second terminal to which a gate-off voltage is applied. The connection point of the on-path circuit and the off-path circuit is connected to the gate of the main switching element. The on-path circuit has an on-switching element and an on-path resistance element connected in series. The off-path circuit also has an off-switching element and an off-path resistance element that are connected in series.
ゲート電圧制御回路は、メインスイッチング素子をターンオンさせるとき、オン用スイッチング素子をオンにし、オフ用スイッチング素子をオフにすることで、メインスイッチング素子のゲート電圧をゲートオン電圧にまで上昇させる。一方、ゲート電圧制御回路は、メインスイッチング素子をターンオフさせるとき、オン用スイッチング素子をオフにし、オフ用スイッチング素子をオンにすることで、メインスイッチング素子のゲート電圧をゲートオフ電圧にまで降下させる。このようにして、ゲート電圧制御回路は、オン用スイッチング素子とオフ用スイッチング素子のスイッチングを制御することで、メインスイッチング素子のゲート電圧を制御することができる。 The gate voltage control circuit raises the gate voltage of the main switching element to the gate-on voltage by turning on the switching element for turning on and turning off the switching element for turning off when turning on the main switching element. On the other hand, when turning off the main switching element, the gate voltage control circuit turns off the on switching element and turns on the off switching element, thereby lowering the gate voltage of the main switching element to the gate off voltage. In this way, the gate voltage control circuit can control the gate voltage of the main switching element by controlling the switching of the ON switching element and the OFF switching element.
メインスイッチング素子をターンオフさせるとき、メインスイッチング素子のゲート電圧を高速に降下させれば、メインスイッチング素子のスイッチング損失を低下させることができるものの、サージ電圧が増加する。一方、メインスイッチング素子をターンオフさせるときに、メインスイッチング素子のゲート電圧を低速に降下させれば、サージ電圧の増加が抑えられるものの、メインスイッチング素子のスイッチング損失が増加する。このように、メインスイッチング素子をターンオフさせるとき、メインスイッチング素子のスイッチング損失とサージ電圧の間にトレードオフの関係が存在する。 When the main switching element is turned off, if the gate voltage of the main switching element is dropped at a high speed, the switching loss of the main switching element can be reduced, but the surge voltage increases. On the other hand, when the main switching element is turned off, if the gate voltage of the main switching element is lowered at a low speed, the surge voltage can be suppressed from increasing, but the switching loss of the main switching element increases. Thus, when the main switching element is turned off, there is a trade-off relationship between the switching loss of the main switching element and the surge voltage.
特許文献1は、メインスイッチング素子をターンオフさせるときに、メインスイッチング素子のゲート電圧を所定電圧にした後にゲートオフ電圧に降下させる技術を開示する。このように、メインスイッチング素子のゲート電圧を一旦所定電圧にしてからゲートオフ電圧に降下させる2段階制御を行うと、ターンオフ直後の電流変化率を抑えてサージ電圧の増加を抑えながら、ターンオフ途中で電流変化率を大きくすることができ、ターンオフ損失を低減することができる。 Patent Document 1 discloses a technique in which, when the main switching element is turned off, the gate voltage of the main switching element is lowered to the gate-off voltage after being set to a predetermined voltage. In this way, by performing the two-step control in which the gate voltage of the main switching device is once set to a predetermined voltage and then dropped to the gate-off voltage, the current change rate immediately after turn-off is suppressed to suppress the surge voltage increase and the current during the turn-off is suppressed. The rate of change can be increased and turn-off loss can be reduced.
しかしながら、特許文献1の技術では、メインスイッチング素子をターンオフさせるときの所定電圧を生成するために、エラーアンプ回路を用いており、回路構成が複雑となっている。本願明細書は、複雑な回路構成を採用することなく、メインスイッチング素子のスイッチング損失とサージ電圧の間に存在するトレードオフの関係を改善できるゲート電圧制御回路を提供する。 However, the technique of Patent Document 1 uses an error amplifier circuit to generate a predetermined voltage when turning off the main switching element, and the circuit configuration is complicated. The present specification provides a gate voltage control circuit capable of improving the trade-off relationship existing between the switching loss of the main switching element and the surge voltage without adopting a complicated circuit configuration.
本明細書が開示するゲート電圧制御回路は、メインスイッチング素子のゲート電圧を制御するゲート電圧制御回路であって、ゲートオン電圧が印可される第1端子と、ゲートオフ電圧が印可される第2端子と、オン経路回路と、オフ経路回路と、制御部と、を備えることができる。前記オン経路回路と前記オフ経路回路は、前記第1端子と前記第2端子の間に直列に接続されている。前記オン経路回路と前記オフ経路回路の接続点が、前記メインスイッチング素子のゲートに接続されている。前記オン経路回路は、直列に接続されているオン用スイッチング素子とオン経路抵抗素子を有することができる。前記オン用スイッチング素子が前記オン経路抵抗素子よりも前記第1端子側に接続されていてもよく、前記オン経路抵抗素子が前記オン用スイッチング素子よりも前記第1端子側に接続されていてもよい。前記オフ経路回路は、直列に接続されているオフ用スイッチング素子とオフ経路抵抗素子を有することができる。前記オフ用スイッチング素子が前記オフ経路抵抗素子よりも前記第2端子側に接続されていてもよく、前記オフ経路抵抗素子が前記オフ用スイッチング素子よりも前記第2端子側に接続されていてもよい。前記制御部は、前記メインスイッチング素子をターンオフさせるときに、前記オン用スイッチング素子と前記オフ用スイッチング素子を同時にオンさせた後に前記オン用スイッチング素子をオフするように、前記オン用スイッチング素子と前記オフ用スイッチング素子のオンオフを制御するように構成されている。前記オン用スイッチング素子と前記オフ用スイッチング素子を同時にオンさせた後に前記オン用スイッチング素子をオフするタイミングは、特に限定されるものではない。例えば、前記オン用スイッチング素子と前記オフ用スイッチング素子を同時にオンさせてから前記メインスイッチング素子のゲート電圧が閾値電圧に達したときに前記オン用スイッチング素子をオフしてもよい。また、その閾値電圧は、固定された電圧に限らず、調整可能な電圧であってもよい。 The gate voltage control circuit disclosed in this specification is a gate voltage control circuit that controls the gate voltage of a main switching element, and has a first terminal to which a gate-on voltage is applied and a second terminal to which a gate-off voltage is applied. An on-path circuit, an off-path circuit, and a controller can be provided. The on-path circuit and the off-path circuit are connected in series between the first terminal and the second terminal. A connection point between the on-path circuit and the off-path circuit is connected to the gate of the main switching element. The on-path circuit may include an on-switching element and an on-path resistance element connected in series. The ON switching element may be connected to the first terminal side of the ON path resistance element, or the ON path resistance element may be connected to the first terminal side of the ON switching element. Good. The off-path circuit may include an off-switching element and an off-path resistance element that are connected in series. The off switching element may be connected to the second terminal side of the off path resistance element, or the off path resistance element may be connected to the second terminal side of the off switching element. Good. When the control section turns off the main switching element, the on switching element and the on switching element are turned off so that the on switching element and the off switching element are turned on at the same time. It is configured to control ON / OFF of the OFF switching element. The timing for turning off the on switching element after turning on the on switching element and the off switching element at the same time is not particularly limited. For example, the on switching element may be turned off when the gate voltage of the main switching element reaches a threshold voltage after the on switching element and the off switching element are turned on at the same time. The threshold voltage is not limited to a fixed voltage and may be an adjustable voltage.
上記ゲート電圧制御回路は、前記メインスイッチング素子をターンオフさせるときに、前記オン用スイッチング素子と前記オフ用スイッチング素子の双方を同時にオンにする。これにより、前記メインスイッチング素子のゲート電圧は、ゲートオン電圧とゲートオフ電圧の差電圧が前記オン経路抵抗素子と前記オフ経路抵抗素子で分圧された電圧に調整される。その後、上記ゲート電圧制御回路は、前記オン用スイッチング素子をオフすることで、前記メインスイッチング素子のゲート電圧をゲートオフ電圧に降下させる。このように、上記ゲート電圧制御回路は、前記メインスイッチング素子をターンオフさせるときに2段階制御を行うことができるので、前記メインスイッチング素子のスイッチング損失とサージ電圧の間に存在するトレードオフの関係を改善することができる。さらに、上記ゲート電圧制御回路では、ターンオフ直後に前記メインスイッチング素子のゲートに印加する電圧を調整するための回路には、従来のゲート電圧制御回路が備える回路が用いられる。即ち、上記ゲート電圧制御回路は、従来のゲート電圧制御回路が備えるオン経路抵抗素子とオフ経路抵抗素子を分圧回路として利用することにより、ターンオフ直後に前記メインスイッチング素子のゲートに印加する電圧を調整することができる。このように、上記ゲート電圧制御回路は、複雑な回路構成を採用することなく、前記メインスイッチング素子のスイッチング損失とサージ電圧の間に存在するトレードオフの関係を改善することができる。 When turning off the main switching element, the gate voltage control circuit simultaneously turns on both the on switching element and the off switching element. Accordingly, the gate voltage of the main switching element is adjusted to a voltage obtained by dividing the difference voltage between the gate on voltage and the gate off voltage by the on path resistance element and the off path resistance element. After that, the gate voltage control circuit turns off the on-switching element to lower the gate voltage of the main switching element to the gate-off voltage. As described above, the gate voltage control circuit can perform two-step control when turning off the main switching element, and thus the trade-off relationship existing between the switching loss of the main switching element and the surge voltage can be obtained. Can be improved. Further, in the above gate voltage control circuit, a circuit included in the conventional gate voltage control circuit is used as a circuit for adjusting the voltage applied to the gate of the main switching element immediately after turn-off. That is, the gate voltage control circuit uses the on-path resistance element and the off-path resistance element included in the conventional gate voltage control circuit as a voltage dividing circuit to control the voltage applied to the gate of the main switching element immediately after turn-off. Can be adjusted. As described above, the gate voltage control circuit can improve the trade-off relationship existing between the switching loss of the main switching element and the surge voltage without adopting a complicated circuit configuration.
図1に示されるように、インバータ回路10は、モータ92に交流電流を供給するように構成されている。インバータ回路10は、高電圧配線12と低電圧配線14を有している。高電圧配線12と低電圧配線14は、図示しない直流電源に接続されている。高電圧配線12には高電圧V+が印加されており、低電圧配線14には低電圧V−が印加されている。高電圧配線12と低電圧配線14の間には、3つの直列回路15が並列に接続されている。各直列回路15は、高電圧配線12と低電圧配線14の間に直列に接続されている2つのn型チャネルのMOSFET16を有している。各MOSFET16のゲートは、ゲート電圧制御回路20に接続されている。直列接続されている2つのMOSFET16の間の接続配線13のそれぞれには、出力配線11a〜11cが接続されている。出力配線11a〜11cの他端は、モータ92に接続されている。なお、MOSFET16は、メインスイッチング素子の一例である。
As shown in FIG. 1, the
各ゲート電圧制御回路20は、MOSFET16のゲート電圧を制御し、MOSFET16をスイッチングするように構成されている。インバータ回路10は、各MOSFET16をスイッチングさせることによって、モータ92に三相交流電流を供給する。
Each gate
図2に、ゲート電圧制御回路20の回路図を示す。なお、図1のゲート電圧制御回路20のそれぞれが、図2に示す構成を有している。ゲート電圧制御回路20は、制御部22、オン経路回路24、オフ経路回路26、タイマー28、第1論理和回路OR1、第2論理和回路OR2、比較回路COM1及び参照電源V10を備えている。
FIG. 2 shows a circuit diagram of the gate
オン経路回路24とオフ経路回路26は、第1端子T1と第2端子T2の間に直列に接続されている。第1端子T1には、ゲートオン電圧V1が印可されている。第2端子T2には、ゲートオフ電圧V2が印可されている。ゲートオン電圧V1は、ゲートオフ電圧V2よりも正となる電圧である。オン経路回路24とオフ経路回路26の接続点P1が、MOSFET16のゲートに接続されている。
The on-
オン経路回路24は、直列に接続されているP型チャネルのMOSFETであるオン用スイッチング素子SW1とオン経路抵抗素子R1を有している。オン用スイッチング素子SW1のソースが第1端子T1に接続されており、オン用スイッチング素子SW1のドレインがオン経路抵抗素子R1の一端に接続されており、オン経路抵抗素子R1の他端が接続点P1に接続されている。オン用スイッチング素子SW1のゲートは、制御部22に接続されている。なお、オン経路抵抗素子R1がオン用スイッチング素子SW1よりも第1端子T1側に接続されていてもよい。
The on-
オフ経路回路26は、直列に接続されているn型チャネルのMOSFETであるオフ用スイッチング素子SW2とオフ経路抵抗素子R2を有している。オフ経路抵抗素子R2の一端が接続点P1に接続されており、オフ経路抵抗素子R2の他端がオフ用スイッチング素子SW2のドレインに接続されており、オフ用スイッチング素子SW2のソースが第2端子T2に接続されている。オフ用スイッチング素子SW2のゲートは、制御部22に接続されている。なお、オフ経路抵抗素子R2がオフ用スイッチング素子SW2よりも第2端子T2側に接続されていてもよい。
The off-
制御部22は、IC等によって構成されており、図示しないECU(Electronic Control Unit)からの信号に基づいてオン経路回路24のオン用スイッチング素子SW1及びオフ経路回路26のオフ用スイッチング素子SW2のオンオフを制御するように構成されている。この例では、ON指令信号、OFF指令信号、短絡検出信号及び過電流検出信号がECUから送信されるように構成されている。
The
第1論理和回路OR1は、OFF指令信号、短絡検出信号及び過電流検出信号が入力されるとともに、その出力が制御部22及びタイマー28に入力するように構成されている。第1論理和回路OR1は、OFF指令信号、短絡検出信号及び過電流検出信号の少なくともいずれか1つが入力されたときに、出力をローからハイに切り替え、制御部22及びタイマー28にMOSFET16のターンオフを指示する信号を送信する。
The first OR circuit OR1 is configured to receive the OFF command signal, the short circuit detection signal, and the overcurrent detection signal, and output the same to the
比較回路COM1は、反転入力端子(−)にMOSFET16のゲート電圧Vgが入力され、非反転入力端子(+)に参照電源V10の閾値電圧Vthが入力されるとともに、その出力が第2論理和回路OR2に入力するように構成されている。比較回路COM1は、MOSFET16のゲート電圧を監視しており、そのゲート電圧Vgが参照電源V10の閾値電圧Vthよりも小さくなったときに、出力をローからハイに切り替え、第2論理和回路OR2に比較信号S10を送信する。
In the comparison circuit COM1, the gate voltage Vg of the
タイマー28は、第1論理和回路OR1の出力が入力されるとともに、その出力が第2論理和回路OR2に入力するように構成されている。タイマー28は、第1論理和回路OR1からの信号を受信してからの経過時間が設定時間に達したときに、出力をローからハイに切り替え、第2論理和回路OR2にタイマー信号S20を送信する。タイマー28に設定されている設定時間は、第1論理和回路OR1からの信号が送信されたとき(すなわち、MOSFET16のターンオフを指示する信号が送信されたとき)から比較回路COM1が比較信号S10を送信するまでの許容値である。すなわち、タイマー28は、何らかの理由によって設定時間内に比較回路COM1が比較信号S10を送信できなかったときに、比較回路COM1に代わって第2論理和回路OR2にタイマー信号S20を送信するものである。
The
第2論理和回路OR2は、比較回路COM1からの比較信号S10及びタイマー28からのタイマー信号S20が入力されるとともに、その出力が制御部22に入力するように構成されている。第2論理和回路OR2は、比較回路COM1からの比較信号S10及びタイマー28からのタイマー信号S20の少なくともいずれか1つが入力されたときに、出力をローからハイに切り替え、制御部22に信号を送信する。
The second OR circuit OR2 is configured such that the comparison signal S10 from the comparison circuit COM1 and the timer signal S20 from the
制御部22は、少なくとも以下の3つのモードを実行することができる。
(1)制御部22は、ON指令信号を受信したときに、オン用スイッチング素子SW1をオンし、オフ用スイッチング素子SW2をオフするように、オン用スイッチング素子SW1とオフ用スイッチング素子SW2のオンオフを制御するように構成されている。
(2)制御部22は、第1論理和回路OR1からの信号を受信したときに、オン用スイッチング素子SW1とオフ用スイッチング素子SW2の双方を同時にオンするように、オン用スイッチング素子SW1とオフ用スイッチング素子SW2のオンオフを制御するように構成されている。
(3)制御部22は、第2論理和回路OR2からの信号を受信したときに、オン用スイッチング素子SW1をオフし、オフ用スイッチング素子SW2をオンするように、オン用スイッチング素子SW1とオフ用スイッチング素子SW2のオンオフを制御するように構成されている。
The
(1) The
(2) When the
(3) When receiving the signal from the second OR circuit OR2, the
このように、制御部22は、MOSFET16のターンオフを指示する信号を第1論理和回路OR1から受信したときに、まずは上記(2)のモードによってオン用スイッチング素子SW1とオフ用スイッチング素子SW2の双方を同時にオンさせ、その後に、比較回路COM1からの比較信号S10又はタイマー28からのタイマー信号S20に基づいて上記(3)のモードによってオン用スイッチング素子SW1をオフし、オフ用スイッチング素子SW2をオンすることを特徴としている。制御部22は、MOSFET16をターンオフさせるときに、上記(2)と上記(3)の2段階制御を実行することを特徴としている。以下、制御部22が、比較回路COM1からの比較信号S10に基づいて2段階制御を実行するときのタイミングチャート、及び、タイマー28からのタイマー信号S20に基づいて2段階制御を実行するときのタイミングチャート、をそれぞれ説明する。
As described above, when the
図3は、制御部22が、比較回路COM1からの比較信号S10に基づいて2段階制御を実行するときのタイミングチャートである。ここで、ON指令とは、ON指令信号がハイであり、OFF指令信号と短絡検出信号と過電流検出信号の全てがローのときに制御部22が実行する指令である。OFF指令とは、ON指令信号がローであり、OFF指令信号と短絡検出信号と過電流検出信号のいずれか1つがハイのときに制御部22が実行する指令である。
FIG. 3 is a timing chart when the
まず、ON指令のとき、制御部22は、オン用スイッチング素子SW1をオンにし、オフ用スイッチング素子SW2をオフするように制御する(上記(1)のモード)。これにより、MOSFET16のゲート電圧Vgがゲートオン電圧にまで上昇し、MOSFET16もドレイン電流Idが流れ、MOSFET16がオンしている。
First, when an ON command is given, the
タイミングt1において、制御部22は、例えばECUからOFF指令信号を受信する。制御部22は、ON指令からOFF指令に切り替え、タイミングt2においてオフ用スイッチング素子SW2をオンにし、オン用スイッチング素子SW1とオフ用スイッチング素子SW2を同時にオンするように制御する(上記(2)のモード)。オン用スイッチング素子SW1とオフ用スイッチング素子SW2が同時にオンすると、第1端子T1と第2端子T2の間には、オン経路抵抗素子R1とオフ経路抵抗素子R2の直列回路が形成される。このため、接続点P1の電圧は、第1端子T1のゲートオン電圧V1と第2端子T2のゲートオフ電圧V2の差電圧をオン経路抵抗素子R1とオフ経路抵抗素子R2で分圧した電圧に調整される。これにより、MOSFET16のゲート電圧Vgは低下し、MOSFET16のドレイン電流Idは低下し、MOSFET16のドレイン・ソース間電圧Vdsが増加する。ここで、MOSFET16のゲート電圧Vgは、ゲートオフ電圧V2よりも高い分圧電圧に調整されているので、MOSFET16のドレイン電流Idの変化率は比較的に小さい。これにより、ターンオフ直後において、MOSFET16のドレイン・ソース間電圧Vdsに加わるサージ電圧が抑えられ、MOSFET16のドレイン・ソース間電圧Vdsが素子耐圧を超えることが抑えられる。
At timing t1, the
MOSFET16のゲート電圧Vgが低下し、参照電源V10の閾値電圧Vthを下回ると、タイミングt3において比較回路COM1の出力である比較信号S10がローからハイに切り替わる。比較信号S10がローからハイに切り替わると、制御部22は、オン用スイッチング素子SW1をオフに制御する(上記(3)のモード)。これにより、MOSFET16のゲート電圧Vgはゲートオフ電圧V2にまで降下し、MOSFET16のドレイン電流Idは低下し、MOSFET16のドレイン・ソース間電圧Vdsが増加する。ここで、MOSFET16のゲート電圧Vgは、ゲートオフ電圧V2に調整されるので、MOSFET16のドレイン電流Idの変化率は比較的に大きい。これにより、ターンオフ途中からMOSFET16のドレイン電流Idの変化率を大きくすることができ、ターンオフ損失を低減することができる。なお、この段階では、MOSFET16のドレイン・ソース間電圧Vdsが十分に低下しているので、MOSFET16のドレイン電流Idの変化率が大きくても、MOSFET16のドレイン・ソース間電圧Vdsが素子耐圧を超えることが抑えられる。
When the gate voltage Vg of the
上記したように、本実施形態のゲート電圧制御回路20は、MOSFET16をターンオフさせるときに、MOSFET16のゲート電圧Vgを2段階制御することができる。これにより、MOSFET16のスイッチング損失とサージ電圧の間に存在するトレードオフの関係を改善することができる。
As described above, the gate
また、本実施形態のゲート電圧制御回路20は、ターンオフ直後において、オン用スイッチング素子SW1とオフ用スイッチング素子SW2を同時にオンさせることで、オン経路抵抗素子R1とオフ経路抵抗素子R2の分圧回路を利用してMOSFET16のゲートに印加する電圧を制御することができる。これらの回路素子は、従来のゲート電圧制御制御回路も備えるものである。したがって、本実施形態のゲート電圧制御回路20は、回路素子の点数を増加させることなく、ターンオフ直後にMOSFET16のゲートに印加する電圧を制御することができる。
Further, the gate
図4は、制御部22が、タイマー28からのタイマー信号S20に基づいて2段階制御を実行するときのタイミングチャートである。何らかの理由で比較回路COM1から比較信号S10が送信されない場合、MOSFET16のゲートの電圧がゲートオフ電圧V2にまで降下させることができず、MOSFET16をオフさせることができなくなる。このような事態に対処するために、タイマー28が設けられている。
FIG. 4 is a timing chart when the
図4に示されるように、MOSFET16のゲート電圧Vgが参照電源V10の閾値電圧Vthを下回るよりも先に、OFF指令信号が入力してからの経過時間がタイマー28に設定せれた設定時間に達すると、タイマー28の出力であるタイマー信号S20がローからハイに切り替わる。タイマー信号S20がローからハイに切り替わると、制御部22は、オン用スイッチング素子SW1をオフに制御する(上記(3)のモード)。これにより、MOSFET16のゲート電圧Vgはゲートオフ電圧V2にまで降下し、MOSFET16のドレイン電流Idは低下し、MOSFET16のドレイン・ソース間電圧Vdsが増加する。このように、何らかの理由で比較回路COM1からの比較信号S10がタイマー28の設定時間内に送信されない場合であっても、ターンオフ途中においてMOSFET16のゲート電圧Vgをゲートオフ電圧V2にまで降下させることができる。
As shown in FIG. 4, before the gate voltage Vg of the
図5に示されるように、参照電源V10の閾値電圧Vthは、出力電流監視信号とシステム電圧監視信号と素子温度信号の少なくとも1つに基づいて調整可能に構成されていてもよい。また、タイマー28で設定される設定時間も、出力電流監視信号とシステム電圧監視信号と素子温度信号によって調整可能に構成されていてもよい。出力電流監視信号は、出力配線11a〜11c(図1参照)のうちの対応するMOSFET16が接続される出力配線11a〜11cを流れる出力電流に基づいた信号である。システム電圧監視信号は、高電圧配線12と低電圧配線14の間の電圧(図1参照)であり、システム電圧とも称される電圧である。素子温度信号は、対応するMOSFET16の素子温度に基づいた信号である。
As shown in FIG. 5, the threshold voltage Vth of the reference power supply V10 may be adjustable based on at least one of the output current monitoring signal, the system voltage monitoring signal, and the element temperature signal. Also, the set time set by the
ここで、MOSFET16をターンオフさせるときのサージ電圧の大きさは、ドレイン電流Idの変化率と配線のインダクタンスの積に依存した電圧がシステム電圧に重畳した大きさである。ドレイン電流Idの変化率は、素子温度と出力電流に依存する。なお、ドレイン電流Idの変化率が素子温度に依存する理由は、MOSFET16のゲート閾値が正又は負の温度特性を有するからである。
Here, the magnitude of the surge voltage when turning off the
したがって、参照電源V10の閾値電圧Vthは、例えば以下のように調整されてもよい。なお、具体的な調整量は、適宜に調整可能である。
(1)参照電源V10の閾値電圧Vthは、システム電圧が高いときに低く調整され、システム電圧が低いときに高く調整されてもよい。
(2)参照電源V10の閾値電圧Vthは、MOSFET16のゲート閾値が正の温度特性を有する場合、素子温度が高いときに高く調整され、素子温度が低いときに低く調整されてもよい。
(3)参照電源V10の閾値電圧Vthは、MOSFET16のゲート閾値が負の温度特性を有する場合、素子温度が高いときに低く調整され、素子温度が低いときに高く調整されてもよい。
(4)参照電源V10の閾値電圧Vthは、出力電流が大きいときに低く調整され、出力電流が小さいときに高く調整されてもよい。
Therefore, the threshold voltage Vth of the reference power supply V10 may be adjusted as follows, for example. The specific adjustment amount can be adjusted appropriately.
(1) The threshold voltage Vth of the reference power supply V10 may be adjusted low when the system voltage is high, and adjusted high when the system voltage is low.
(2) When the gate threshold of the
(3) When the gate threshold of the
(4) The threshold voltage Vth of the reference power source V10 may be adjusted low when the output current is large and adjusted high when the output current is small.
また、タイマー28で設定される設定時間は、例えば以下のように調整されてもよい。なお、具体的な調整量は、適宜に調整可能である。
(1)タイマー28で設定される設定時間は、システム電圧が高いときに長く調整され、システム電圧が低いときに短く調整されてもよい。
(2)タイマー28で設定される設定時間は、MOSFET16のゲート閾値が正の温度特性を有する場合、素子温度が高いときに短く調整され、素子温度が低いときに長く調整されてもよい。
(3)タイマー28で設定される設定時間は、MOSFET16のゲート閾値が負の温度特性を有する場合、素子温度が高いときに長く調整され、素子温度が低いときに短く調整されてもよい。
(4)タイマー28で設定される設定時間は、出力電流が大きいときに長く調整され、出力電流が小さいときに短く調整されてもよい。
Further, the set time set by the
(1) The set time set by the
(2) When the gate threshold of the
(3) When the gate threshold of the
(4) The set time set by the
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in the present specification or the drawings exhibit technical utility alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technique illustrated in the present specification or the drawings achieves a plurality of purposes at the same time, and achieving the one purpose among them has technical utility.
20 :ゲート電圧制御回路
22 :制御回路
24 :オン経路回路
26 :オフ経路回路
28 :タイマー
COM1 :比較回路
OR1 :第1論理和回路
OR2 :第2論理和回路
R1 :オン経路抵抗素子
R2 :オフ経路抵抗素子
SW1 :オン用スイッチング素子
SW2 :オフ用スイッチング素子
T1 :第1端子
T2 :第2端子
V10 :参照電源
20: Gate voltage control circuit 22: Control circuit 24: On-path circuit 26: Off-path circuit 28: Timer COM1: Comparison circuit OR1: First OR circuit OR2: Second OR circuit R1: On-path resistance element R2: Off Path resistance element SW1: switching element SW2 for ON: switching element T1 for OFF: first terminal T2: second terminal V10: reference power source
Claims (1)
ゲートオン電圧が印可される第1端子と、
ゲートオフ電圧が印可される第2端子と、
オン経路回路と、
オフ経路回路と、
制御部と、を備えており、
前記オン経路回路と前記オフ経路回路は、前記第1端子と前記第2端子の間に直列に接続されており、
前記オン経路回路と前記オフ経路回路の接続点が、前記メインスイッチング素子のゲートに接続されており、
前記オン経路回路は、直列に接続されているオン用スイッチング素子とオン経路抵抗素子を有しており、
前記オフ経路回路は、直列に接続されているオフ用スイッチング素子とオフ経路抵抗素子を有しており、
前記制御部は、前記メインスイッチング素子をターンオフさせるときに、前記オン用スイッチング素子と前記オフ用スイッチング素子を同時にオンさせた後に前記オン用スイッチング素子をオフするように、前記オン用スイッチング素子と前記オフ用スイッチング素子のオンオフを制御するように構成されている、ゲート電圧制御回路。 A gate voltage control circuit for controlling the gate voltage of the main switching element,
A first terminal to which a gate-on voltage is applied,
A second terminal to which a gate-off voltage is applied,
An on-path circuit,
An off-path circuit,
And a control unit,
The on-path circuit and the off-path circuit are connected in series between the first terminal and the second terminal,
The connection point of the on-path circuit and the off-path circuit is connected to the gate of the main switching element,
The on-path circuit has an on-switching element and an on-path resistance element connected in series,
The off-path circuit has an off switching element and an off-path resistance element connected in series,
When the control section turns off the main switching element, the on switching element and the on switching element are turned off so that the on switching element and the off switching element are turned on at the same time. A gate voltage control circuit configured to control ON / OFF of a switching element for OFF.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018193792A JP2020061912A (en) | 2018-10-12 | 2018-10-12 | Gate voltage control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018193792A JP2020061912A (en) | 2018-10-12 | 2018-10-12 | Gate voltage control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020061912A true JP2020061912A (en) | 2020-04-16 |
Family
ID=70220452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018193792A Pending JP2020061912A (en) | 2018-10-12 | 2018-10-12 | Gate voltage control circuit |
Country Status (1)
Country | Link |
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JP (1) | JP2020061912A (en) |
-
2018
- 2018-10-12 JP JP2018193792A patent/JP2020061912A/en active Pending
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A711 | Notification of change in applicant |
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