JP2020058213A - Control device of switching power supply device - Google Patents
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Abstract
Description
本発明は、電流共振型のＤＣ−ＤＣスイッチングコンバータを備え、軽負荷時の高効率と音鳴り抑制とを両立したバースト制御が可能なスイッチング電源装置の制御装置に関する。 The present invention relates to a control device of a switching power supply device including a current resonance type DC-DC switching converter and capable of performing burst control that achieves both high efficiency at light load and suppression of noise.
電流共振型のＤＣ−ＤＣスイッチングコンバータは、高効率化・薄型化に適しているため、テレビなどの電源アダプタ、ＬＥＤ（Light Emitting Diode）照明器具などに広く採用されている。 A current resonance type DC-DC switching converter is suitable for high efficiency and thinness, and thus is widely used in power adapters for televisions, LED (Light Emitting Diode) lighting equipment, and the like.
このような電流共振型のＤＣ−ＤＣコンバータのスイッチング電源装置では、電気機器が使用されていない待機状態のときに、スイッチング動作を間欠的に停止するようにしたバースト制御が一般的に実施されている（たとえば、特許文献１参照）。バースト制御は、スイッチング停止期間が設けられているので、スイッチング電源装置の待機状態での平均的な待機電力を大幅に削減している。 In such a current resonance type DC-DC converter switching power supply, burst control is generally performed so that the switching operation is intermittently stopped when the electric device is not in use and in a standby state. (For example, see Patent Document 1). In the burst control, since a switching stop period is provided, the average standby power in the standby state of the switching power supply device is significantly reduced.
バースト制御では、スイッチング動作を行うスイッチング期間とスイッチング動作を停止するスイッチング停止期間とを１周期としたバースト周波数が２０ヘルツ（Ｈｚ）〜２０ｋＨｚの可聴周波数帯に入ることがある。この場合、トランスに流れる２０Ｈｚ〜２０ｋＨｚの電流によりコアの磁歪音が発生し、これが音鳴りの原因となっている。ただし、待機状態での負荷が１ワット（Ｗ）以下の場合では、バースト周波数は、１００Ｈｚ前後で振幅が小さいことから、音鳴りは、実質的に許容範囲に抑えられている。 In the burst control, a burst frequency including a switching period in which a switching operation is performed and a switching stop period in which the switching operation is stopped may be in an audible frequency band of 20 Hz to 20 kHz. In this case, the magnetostrictive sound of the core is generated by the current of 20 Hz to 20 kHz flowing through the transformer, and this is the cause of the sound. However, when the load in the standby state is 1 watt (W) or less, since the burst frequency has a small amplitude at around 100 Hz, the sound is substantially suppressed to an allowable range.
近年のスイッチング電源装置では、軽負荷（１０〜３０Ｗ程度）での高効率化が求められている。この軽負荷時においても、従来と同様のバースト制御を行うと、バースト周波数が１ｋＨｚ前後となり、この周波数での音鳴りは、許容することができないほど大きなものとなる。 In recent switching power supply devices, high efficiency at light load (about 10 to 30 W) is required. Even under this light load, if the same burst control as in the related art is performed, the burst frequency becomes about 1 kHz, and the sound at this frequency becomes unacceptably large.
これに対し、軽負荷時のバースト周波数を２０ｋＨｚより高い周波数に設定して可聴周波数での音鳴りを回避することが行われている（たとえば、非特許文献１参照）。この非特許文献１の記載（６８ページ、段落９．３．２）によれば、軽負荷時のバースト周波数を２３ｋＨｚより高い周波数に設定している。 On the other hand, it has been practiced to set the burst frequency at a light load to a frequency higher than 20 kHz to avoid sounding at audible frequencies (for example, see Non-Patent Document 1). According to the description of this non-patent document 1 (page 68, paragraph 9.3.2), the burst frequency at a light load is set to a frequency higher than 23 kHz.
この軽負荷時のバースト制御でも、スイッチング停止期間は、ハイサイドおよびローサイドのスイッチング素子をターンオフしてスイッチング動作を停止させている。このとき、ハイサイドおよびローサイドのスイッチング素子が共に接続されたノードには、共振コンデンサおよび励磁インダクタの共振回路が接続されており、その共振回路は、ノードとグランドとの間の浮遊容量によって閉回路にされている。このため、バースト周期のスイッチング停止期間（６９ページ、Ｆｉｇｕｒｅ ４６において、ハーフブリッジＨＢの波形におけるｄｕｍｐパルス後のｗａｉｔの期間）の間、共振回路は、リンギング周波数で共振することになる。 Even in the burst control under the light load, the switching operation is stopped by turning off the high-side and low-side switching elements during the switching stop period. At this time, the resonance circuit of the resonance capacitor and the exciting inductor is connected to the node to which both the high-side and low-side switching elements are connected, and the resonance circuit is closed circuit by the stray capacitance between the node and the ground. Has been. Therefore, the resonance circuit resonates at the ringing frequency during the switching stop period of the burst cycle (page 69, period of wait after the dump pulse in the waveform of the half bridge HB in FIG. 46).
非特許文献１のバースト制御によれば、スイッチング停止期間の長さは、出力電力、すなわち、フィードバック電圧に応じて決められるが、実際にスイッチング停止期間が終了するタイミングは、出力電力に相当するリンギング波形がピークとなるタイミングである。これは、リンギング波形がピークとなるタイミングでハイサイドのスイッチング素子をターンオンさせると、効率が良いからである。
According to the burst control of
ここで、スイッチング停止期間におけるリンギングの共振サイクル数は、整数であるので、出力電力に相当する共振サイクル数が２つの隣接した離散数になることがある（非特許文献１の７０ページ、段落９．３．２．３参照）。このように、異なる共振サイクル数が混在すると、バースト周波数は、連続性がなくなり、安定しなくなる。この共振サイクル数の混在状態は、複数の波形が重なった形になるので、個々の共振サイクル数の周期が可聴範囲に入っていない状態であっても、フーリエ変換すると可聴範囲の成分があるため、音鳴りの許容範囲を超える状態が発生することがある。
Here, since the number of resonance cycles of ringing in the switching stop period is an integer, the number of resonance cycles corresponding to the output power may be two adjacent discrete numbers (see Non-Patent
本発明はこのような点に鑑みてなされたものであり、軽負荷時の高効率と音鳴り抑制とを両立したバースト制御が可能なスイッチング電源装置の制御装置を提供することを目的とする。 The present invention has been made in view of such a point, and an object of the present invention is to provide a control device of a switching power supply device capable of performing burst control that achieves both high efficiency at a light load and suppression of noise.
本発明では、上記の課題を解決するために、共振回路の共振電流を分流して平均化することにより負荷状態を表す負荷信号を出力する負荷検出回路と、軽負荷時におけるバースト制御のスイッチング期間にハイサイドの第１のスイッチング素子およびローサイドの第２のスイッチング素子をターンオフするための複数のオフ信号を生成するオフ信号生成回路と、バースト制御のスイッチング停止期間に発生するリンギング電圧の共振サイクル数をカウントしてバースト制御のスイッチング期間の開始時に第２のスイッチング素子をターンオンするための第１パルスオン信号を生成するオン信号生成回路と、オフ信号生成回路によって生成されたオフ信号とオン信号生成回路によって生成された第１パルスオン信号とから第１のスイッチング素子および第２のスイッチング素子を交互にオン・オフ制御する第１の制御信号および第２の制御信号を生成する制御回路と、を備えたスイッチング電源装置の制御装置が提供される。 In the present invention, in order to solve the above problem, a load detection circuit that outputs a load signal indicating a load state by shunting and averaging a resonance current of a resonance circuit, and a switching period of a burst control at a light load. Signal generation circuit for generating a plurality of off signals for turning off the first switching element on the high side and the second switching element on the low side, and the number of resonance cycles of the ringing voltage generated during the switching stop period of the burst control Signal generation circuit for generating a first pulse-on signal for turning on the second switching element at the start of the burst control switching period, and an off signal and an on signal generation circuit generated by the off signal generation circuit A first switching element from the first pulse-on signal generated by And a second control device of the switching power supply and a control circuit for generating a first control signal and a second control signal for controlling on and off the switching elements alternately is provided.
上記構成のスイッチング電源装置の制御装置は、バースト制御のスイッチング停止期間に発生するリンギング電圧の共振サイクル数をあらかじめ設定した回数に制限しているため、共振サイクル数が混在することがなく、共振サイクル数が混在することによる音鳴りを抑制することができるという利点がある。 The control device of the switching power supply device having the above-described configuration limits the number of resonance cycles of the ringing voltage generated during the switching stop period of the burst control to a preset number. There is an advantage that it is possible to suppress sound noise due to mixed numbers.
以下、添付図面を参照しながら、本発明を実施するための形態を詳細に説明する。なお、図中、同一の符号で示される部分は、同一の構成要素を示している。また、以下の説明において、構成要素の端子名とその端子における電圧、信号などは、同じ符号を用いることがある。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the accompanying drawings. In the drawings, portions denoted by the same reference numerals indicate the same components. In the following description, the same reference numerals may be used for the terminal names of components and the voltages and signals at the terminals.
図１は第１の実施の形態に係る制御装置を備えたスイッチング電源装置を示す回路図、図２は第１の実施の形態に係る制御装置としての制御ＩＣの一構成例を示す機能ブロック図である。 FIG. 1 is a circuit diagram illustrating a switching power supply device including a control device according to the first embodiment. FIG. 2 is a functional block diagram illustrating one configuration example of a control IC as the control device according to the first embodiment. It is.
図１に示したスイッチング電源装置は、直流入力電圧Ｖｉが印加される入力端子１０ｐ，１０ｎを有している。直流入力電圧Ｖｉは、たとえば、力率改善回路によって生成された高圧で一定の電圧である。入力端子１０ｐ，１０ｎには、入力コンデンサＣ１と、ハイサイドのスイッチング素子Ｑａおよびローサイドのスイッチング素子Ｑｂの直列回路からなるハーフブリッジ回路とが並列に接続されている。スイッチング素子Ｑａ，Ｑｂは、図示の例では、ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を使用している。スイッチング素子Ｑａ，Ｑｂにそれぞれ並列に接続されている容量Ｃａ，Ｃｂは、スイッチング素子Ｑａ，Ｑｂのドレイン・ソース間の浮遊容量を示している。
The switching power supply device shown in FIG. 1 has
スイッチング素子Ｑａ，Ｑｂの共通の接続点は、トランスＴ１の一次巻線Ｐ１の一方の端子に接続され、一次巻線Ｐ１の他方の端子は、共振コンデンサＣｒを介してグランドに接続されている。ここで、トランスＴ１の一次巻線Ｐ１と二次巻線Ｓ１，Ｓ２との結合係数を小さくすることで大きくした漏れインダクタンスを利用する共振リアクトルと共振コンデンサＣｒとは、共振回路を構成している。なお、漏れインダクタンスを用いず、共振コンデンサＣｒにトランスＴ１を構成するインダクタンスとは別のインダクタを直列に接続して、当該インダクタンスを共振回路の共振リアクトルとするようにしても良い。 The common connection point of the switching elements Qa and Qb is connected to one terminal of a primary winding P1 of the transformer T1, and the other terminal of the primary winding P1 is connected to ground via a resonance capacitor Cr. Here, the resonance reactor and the resonance capacitor Cr using the leakage inductance increased by reducing the coupling coefficient between the primary winding P1 and the secondary windings S1 and S2 of the transformer T1 constitute a resonance circuit. . Instead of using the leakage inductance, an inductor different from the inductance forming the transformer T1 may be connected in series to the resonance capacitor Cr, and the inductance may be used as the resonance reactor of the resonance circuit.
トランスＴ１の二次巻線Ｓ１の一方の端子は、ダイオードＤ３のアノード端子に接続され、二次巻線Ｓ２の一方の端子は、ダイオードＤ４のアノード端子に接続されている。ダイオードＤ３，Ｄ４のカソード端子は、出力コンデンサＣ１０の正極端子および出力端子１１ｐに接続されている。出力コンデンサＣ１０の負極端子は、二次巻線Ｓ１，Ｓ２の共通の接続点および出力端子１１ｎに接続されている。二次巻線Ｓ１，Ｓ２、ダイオードＤ３，Ｄ４および出力コンデンサＣ１０は、二次巻線Ｓ１，Ｓ２に生起された交流電圧を整流・平滑して直流電圧に変換する回路を構成し、スイッチング電源装置の出力回路を構成している。
One terminal of the secondary winding S1 of the transformer T1 is connected to the anode terminal of the diode D3, and one terminal of the secondary winding S2 is connected to the anode terminal of the diode D4. The cathode terminals of the diodes D3 and D4 are connected to the positive terminal of the output capacitor C10 and the
出力コンデンサＣ１０の正極端子は、抵抗Ｒ８を介してフォトカプラＰＣ１の発光ダイオードのアノード端子に接続され、発光ダイオードのカソード端子は、シャントレギュレータＳＲ１のカソード端子に接続されている。発光ダイオードのアノード端子およびカソード端子には、抵抗Ｒ６が並列に接続されている。シャントレギュレータＳＲ１のアノード端子は、出力端子１１ｎに接続されている。シャントレギュレータＳＲ１は、出力コンデンサＣ１０の正極端子と負極端子との間に直列接続された抵抗Ｒ９，Ｒ１０の接続点に接続されたリファレンス端子を有している。シャントレギュレータＳＲ１のリファレンス端子とカソード端子とには、抵抗Ｒ７およびコンデンサＣ７の直列回路が接続されている。このシャントレギュレータＳＲ１は、出力電圧Ｖｏ（出力コンデンサＣ１０の両端電圧）を分圧した電位と内蔵の基準電圧（出力電圧の目標電圧に相当）との差に応じた電流を発光ダイオードに流すものである。フォトカプラＰＣ１のフォトトランジスタは、そのコレクタ端子が制御ＩＣ１２のＦＢ端子に接続され、エミッタ端子がグランドに接続され、コレクタ端子およびエミッタ端子には、コンデンサＣ２が並列に接続されている。
The positive terminal of the output capacitor C10 is connected to the anode terminal of the light emitting diode of the photocoupler PC1 via the resistor R8, and the cathode terminal of the light emitting diode is connected to the cathode terminal of the shunt regulator SR1. A resistor R6 is connected in parallel to the anode terminal and the cathode terminal of the light emitting diode. The anode terminal of the shunt regulator SR1 is connected to the
制御ＩＣ１２は、入力コンデンサＣ１の正極端子に接続されたＶＨ端子、グランドに接続されたＧＮＤ端子を有している。制御ＩＣ１２は、また、抵抗Ｒ１を介してスイッチング素子Ｑａのゲート端子に接続されたＨＯ端子、抵抗Ｒ２を介してスイッチング素子Ｑｂのゲート端子に接続されたＬＯ端子を有している。制御ＩＣ１２は、さらに、ＶＢ端子、ＶＳ端子、ＣＡ端子、ＩＳ端子およびＶＣＣ端子を有している。ＶＢ端子とＶＳ端子との間には、ブートストラップコンデンサＣ５が接続され、ＶＳ端子は、スイッチング素子Ｑａ，Ｑｂの共通の接続点に接続されている。ＣＡ端子には、コンデンサＣｃａの一方の端子が接続され、コンデンサＣｃａの他方の端子は、グランドに接続されている。ＩＳ端子は、共振コンデンサＣｒに並列に接続されたコンデンサＣｓおよび抵抗Ｒｓの直列回路の共通接続点に接続されている。ＶＣＣ端子は、コンデンサＣ３の正極端子に接続され、コンデンサＣ３の負極端子は、グランドに接続されている。ＶＣＣ端子は、また、ブートストラップダイオードＤ２のアノード端子に接続され、このブートストラップダイオードＤ２のカソード端子は、ＶＢ端子に接続されている。ＶＣＣ端子は、さらに、ダイオードＤ１のカソード端子に接続され、ダイオードＤ１のアノード端子は、トランスＴ１が備える補助巻線Ｐ２の一方の端子に接続され、補助巻線Ｐ２の他方の端子は、グランドに接続されている。補助巻線Ｐ２は、また、抵抗Ｒ３，Ｒ４の直列回路が並列に接続され、抵抗Ｒ３，Ｒ４の共通の接続点は、制御ＩＣ１２のＶＷ端子に接続されている。
The
ここで、共振コンデンサＣｒに並列に接続されたコンデンサＣｓおよび抵抗Ｒｓの直列回路は、共振電流を分流する分流回路１３であり、この分流回路１３で分流された電流は、電流検出用の抵抗Ｒｓにより電圧信号に変換されて制御ＩＣ１２のＩＳ端子に入力される。共振コンデンサＣｒおよびコンデンサＣｓに流れる共振電流は、実質的に同一の波形を有し、その最大振幅は、共振コンデンサＣｒおよびコンデンサＣｓの容量比で決まる。コンデンサＣｓの容量を共振コンデンサＣｒの容量よりも小さくすると、極めて小さな電流が電流検出用の抵抗Ｒｓに流れるだけであって、電流検出のための消費電力を無視できる程度に小さくすることができる。
Here, a series circuit of the capacitor Cs and the resistor Rs connected in parallel to the resonance capacitor Cr is a
制御ＩＣ１２は、図２に示したように、起動回路２１、三パルス制御回路（オフ信号生成回路）２２、ＶＳボトム制御回路（オン信号生成回路）２３、負荷検出回路２４、制御回路２５、ハイサイドドライブ回路２６およびローサイドドライブ回路２７を有している。
As shown in FIG. 2, the
起動回路２１の入力端子は、ＶＨ端子に接続され、起動回路２１の出力端子は、ローサイドドライブ回路２７とＶＣＣ端子とに接続されている。三パルス制御回路２２の入力端子は、ＦＢ端子、ＶＷ端子およびＩＳ端子に接続されている。三パルス制御回路２２は、第１パルスオフ信号１ｓｔ＿ｐｕｌｓｅ＿ｏｆｆ、第２パルスオフ信号２ｎｄ＿ｐｕｌｓｅ＿ｏｆｆおよび第３パルスオフ信号３ｒｄ＿ｐｕｌｓｅ＿ｏｆｆの出力端子を有し、それぞれ制御回路２５の入力端子に接続されている。三パルス制御回路２２の第３パルスオフ信号の出力端子は、ＶＳボトム制御回路２３の入力端子に接続されている。ＶＳボトム制御回路２３の入力端子は、また、ＶＷ端子およびＣＡ端子に接続され、ＶＳボトム制御回路２３の出力端子は、制御回路２５の第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎの入力端子に接続されている。負荷検出回路２４の入力端子は、ＩＳ端子および制御回路２５の信号ｓｗ＿ｃｔｒｌの出力端子に接続され、負荷検出回路２４の出力端子は、ＣＡ端子に接続されている。
The input terminal of the starting
制御回路２５のハイサイド出力信号ｈｉ＿ｐｒｅの出力端子は、ハイサイドドライブ回路２６の入力端子に接続され、制御回路２５のローサイド出力信号ｌｏ＿ｐｒｅの出力端子は、ローサイドドライブ回路２７の入力端子に接続されている。ハイサイドドライブ回路２６の出力端子は、ＨＯ端子に接続され、ローサイドドライブ回路２７の出力端子は、ＬＯ端子に接続されている。ハイサイドドライブ回路２６は、また、ハイサイドの電源用のＶＢ端子およびハイサイドの基準電位となるＶＳ端子に接続されている。
The output terminal of the high-side output signal hi_pre of the
起動回路２１は、スイッチング電源装置の起動時に直流入力電圧Ｖｉを制御ＩＣ１２の電源電圧に変換し、ＶＣＣ端子に供給してコンデンサＣ３を充電し、起動後は、動作を停止する。なお、起動後の制御ＩＣ１２の電源は、トランスＴ１の補助巻線Ｐ２に生起された交流電圧をダイオードＤ１およびコンデンサＣ３により直流電圧に変換して使用している。
The starting
次に、制御ＩＣ１２の三パルス制御回路２２、ＶＳボトム制御回路２３、負荷検出回路２４および制御回路２５の具体例について説明する。
図３は三パルス制御回路の一構成例を示す回路図、図４はＶＳボトム制御回路の一構成例を示す回路図、図５はＣＡ電圧に対する設定ボトム数の関係を示す図、図６は負荷検出回路の一構成例を示す回路図、図７は制御回路およびＶＳボトム制御回路の動作を示す状態遷移図、図８はバースト動作時のタイミングチャートである。
Next, specific examples of the three-
3 is a circuit diagram showing an example of a configuration of a three-pulse control circuit, FIG. 4 is a circuit diagram showing an example of a configuration of a VS bottom control circuit, FIG. FIG. 7 is a circuit diagram showing one configuration example of the load detection circuit, FIG. 7 is a state transition diagram showing operations of the control circuit and the VS bottom control circuit, and FIG. 8 is a timing chart at the time of a burst operation.
三パルス制御回路２２は、図３に示したように、アナログ・デジタル変換器３１、デジタル制御回路３２、デジタル・アナログ変換器３３，３４および比較器３５，３６，３７を有し、オフ信号生成回路を構成している。
As shown in FIG. 3, the three-
アナログ・デジタル変換器３１の入力端子は、制御ＩＣ１２のＦＢ端子に接続され、アナログ・デジタル変換器３１の出力端子は、デジタル制御回路３２に接続されている。なお、ＦＢ端子は、制御ＩＣ１２内で、図示しないプルアップ抵抗などにより高電位側にプルアップされていて、出力電圧Ｖｏに相当する値の電圧になっている。デジタル制御回路３２は、２つの出力端子を有し、これらの出力端子は、それぞれデジタル・アナログ変換器３３，３４の入力端子に接続されている。デジタル・アナログ変換器３３の出力端子は、比較器３５の非反転入力端子に接続され、デジタル・アナログ変換器３４の出力端子は、比較器３６の反転入力端子に接続されている。比較器３５の反転入力端子および比較器３６の非反転入力端子は、制御ＩＣ１２のＶＷ端子に接続されている。比較器３７の反転入力端子は、制御ＩＣ１２のＩＳ端子に接続され、比較器３７の非反転入力端子には、ＩＳ閾値電圧ＩＳｔｈが印加されている。比較器３５，３６，３７の出力端子は、制御回路２５の入力端子に接続されている。なお、アナログ・デジタル変換器３１、デジタル制御回路３２およびデジタル・アナログ変換器３３，３４は、閾値電圧生成回路を構成している。
The input terminal of the analog /
この三パルス制御回路２２では、アナログ・デジタル変換器３１がＦＢ端子に入力されたフィードバック電圧を１０ビットのデジタル信号に変換し、デジタル制御回路３２では、フィードバック電圧に応じて設定される２つの１０ビットのデジタル信号を出力する。たとえば、デジタル制御回路３２は、負荷の重さに応じてトランスＴ１の一次側から二次側へ伝達する電力を調整するために、入力したフィードバック電圧が大きくなるほど出力する２つのデジタル信号値の差が小さくなるよう設定している。デジタル・アナログ変換器３３，３４は、デジタル制御回路３２が出力したデジタル信号をアナログのＶＷ閾値電圧Ｖｖｗｔｈ１，Ｖｖｗｔｈ２に変換して出力する。比較器３５は、制御ＩＣ１２のＶＷ端子に印加されたＶＷ電圧（巻線電圧）とＶＷ閾値電圧Ｖｖｗｔｈ１とを比較し、第１パルスがオンのときにＶＷ電圧がＶＷ閾値電圧Ｖｖｗｔｈ１より高くなると、第１パルスオフ信号１ｓｔ＿ｐｕｌｓｅ＿ｏｆｆを出力する。比較器３６は、制御ＩＣ１２のＶＷ端子に印加されたＶＷ電圧とＶＷ閾値電圧Ｖｖｗｔｈ２とを比較し、第２パルスがオンのときにＶＷ電圧がＶＷ閾値電圧Ｖｖｗｔｈ２より低くなると、第２パルスオフ信号２ｎｄ＿ｐｕｌｓｅ＿ｏｆｆを出力する。比較器３７は、制御ＩＣ１２のＩＳ端子に印加されたＩＳ電圧とＩＳ閾値電圧ＩＳｔｈとを比較し、第３パルスがオンのときにＩＳ電圧がＩＳ閾値電圧ＩＳｔｈまで低下したときに、第３パルスオフ信号３ｒｄ＿ｐｕｌｓｅ＿ｏｆｆを出力する。
In the three-
このようにして、三パルス制御回路２２は、軽負荷時のバースト制御におけるスイッチング期間（三パルス制御期間）に生成される第１パルス、第２パルスおよび第３パルスのターンオフのタイミングを制御している。すなわち、第１パルスは、スイッチング素子Ｑｂをターンオンして励磁電流を生成し、次の第２パルスのときに共振回路が共振できる状態にする信号であり、そのターンオフのタイミングは、ＶＷ電圧がＶＷ閾値電圧Ｖｖｗｔｈ１より高くなるときである。第２パルスは、スイッチング素子Ｑａをターンオンして電力をトランスＴ１の二次側に伝達する信号であり、そのターンオフのタイミングは、ＶＷ電圧がＶＷ閾値電圧Ｖｖｗｔｈ２より低くなるときである。第３パルスは、スイッチング素子Ｑｂをターンオンして励磁エネルギを共振コンデンサＣｒに蓄える信号であり、そのターンオフのタイミングは、ＩＳ電圧がＩＳ閾値電圧ＩＳｔｈまで低下したときである。
In this way, the three-
ＶＳボトム制御回路２３は、図４に示したように、アナログ・デジタル変換器４１、ボトム数設定回路４２、比較器４３、ＲＳフリップフロップ４４、ボトム数カウント回路４５、ボトム数比較回路４６および遅延回路４７を有し、第１パルスのためのオン信号生成回路を構成している。
As shown in FIG. 4, the VS
アナログ・デジタル変換器４１の入力端子は、制御ＩＣ１２のＣＡ端子に接続され、アナログ・デジタル変換器４１の出力端子は、ボトム数設定回路４２の入力端子に接続されている。ボトム数設定回路４２の出力端子は、ボトム数比較回路４６の一方の入力端子に接続されている。比較器４３の反転入力端子は、制御ＩＣ１２のＶＷ端子に接続され、比較器４３の非反転入力端子には、０ボルト（Ｖ）の電圧が印加されている。比較器４３の出力端子は、ボトム数カウント回路４５の入力端子に接続されている。ＲＳフリップフロップ４４のセット入力端子は、三パルス制御回路２２の比較器３７の出力端子に接続され、ＲＳフリップフロップ４４の出力端子は、ボトム数カウント回路４５のイネーブル端子に接続されている。ボトム数カウント回路４５の出力端子は、ボトム数比較回路４６の他方の入力端子に接続されている。ボトム数比較回路４６の出力端子は、遅延回路４７の入力端子に接続され、遅延回路４７の出力端子は、制御回路２５の入力端子に接続されているとともにＲＳフリップフロップ４４のリセット入力端子に接続されている。
The input terminal of the analog /
このＶＳボトム制御回路２３は、アナログ・デジタル変換器４１がＣＡ端子に接続されたコンデンサＣｃａの電圧を１０ビットのデジタル信号に変換する。ボトム数設定回路４２は、ＣＡ端子の電圧（負荷信号）に応じて軽負荷時のバースト制御におけるスイッチング停止期間（ＶＳボトム制御期間）の長さを設定する。ボトム数設定回路４２では、図５に示したように、ＣＡ電圧に対応した設定ボトム数Ｎｃａ＿ｂｏｔを出力する。ただし、設定ボトム数Ｎｃａ＿ｂｏｔは、ＣＡ電圧が上昇するときと低下するときとで異なる値を有している。設定ボトム数Ｎｃａ＿ｂｏｔの設定にヒステリシスを持たせることで、スイッチング停止期間に現れるリンギング周波数が短時間のうちに頻繁に変化してしまうことがないようにしている。設定ボトム数Ｎｃａ＿ｂｏｔは、たとえば、４ビットのデジタル信号によって表されている。この設定ボトム数Ｎｃａ＿ｂｏｔは、バースト制御でのスイッチング停止期間に相当する。
In the VS
ボトム数カウント回路４５は、スイッチング停止期間に現れるリンギング電圧のボトムの数をカウントし、カウント済ボトム数Ｎｖｗ＿ｂｏｔを４ビットのデジタル信号で出力する。ここで、スイッチング停止期間は、第３パルスがオフしてから次のバースト周期の第１パルスがオンするまでの期間である。したがって、ＲＳフリップフロップ４４が第３パルスオフ信号３ｒｄ＿ｐｕｌｓｅ＿ｏｆｆを受けてセットされ、イネーブル信号Ｅｎｂを出力したとき、ボトム数カウント回路４５は、リンギング電圧のボトム数のカウントを開始する。また、ＲＳフリップフロップ４４が第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎを受けてリセットされたとき、ボトム数カウント回路４５は、リンギング電圧のボトムの数のカウントを停止する。リンギング電圧は、トランスＴ１の一次巻線Ｐ１を含む共振回路で生成されるが、同様の電圧波形が補助巻線Ｐ２にも現れるので、リンギング電圧としては、補助巻線Ｐ２に生起され、抵抗Ｒ３，Ｒ４によって分圧されたＶＷ電圧が用いられる。比較器４３は、ＶＷ電圧を０Ｖと比較し、ＶＷ電圧が０Ｖより低下したときハイレベルの検出信号を出力する。ボトム数カウント回路４５は、イネーブル信号Ｅｎｂを入力している間、ＶＷ電圧が０Ｖより低下した回数をカウントする。このように、比較器４３は、ＶＷ電圧が０Ｖより低下したタイミングを検出するのであって、ＶＷ電圧のボトムを検出していない。これは、ＶＷ電圧のボトムを直接検出することができないためである。実際のＶＷ電圧のボトムは、ＶＷ電圧が０Ｖより低下したゼロクロスのタイミングからリンギング周期Ｔの１／４の期間だけ遅れた時間に現れる。
The bottom
ボトム数比較回路４６は、設定ボトム数Ｎｃａ＿ｂｏｔとカウント済ボトム数Ｎｖｗ＿ｂｏｔとを比較し、カウント済ボトム数Ｎｖｗ＿ｂｏｔが設定ボトム数Ｎｃａ＿ｂｏｔに到達したとき、一致信号を出力する。このときの一致信号は、ＶＷ電圧が０Ｖより低下したときのものであるため、遅延回路４７によってＴ／４だけ遅延されて、次のバースト周期の第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎとなる。なお、リンギング電圧は、トランスＴ１の共振リアクトル、共振コンデンサＣｒおよびスイッチング素子Ｑａ，Ｑｂのドレイン・ソース間の容量Ｃａ，Ｃｂからなる共振回路により固定の周波数で発振する。したがって、遅延回路４７によるＶＷ電圧のボトム検出は、正確に行われる。
The bottom
遅延回路４７が出力する第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎは、制御回路２５に送られる。この第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎは、ＲＳフリップフロップ４４のリセット端子に送られてＲＳフリップフロップ４４をリセットする。これにより、ボトム数カウント回路４５は、ディスエーブル状態になり、カウント数がクリアされる。
The first pulse-on signal 1st_pulse_on output from the
負荷検出回路２４は、図６に示したように、直列に接続されたスイッチｓｗ１，ｓｗ２を有し、スイッチｓｗ１の一方の端子は、制御ＩＣ１２のＩＳ端子に接続され、スイッチｓｗ２の一方の端子は、制御ＩＣ１２のＧＮＤ端子に接続されている。ＩＳ端子は、コンデンサＣｓおよび抵抗Ｒｓを含む分流回路１３の出力端子に接続されている。スイッチｓｗ１，ｓｗ２の共通の接続点は、抵抗Ｒｆを介して制御ＩＣ１２のＣＡ端子に接続されている。ＣＡ端子には、コンデンサＣｃａが接続されており、抵抗ＲｆおよびコンデンサＣｃａは、スイッチｓｗ１，ｓｗ２の共通の接続点の電圧信号を平均化する平均化回路を構成している。
As shown in FIG. 6, the
スイッチｓｗ１は、その制御端子が制御回路２５から信号ｓｗ＿ｃｔｒｌを受けるｓｗ＿ｃｔｒｌ端子に接続され、スイッチｓｗ２は、その制御端子がインバータ回路５１を介してｓｗ＿ｃｔｒｌ端子に接続されている。これにより、負荷検出回路２４は、信号ｓｗ＿ｃｔｒｌの論理レベルに応じてＩＳ端子の信号またはグランドレベルの信号を平均化回路に入力する。ここで、信号ｓｗ＿ｃｔｒｌは、ハイサイドのスイッチング素子Ｑａを駆動するハイサイド出力信号ｈｉ＿ｐｒｅが用いられるが、この軽負荷時のバースト制御では、第２パルスと同じである。したがって、ハイサイドのスイッチング素子Ｑａがターンオンしている間、共振電流に比例した電圧が平均化回路に印加され、ハイサイドのスイッチング素子Ｑａがターンオフしている間は、グランドレベルの電圧が平均化回路に印加される。このように、平均化回路の平均化にスイッチング素子Ｑａがターンオフしたときのグランドレベルを追加したことにより、スイッチング電源装置の入力電流の平均値、つまり、スイッチング電源装置の負荷状態が正確に検出され、ＶＳボトム制御回路２３に送られる。
The switch sw1 has its control terminal connected to the sw_ctrl terminal that receives the signal sw_ctrl from the
制御回路２５は、図７の状態遷移図に示すシーケンスに従って動作する。この制御回路２５の動作は、図８に示すタイミングチャートを参照しながら説明する。この図８において、ＨＯは、ＨＯ端子の駆動信号であって、制御回路２５が出力するハイサイド出力信号ｈｉ＿ｐｒｅと同じ波形を有し、ＬＯは、ＬＯ端子の駆動信号であって、制御回路２５が出力するローサイド出力信号ｌｏ＿ｐｒｅと同じ波形を有する。ＶＳは、ＶＳ端子のＶＳ電圧、ＶＷは、ＶＷ端子のＶＷ電圧、ＩＳは、ＩＳ端子のＩＳ電圧、Ｉｏ＿ｈは、トランスＴ１の二次側の出力電流、Ｅｎｂは、ボトム数カウント回路４５に入力されるイネーブル信号Ｅｎｂである。なお、この図８は、バースト周期の開始時のものではなく、バースト制御中であって、設定ボトム数Ｎｃａ＿ｂｏｔが「２」に設定されている場合を示している。
The
制御回路２５は、通常の連続スイッチング動作をしているアイドル状態にあるときに負荷の重さが低減して所定の軽負荷になると、第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎを生成してバースト制御のスイッチング動作が開始される三パルス制御期間に入る。これにより、制御回路２５は、第１パルスをオンする。このとき、制御回路２５が出力するハイサイド出力信号ｈｉ＿ｐｒｅは、ローレベル（０）、ローサイド出力信号ｌｏ＿ｐｒｅは、ハイレベル（１）となって、ハイサイドのスイッチング素子Ｑａをターンオフのまま、ローサイドのスイッチング素子Ｑｂをターンオンする。これにより、ＶＳ端子がグランド電位になり、ＶＷ電圧は、最も低い電位になる。
The
その後、ＶＷ電圧が最も低い電位から上昇し、ＶＷ閾値電圧Ｖｖｗｔｈ１より高くなって三パルス制御回路２２から第１パルスオフ信号１ｓｔ＿ｐｕｌｓｅ＿ｏｆｆを受けると、制御回路２５は、第１パルスをオフする。このとき、制御回路２５が出力するローサイド出力信号ｌｏ＿ｐｒｅは、ローレベル（０）となって、スイッチング素子Ｑｂをターンオフする。
Thereafter, when the VW voltage rises from the lowest potential, becomes higher than the VW threshold voltage Vvwth1, and receives the first pulse off signal 1st_pulse_off from the three-
スイッチング素子Ｑｂのターンオフ後、制御回路２５は、ハイサイドのスイッチング素子Ｑａおよびローサイドのスイッチング素子Ｑｂが同時にオン状態になって貫通電流が流れてしまうことがないよう、デッドタイム調整（Ｔｄ＿ａｄｊ）を実施する。
After the switching element Qb is turned off, the
デッドタイム調整（Ｔｄ＿ａｄｊ）の実施後、制御回路２５は、第２パルスオン信号２ｎｄ＿ｐｕｌｓｅ＿ｏｎを生成し、第２パルスをオンする。このとき、制御回路２５が出力するハイサイド出力信号ｈｉ＿ｐｒｅは、ハイレベル（１）となって、ハイサイドのスイッチング素子Ｑａをターンオンする。これにより、ＶＳ端子が直流入力電圧Ｖｉの電位になると、ＶＷ電圧は、ＶＷ閾値電圧Ｖｖｗｔｈ２より高い電位になる。ハイサイドのスイッチング素子Ｑａがターンオンしている間、ＩＳ電圧が上昇し、トランスＴ１の二次側には、出力電流Ｉｏ＿ｈが流れる。
After performing the dead time adjustment (Td_adj), the
その後、ＶＷ電圧がＶＷ閾値電圧Ｖｖｗｔｈ２まで低くなって三パルス制御回路２２から第２パルスオフ信号２ｎｄ＿ｐｕｌｓｅ＿ｏｆｆを受けると、制御回路２５は、第２パルスをオフする。このとき、制御回路２５が出力するハイサイド出力信号ｈｉ＿ｐｒｅは、ローレベル（０）となって、スイッチング素子Ｑａをターンオフする。
Thereafter, when the VW voltage decreases to the VW threshold voltage Vvwth2 and receives the second pulse off signal 2nd_pulse_off from the three-
次に、制御回路２５は、デッドタイム調整（Ｔｄ＿ａｄｊ）を実施し、第３パルスオン信号３ｒｄ＿ｐｕｌｓｅ＿ｏｎを生成する。これにより、制御回路２５は、第３パルスをオンする。このとき、制御回路２５が出力するローサイド出力信号ｌｏ＿ｐｒｅは、ハイレベル（１）となって、ローサイドのスイッチング素子Ｑｂをターンオンする。これにより、ＩＳ電圧が低下する。
Next, the
ＩＳ電圧がＩＳ閾値電圧ＩＳｔｈまで低下して三パルス制御回路２２から第３パルスオフ信号３ｒｄ＿ｐｕｌｓｅ＿ｏｆｆを受けると、制御回路２５は、第３パルスをオフする。このとき、制御回路２５が出力するローサイド出力信号ｌｏ＿ｐｒｅは、ローレベル（０）となって、スイッチング素子Ｑｂをターンオフする。
When the IS voltage decreases to the IS threshold voltage ISth and receives the third pulse-off signal 3rd_pulse_off from the three-
第３パルスがオフされると、バースト周期は、スイッチング動作が停止されるＶＭボトム制御期間に入る。このＶＭボトム制御期間では、第３パルスオフ信号３ｒｄ＿ｐｕｌｓｅ＿ｏｆｆを受けたＶＳボトム制御回路２３は、ボトム数カウント回路４５をイネーブル状態にしてＶＭボトム数をカウントする。カウント済ボトム数Ｎｖｗ＿ｂｏｔが設定ボトム数Ｎｃａ＿ｂｏｔに達すると、その到達のタイミングからリンギング周期Ｔの１／４の期間だけ遅延した後に遅延回路４７が第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎを出力する。
When the third pulse is turned off, the burst cycle enters a VM bottom control period in which the switching operation is stopped. In the VM bottom control period, the VS
この第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎを制御回路２５が受けると、第１パルスがオンして次のバースト周期が開始される。また、第１パルスオン信号１ｓｔ＿ｐｕｌｓｅ＿ｏｎをＶＳボトム制御回路２３が受けると、ボトム数カウント回路４５がディスエーブル状態になってカウントされたボトム数がクリアされる。
When the
以上のように、このスイッチング電源装置の制御装置では、負荷の重さ（ＣＡ電圧）に応じてＶＳボトム数（ＶＳボトム制御期間）を設定し、この設定したＶＳボトム数に基づいてスイッチング停止期間におけるリンギングの共振サイクル数を制御している。軽負荷時では、比較的安定したＣＡ電圧によって共振サイクル数をあらかじめ設定していることから、共振サイクル数は、頻繁に変化することなく安定しており、共振サイクル数の混在が生じることもない。このため、バースト制御による高効率と共振サイクル数が混在しないことによる音鳴り抑制とを両立させることができる。 As described above, in the switching power supply controller, the VS bottom number (VS bottom control period) is set according to the load weight (CA voltage), and the switching stop period is set based on the set VS bottom number. Is controlled by the number of ringing resonance cycles. At a light load, the number of resonance cycles is set in advance by a relatively stable CA voltage, so that the number of resonance cycles is stable without frequently changing, and the number of resonance cycles is not mixed. . For this reason, it is possible to achieve both high efficiency by the burst control and suppression of sound noise due to the fact that the number of resonance cycles is not mixed.
上記のＶＳボトム制御回路２３では、負荷がスタンバイ状態から通常状態に復帰するときのように軽負荷状態から重負荷状態に急激に変化したとき、出力電圧が一時的にドロップすることがある。これは、ボトム数の制御が負荷状態を表す負荷信号、すなわち、応答の遅いＣＡ端子の電圧に基づいて行われているので、ボトム数の制御が負荷急変に追従できないことに起因している。以下では、負荷急増時において、出力電圧のドロップが少なくなるよう改善した第２の実施の形態の制御装置について説明する。
In the VS
図９は第２の実施の形態に係る制御装置としての制御ＩＣにおけるＶＳボトム制御回路の一構成例を示す回路図、図１０はＦＢ電圧に対する設定ボトム数の関係を示す図、図１１は負荷急増時のタイミングチャートである。 FIG. 9 is a circuit diagram showing one configuration example of a VS bottom control circuit in a control IC as a control device according to the second embodiment, FIG. 10 is a diagram showing the relationship between the FB voltage and a set bottom number, and FIG. It is a timing chart at the time of a rapid increase.
第２の実施の形態では、第１の実施の形態の制御ＩＣ１２におけるＶＳボトム制御回路２３のみ図９に示すＶＳボトム制御回路２３ａに変更されており、制御ＩＣ１２における他の構成要素については、変更がない。したがって、ここでは、変更のあるＶＳボトム制御回路２３ａの構成および動作を説明する。なお、図９のＶＳボトム制御回路２３ａにおいて、図４のＶＳボトム制御回路２３と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
In the second embodiment, only the VS
ＶＳボトム制御回路２３ａは、図４のＶＳボトム制御回路２３に、アナログ・デジタル変換器６１、ボトム数設定回路６２、比較器（ボトム数比較器）６３およびセレクタ回路６４を追加して構成されている。
The VS
入力端子が制御ＩＣ１２のＣＡ端子に接続されているアナログ・デジタル変換器４１の出力端子は、ボトム数設定回路４２の入力端子に接続されている。ボトム数設定回路４２の出力端子は、比較器６３の非反転入力端子とセレクタ回路６４の一方の入力端子とに接続されている。アナログ・デジタル変換器６１の入力端子は、制御ＩＣ１２のＦＢ端子に接続され、アナログ・デジタル変換器６１の出力端子は、ボトム数設定回路６２の入力端子に接続されている。ボトム数設定回路６２の出力端子は、比較器６３の反転入力端子とセレクタ回路６４の他方の入力端子とに接続されている。比較器６３の出力端子は、セレクタ回路６４の制御端子Ｓに接続され、セレクタ回路６４の出力端子は、ボトム数比較回路４６の一方の入力端子に接続されている。セレクタ回路６４は、たとえば、制御端子Ｓの論理状態によって一方の入力端子または他方の入力端子に入力された信号を出力するマルチプレクサとすることができる。
The output terminal of the analog /
このＶＳボトム制御回路２３ａでは、アナログ・デジタル変換器４１がＣＡ電圧を１０ビットのデジタル信号に変換し、アナログ・デジタル変換器６１がＦＢ電圧を１０ビットのデジタル信号に変換する。ボトム数設定回路４２は、ＣＡ電圧（負荷信号）に応じたボトム数（スイッチング停止期間）を設定し、ボトム数設定回路６２は、ＦＢ電圧（フィードバック電圧）に応じたボトム数（スイッチング停止期間）を設定する。すなわち、ボトム数設定回路４２は、たとえば、図５に示した入出力特性を有し、ＣＡ電圧に応じた設定ボトム数Ｎｃａ＿ｂｏｔを出力する。ボトム数設定回路６２は、図１０に示した入出力特性を有し、ＦＢ電圧に応じた設定ボトム数Ｎｆｂ＿ｂｏｔを出力する。設定ボトム数Ｎｃａ＿ｂｏｔおよび設定ボトム数Ｎｆｂ＿ｂｏｔは、たとえば、４ビットのデジタル信号によって表されている。なお、ボトム数設定回路４２，６２は、それぞれスイッチング停止期間設定回路として機能する。
In the VS
図５に図示したＣＡ電圧に対する設定ボトム数の関係例によれば、ボトム数設定回路４２は、ＣＡ電圧の変化範囲（０−１ボルト）に亘って「１０−１」の整数に順次丸められた設定ボトム数Ｎｃａ＿ｂｏｔを出力する。一方、図１０に図示したＦＢ電圧に対する設定ボトム数の関係例によれば、ボトム数設定回路６２は、定常負荷のときのＦＢ電圧の変化範囲（１．０−１．３ボルト）で「１０」の設定ボトム数Ｎｆｂ＿ｂｏｔを出力する。また、ボトム数設定回路６２は、負荷急変のときのＦＢ電圧の変化範囲（１．４−１．６ボルト）では「１０−１」の間で急変する設定ボトム数Ｎｆｂ＿ｂｏｔを出力する。
According to the example of the relationship between the set bottom number and the CA voltage shown in FIG. 5, the bottom
比較器６３は、設定ボトム数Ｎｃａ＿ｂｏｔと設定ボトム数Ｎｆｂ＿ｂｏｔとを比較し、設定ボトム数Ｎｃａ＿ｂｏｔおよび設定ボトム数Ｎｆｂ＿ｂｏｔのいずれが小さいかを判断する。
The
ここで、定常負荷の状態にあれば、「１０−１」の間のたとえば「７」の値を有する設定ボトム数Ｎｃａ＿ｂｏｔが比較器６３の非反転入力端子に入力され、「１０」の値を有する設定ボトム数Ｎｆｂ＿ｂｏｔが比較器６３の反転入力端子に入力される。この場合、比較器６３は、反転入力端子に非反転入力端子よりも値の大きな値が入力されるので、ローレベル（０）の論理信号を出力し、このローレベル（０）の論理信号は、セレクタ回路６４の制御端子Ｓに入力される。セレクタ回路６４は、制御端子Ｓにローレベル（０）の論理信号が入力されると、設定ボトム数Ｎｃａ＿ｂｏｔを選択し、設定ボトム数Ｎ＿ｂｏｔとして４ビットのデジタル信号で出力する。すなわち、セレクタ回路６４は、設定ボトム数Ｎｆｂ＿ｂｏｔよりも値の小さな設定ボトム数Ｎｃａ＿ｂｏｔを選択して出力する。この設定ボトム数Ｎ＿ｂｏｔは、ボトム数比較回路４６に比較のための参照信号として入力される。
Here, if the state is a steady load state, the set bottom number Nca_bot having a value of, for example, “7” between “10-1” is input to the non-inverting input terminal of the
次に、負荷急増が生じると、比較器６３の非反転入力端子には、定常負荷のときとほとんど変わらない「７」の値を有する設定ボトム数Ｎｃａ＿ｂｏｔが入力され、比較器６３の反転入力端子には、「１」の値を有する設定ボトム数Ｎｆｂ＿ｂｏｔが入力される。この場合、比較器６３の非反転入力端子に反転入力端子よりも値の大きな「７」が入力されるので、比較器６３は、ハイレベル（１）の論理信号を出力し、このハイレベル（１）の論理信号は、セレクタ回路６４の制御端子Ｓに入力される。セレクタ回路６４は、制御端子Ｓにハイレベル（１）の論理信号が入力されると、設定ボトム数Ｎｆｂ＿ｂｏｔを選択し、設定ボトム数Ｎ＿ｂｏｔとして出力する。すなわち、セレクタ回路６４は、設定ボトム数Ｎｃａ＿ｂｏｔよりも値の小さな設定ボトム数Ｎｆｂ＿ｂｏｔを選択し、設定ボトム数Ｎ＿ｂｏｔとして出力する。この設定ボトム数Ｎ＿ｂｏｔは、ボトム数比較回路４６に比較のための参照信号として入力される。
Next, when a sudden increase in load occurs, the set bottom number Nca_bot having a value of “7”, which is almost the same as that at the time of a steady load, is input to the non-inverting input terminal of the
次に、以上の構成のＶＳボトム制御回路２３ａを有する制御ＩＣ１２を備えたスイッチング電源装置の動作について図１１を参照しながら説明する。まず、負荷がスタンバイ状態にあってスイッチング電源装置がバースト制御されているとき、出力電圧Ｖｏは、安定したＣＡ電圧に基づいて制御されており、したがって、ＦＢ電圧（フィードバック電圧）および出力電力Ｐｏは、安定した状態にある。
Next, an operation of the switching power supply device including the
ここで、負荷がスタンバイ状態から通常状態に復帰して出力電力Ｐｏが急増すると、出力電力Ｐｏの急変を受けて、ＦＢ電圧が増加する。これにより、ＣＡ電圧に応じて設定されていた設定ボトム数Ｎｃａ＿ｂｏｔとＦＢ電圧に応じて設定されていた設定ボトム数Ｎｆｂ＿ｂｏｔとの値が逆転し、ＶＳボトム制御期間の設定ボトム数Ｎｆｂ＿ｂｏｔは、実質的に「１」になる。スイッチング停止期間であるＶＳボトム制御期間が最小になることで、制御の応答性が良くなり、出力電圧Ｖｏのドロップが少なくなる。なお、出力電圧Ｖｏの変化曲線において、破線で示した曲線は、負荷急増に応答良く追従できないＣＡ電圧で制御されている場合を示したものである。 Here, when the load returns from the standby state to the normal state and the output power Po suddenly increases, the FB voltage increases due to a sudden change in the output power Po. Thus, the value of the set bottom number Nca_bot set according to the CA voltage and the value of the set bottom number Nfb_bot set according to the FB voltage are reversed, and the set bottom number Nfb_bot in the VS bottom control period is substantially reduced. Becomes "1". By minimizing the VS bottom control period, which is the switching stop period, control responsiveness is improved, and the drop of the output voltage Vo is reduced. Note that, in the change curve of the output voltage Vo, a curve shown by a broken line shows a case where the output voltage Vo is controlled by a CA voltage that cannot follow a rapid increase in load with good response.
以上のように、第２の実施の形態のスイッチング電源装置の制御装置では、バースト制御による高効率と共振サイクル数が混在しないことによる音鳴り抑制とを両立させることに加えて、負荷急増時の出力電圧のドロップを抑制することができる。 As described above, in the control device of the switching power supply device according to the second embodiment, in addition to achieving both high efficiency by burst control and suppression of sound noise due to the fact that the number of resonance cycles does not coexist, the control device for a sudden increase in load is also provided. Output voltage drop can be suppressed.
なお、第２の実施の形態では、ＣＡ電圧に応じたリンギングの共振サイクル数（ＶＳボトム数）およびＦＢ電圧に応じたリンギングの共振サイクル数（ＶＳボトム数）の小さい方をバースト制御中におけるＶＳボトム制御期間の設定に利用している。しかし、ＣＡ電圧に応じたリンギングの共振サイクル数およびＦＢ電圧に応じたリンギングの共振サイクル数の小さい方を選択した結果は、必ずしもバースト制御中におけるＶＳボトム制御期間の設定だけに利用しなくても良い。 In the second embodiment, the smaller of the number of resonance cycles of ringing (VS bottom number) according to the CA voltage and the number of resonance cycles of ringing (VS bottom number) according to the FB voltage is determined by the VS during burst control. It is used to set the bottom control period. However, the result of selecting the smaller of the number of resonance cycles of ringing according to the CA voltage and the number of resonance cycles of ringing according to the FB voltage is not necessarily used only for setting the VS bottom control period during the burst control. good.
また、上記に実施の形態では、共振リアクトルおよび共振コンデンサＣｒを含む直列振回路は、ローサイドのスイッチング素子Ｑｂに並列に接続しているが、ハイサイドのスイッチング素子Ｑａに並列に接続していても良い。 Further, in the above-described embodiment, the series oscillation circuit including the resonance reactor and the resonance capacitor Cr is connected in parallel to the low-side switching element Qb, but may be connected in parallel to the high-side switching element Qa. good.
１０ｐ，１０ｎ 入力端子
１１ｐ，１１ｎ 出力端子
１２ 制御ＩＣ
１３ 分流回路
２１ 起動回路
２２ 三パルス制御回路（オフ信号生成回路）
２３，２３ａ ＶＳボトム制御回路（オン信号生成回路）
２４ 負荷検出回路
２５ 制御回路
２６ ハイサイドドライブ回路
２７ ローサイドドライブ回路
３１ アナログ・デジタル変換器
３２ デジタル制御回路
３３，３４ デジタル・アナログ変換器
３５ 比較器（第１の比較器）
３６ 比較器（第２の比較器）
３７ 比較器（第３の比較器）
４１ アナログ・デジタル変換器
４２ ボトム数設定回路（第１のスイッチング停止期間設定回路）
４３ 比較器
４４ ＲＳフリップフロップ
４５ ボトム数カウント回路
４６ ボトム数比較回路
４７ 遅延回路
５１ インバータ回路
６１ アナログ・デジタル変換器
６２ ボトム数設定回路（第２のスイッチング停止期間設定回路）
６３ 比較器
６４ セレクタ回路
Ｃ１ 入力コンデンサ
Ｃ２，Ｃ３ コンデンサ
Ｃ５ ブートストラップコンデンサ
Ｃ７ コンデンサ
Ｃ１０ 出力コンデンサ
Ｃａ，Ｃｂ 容量
Ｃｃａ コンデンサ
Ｃｒ 共振コンデンサ
Ｃｓ コンデンサ
Ｄ１ ダイオード
Ｄ２ ブートストラップダイオード
Ｄ３，Ｄ４ ダイオード
Ｐ１ 一次巻線
Ｐ２ 補助巻線
ＰＣ１ フォトカプラ
Ｑａ，Ｑｂ スイッチング素子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒｆ，Ｒｓ 抵抗
Ｓ１，Ｓ２ 二次巻線
ＳＲ１ シャントレギュレータ
Ｔ１ トランス
ｓｗ１，ｓｗ２ スイッチ
10p,
13
23, 23a VS bottom control circuit (ON signal generation circuit)
24
36 comparator (second comparator)
37 comparator (third comparator)
41 analog-
43
63
Claims (11)
軽負荷時におけるバースト制御のスイッチング期間にハイサイドの第１のスイッチング素子およびローサイドの第２のスイッチング素子をターンオフするための複数のオフ信号を生成するオフ信号生成回路と、
前記バースト制御のスイッチング停止期間に発生するリンギング電圧の共振サイクル数をカウントして前記バースト制御の前記スイッチング期間の開始時に前記第２のスイッチング素子をターンオンするための第１パルスオン信号を生成するオン信号生成回路と、
前記オフ信号生成回路によって生成された前記オフ信号と前記オン信号生成回路によって生成された前記第１パルスオン信号とから前記第１のスイッチング素子および前記第２のスイッチング素子を交互にオン・オフ制御する第１の制御信号および第２の制御信号を生成する制御回路と、
を備えた、スイッチング電源装置の制御装置。 A load detection circuit that outputs a load signal indicating a load state by shunting and averaging the resonance current of the resonance circuit;
An off signal generation circuit that generates a plurality of off signals for turning off the first switching element on the high side and the second switching element on the low side during a switching period of the burst control at a light load;
An ON signal that counts the number of resonance cycles of the ringing voltage generated during the switching stop period of the burst control and generates a first pulse-on signal for turning on the second switching element at the start of the switching period of the burst control. A generation circuit;
The first switching element and the second switching element are alternately turned on and off from the off signal generated by the off signal generation circuit and the first pulse on signal generated by the on signal generation circuit. A control circuit for generating a first control signal and a second control signal;
A control device for a switching power supply, comprising:
前記スイッチング電源装置の出力電圧とその目標電圧との差に相当するフィードバック電圧を受けて軽負荷時における前記バースト制御の第２のスイッチング停止期間を設定する第２のスイッチング停止期間設定回路と、
前記第１のスイッチング停止期間と前記第２のスイッチング停止期間とを比較する比較器と、
前記第１のスイッチング停止期間よりも前記第２のスイッチング停止期間が短いことを前記比較器が判断したときだけ前記バースト制御のスイッチング停止期間として前記第２のスイッチング停止期間を選択するセレクタ回路と、
を備えた、スイッチング電源装置の制御装置。 A first switching stop period setting for setting a first switching stop period of burst control at light load by receiving a load signal indicating a load state by shunting and averaging a resonance current of a resonance circuit of the switching power supply device Circuit and
A second switching stop period setting circuit that receives a feedback voltage corresponding to a difference between the output voltage of the switching power supply device and its target voltage and sets a second switching stop period of the burst control at light load;
A comparator for comparing the first switching stop period with the second switching stop period;
A selector circuit that selects the second switching stop period as the switching stop period of the burst control only when the comparator determines that the second switching stop period is shorter than the first switching stop period;
A control device for a switching power supply, comprising:
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