JP2020056924A - Display - Google Patents

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Atsuhiro Yamano
敦浩 山野
敏弘 中本
Toshihiro Nakamoto
敏弘 中本
田畑　修
Osamu Tabata
修 田畑
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Abstract

To provide a display that supplies single circuit serial signals to each of a plurality of display areas divided in a direction in which pixel arrays are arranged, and can display an image supplied by serial signals in a dual link system and a quad link system.SOLUTION: A display comprises: a display unit 11 in which a plurality of pixels are arranged in a first direction and a second direction different from the first direction; a source driver 5 that supplies pixel signals to each of pixel arrays in which the pixels are arranged in the second direction; and a signal conversion circuit 6 that is provided on the preceding stage of the source driver 5. The signal conversion circuit 6 converts an input serial signal including a plurality of sets of differential signals in which pixel signals per one pixel are serialized, into an output serial signal having a larger number of sets of differential signals than that of the input serial signal.SELECTED DRAWING: Figure 1

Description

本発明は、表示装置に関する。   The present invention relates to a display device.

従来、液晶表示装置のようなフラットパネルディスプレイのインターフェース規格としては、例えば画像信号の１画素当たりの画素信号２４ビット（Ｒ／Ｇ／Ｂ各８ビット）、垂直同期信号１ビット、水平同期信号１ビット、データイネーブル信号１ビットの計２７ビットを４ペアの差動信号で転送するＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）転送方式の高速シリアルインターフェースが用いられている。ＬＶＤＳ転送方式における差動信号の送信周波数は、ドットクロックの周波数の７倍となるため、パネル解像度によっては、信号遅延に起因してデータのラッチミスによるビット誤り率（ＢＥＲ）が増加し、表示品位が低下する可能性がある。このため、例えば奇数列の画素の画像信号と偶数列の画素の画像信号とを２系統のＬＶＤＳ信号で同時に転送するデュアルリンク方式や、４ｎ（ｎは自然数）列、４ｎ−１列、４ｎ−２列、４ｎ−３列の各画素の画像信号を４系統のＬＶＤＳ信号で同時に転送するクアッドリンク方式がある。デュアルリンク方式では、シングルリンク方式に対し、差動信号の送信周波数を１／２とすることができ、クワッドリンク方式では、シングルリンク方式に対し、差動信号の送信周波数を１／４とすることができる。   2. Description of the Related Art Conventionally, as an interface standard of a flat panel display such as a liquid crystal display device, for example, a pixel signal of 24 bits (8 bits for each of R / G / B), a vertical synchronization signal of 1 bit, and a horizontal synchronization signal of 1 per pixel of an image signal A high-speed serial interface of an LVDS (Low Voltage Differential Signaling) transfer method for transferring a total of 27 bits, one bit and a data enable signal, by four pairs of differential signals is used. Since the transmission frequency of the differential signal in the LVDS transfer method is seven times the frequency of the dot clock, the bit error rate (BER) due to a data latch error increases due to signal delay depending on the panel resolution, and the display quality is increased. May decrease. For this reason, for example, a dual link method in which an image signal of an odd-numbered pixel and an image signal of an even-numbered pixel are simultaneously transferred using two LVDS signals, 4n (n is a natural number), 4n-1 and 4n- There is a quad link system in which image signals of each pixel in 2 columns and 4n-3 columns are simultaneously transferred by four LVDS signals. In the dual link system, the transmission frequency of the differential signal can be reduced to に 対 し compared to the single link system, and in the quad link system, the transmission frequency of the differential signal can be reduced to ４ compared to the single link system. be able to.

近年、フラットパネルディスプレイの高精細化に伴い、信号振幅が小さく、かつドットクロックの立上がり及び立下がりのダブルエッジでラッチするＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式の採用により、ＬＶＤＳ転送方式よりも省電力で高速伝送が可能な高速シリアルインターフェースであるＲＳＤＳ（Ｒｅｄｕｃｅｄ Ｓｗｉｎｇ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）転送方式やｍｉｎｉ−ＬＶＤＳ転送方式が採用されるケースが増加しつつある。ＲＳＤＳ転送方式やｍｉｎｉ−ＬＶＤＳ転送方式では、差動信号数はＬＶＤＳ転送方式より増加するものの、差動信号の送信周波数をＬＶＤＳ転送方式よりも低くすることができる。   In recent years, with the increase in definition of flat panel displays, the adoption of a DDR (Double Data Rate) method in which the signal amplitude is small and the dot clock is latched at the rising and falling edges of the dot clock has reduced power consumption compared to the LVDS transfer method. There are increasing cases where a Reduced Swing Differential Signaling (RSDS) transfer method or a mini-LVDS transfer method, which is a high-speed serial interface capable of high-speed transmission, is adopted. In the RSDS transfer method and the mini-LVDS transfer method, although the number of differential signals increases compared to the LVDS transfer method, the transmission frequency of the differential signal can be lower than that in the LVDS transfer method.

ディスプレイサイズの大画面化に伴い、例えば、ディスプレイパネルにコラム信号を出力する複数のコラムドライブ集積回路を所定数量単位で一つのグループとして、画像供給源から転送された画像信号をグループに分割された領域に対するデータとそれに対するコントロール信号を各々分配し、各グループに一つのタイミングコントローラからデータを提供されるように構成した技術が開示されている（例えば、特許文献１）。   With the increase in screen size of the display size, for example, a plurality of column drive integrated circuits that output column signals to the display panel are grouped into a predetermined quantity unit, and the image signals transferred from the image source are divided into groups. A technique has been disclosed in which data for an area and a control signal for the area are respectively distributed, and data is provided from one timing controller to each group (for example, Patent Document 1).

特開２００２−９１３６７６号公報JP 2002-913676 A

さらなる高精細化に対応するため、例えば、フラットパネルディスプレイの表示領域を、画素列が並ぶ方向に２つの領域に分割し、各領域に対してそれぞれ１系統のＲＳＤＳ信号を供給する構成が考えられる。これにより、全表示領域で１系統のＲＳＤＳ信号を供給する構成に対し、差動信号の送信周波数を１／２とすることができるので、データのラッチミスによるビット誤り率を低減することができ、表示品質が向上する。しかしながら、このような構成では、画像供給源から供給される画像信号が従来のデュアルリンク方式やクアッドリンク方式のＬＶＤＳ信号である場合に、画像表示を行うことができない。   In order to cope with higher definition, for example, a configuration in which a display area of a flat panel display is divided into two areas in a direction in which pixel rows are arranged and one system of RSDS signal is supplied to each area is considered. . This makes it possible to reduce the transmission frequency of the differential signal to １ ／ compared to a configuration in which one system of the RSDS signal is supplied in the entire display area, so that the bit error rate due to a data latch miss can be reduced, Display quality is improved. However, with such a configuration, when the image signal supplied from the image supply source is a conventional dual link system or quad link system LVDS signal, image display cannot be performed.

本発明は、画素列が並ぶ方向に分割された複数の表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式やクアッドリンク方式のシリアル信号で供給される画像を表示することができる表示装置を提供することを目的とする。   The present invention displays an image supplied by a dual-link or quad-link serial signal in a configuration in which a single serial signal is supplied to each of a plurality of display areas divided in a direction in which pixel columns are arranged. It is an object of the present invention to provide a display device capable of performing the above.

本発明の一態様に係る表示装置は、複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部と、前記画素が第２方向に並ぶ画素列ごとに画素信号を供給するソースドライバと、前記ソースドライバの前段に設けられた信号変換回路と、を備え、前記信号変換回路は、１画素当たりの前記画素信号がシリアライズされた複数組の差動信号を含む入力シリアル信号を、前記入力シリアル信号よりも差動信号の組数が多い出力シリアル信号に変換する。   A display device according to one embodiment of the present invention includes a display unit in which a plurality of pixels are arranged in a first direction and a second direction different from the first direction, and a pixel signal for each pixel column in which the pixels are arranged in the second direction. And a signal conversion circuit provided in a stage preceding the source driver. The signal conversion circuit includes an input serial circuit including a plurality of sets of differential signals obtained by serializing the pixel signals per pixel. The signal is converted into an output serial signal having a larger number of differential signal sets than the input serial signal.

図１は、実施形態１に係る表示装置の概略構成を示す模式図である。FIG. 1 is a schematic diagram illustrating a schematic configuration of the display device according to the first embodiment. 図２は、表示部の画素配列を示す回路図である。FIG. 2 is a circuit diagram illustrating a pixel array of the display unit. 図３は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第１図である。FIG. 3 is a first diagram illustrating an example of an LDVS data format for image signal transfer. 図４は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第２図である。FIG. 4 is a second diagram illustrating an example of an LDVS data format for transferring an image signal. 図５は、ＲＳＤＳデータフォーマットの一例を示す図である。FIG. 5 is a diagram illustrating an example of the RSDS data format. 図６は、実施形態１に係るタイミングコントローラの内部構成の一例を示すブロック図である。FIG. 6 is a block diagram illustrating an example of an internal configuration of the timing controller according to the first embodiment. 図７は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。FIG. 7 is a diagram illustrating internal memory areas of the first RAM and the second RAM according to the first embodiment. 図８Ａは、実施形態１に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 8A is a diagram for explaining data stored in the internal memory area of the first RAM according to the first embodiment. 図８Ｂは、実施形態１に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 8B is a diagram for explaining data stored in the internal memory area of the second RAM according to the first embodiment. 図９は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを示す図である。FIG. 9 is a diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the first embodiment. 図１０Ａは、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 10A is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the first embodiment. 図１０Ｂは、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 10B is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the first embodiment. 図１１は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。FIG. 11 is a data write timing chart for one line in the first RAM and the second RAM according to the first embodiment. 図１２は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。FIG. 12 is a data read timing chart for one line in the first RAM and the second RAM according to the first embodiment. 図１３は、実施形態２に係る表示装置の概略構成を示す図である。FIG. 13 is a diagram illustrating a schematic configuration of a display device according to the second embodiment. 図１４は、実施形態２に係るタイミングコントローラの内部構成の一例を示すブロック図である。FIG. 14 is a block diagram illustrating an example of an internal configuration of the timing controller according to the second embodiment. 図１５Ａは、実施形態２に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 15A is a diagram for explaining data stored in an internal memory area of the first RAM according to the second embodiment. 図１５Ｂは、実施形態２に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 15B is a diagram for explaining data stored in the internal memory area of the second RAM according to the second embodiment. 図１６Ａは、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 16A is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the second embodiment. 図１６Ｂは、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 16B is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the second embodiment. 図１７は、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。FIG. 17 is a data write timing chart for one line in the first RAM and the second RAM according to the second embodiment. 図１８は、実施形態３に係る表示装置の概略構成を示す図である。FIG. 18 is a diagram illustrating a schematic configuration of a display device according to the third embodiment. 図１９は、実施形態３に係るタイミングコントローラの内部構成の一例を示すブロック図である。FIG. 19 is a block diagram illustrating an example of an internal configuration of the timing controller according to the third embodiment. 図２０は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。FIG. 20 is a diagram illustrating internal memory areas of the first RAM and the second RAM according to the third embodiment. 図２１Ａは、実施形態３に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 21A is a diagram illustrating data stored in an internal memory area of the first RAM according to the third embodiment. 図２１Ｂは、実施形態３に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 21B is a diagram for explaining data stored in the internal memory area of the second RAM according to the third embodiment. 図２２Ａは、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 22A is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the third embodiment. 図２２Ｂは、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 22B is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the third embodiment. 図２３は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。FIG. 23 is a data write timing chart for one line in the first RAM and the second RAM according to the third embodiment. 図２４は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。FIG. 24 is a data read timing chart for one line in the first RAM and the second RAM according to the third embodiment. 図２５は、実施形態４に係る表示装置の概略構成を示す図である。FIG. 25 is a diagram illustrating a schematic configuration of a display device according to the fourth embodiment. 図２６は、実施形態４に係るタイミングコントローラの内部構成の一例を示すブロック図である。FIG. 26 is a block diagram illustrating an example of an internal configuration of the timing controller according to the fourth embodiment. 図２７は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。FIG. 27 is a diagram illustrating internal memory areas of the first RAM and the second RAM according to the fourth embodiment. 図２８Ａは、実施形態４に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 28A is a diagram for explaining data stored in an internal memory area of the first RAM according to the fourth embodiment. 図２８Ｂは、実施形態４に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。FIG. 28B is a diagram for explaining data stored in the internal memory area of the second RAM according to the fourth embodiment. 図２９Ａは、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 29A is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the fourth embodiment. 図２９Ｂは、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。FIG. 29B is a conceptual diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the fourth embodiment. 図３０は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。FIG. 30 is a data write timing chart for one line in the first RAM and the second RAM according to the fourth embodiment. 図３１は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。FIG. 31 is a data read timing chart for one line in the first RAM and the second RAM according to the fourth embodiment.

以下に、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the disclosure is merely an example, and those skilled in the art can easily conceive of appropriate changes while maintaining the gist of the invention, which are naturally included in the scope of the present invention. In addition, in order to make the description clearer, the width, thickness, shape, and the like of each part may be schematically illustrated as compared with actual embodiments, but this is merely an example, and the interpretation of the present invention is not limited thereto. It is not limited. In the specification and the drawings, components similar to those described in regard to a drawing thereinabove are marked with like reference numerals, and a detailed description is omitted as appropriate.

（実施形態１）
図１は、実施形態１に係る表示装置の概略構成を示す模式図である。図１に示すように、本実施形態に係る表示装置１００は、表示基板１と、配線基板３と、回路基板４と、を含む。 (Embodiment 1)
FIG. 1 is a schematic diagram illustrating a schematic configuration of the display device according to the first embodiment. As shown in FIG. 1, the display device 100 according to the present embodiment includes a display substrate 1, a wiring substrate 3, and a circuit substrate 4.

本実施形態において、表示基板１は、ガラス基板によって構成される。表示基板１には、画素Ｐｉｘ（図２参照）が図中のＸ方向及びＹ方向に配列された表示部１１が設けられている。   In the present embodiment, the display substrate 1 is formed of a glass substrate. The display substrate 1 is provided with a display unit 11 in which pixels Pix (see FIG. 2) are arranged in the X direction and the Y direction in the drawing.

また、実施形態１に係る表示装置１００の表示部１１は、Ｘ方向に並ぶ２つの領域に分割されている。本実施形態では、図１の左側に位置する領域を第１表示領域１１１とし、図１の右側に位置する領域を第２表示領域１１２とする。   The display unit 11 of the display device 100 according to the first embodiment is divided into two regions arranged in the X direction. In the present embodiment, an area located on the left side of FIG. 1 is defined as a first display area 111, and an area located on the right side of FIG. 1 is defined as a second display area 112.

表示部１１は、例えば液晶表示素子を表示素子として備えた構成であっても良い。また、表示部１１は、例えば有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を発光素子として備えた構成であっても良い。また、表示部１１は、例えばマイクロ発光ダイオード（ＭｉｃｒｏＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を発光素子として備えた構成であっても良い。表示部１１の態様により本開示が限定されるものではない。   The display unit 11 may have a configuration including, for example, a liquid crystal display element as a display element. Further, the display unit 11 may be configured to include, for example, an organic light emitting diode (OLED) as a light emitting element. Further, the display unit 11 may be configured to include, for example, a micro light emitting diode (Micro LED: Light Emitting Diode) as a light emitting element. The present disclosure is not limited by the mode of the display unit 11.

表示基板１には、表示部１１の画素回路に走査信号を供給する走査信号線や、表示部１１の画素回路に画素信号を供給する映像信号線が設けられている。   The display substrate 1 is provided with a scanning signal line for supplying a scanning signal to a pixel circuit of the display unit 11 and a video signal line for supplying a pixel signal to the pixel circuit of the display unit 11.

また、表示基板１上には、画素信号を生成するソースドライバ５が設けられる。図１に示す例において、ソースドライバ５は、第１表示領域１１１及び第２表示領域１１２に対応して、それぞれ複数個のソースドライバＩＣで構成されている。ソースドライバＩＣは、例えば、表示部１１の映像信号線に供給する画素信号を生成する映像線駆動回路等が集積された半導体チップである。ソースドライバＩＣは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって表示基板１に実装される。   Further, on the display substrate 1, a source driver 5 for generating a pixel signal is provided. In the example shown in FIG. 1, the source driver 5 is composed of a plurality of source driver ICs corresponding to the first display area 111 and the second display area 112, respectively. The source driver IC is, for example, a semiconductor chip on which a video line driving circuit for generating a pixel signal to be supplied to a video signal line of the display unit 11 is integrated. The source driver IC is mounted on the display substrate 1 by COG (Chip On Glass).

なお、図１に示す例では、それぞれ第１表示領域１１１及び第２表示領域１１２に対応するソースドライバＩＣを３個ずつ設けた構成を例示したが、第１表示領域１１１及び第２表示領域１１２に対応するソースドライバＩＣはそれぞれ１個でも良いし、２個あるいは４個以上の複数個であっても良い。ソースドライバＩＣの数により本開示が限定されるものではない。   In the example illustrated in FIG. 1, a configuration in which three source driver ICs corresponding to the first display area 111 and the second display area 112 are provided is illustrated, but the first display area 111 and the second display area 112 are provided. May be one source driver IC, or two or four or more source driver ICs. The present disclosure is not limited by the number of source driver ICs.

また、例えば、表示基板１上には、走査信号を生成するゲートドライバ（不図示）等を配置することができる。ゲートドライバは、例えばシフトレジスタ回路等を具備した１個あるいは複数個のゲートドライバＩＣ（不図示）で構成される。ゲートドライバの態様により本開示が限定されるものではない。   Further, for example, a gate driver (not shown) that generates a scanning signal can be disposed on the display substrate 1. The gate driver includes one or a plurality of gate driver ICs (not shown) including, for example, a shift register circuit and the like. The present disclosure is not limited by aspects of the gate driver.

図２は、表示部の画素配列の一例を示す回路図である。図２では、表示装置１００として、液晶表示パネルを用いた場合の画素構成を例示している。本実施形態において、画素Ｐｉｘは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色されたカラーフィルタ１２Ｒ，１２Ｇ，１２Ｂにそれぞれ対応する３つの副画素ＳＰｉｘを含む。なお、画素Ｐｉｘは、４色以上に着色されたカラーフィルタにそれぞれ対応する４つ以上の副画素ＳＰｉｘを含む構成であっても良い。   FIG. 2 is a circuit diagram illustrating an example of a pixel array of the display unit. FIG. 2 illustrates a pixel configuration in the case where a liquid crystal display panel is used as the display device 100. In the present embodiment, the pixel Pix includes three sub-pixels SPix respectively corresponding to the color filters 12R, 12G, and 12B colored in three colors of red (R), green (G), and blue (B). Note that the pixel Pix may have a configuration including four or more sub-pixels SPix corresponding to the color filters colored in four or more colors, respectively.

表示基板１には、各副画素ＳＰｉｘのスイッチング素子Ｔｒ、映像信号線ＳＧＬ、走査信号線ＧＣＬ等が形成されている。映像信号線ＳＧＬは、各スイッチング素子Ｔｒに画素信号Ｖｐｉｘを供給するための配線である。走査信号線ＧＣＬは、各スイッチング素子Ｔｒを駆動する駆動信号を供給するための配線である。映像信号線ＳＧＬ及び走査信号線ＧＣＬは、表示基板１の表面と平行な平面に延出する。本実施形態において、走査信号線ＧＣＬは、図中のＸ方向に延伸して設けられている。また、本実施形態において、映像信号線ＳＧＬは、図中のＹ方向に延伸して設けられている。   On the display substrate 1, the switching element Tr of each sub-pixel SPix, the video signal line SGL, the scanning signal line GCL, and the like are formed. The video signal line SGL is a wiring for supplying a pixel signal Vpix to each switching element Tr. The scanning signal line GCL is a wiring for supplying a driving signal for driving each switching element Tr. The video signal lines SGL and the scanning signal lines GCL extend on a plane parallel to the surface of the display substrate 1. In the present embodiment, the scanning signal lines GCL are provided to extend in the X direction in the figure. In the present embodiment, the video signal line SGL is provided to extend in the Y direction in the drawing.

映像信号線ＳＧＬ及び走査信号線ＧＣＬは、スイッチング素子Ｔｒに電気的に接続される。スイッチング素子Ｔｒは、映像信号線ＳＧＬと走査信号線ＧＣＬの交点に設けられる。   The video signal line SGL and the scanning signal line GCL are electrically connected to the switching element Tr. The switching element Tr is provided at the intersection of the video signal line SGL and the scanning signal line GCL.

表示部１１は、マトリクス状に配列された複数の副画素ＳＰｉｘを有している。副画素ＳＰｉｘは、それぞれスイッチング素子Ｔｒ及び液晶素子１３ａを備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成される。スイッチング素子Ｔｒのドレインに画素電極が構成される。この画素電極と第１電極ＣＯＭＬとの間に絶縁層が設けられ、保持容量１３ｂが形成される。   The display unit 11 has a plurality of sub-pixels SPix arranged in a matrix. Each of the sub-pixels SPix includes a switching element Tr and a liquid crystal element 13a. The switching element Tr is configured by a thin film transistor, and is configured by, for example, an n-channel MOS (Metal Oxide Semiconductor) type TFT. A pixel electrode is formed at the drain of the switching element Tr. An insulating layer is provided between the pixel electrode and the first electrode COML, and the storage capacitor 13b is formed.

表示部１１は、ゲートドライバによって走査信号線ＧＣＬが順次選択される。ゲートドライバは、走査信号線ＧＣＬを介して、副画素ＳＰｉｘのスイッチング素子Ｔｒのゲートに走査信号Ｖｓｃａｎを印加する。これにより、Ｘ方向に並ぶ副画素ＳＰｉｘ（１水平ライン）が表示駆動の対象として順次選択される。ソースドライバ５は、映像信号線ＳＧＬを介して、ゲートドライバによって選択された１水平ラインの副画素ＳＰｉｘのスイッチング素子Ｔｒのソースに画素信号Ｖｐｉｘを供給する。これにより、表示部１１は、ソースドライバ５から供給される画素信号Ｖｐｉｘに応じて、１水平ラインずつ表示が行われるようになっている。   In the display unit 11, the scanning signal lines GCL are sequentially selected by the gate driver. The gate driver applies the scanning signal Vscan to the gate of the switching element Tr of the sub-pixel SPix via the scanning signal line GCL. Thus, the sub-pixels SPix (one horizontal line) arranged in the X direction are sequentially selected as display driving targets. The source driver 5 supplies the pixel signal Vpix to the source of the switching element Tr of the sub-pixel SPix of one horizontal line selected by the gate driver via the video signal line SGL. Accordingly, the display unit 11 performs display one horizontal line at a time in accordance with the pixel signal Vpix supplied from the source driver 5.

この表示動作を行う際、電極ＣＯＭＬには、複数の副画素ＳＰｉｘに対する共通電位となる駆動電圧Ｖｃｏｍｄｃが印加される。これにより、各電極ＣＯＭＬは、画素電極に対する共通電極として機能する。本実施形態では、表示部１１の全ての電極ＣＯＭＬに対して共通の駆動電圧Ｖｃｏｍｄｃが印加される。   When performing this display operation, a drive voltage Vcomdc, which is a common potential for the plurality of sub-pixels SPix, is applied to the electrode COML. Thereby, each electrode COML functions as a common electrode for the pixel electrode. In the present embodiment, a common drive voltage Vcomdc is applied to all the electrodes COML of the display unit 11.

配線基板３は、フレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）によって構成される。回路基板４は、例えばガラスエポキシ基板等のプリント基板によって構成される。   The wiring board 3 is configured by a flexible printed circuit (FPC: Flexible Printed Circuits). The circuit board 4 is configured by a printed board such as a glass epoxy board.

回路基板４には、タイミングコントローラ６（信号変換回路）が実装される。タイミングコントローラ６は、例えばＦＰＧＡで構成された半導体チップである。タイミングコントローラ６は、１つの半導体チップで構成されていても良いし、複数の半導体チップで構成されていても良い。また、回路基板４には、例えば、各種の基準電位を発生する電源回路等の回路要素を配置する態様であっても良い。   The timing controller 6 (signal conversion circuit) is mounted on the circuit board 4. The timing controller 6 is a semiconductor chip formed of, for example, an FPGA. The timing controller 6 may be composed of one semiconductor chip, or may be composed of a plurality of semiconductor chips. Further, on the circuit board 4, for example, a mode in which circuit elements such as a power supply circuit that generates various reference potentials may be arranged.

タイミングコントローラ６は、配線基板３を介して、ソースドライバ５に接続される。なお、タイミングコントローラ６は、例えば異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いたＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）によって配線基板３上に実装される態様であっても良い。この場合、配線基板３と回路基板４とが１つのフレキシブル配線基板（回路基板２）によって構成される態様であっても良い。   The timing controller 6 is connected to the source driver 5 via the wiring board 3. The timing controller 6 may be mounted on the wiring board 3 by a COF (Chip On Film) using an anisotropic conductive film (ACF). In this case, the wiring board 3 and the circuit board 4 may be configured by one flexible wiring board (circuit board 2).

表示基板１が、本開示における「第１基板」に対応する。また、回路基板２が、本開示における「第２基板」に対応する。   The display substrate 1 corresponds to a “first substrate” in the present disclosure. Further, the circuit board 2 corresponds to a “second board” in the present disclosure.

図３は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第１図である。図４は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第２図である。図３では、ＶＥＳＡフォーマットのＬＤＶＳデータフォーマットを示している。図４では、ＪＥＩＴＡフォーマットのＬＤＶＳデータフォーマットを示している。   FIG. 3 is a first diagram illustrating an example of an LDVS data format for image signal transfer. FIG. 4 is a second diagram illustrating an example of an LDVS data format for transferring an image signal. FIG. 3 shows an LDVS data format of the VESA format. FIG. 4 shows the LDVS data format of the JEITA format.

図３及び図４に示すＬＤＶＳデータフォーマットでは、画像信号（Ｒ信号、Ｇ信号、Ｂ信号）の１画素当たりの画素信号２４ビット（Ｒ信号／Ｇ信号／Ｂ信号各８ビット）、垂直同期信号ＶＳ１ビット、水平同期信号ＨＳ１ビット、データイネーブル信号ＤＥ１ビットの計２７ビットを４ペアの差動信号ＬＶＤ０Ｐ／ＬＶＤ０Ｎ，ＬＶＤ１Ｐ／ＬＶＤ１Ｎ，ＬＶＤ２Ｐ／ＬＶＤ２Ｎ，ＬＶＤ３Ｐ／ＬＶＤ３Ｎで転送する態様である。Ｒ７，Ｇ７，Ｂ７は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＭＳＢを示し、Ｒ０，Ｇ０，Ｂ０は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＬＳＢを示している。図３及び図４に示すように、ＶＥＳＡフォーマットとＪＥＩＴＡフォーマットとでは、Ｒ信号、Ｇ信号、Ｂ信号の各ビットの並びが異なっているが、何れのフォーマットであっても良い。   In the LDVS data format shown in FIGS. 3 and 4, 24 bits (8 bits each of R signal / G signal / B signal) per pixel of an image signal (R signal, G signal, B signal) and a vertical synchronization signal In this embodiment, a total of 27 bits of VS1 bit, horizontal synchronizing signal HS1 bit, and data enable signal DE1 bit are transferred by four pairs of differential signals LVD0P / LVD0N, LVD1P / LVD1N, LVD2P / LVD2N, LVD3P / LVD3N. R7, G7, and B7 indicate the MSBs of the 8-bit R, G, and B signals, respectively, and R0, G0, and B0 indicate the LSBs of the 8-bit R, G, and B signals, respectively. I have. As shown in FIGS. 3 and 4, the arrangement of the R signal, the G signal, and the B signal is different between the VESA format and the JEITA format, but any format may be used.

図３及び図４に示す例では、上述したように、計２７ビットを４ペアの差動信号ＬＶＤ０Ｐ／ＬＶＤ０Ｎ，ＬＶＤ１Ｐ／ＬＶＤ１Ｎ，ＬＶＤ２Ｐ／ＬＶＤ２Ｎ，ＬＶＤ３Ｐ／ＬＶＤ３Ｎで転送するため、差動信号ＬＶＤ０Ｐ／ＬＶＤ０Ｎ，ＬＶＤ１Ｐ／ＬＶＤ１Ｎ，ＬＶＤ２Ｐ／ＬＶＤ２Ｎ，ＬＶＤ３Ｐ／ＬＶＤ３Ｎの送信周波数は、１画素当たりのドットクロック（ＬＶＤＳクロック）の７倍となる。   In the examples shown in FIGS. 3 and 4, as described above, a total of 27 bits are transferred by four pairs of differential signals LVD0P / LVD0N, LVD1P / LVD1N, LVD2P / LVD2N, LVD3P / LVD3N. The transmission frequencies of LVD0N, LVD1P / LVD1N, LVD2P / LVD2N, and LVD3P / LVD3N are seven times the dot clock (LVDS clock) per pixel.

なお、図３及び図４では、１画素当たりのドットクロックに相当するＬＶＤＳクロックも差動信号ＬＶＤＣＬＫＰ／ＬＶＤＣＬＫＮで転送する例を示したが、これに限らず、シングルエンド信号で転送する態様であっても良い。また、Ｒ信号、Ｇ信号、Ｂ信号は８ビットに限らず、例えば１０ビットであっても良い。この場合、例えば、差動信号を５ペア（ＬＶＤＳクロックを含めると６ペア）とすれば良い。   Although FIGS. 3 and 4 show an example in which the LVDS clock corresponding to the dot clock per pixel is also transferred by the differential signal LVDCLKP / LVDCLKN, the present invention is not limited to this, and the transfer is performed by a single-ended signal. May be. Further, the R signal, the G signal, and the B signal are not limited to 8 bits, and may be, for example, 10 bits. In this case, for example, 5 pairs of differential signals (6 pairs including the LVDS clock) may be used.

本実施形態において、画像信号転送用のＬＤＶＳデータフォーマットの信号を、以下「ＬＶＤＳ信号」と称する。   In the present embodiment, a signal in the LDVS data format for transferring an image signal is hereinafter referred to as an “LVDS signal”.

図５は、ＲＳＤＳデータフォーマットの一例を示す図である。図５に示す例において、ＲＳＤＳクロックＣＬＫＰは、１画素当たりのドットクロック（ＬＶＤＳクロック）に相当する。Ｒ［７］：１（２，３），Ｇ［７］：１（２，３），Ｂ［７］：１（２，３）は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＭＳＢを示し、Ｒ［０］：１（２，３），Ｇ［０］：１（２，３），Ｂ［０］：１（２，３）は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＬＳＢを示している。   FIG. 5 is a diagram illustrating an example of the RSDS data format. In the example shown in FIG. 5, the RSDS clock CLKP corresponds to a dot clock per pixel (LVDS clock). R [7]: 1 (2,3), G [7]: 1 (2,3), B [7]: 1 (2,3) are 8-bit R signal, G signal, and B signal, respectively. R [0]: 1 (2,3), G [0]: 1 (2,3), B [0]: 1 (2,3) are 8-bit R signals, The LSB of the G signal and the B signal is shown.

図５に示すＲＳＤＳデータフォーマットでは、ＲＳＤＳクロックＣＬＫＰの立上がり及び立下がりのダブルエッジでラッチするＤＤＲ方式の採用により、１クロック当たりで２ビットの転送が可能である。このため、ドットクロック（ＲＳＤＳクロックＣＬＫＰ）の送信周波数で、画像信号（Ｒ信号、Ｇ信号、Ｂ信号）の１画素当たりの画素信号２４ビット（Ｒ信号／Ｇ信号／Ｂ信号各８ビット）を１２ペアの差動信号Ｄ００，Ｄ０１，Ｄ０２，Ｄ０３，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２０，Ｄ２１，Ｄ２２，Ｄ２３で転送することができる。   In the RSDS data format shown in FIG. 5, the transfer of two bits per clock is possible by adopting the DDR system in which the latch is performed at the rising and falling double edges of the RSDS clock CLKP. Therefore, at the transmission frequency of the dot clock (RSDS clock CLKP), 24 bits (8 bits each of R signal / G signal / B signal) of the image signal (R signal, G signal, B signal) per pixel are converted. 12 pairs of differential signals D00, D01, D02, D03, D10, D11, D12, D13, D20, D21, D22, D23 can be transferred.

なお、図５に示す例では、１ラインのスタートパルスＳＴＨを示したが、ＲＳＤＳデータフォーマットには、ロードパルス（ＬＤ）及び極性反転信号（ＰＯＬ）も含まれる。これらスタートパルスＳＴＨ、ロードパルス（ＬＤ）、極性反転信号（ＰＯＬ）は、ＴＴＬレベル又はＣＭＯＳレベルの信号である。   Although the example shown in FIG. 5 shows the start pulse STH of one line, the RSDS data format also includes a load pulse (LD) and a polarity inversion signal (POL). These start pulse STH, load pulse (LD), and polarity inversion signal (POL) are TTL level or CMOS level signals.

本実施形態において、ＲＳＤＳデータフォーマットの信号を、以下「ＲＳＤＳ信号」と称する。   In the present embodiment, a signal in the RSDS data format is hereinafter referred to as an “RSDS signal”.

図１に示すように、本実施形態において、タイミングコントローラ６には、奇数列（（２ｎ−１）列、ｎは、画像信号の水平解像度（Ｘ方向の解像度）をｍとしたとき、１以上ｍ／２以下の自然数）の画素用のＬＶＤＳ−Ｏｄｄ信号と、偶数列（（２ｎ）列）の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力される。また、ソースドライバ５は、ＲＳＤＳレシーバ（不図示）を有し、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号が同時に転送されることで、表示部１１の画像表示を行う。このような構成において、タイミングコントローラ６は、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号を、第１表示領域１１１に対応するＲＳＤＳ−Ｌ信号、及び第２表示領域１１２に対応するＲＳＤＳ−Ｒ信号に変換する。なお、ＬＶＤＳ−Ｏｄｄ信号が、本開示における「第１入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｅｖｅｎ信号が、本開示における「第２入力シリアル信号」に対応する。また、ＲＳＤＳ−Ｌ信号が、本開示における「第１出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ信号が、本開示における「第２出力シリアル信号」に対応する。以下、図６から図１０を参照して、タイミングコントローラ６の構成及び動作を説明する。   As shown in FIG. 1, in the present embodiment, the timing controller 6 has an odd column ((2n−1) column, where n is 1 or more when the horizontal resolution (resolution in the X direction) of the image signal is m. An LVDS-Odd signal for pixels of m / 2 or less (natural number or less) and an LVDS-Even signal for pixels of even columns ((2n) columns) are input in a dual link system in which the signals are simultaneously transferred. Further, the source driver 5 has an RSDS receiver (not shown), and the RSDS-L signal for the first display area 111 and the RSDS-R signal for the second display area 112 are simultaneously transferred, so that the display driver 11 is displayed. In such a configuration, the timing controller 6 converts the LVDS-Odd signal and the LVDS-Even signal into an RSDS-L signal corresponding to the first display area 111 and an RSDS-R signal corresponding to the second display area 112. I do. Note that the LVDS-Odd signal corresponds to the “first input serial signal” in the present disclosure. Further, the LVDS-Even signal corresponds to the “second input serial signal” in the present disclosure. Further, the RSDS-L signal corresponds to the “first output serial signal” in the present disclosure. Further, the RSDS-R signal corresponds to the “second output serial signal” in the present disclosure. Hereinafter, the configuration and operation of the timing controller 6 will be described with reference to FIGS.

なお、本実施形態において、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号のデータフォーマットは、図３又は図４に示すＬＤＶＳデータフォーマットであるものとして説明する。また、本実施形態において、ＲＳＤＳ−Ｌ信号及びＲＳＤＳ−Ｒ信号のデータフォーマットは、図５に示すＲＳＤＳデータフォーマットであるものとして説明する。また、本実施形態において、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号は、デュアルリンク方式で転送される。従って、ＬＶＤＳ−Ｏｄｄ信号のＬＶＤＳクロックとＬＶＤＳ−Ｅｖｅｎ信号のＬＶＤＳクロックとは、同期している。   In the present embodiment, the data format of the LVDS-Odd signal and the LVDS-Even signal will be described as being the LDVS data format shown in FIG. 3 or FIG. In the present embodiment, the data format of the RSDS-L signal and the RSDS-R signal will be described as being the RSDS data format shown in FIG. In the present embodiment, the LVDS-Odd signal and the LVDS-Even signal are transferred by a dual link method. Therefore, the LVDS clock of the LVDS-Odd signal and the LVDS clock of the LVDS-Even signal are synchronized.

図６は、実施形態１に係るタイミングコントローラの内部構成の一例を示すブロック図である。図６に示すように、タイミングコントローラ６は、ＬＶＤＳレシーバ６１と、コントローラ６２と、第１ＲＡＭ６３１と、第２ＲＡＭ６３２と、ＲＳＤＳシリアライザ６４と、を備える。ＬＶＤＳレシーバ６１は、第１ＬＶＤＳレシーバ６１１、第２ＬＶＤＳレシーバ６１２、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４は、第１ＲＳＤＳシリアライザ６４１、第２ＲＳＤＳシリアライザ６４２、及びクロック調整部６４５を含む。   FIG. 6 is a block diagram illustrating an example of an internal configuration of the timing controller according to the first embodiment. As shown in FIG. 6, the timing controller 6 includes an LVDS receiver 61, a controller 62, a first RAM 631, a second RAM 632, and an RSDS serializer 64. The LVDS receiver 61 includes a first LVDS receiver 611, a second LVDS receiver 612, and a clock multiplier 615. The RSDS serializer 64 includes a first RSDS serializer 641, a second RSDS serializer 642, and a clock adjustment unit 645.

第１ＬＶＤＳレシーバ６１１が、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２が、本開示における「第２レシーバ」に対応する。また、コントローラ６２が、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１が、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２が、本開示における「第２シリアライザ」に対応する。   The first LVDS receiver 611 corresponds to a “first receiver” in the present disclosure. Further, the second LVDS receiver 612 corresponds to a “second receiver” in the present disclosure. Further, the controller 62 corresponds to a “control unit” in the present disclosure. Further, the first RSDS serializer 641 corresponds to the “first serializer” in the present disclosure. Further, the second RSDS serializer 642 corresponds to a “second serializer” in the present disclosure.

コントローラ６２は、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１、第１ＲＡＭ６３１、第２ＲＡＭ６３２、及びＲＳＤＳシリアライザ６４における各種タイミング制御を行う。   The controller 62 performs various timing controls in the LVDS receiver 61, the first RAM 631, the second RAM 632, and the RSDS serializer 64 based on the LVDS clock.

第１ＬＶＤＳレシーバ６１１は、入力されたＬＶＤＳ−Ｏｄｄ信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｏｄｄ／ＬＶＤ０Ｎ−Ｏｄｄ，ＬＶＤ１Ｐ−Ｏｄｄ／ＬＶＤ１Ｎ−Ｏｄｄ，ＬＶＤ２Ｐ−Ｏｄｄ／ＬＶＤ２Ｎ−Ｏｄｄ，ＬＶＤ３Ｐ−Ｏｄｄ／ＬＶＤ３Ｎ−Ｏｄｄを、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第１ＬＶＤＳレシーバ６１１は、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（２ｎ−１）列データＯｄｄ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１及び第２ＲＡＭ６３２に出力する。   The first LVDS receiver 611 outputs four pairs of differential signals LVD0P-Odd / LVD0N-Odd, LVD1P-Odd / LVD1N-Odd, LVD2P-Odd / LVD2N-Odd, LVD3P-DNd of the input LVDS-Odd signal. Odd is converted to a TTL level or CMOS level single-ended signal, and 8-bit serial data of the R signal, G signal, and B signal is converted to 8-bit parallel data. Specifically, the first LVDS receiver 611 reads out each bit of the R signal, the G signal, and the B signal by the clock signal obtained by multiplying the LVDS clock by 7 by the clock multiplying unit 615, and reads each of the 8 bits (2n) synchronized with the LVDS clock. -1) Generate column data Odd-DATA (R), (G), (B) and output it to the first RAM 631 and the second RAM 632.

第２ＬＶＤＳレシーバ６１２は、入力されたＬＶＤＳ−Ｅｖｅｎ信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｅｖｅｎ／ＬＶＤ０Ｎ−Ｅｖｅｎ，ＬＶＤ１Ｐ−Ｅｖｅｎ／ＬＶＤ１Ｎ−Ｅｖｅｎ，ＬＶＤ２Ｐ−Ｅｖｅｎ／ＬＶＤ２Ｎ−Ｅｖｅｎ，ＬＶＤ３Ｐ−Ｅｖｅｎ／ＬＶＤ３Ｎ−Ｅｖｅｎを、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第２ＬＶＤＳレシーバ６１２は、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（２ｎ）列データＥｖｅｎ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１及び第２ＲＡＭ６３２に出力する。   The second LVDS receiver 612 outputs four pairs of differential signals LVD0P-Even / LVD0N-Even, LVD1P-Even / LVD1N-Even, LVD2P-Even / LVD2N-Even, LVD3P-DVN-EVEN / LVD0P-Even / LVD0N-Even. Even is converted to a TTL level or CMOS level single-ended signal, and the 8-bit serial data of the R, G, and B signals is converted to 8-bit parallel data. Specifically, the second LVDS receiver 612 reads out each bit of the R signal, the G signal, and the B signal using the clock signal obtained by multiplying the LVDS clock by 7 by the clock multiplication unit 615, and reads each of the 8 bits (2n) synchronized with the LVDS clock. ) Generate column data Even-DATA (R), (G), and (B), and output them to the first RAM 631 and the second RAM 632.

本実施形態において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）と（２ｎ）列データＥｖｅｎ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）とは、同時に出力される。なお、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）が、本開示における「第１パラレルデータ」に対応する。また、（２ｎ）列データＥｖｅｎ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）が、本開示における「第２パラレルデータ」に対応する。   In this embodiment, (2n-1) column data Odd-DATA (R), (G), (B) and (2n) column data Even-DATA (R), (G), (B) are simultaneously Is output. Note that (2n-1) column data Odd-DATA (R), (G), and (B) correspond to “first parallel data” in the present disclosure. Further, (2n) column data Even-DATA (R), (G), and (B) correspond to “second parallel data” in the present disclosure.

第１ＲＡＭ６３１及び第２ＲＡＭ６３２は、所謂シングルポートＲＡＭで構成される。なお、第１ＲＡＭ６３１及び第２ＲＡＭ６３２は、それぞれ、後述するメモリ領域ごとに複数のシングルポートＲＡＭで構成される態様であることが望ましい。   The first RAM 631 and the second RAM 632 are configured as so-called single-port RAMs. It is preferable that the first RAM 631 and the second RAM 632 are each configured by a plurality of single-port RAMs for each memory area described later.

図７は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。図７に示すように、第１ＲＡＭ６３１及び第２ＲＡＭ６３２は、それぞれ、Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｂ領域、の１２領域に分割されたラインメモリを備えている。本実施形態では、図７の両矢印で示すように、第１ＲＡＭ６３１と第２ＲＡＭ６３２とで、１行ごとに交互に書き込み及び読み出しが行われる。   FIG. 7 is a diagram illustrating internal memory areas of the first RAM and the second RAM according to the first embodiment. As shown in FIG. 7, the first RAM 631 and the second RAM 632 include a Left-Odd-R area, a Right-Odd-R area, a Left-Even-R area, a Right-Even-R area, and a Left-Odd-G area, respectively. A Right-Odd-G region, a Left-Even-G region, a Right-Even-G region, a Left-Odd-B region, a Right-Odd-B region, a Left-Even-B region, a Right-Even-B region, Line memory divided into 12 areas. In the present embodiment, as shown by the double-headed arrow in FIG. 7, writing and reading are alternately performed for each row in the first RAM 631 and the second RAM 632.

Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。   The Left-Odd-R area, the Left-Odd-G area, and the Left-Odd-B area correspond to the “first memory area” in the present disclosure.

Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。   The Right-Odd-R area, the Right-Odd-G area, and the Right-Odd-B area correspond to the “second memory area” in the present disclosure.

Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。   The Left-Even-R area, the Left-Even-G area, and the Left-Even-B area correspond to the “third memory area” in the present disclosure.

Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。   The Right-Even-R area, the Right-Even-G area, and the Right-Even-B area correspond to a “fourth memory area” in the present disclosure.

図８Ａは、実施形態１に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。   FIG. 8A is a diagram for explaining data stored in the internal memory area of the first RAM according to the first embodiment. In the following description, for simplicity of description, the symbols of R, G, and B in each data and each memory area are omitted.

図８Ａに示すＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）において、０（ＬＯ）が最下位アドレスを示し、ｍ／４−１（ＬＯ）が最上位アドレスを示している。   In the Left-Odd area (first memory area) shown in FIG. 8A, 0 (LO) indicates the lowest address, and m / 4-1 (LO) indicates the highest address.

また、図８Ａに示すＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）において、０（ＲＯ）が最下位アドレスを示し、ｍ／４−１（ＲＯ）が最上位アドレスを示している。   In the Right-Odd area (second memory area) shown in FIG. 8A, 0 (RO) indicates the lowest address, and m / 4-1 (RO) indicates the highest address.

また、図８Ａに示すＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）において、０（ＬＥ）が最下位アドレスを示し、ｍ／４−１（ＬＥ）が最上位アドレスを示している。   In the Left-Even area (third memory area) shown in FIG. 8A, 0 (LE) indicates the lowest address, and m / 4-1 (LE) indicates the highest address.

また、図８Ａに示すＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）において、０（ＲＥ）が最下位アドレスを示し、ｍ／４−１（ＲＥ）が最上位アドレスを示している。   In the Right-Even area (fourth memory area) shown in FIG. 8A, 0 (RE) indicates the lowest address, and m / 4-1 (RE) indicates the highest address.

図８Ａに示すように、第１ＲＡＭ６３１は、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／２以下の自然数）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１を格納する。   As shown in FIG. 8A, the first RAM 631 has odd rows ((2q−1) rows, where q is a natural number of 1 or more and p / 2 or less when the vertical resolution (resolution in the Y direction) of the image signal is p). (2n-1) column data Odd-DATA-1 and (2n) column data Even-DATA-1.

具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, the (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the first RAM 631. Is stored in

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the second display area 112 is stored in the Right-Odd area (second memory area) of the first RAM 631. Is done.

また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。   The (2n) column data Even-DATA-1 of the odd-numbered rows ((2q-1) rows) corresponding to the first display area 111 is stored in the Left-Even area (third memory area) of the first RAM 631. .

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   The (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the second display area 112 is stored in the Right-Even area (fourth memory area) of the first RAM 631. .

図８Ｂは、実施形態１に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。   FIG. 8B is a diagram for explaining data stored in the internal memory area of the second RAM according to the first embodiment.

図８Ｂに示すように、第２ＲＡＭ６３２は、偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２を格納する。   As shown in FIG. 8B, the second RAM 632 stores (2n-1) column data Odd-DATA-2 and (2n) column data Even-DATA-2 of even-numbered rows ((2q) rows).

具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, (2n-1) column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the second RAM 632. Is done.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (2n-1) -column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the second display area 112 is stored in the Right-Odd area (second memory area) of the second RAM 632. .

また、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the first display area 111 is stored in the Left-Even area (third memory area) of the second RAM 632.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the second display area 112 is stored in the Right-Even area (fourth memory area) of the second RAM 632.

図９は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを示す図である。図１０Ａ及び図１０Ｂは、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。   FIG. 9 is a diagram illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the first embodiment. 10A and 10B are conceptual diagrams illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the first embodiment.

第１ＲＡＭ６３１には、コントローラ６２から書き込み制御信号ＷＥ１及び読み出し制御信号ＲＥ１が入力される。   The first RAM 631 receives a write control signal WE1 and a read control signal RE1 from the controller 62.

第１ＲＡＭ６３１は、奇数行（（２ｑ−１）行）の１ライン期間において、書き込み制御信号ＷＥ１「Ｈ」により書き込み許可制御されて各データが書き込まれる。また、第１ＲＡＭ６３１は、偶数行（（２ｑ）行）の１ライン期間において、読み出し制御信号ＲＥ１「Ｈ」により読み出し許可制御されて各データが読み出される。   In the first RAM 631, the write enable control is performed by the write control signal WE1 “H” during one line period of the odd-numbered row ((2q−1) row), and each data is written. Further, in the first RAM 631, in one line period of the even-numbered row ((2q) -th row), read permission control is performed by the read control signal RE1 “H”, and each data is read.

第２ＲＡＭ６３２には、コントローラ６２から書き込み制御信号ＷＥ２及び読み出し制御信号ＲＥ２が入力される。   The write control signal WE2 and the read control signal RE2 are input from the controller 62 to the second RAM 632.

第２ＲＡＭ６３２は、偶数行（（２ｑ）行）の１ライン期間において、書き込み制御信号ＷＥ２「Ｈ」により書き込み許可制御されて各データが書き込まれる。また、第２ＲＡＭ６３２は、奇数行（（２ｑ−１）行）の１ライン期間において、読み出し制御信号ＲＥ２「Ｈ」により読み出し許可制御されて各データが読み出される。   In the second RAM 632, in one line period of an even-numbered row ((2q) -th row), write enable control is performed by a write control signal WE2 “H”, and each data is written. In addition, in the second RAM 632, the read permission is controlled by the read control signal RE2 “H” during one line period of the odd-numbered row ((2q−1) rows), and each data is read.

すなわち、第１ＲＡＭ６３１が書き込み制御されている１ライン期間において、第２ＲＡＭ６３２が読み出し制御され、第１ＲＡＭ６３１が読み出し制御されている１ライン期間において、第２ＲＡＭ６３２が書き込み制御される。   That is, the reading of the second RAM 632 is controlled during the one-line period in which the writing of the first RAM 631 is controlled, and the writing of the second RAM 632 is controlled in the one-line period in which the reading of the first RAM 631 is controlled.

具体的には、図１０Ａに示すように、第１ＲＡＭ６３１に奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２から第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ２と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ２とが同時に読み出される。   More specifically, as shown in FIG. 10A, the first RAM 631 stores (2n-1) column data Odd-DATA-1 and (2n) column data Even-DATA-1 of odd rows ((2q-1) rows). In one line period in which writing is performed, data Left-DATA2 corresponding to the first display area 111 and Right-DATA2 corresponding to the second display area 112 are simultaneously read from the second RAM 632.

また、図１０Ｂに示すように、第２ＲＡＭ６３２に偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１から第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ１と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ１とが同時に読み出される。   Further, as shown in FIG. 10B, the (2n-1) column data Odd-DATA-2 and the (2n) column data Even-DATA-2 of even-numbered rows ((2q) rows) are written into the second RAM 6321. In the line period, data Left-DATA1 corresponding to the first display area 111 and Right-DATA1 corresponding to the second display area 112 are simultaneously read from the first RAM 631.

これにより、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号によって転送された信号を第１表示領域１１１及び第２表示領域１１２に対応した２つの信号に変換することができる。   Thus, the signals transferred by the LVDS-Odd signal and the LVDS-Even signal can be converted into two signals corresponding to the first display area 111 and the second display area 112.

図１１は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図１１では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。   FIG. 11 is a data write timing chart for one line in the first RAM and the second RAM according to the first embodiment. Note that, in FIG. 11, the description of each symbol of R, G, and B is omitted.

（２ｎ−１）列データＯｄｄ−ＤＡＴＡは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データ、ｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・、ｍ−３列目データ、ｍ−１列目データの順に入力される。１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データは、第１表示領域１１１に対応する。ｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・ｍ−３列目データ、ｍ−１列目データは、第２表示領域１１２に対応する。   (2n-1) column data Odd-DATA is provided in the first line data, the third column data, the fifth column data,..., M / 2− every one clock period of the write clock WCLK in one line period. 3rd column data, m / 2-1st column data, m / 2 + 1th column data, m / 2 + 3rd column data, m / 2 + 5th column data, ..., m-3th column data, m-1th column It is entered in the order of eye data. The first column data, the third column data, the fifth column data,..., The m / 2-3rd column data, and the m / 2-1 column data correspond to the first display area 111. The m / 2 + 1st column data, the m / 2 + 3rd column data, the m / 2 + 5th column data,..., the m−3rd column data, and the m−1th column data correspond to the second display area 112.

また、（２ｎ）列データＥｖｅｎ−ＤＡＴＡは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データ、ｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データの順に入力される。２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データは、第１表示領域１１１に対応する。ｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データは、第２表示領域１１２に対応する。   In addition, (2n) column data Even-DATA is the second column data, the fourth column data, the sixth column data,..., M / 2− every one clock period of the write clock WCLK in one line period. Second column data, m / 2 column data, m / 2 + 2 column data, m / 2 + 4 column data, m / 2 + 6 column data, ..., m-2 column data, m column data Is entered. The second column data, the fourth column data, the sixth column data,..., The m / 2−2 column data, and the m / 2 column data correspond to the first display area 111. The m / 2 + 2nd column data, the m / 2 + 4th column data, the m / 2 + 6th column data,..., the m−2nd column data, and the mth column data correspond to the second display area 112.

本実施形態において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡと、（２ｎ）列データＥｖｅｎ−ＤＡＴＡとは、書き込みクロックＷＣＬＫの同一の１クロック期間に書き込まれる。   In the present embodiment, (2n-1) column data Odd-DATA and (2n) column data Even-DATA are written in the same one clock period of the write clock WCLK.

Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１（Ｗｒｉｇｈｔ−Ａｄｄｒ１−２）により指定された書き込みアドレスに（２ｎ−１）列データＯｄｄ−ＤＡＴＡが格納される。コントローラ６２は、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２は、Ｒｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。   In the Left-Odd area (first memory area) and the Right-Odd area (second memory area), the first write address signal Wright-Addr1-1 (Wright-Addr1-2) in one clock period of the write clock WCLK. (2n-1) -column data Odd-DATA is stored at the write address specified by. The controller 62 designates the address of the Left-Odd area (first memory area) in order from the lower address shown in FIG. 8A (or FIG. 8B) for each one clock period of the write clock WCLK in one line period. Subsequently, the controller 62 specifies the addresses of the Right-Odd area (second memory area) in order from the lower address shown in FIG. 8A (or FIG. 8B).

Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（２ｎ）列データＥｖｅｎ−ＤＡＴＡが格納される。コントローラ６２は、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２は、Ｒｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。   In the Left-Even area (third memory area) and the Right-Even area (fourth memory area), the second write address signal Wright-Addr 2-1 (Wright-Addr 2-2) in one clock period of the write clock WCLK. The (2n) column data Even-DATA is stored at the write address specified by. The controller 62 specifies the address of the Left-Even area (third memory area) in order from the lower address shown in FIG. 8A (or FIG. 8B) for each one clock period of the write clock WCLK in one line period. Subsequently, the controller 62 specifies the addresses of the Right-Even area (fourth memory area) in order from the lower address shown in FIG. 8A (or FIG. 8B).

具体的に、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）には、第１表示領域１１１に対応する１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）には、第１表示領域１１１に対応する２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。これにより、第１表示領域１１１に対応する全ての列のデータ、すなわち、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・ｍ／２−３列目データ、ｍ／２−２列目データ、ｍ／２−１列目データ、ｍ／２列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。   Specifically, in the Left-Odd area (first memory area), the first column data, the third column data, the fifth column data,..., M / 2-3 columns corresponding to the first display area 111 The eye data and the m / 2-1 column data are stored in order from the lower address shown in FIG. 8A (or FIG. 8B). In the Left-Even area (third memory area), the second column data, the fourth column data, the sixth column data,..., The m / 2-2 column data, m corresponding to the first display region 111 The / 2nd column data is stored in order from the lower address shown in FIG. 8A (or FIG. 8B). Thereby, the data of all the columns corresponding to the first display area 111, that is, the first column data, the second column data, the third column data, the fourth column data, the fifth column data, the sixth column data,. ..M / 2-3rd column data, m / 2-2nd column data, m / 2-1st column data, m / 2th column data are in Left-Odd area (first memory area) and Left-Even It is stored in the area (third memory area).

また、具体的に、Ｒｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）１，２には、第２表示領域１１２に対応するｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・、ｍ−３列目データ、ｍ−１列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。Ｒｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）には、第２表示領域１１２に対応するｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。これにより、第２表示領域１１２に対応する全ての列のデータ、すなわち、ｍ／２＋１列目データ、ｍ／２＋２列目データ、ｍ／２＋３列目データ、ｍ／２＋４列目データ、ｍ／２＋５列目データ、ｍ／２＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   Specifically, the Right-Odd areas (second memory areas) 1 and 2 have m / 2 + 1 column data, m / 2 + 3 column data, and m / 2 + 5 column data corresponding to the second display area 112. ,..., M−th column data, and m−1 th column data are stored in order from the lower address shown in FIG. 8A (or FIG. 8B). In the Right-Even area (fourth memory area), m / 2 + 2nd column data, m / 2 + 4th column data, m / 2 + 6th column data,..., M−2 column corresponding to the second display area 112 The eye data and the m-th column data are stored in order from the lower address shown in FIG. 8A (or FIG. 8B). Thereby, data of all columns corresponding to the second display area 112, that is, data of m / 2 + 1 column, data of m / 2 + 2 column, data of m / 2 + 3 column, data of m / 2 + 4 column, data of m / 2 + 5 Column data, m / 2 + 6th column data,..., M−3rd column data, m−2nd column data, m−1th column data, and mth column data are in the Right-Odd area (second memory area). ) And Right-Even area (fourth memory area).

図１２は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。なお、図１２では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。   FIG. 12 is a data read timing chart for one line in the first RAM and the second RAM according to the first embodiment. Note that, in FIG. 12, the description of each symbol of R, G, and B is omitted.

Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）は、１ライン期間において、第１読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ１−１（Ｒｅａｄ−Ａｄｄｒ１−２）により読み出しアドレスが指定される。具体的に、コントローラ６２は、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＬＯ）アドレス、０（ＬＥ）アドレス、１（ＬＯ）アドレス、１（ＬＥ）アドレス、２（ＬＯ）アドレス、２（ＬＥ）アドレス、・・・、ｍ／４−２（ＬＯ）アドレス、ｍ／４−２（ＬＥ）アドレス、ｍ／４−１（ＬＯ）アドレス、ｍ／４−１（ＬＥ）アドレスの順に指定する。これにより、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・、ｍ／２−３列目データ、ｍ／２−２列目データ、ｍ／２−１列目データ、ｍ／２列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）から読み出され、第１表示領域１１１に対応する１ライン分のデータＬｅｆｔ−ＤＡＴＡ１（Ｌｅｆｔ−ＤＡＴＡ２）が出力される。   In the Left-Odd area (first memory area) and the Left-Even area (third memory area), the read address is specified by the first read address signal Read-Addr1-1 (Read-Addr1-2) in one line period. Is done. Specifically, the controller 62 sets the 0 (LO) address, the 0 (LE) address, the 1 (LO) address, the 1 (LE) address, and the 2 (LO) address every one clock period of the read clock RCLK in one line period. ) Address, 2 (LE) address, ..., m / 4-2 (LO) address, m / 4-2 (LE) address, m / 4-1 (LO) address, m / 4-1 (LE) address ) Specify in order of address. Thereby, the first column data, the second column data, the third column data, the fourth column data, the fifth column data, the sixth column data,..., The m / 2-3rd column data, and the m / 2− The second column data, the m / 2-1 column data, and the m / 2th column data are read from the Left-Odd area (first memory area) and the Left-Even area (third memory area), and the first display is performed. One line of data Left-DATA1 (Left-DATA2) corresponding to the area 111 is output.

第１ＲＡＭ６３１は、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２は、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２を出力する。   The first RAM 631 outputs data Left-DATA1 for one line of (2q-1) rows corresponding to the first display area 111. The second RAM 632 outputs one line of data Left-DATA2 of (2q) rows corresponding to the first display area 111.

また、Ｒｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）は、１ライン期間において、第２読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ２−１（Ｒｅａｄ−Ａｄｄｒ２−２）により読み出しアドレスが指定される。具体的に、コントローラ６２は、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＲＯ）アドレス、０（ＲＥ）アドレス、１（ＲＯ）アドレス、１（ＲＥ）アドレス、２（ＲＯ）アドレス、２（ＲＥ）アドレス、・・・、ｍ／４−２（ＲＯ）アドレス、ｍ／４−２（ＲＥ）アドレス、ｍ／４−１（ＲＯ）アドレス、ｍ／４−１（ＲＥ）アドレスの順に指定する。これにより、ｍ／２＋１列目データ、ｍ／２＋２列目データ、ｍ／２＋３列目データ、ｍ／２＋４列目データ、ｍ／２＋５列目データ、ｍ／２＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）から読み出され、第２表示領域１１２に対応する１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１（Ｒｉｇｈｔ−ＤＡＴＡ２）が出力される。   In addition, the Right-Odd area (second memory area) and the Right-Even area (fourth memory area) are read address by the second read address signal Read-Addr2-1 (Read-Addr2-2) in one line period. Is specified. Specifically, the controller 62 sets the 0 (RO) address, the 0 (RE) address, the 1 (RO) address, the 1 (RE) address, and the 2 (RO) address every one clock period of the read clock RCLK in one line period. ) Address, 2 (RE) address,..., M / 4-2 (RO) address, m / 4-2 (RE) address, m / 4-1 (RO) address, m / 4-1 (RE) address ) Specify in order of address. As a result, m / 2 + 1 column data, m / 2 + 2 column data, m / 2 + 3rd column data, m / 2 + 4th column data, m / 2 + 5th column data, m / 2 + 6th column data,..., M The third column data, the m-2th column data, the m-1th column data, and the mth column data are read from the Right-Odd area (the second memory area) and the Right-Even area (the fourth memory area). , One line of data Right-DATA1 (Right-DATA2) corresponding to the second display area 112 is output.

第１ＲＡＭ６３１は、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２は、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２を出力する。   The first RAM 631 outputs data Right-DATA1 for one line of (2q-1) rows corresponding to the second display area 112. The second RAM 632 outputs data Right-DATA2 for one line of (2q) rows corresponding to the second display area 112.

第１ＲＳＤＳシリアライザ６４１は、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第１ＲＳＤＳシリアライザ６４１は、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The first RSDS serializer 641 uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjusting unit 645 in the input order of the data Left-DATA1 for one line of the (2q−1) row corresponding to the first display area 111 in FIG. The data is converted into serial data in the RSDS data format shown. Further, the first RSDS serializer 641 converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of the data Left-DATA2 for one line of the (2q) row corresponding to the first display area 111.

第２ＲＳＤＳシリアライザ６４２は、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第２ＲＳＤＳシリアライザ６４２は、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The second RSDS serializer 642 uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjusting unit 645 in the input order of the data Right-DATA1 for one line of the (2q−1) row corresponding to the second display area 112 in FIG. The data is converted into serial data in the RSDS data format shown. Further, the second RSDS serializer 642 converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of one line of data Right-DATA2 of (2q) rows corresponding to the second display area 112.

これにより、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号を同時に転送することができる。   Thereby, the RSDS-L signal for the first display area 111 and the RSDS-R signal for the second display area 112 can be transferred simultaneously.

なお、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号と、第１表示領域１１１及び第２表示領域１１２における表示とは、タイミングコントローラ６及びソースドライバ５の処理に応じて位相調整する必要はあるものの、互いに同期している必要がある。換言すれば、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号の１ライン期間と、第１表示領域１１１及び第２表示領域１１２の１ライン期間とは、実質的に同等である。本実施形態では、上述したように、（２ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ信号と、（２ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力され、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号が同時に転送されて表示部１１の画像表示を行う態様であるので、本実施形態において、ＬＶＤＳクロックの周波数、書き込みクロックＷＣＬＫの周波数、読み出しクロックＲＣＬＫの周波数、ＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１及び第２表示領域１１２におけるドットクロックの周波数と実質的に同等である。   Although the LVDS-Odd signal and the LVDS-Even signal and the display in the first display area 111 and the second display area 112 need to be phase-adjusted according to the processing of the timing controller 6 and the source driver 5, they are mutually Must be synchronized. In other words, one line period of the LVDS-Odd signal and the LVDS-Even signal is substantially equal to one line period of the first display region 111 and the second display region 112. In the present embodiment, as described above, the LVDS-Odd signal for the pixels in the (2n-1) column and the LVDS-Even signal for the pixels in the (2n) column are input in the dual link scheme in which the signals are simultaneously transferred. In this embodiment, the RSDS-L signal for the first display area 111 and the RSDS-R signal for the second display area 112 are simultaneously transferred to display an image on the display unit 11. The frequency, the frequency of the write clock WCLK, the frequency of the read clock RCLK, and the frequency of the operation clock in the RSDS serializer 64 are substantially equal to the frequency of the dot clock in the first display area 111 and the second display area 112.

また、上述したように、ＲＳＤＳデータフォーマットでは、スタートパルスＳＴＨ、ロードパルス（ＬＤ）、極性反転信号（ＰＯＬ）は、ＴＴＬレベル又はＣＭＯＳレベルの信号である。このため、タイミングコントローラ６側でタイミング制御を行うことで、ソースドライバ５を構成する各ソースドライバＩＣ側でタイミング制御を行う必要がなく、ソースドライバＩＣの構成を単純化することができる。   As described above, in the RSDS data format, the start pulse STH, the load pulse (LD), and the polarity inversion signal (POL) are TTL level or CMOS level signals. Therefore, by performing timing control on the timing controller 6 side, it is not necessary to perform timing control on each source driver IC side constituting the source driver 5, and the configuration of the source driver IC can be simplified.

本実施形態により、画素列が並ぶ方向に分割された２つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００を提供することができる。   According to the present embodiment, in a configuration in which one system serial signal is supplied to each of two display regions divided in the direction in which the pixel columns are arranged, an image supplied by a dual link serial signal can be displayed. The display device 100 can be provided.

（実施形態２）
図１３は、実施形態２に係る表示装置の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。 (Embodiment 2)
FIG. 13 is a diagram illustrating a schematic configuration of a display device according to the second embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.

図１３に示すように、実施形態２に係る表示装置１００ａにおいて、タイミングコントローラ６ａには、（４ｎ−３）列（ｎは、画像信号の水平解像度（Ｘ方向の解像度）をｍとしたとき、１以上ｍ／４以下の自然数）の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力される。なお、ＬＶＤＳ−Ｏｄｄ１信号が、本開示における「第１入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｅｖｅｎ１信号が、本開示における「第２入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｏｄｄ２信号が、本開示における「第３入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｅｖｅｎ２信号が、本開示における「第４入力シリアル信号」に対応する。以下、図１４及び図１７を参照して、タイミングコントローラ６ａの構成及び動作を説明する。   As shown in FIG. 13, in the display device 100 a according to the second embodiment, the timing controller 6 a supplies (4n−3) columns (where n is the horizontal resolution (resolution in the X direction) of the image signal to m, An LVDS-Odd1 signal for pixels of a natural number of 1 or more and m / 4 or less), an LVDS-Even1 signal for pixels of (4n-2) columns, and an LVDS-Odd2 signal for pixels of (4n-1) columns. , (4n) columns are input in a quad link scheme in which the LVDS-Even 2 signals for the pixels are simultaneously transferred. Note that the LVDS-Odd1 signal corresponds to the “first input serial signal” in the present disclosure. Further, the LVDS-Even1 signal corresponds to the “second input serial signal” in the present disclosure. Further, the LVDS-Odd2 signal corresponds to the “third input serial signal” in the present disclosure. Further, the LVDS-Even2 signal corresponds to the “fourth input serial signal” in the present disclosure. Hereinafter, the configuration and operation of the timing controller 6a will be described with reference to FIGS.

本実施形態において、ＬＶＤＳ−Ｏｄｄ１信号、ＬＶＤＳ−Ｅｖｅｎ１信号、ＬＶＤＳ−Ｏｄｄ２信号、及びＬＶＤＳ−Ｅｖｅｎ２信号の各ＬＶＤＳクロックは、同期している。   In the present embodiment, the LVDS clocks of the LVDS-Odd1, LVDS-Even1, LVDS-Odd2, and LVDS-Even2 signals are synchronized.

図１４は、実施形態２に係るタイミングコントローラの内部構成の一例を示すブロック図である。図１２に示すように、タイミングコントローラ６ａは、ＬＶＤＳレシーバ６１ａと、コントローラ６２ａと、第１ＲＡＭ６３１ａと、第２ＲＡＭ６３２ａと、ＲＳＤＳシリアライザ６４と、を備える。ＬＶＤＳレシーバ６１ａは、第１ＬＶＤＳレシーバ６１１ａ、第２ＬＶＤＳレシーバ６１２ａ、第３ＬＶＤＳレシーバ６１３ａ、第４ＬＶＤＳレシーバ６１４ａ、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４は、第１ＲＳＤＳシリアライザ６４１、第２ＲＳＤＳシリアライザ６４２、及びクロック調整部６４５を含む。   FIG. 14 is a block diagram illustrating an example of an internal configuration of the timing controller according to the second embodiment. As shown in FIG. 12, the timing controller 6a includes an LVDS receiver 61a, a controller 62a, a first RAM 631a, a second RAM 632a, and an RSDS serializer 64. The LVDS receiver 61a includes a first LVDS receiver 611a, a second LVDS receiver 612a, a third LVDS receiver 613a, a fourth LVDS receiver 614a, and a clock multiplier 615. The RSDS serializer 64 includes a first RSDS serializer 641, a second RSDS serializer 642, and a clock adjustment unit 645.

第１ＬＶＤＳレシーバ６１１ａが、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２ａが、本開示における「第２レシーバ」に対応する。また、第３ＬＶＤＳレシーバ６１３ａが、本開示における「第３レシーバ」に対応する。また、第４ＬＶＤＳレシーバ６１４ａが、本開示における「第４レシーバ」に対応する。また、コントローラ６２ａが、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１が、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２が、本開示における「第２シリアライザ」に対応する。   The first LVDS receiver 611a corresponds to a “first receiver” in the present disclosure. Further, the second LVDS receiver 612a corresponds to a “second receiver” in the present disclosure. Further, the third LVDS receiver 613a corresponds to a “third receiver” in the present disclosure. In addition, the fourth LVDS receiver 614a corresponds to a “fourth receiver” in the present disclosure. Further, the controller 62a corresponds to a “control unit” in the present disclosure. Further, the first RSDS serializer 641 corresponds to the “first serializer” in the present disclosure. Further, the second RSDS serializer 642 corresponds to a “second serializer” in the present disclosure.

コントローラ６２ａは、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１ａ、第１ＲＡＭ６３１ａ、第２ＲＡＭ６３２ａ、及びＲＳＤＳシリアライザ６４における各種タイミング制御を行う。   The controller 62a controls various timings in the LVDS receiver 61a, the first RAM 631a, the second RAM 632a, and the RSDS serializer 64 based on the LVDS clock.

第１ＬＶＤＳレシーバ６１１ａは、入力されたＬＶＤＳ−Ｏｄｄ１信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｏｄｄ１／ＬＶＤ０Ｎ−Ｏｄｄ１，ＬＶＤ１Ｐ−Ｏｄｄ１／ＬＶＤ１Ｎ−Ｏｄｄ１，ＬＶＤ２Ｐ−Ｏｄｄ１／ＬＶＤ２Ｎ−Ｏｄｄ１，ＬＶＤ３Ｐ−Ｏｄｄ１／ＬＶＤ３Ｎ−Ｏｄｄ１を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第１ＬＶＤＳレシーバ６１１ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。   The first LVDS receiver 611a outputs four pairs of differential signals LVD0P-Odd1 / LVD0N-Odd1, LVD1P-Odd1 / LVD1N-Odd1, LVD2P-Odd1 / LVD2N-Odd1, LVD3P-D3 of the input LVDS-Odd1 signal. Odd1 is converted to a TTL level or CMOS level single-ended signal, and the 8-bit serial data of the R, G, and B signals is converted to 8-bit parallel data. Specifically, the first LVDS receiver 611a reads out each bit of the R signal, the G signal, and the B signal by the clock signal obtained by multiplying the LVDS clock by 7 by the clock multiplying unit 615, and reads each of the 8 bits (4n) synchronized with the LVDS clock. -3) Generate column data Odd-DATA1 (R), (G), (B) and output it to the first RAM 631a and the second RAM 632a.

第２ＬＶＤＳレシーバ６１２ａは、入力されたＬＶＤＳ−Ｅｖｅｎ１信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｅｖｅｎ１／ＬＶＤ０Ｎ−Ｅｖｅｎ１，ＬＶＤ１Ｐ−Ｅｖｅｎ１／ＬＶＤ１Ｎ−Ｅｖｅｎ１，ＬＶＤ２Ｐ−Ｅｖｅｎ１／ＬＶＤ２Ｎ−Ｅｖｅｎ１，ＬＶＤ３Ｐ−Ｅｖｅｎ１／ＬＶＤ３Ｎ−Ｅｖｅｎ１を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第２ＬＶＤＳレシーバ６１２ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。   The second LVDS receiver 612a outputs the differential signal LVD0P-Even1 / LVD0N-Even1, LVD1P-Even1 / LVD1N-Even1, LVD2P-Even1 / LVD2N-Even1, LVD3V-En of four pairs of input LVDS-Even1 signals. Even1 is converted into a TTL level or CMOS level single-ended signal, and 8-bit serial data of the R, G, and B signals is converted into 8-bit parallel data. Specifically, the second LVDS receiver 612a reads out each bit of the R signal, the G signal, and the B signal by the clock signal obtained by multiplying the LVDS clock by 7 by the clock multiplying unit 615, and reads each of the 8 bits (4n) synchronized with the LVDS clock. -2) Generate column data Even-DATA1 (R), (G), (B) and output it to the first RAM 631a and the second RAM 632a.

第３ＬＶＤＳレシーバ６１３ａは、入力されたＬＶＤＳ−Ｏｄｄ２信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｏｄｄ２／ＬＶＤ０Ｎ−Ｏｄｄ２，ＬＶＤ１Ｐ−Ｏｄｄ２／ＬＶＤ１Ｎ−Ｏｄｄ２，ＬＶＤ２Ｐ−Ｏｄｄ２／ＬＶＤ２Ｎ−Ｏｄｄ２，ＬＶＤ３Ｐ−Ｏｄｄ２／ＬＶＤ３Ｎ−Ｏｄｄ２を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第３ＬＶＤＳレシーバ６１３ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ−２）列データＯｄｄ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。   The third LVDS receiver 613a outputs four pairs of differential signals LVD0P-Odd2 / LVD0N-Odd2, LVD1P-Odd2 / LVD1N-Odd2, LVD2P-Odd2 / LVD2N-Odd2, LVD3P of the input LVDS-Odd2 signal. Odd2 is converted to a TTL level or CMOS level single-ended signal, and the 8-bit serial data of the R, G, and B signals is converted to 8-bit parallel data. Specifically, the third LVDS receiver 613a reads out each bit of the R signal, the G signal, and the B signal by the clock signal obtained by multiplying the LVDS clock by 7 by the clock multiplying unit 615, and reads each of the 8 bits (4n) synchronized with the LVDS clock. -2) Generate column data Odd-DATA2 (R), (G), (B) and output it to the first RAM 631a and the second RAM 632a.

第４ＬＶＤＳレシーバ６１４ａは、入力されたＬＶＤＳ−Ｅｖｅｎ２信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｅｖｅｎ２／ＬＶＤ０Ｎ−Ｅｖｅｎ２，ＬＶＤ１Ｐ−Ｅｖｅｎ２／ＬＶＤ１Ｎ−Ｅｖｅｎ２，ＬＶＤ２Ｐ−Ｅｖｅｎ２／ＬＶＤ２Ｎ−Ｅｖｅｎ２，ＬＶＤ３Ｐ−Ｅｖｅｎ２／ＬＶＤ３Ｎ−Ｅｖｅｎ２を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第４ＬＶＤＳレシーバ６１４ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。   The fourth LVDS receiver 614a receives the differential signal LVD0P-Even2 / LVD0N-Even2, LVD1P-Even2 / LVD1N-Even2, LVD2P-Even2 / LVD2N-EVEN2, LVD3P-DV3P-Even2, LVD1P-Even2, LVD2N-Even2, LVD3P of the input LVDS-Even2 signal. Even2 is converted into a TTL level or CMOS level single-ended signal, and the 8-bit serial data of the R, G, and B signals is converted into 8-bit parallel data. Specifically, the fourth LVDS receiver 614a reads out each bit of the R signal, the G signal, and the B signal by the clock signal obtained by multiplying the LVDS clock by 7 by the clock multiplying unit 615, and reads each of the 8 bits (4n) synchronized with the LVDS clock. ) Generate column data Even-DATA2 (R), (G), (B) and output it to the first RAM 631a and the second RAM 632a.

本実施形態において、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）は、同時に出力される。なお、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）が、本開示における「第１パラレルデータ」に対応する。また、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）が、本開示における「第２パラレルデータ」に対応する。また、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）が、本開示における「第３パラレルデータ」に対応する。また、（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）が、本開示における「第４パラレルデータ」に対応する。   In the present embodiment, (4n-3) column data Odd-DATA1 (R), (G), (B), (4n-2) column data Even-DATA1 (R), (G), (B), (B) 4n-1) column data Odd-DATA2 (R), (G), (B) and (4n) column data Even-DATA2 (R), (G), (B) are output simultaneously. Note that (4n-3) column data Odd-DATA1 (R), (G), and (B) correspond to “first parallel data” in the present disclosure. Further, (4n-2) column data Even-DATA1 (R), (G), and (B) correspond to “second parallel data” in the present disclosure. Further, (4n-1) column data Odd-DATA2 (R), (G), and (B) correspond to “third parallel data” in the present disclosure. Further, (4n) column data Even-DATA2 (R), (G), (B) corresponds to “fourth parallel data” in the present disclosure.

第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａは、実施形態１と同様に、それぞれ、Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｂ領域、の１２領域に分割されたラインメモリを備えている。本実施形態においても、実施形態１と同様に、第１ＲＡＭ６３１ａと第２ＲＡＭ６３２ａとで、１行ごとに交互に書き込み及び読み出しが行われる。   The first RAM 631a and the second RAM 632a include a Left-Odd-R area, a Right-Odd-R area, a Left-Even-R area, a Right-Even-R area, and a Left-Odd-G area, respectively, as in the first embodiment. A Right-Odd-G region, a Left-Even-G region, a Right-Even-G region, a Left-Odd-B region, a Right-Odd-B region, a Left-Even-B region, a Right-Even-B region, Line memory divided into 12 areas. Also in the present embodiment, similarly to the first embodiment, writing and reading are alternately performed for each row in the first RAM 631a and the second RAM 632a.

Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。   The Left-Odd-R area, the Left-Odd-G area, and the Left-Odd-B area correspond to the “first memory area” in the present disclosure.

Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。   The Right-Odd-R area, the Right-Odd-G area, and the Right-Odd-B area correspond to the “second memory area” in the present disclosure.

Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。   The Left-Even-R area, the Left-Even-G area, and the Left-Even-B area correspond to the “third memory area” in the present disclosure.

Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。   The Right-Even-R area, the Right-Even-G area, and the Right-Even-B area correspond to a “fourth memory area” in the present disclosure.

図１５Ａは、実施形態２に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。   FIG. 15A is a diagram for explaining data stored in an internal memory area of the first RAM according to the second embodiment. In the following description, for simplicity of description, the symbols of R, G, and B in each data and each memory area are omitted.

図１５Ａに示すように、第１ＲＡＭ６３１ａは、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／２以下の自然数）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１を格納する。   As shown in FIG. 15A, the first RAM 631a has odd rows ((2q-1) rows, where q is a natural number of 1 or more and p / 2 or less when the vertical resolution (resolution in the Y direction) of the image signal is p). (4n-3) column data Odd-DATA1-1, (4n-2) column data Even-DATA1-1, (4n-1) column data Odd-DATA2-1, and (4n) column data Even-DATA2- 1 is stored.

具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, the (4n-3) column data Odd-DATA1-1 of the odd-numbered row ((2q-1) row) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the first RAM 631a. Is stored in

また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   The (4n-1) column data Odd-DATA2-1 of the odd-numbered rows ((2q-1) rows) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the first RAM 631a. Is done.

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (4n-3) column data Odd-DATA1-1 of the odd-numbered rows ((2q-1) rows) corresponding to the second display area 112 is stored in the Right-Odd area (second memory area) of the first RAM 631a. Is done.

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (4n-1) column data Odd-DATA2-1 of the odd-numbered rows ((2q-1) rows) corresponding to the second display area 112 is stored in the Right-Odd area (second memory area) of the first RAM 631a. Is done.

また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。   The (4n-2) column data Even-DATA1-1 of the odd-numbered rows ((2q-1) rows) corresponding to the first display area 111 is stored in the Left-Even area (third memory area) of the first RAM 631a. Is done.

また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。   The (4n) -column data Even-DATA 2-1 of the odd-numbered rows ((2q-1) rows) corresponding to the first display area 111 is stored in the Left-Even area (third memory area) of the first RAM 631a. .

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   The (4n-2) column data Even-DATA1-1 of the odd-numbered rows ((2q-1) rows) corresponding to the second display area 112 is stored in the Right-Even area (fourth memory area) of the first RAM 631a. Is done.

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   The (4n) column data Even-DATA 2-1 of the odd-numbered rows ((2q-1) rows) corresponding to the second display area 112 is stored in the Right-Even area (fourth memory area) of the first RAM 631a. .

図１５Ｂは、実施形態２に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。   FIG. 15B is a diagram for explaining data stored in the internal memory area of the second RAM according to the second embodiment.

図１５Ｂに示すように、第２ＲＡＭ６３２ａは、偶数行（（２ｑ）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２を格納する。   As shown in FIG. 15B, the second RAM 632a stores (4n-3) column data Odd-DATA1-2, (4n-2) column data Even-DATA1-2, and (4n-1) of even-numbered rows ((2q) rows). ) Store column data Odd-DATA2-2 and (4n) column data Even-DATA2-2.

具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, the even-numbered row ((2q) -row (4n-3) column data Odd-DATA1-2) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the second RAM 632a. You.

また、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   The even-numbered row ((2q) -row (4n-1) -column data Odd-DATA2-2) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the second RAM 632a.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。   Further, the even-numbered row ((2q) -row (4n-3) column data Odd-DATA1-2) corresponding to the second display area 112 is stored in the Right-Odd area (second memory area) of the second RAM 632a.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。   The even-numbered row ((2q) -row (4n-1) -column data Odd-DATA2-2) corresponding to the second display area 112 is stored in the Right-Odd area (second memory area) of the second RAM 632a.

また、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。   In addition, the even-numbered row ((2q) -row (4n−2) -column data Even-DATA1-2) corresponding to the first display area 111 is stored in the Left-Even area (third memory area) of the second RAM 632a.

また、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。   In addition, the even-numbered row ((2q) -row (4n) column data Even-DATA2-2) corresponding to the first display area 111 is stored in the Left-Even area (third memory area) of the second RAM 632a.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   Further, the even-numbered row ((2q) -row (4n−2) column data Even-DATA1-2) corresponding to the second display area 112 is stored in the Right-Even area (fourth memory area) of the second RAM 632a.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   Further, the even-numbered row ((2q) -row (4n) column data Even-DATA2-2) corresponding to the second display area 112 is stored in the Right-Even area (fourth memory area) of the second RAM 632a.

図１６Ａ及び図１６Ｂは、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。   FIGS. 16A and 16B are conceptual diagrams illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the second embodiment.

図１６Ａに示すように、第１ＲＡＭ６３１ａに奇数行（（２ｑ−１）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２ａから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ２と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ２とが同時に読み出される。   As shown in FIG. 16A, (4n-3) column data Odd-DATA1-1, (4n-2) column data Even-DATA1-1, (4n-) in odd-numbered rows ((2q-1) rows) are stored in the first RAM 631a. In one line period in which 1) column data Odd-DATA2-1 and (4n) column data Even-DATA2-1 are written, data Left-DATA2 and second display corresponding to the first display area 111 from the second RAM 632a. Right-DATA2 corresponding to the area 112 is simultaneously read.

また、図１６Ｂに示すように、第２ＲＡＭ６３２ａに偶数行（（２ｑ）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１ａから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ１と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ１とが同時に読み出される。   As shown in FIG. 16B, (4n-3) column data Odd-DATA1-2, (4n-2) column data Even-DATA1-2, (4n-) of even-numbered rows ((2q) rows) are stored in the second RAM 632a. In one line period in which 1) column data Odd-DATA2-2 and (4n) column data Even-DATA2-2 are written, data Left-DATA1 and second display corresponding to the first display area 111 from the first RAM 631a are written. Right-DATA1 corresponding to the area 112 is simultaneously read.

これにより、ＬＶＤＳ−Ｏｄｄ１信号、ＬＶＤＳ−Ｅｖｅｎ１信号、ＬＶＤＳ−Ｏｄｄ２信号、及びＬＶＤＳ−Ｅｖｅｎ２信号によって転送された信号を第１表示領域１１１及び第２表示領域１１２に対応した２つの信号に変換することができる。   Thereby, the signals transferred by the LVDS-Odd1, LVDS-Even1, LVDS-Odd2, and LVDS-Even2 signals are converted into two signals corresponding to the first display area 111 and the second display area 112. Can be.

図１７は、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図１７では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。   FIG. 17 is a data write timing chart for one line in the first RAM and the second RAM according to the second embodiment. Note that, in FIG. 17, the description of each symbol of R, G, and B is omitted.

（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、１列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２＋１列目データ、ｍ／２＋５列目データ、・・・、ｍ−３列目データの順に入力される。（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、３列目データ、・・・、ｍ／２−１列目データ、ｍ／２＋３列目データ、・・・、ｍ−１列目データの順に入力される。１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データは、第１表示領域１１１に対応する。ｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・ｍ−３列目データ、ｍ−１列目データは、第２表示領域１１２に対応する。   (4n-3) The column data Odd-DATA1 is the first column data, the fifth column data,..., The m / 2-3rd column data every two clock periods of the write clock WCLK in one line period. The data is input in the order of the m / 2 + 1th column data, the m / 2 + 5th column data,..., the m-3th column data. (4n-1) column data Odd-DATA2, in one line period, every two clock periods of the write clock WCLK, third column data,..., M / 2−1 column data, m / 2 + 3 column Data,..., M-1st column data are input in this order. The first column data, the third column data, the fifth column data,..., The m / 2-3rd column data, and the m / 2-1 column data correspond to the first display area 111. The m / 2 + 1st column data, the m / 2 + 3rd column data, the m / 2 + 5th column data,..., the m−3rd column data, and the m−1th column data correspond to the second display area 112.

また、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、２列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２＋２列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データの順に入力される。（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、４列目データ、・・・、ｍ／２列目データ、ｍ／２＋４列目データ、・・・、ｍ列目データの順に入力される。２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データは、第１表示領域１１１に対応する。ｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データは、第２表示領域１１２に対応する。   The (4n-2) -th column data Even-DATA1 is the second-column data, the sixth-column data,..., The m / 2-2 column in every one line period in every two clock periods of the write clock WCLK. Data, m / 2 + 2nd column data, m / 2 + 6th column data,..., M−2th column data are input in this order. (4n) The column data Even-DATA2 is the fourth column data,..., The m / 2th column data, the m / 2 + 4th column data, every two clock periods of the write clock WCLK in one line period. , Are input in the order of the m-th column data. The second column data, the fourth column data, the sixth column data,..., The m / 2−2 column data, and the m / 2 column data correspond to the first display area 111. The m / 2 + 2nd column data, the m / 2 + 4th column data, the m / 2 + 6th column data,..., the m−2nd column data, and the mth column data correspond to the second display area 112.

本実施形態では、書き込みクロックＷＣＬＫの１クロック期間ごとに、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１と（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２とを切り替え、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１と（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２とを切り替えるセレクタ信号Ｉ／Ｐ−ＳＥＬ１（Ｉ／Ｐ−ＳＥＬ２）を設けている。これにより、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１及び（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１を書き込むクロック期間と、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２を書き込むクロック期間とを設けている。   In the present embodiment, (4n-3) column data Odd-DATA1 and (4n-1) column data Odd-DATA2 are switched every one clock period of the write clock WCLK, and (4n-2) column data Even-DATA1 And (4n) selector signal I / P-SEL1 (I / P-SEL2) for switching between column data Even-DATA2. Thus, the clock period for writing the (4n-3) column data Odd-DATA1 and the (4n-2) column data Even-DATA1, and the (4n-1) column data Odd-DATA2 and the (4n) column data Even-DATA2 are A writing clock period is provided.

Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）には、セレクタ信号Ｉ／Ｐ−ＳＥＬ１（Ｉ／Ｐ−ＳＥＬ２）により選択された書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１（Ｗｒｉｇｈｔ−Ａｄｄｒ１−２）により指定された書き込みアドレスに（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１及び（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２がそれぞれ格納される。   In the Left-Odd area (first memory area) and the Right-Odd area (second memory area), in one clock period of the write clock WCLK selected by the selector signal I / P-SEL1 (I / P-SEL2). The (4n-3) column data Odd-DATA1 and the (4n-1) column data Odd-DATA2 are stored in the write address specified by the first write address signal Wright-Addr1-1 (Wright-Addr1-2). You.

Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ（第４メモリ領域）には、セレクタ信号Ｉ／Ｐ−ＳＥＬ１（Ｉ／Ｐ−ＳＥＬ２）により選択された書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２がそれぞれ格納される。   In the Left-Even area (third memory area) and Right-Even (fourth memory area), in one clock period of the write clock WCLK selected by the selector signal I / P-SEL1 (I / P-SEL2), The (4n-2) column data Even-DATA1 and the (4n) column data Even-DATA2 are stored in the write address specified by the second write address signal Wright-Addr2-1 (Wright-Addr2-2).

第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａにおける１ライン分のデータ読み出しタイミング、並びに、ＲＳＤＳシリアライザ６４における動作は、実施形態１と同様であるので、説明を省略する。   The data read timing for one line in the first RAM 631a and the second RAM 632a, and the operation in the RSDS serializer 64 are the same as those in the first embodiment, and a description thereof will be omitted.

なお、本実施形態では、上述したように、（４ｎ−３）列の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力され、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号が同時に転送されて表示部１１の画像表示を行う態様である。このため、本実施形態では、ＬＶＤＳクロックの周波数及び書き込みクロックＷＣＬＫの周波数は、第１表示領域１１１及び第２表示領域１１２におけるドットクロックの周波数の１／２となる。一方、読み出しクロックＲＣＬＫの周波数及びＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１及び第２表示領域１１２におけるドットクロックの周波数と実質的に同等である。   In the present embodiment, as described above, the LVDS-Odd1 signal for the pixel in the (4n-3) column, the LVDS-Even1 signal for the pixel in the (4n-2) column, and the (4n-1) column , And an LVDS-Even2 signal for pixels in the (4n) -th column are input simultaneously in a quad link method, and the RSDS-L signal for the first display area 111 and the second display are input. In this embodiment, an RSDS-R signal for the area 112 is simultaneously transferred to display an image on the display unit 11. Therefore, in the present embodiment, the frequency of the LVDS clock and the frequency of the write clock WCLK are の of the frequency of the dot clock in the first display area 111 and the second display area 112. On the other hand, the frequency of the read clock RCLK and the frequency of the operation clock in the RSDS serializer 64 are substantially equal to the frequency of the dot clock in the first display area 111 and the second display area 112.

本実施形態により、画素列が並ぶ方向に分割された２つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、クアッドリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００ａを提供することができる。   According to the present embodiment, in a configuration in which one system serial signal is supplied to each of two display regions divided in the direction in which the pixel columns are arranged, an image supplied by a quad link serial signal can be displayed. The display device 100a can be provided.

（実施形態３）
図１８は、実施形態３に係る表示装置の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。 (Embodiment 3)
FIG. 18 is a diagram illustrating a schematic configuration of a display device according to the third embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.

本実施形態において、実施形態３に係る表示装置１００ｂの表示基板１ｂに設けられた表示部１１ｂは、Ｘ方向に並ぶ３つの領域に分割されている。本実施形態では、図１８の左側に位置する領域を第１表示領域１１１とし、図１８の中央に位置する領域を第２表示領域１１２とし、図１８の右側に位置する領域を第３表示領域１１３とする。このような構成において、タイミングコントローラ６ｂは、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号を、第１表示領域１１１に対応するＲＳＤＳ−Ｌ信号、第２表示領域１１２に対応するＲＳＤＳ−Ｍ信号、及び、第３表示領域１１３に対応するＲＳＤＳ−Ｒ信号に変換する。なお、ＲＳＤＳ−Ｌ信号が、本開示における「第１出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｍ信号が、本開示における「第２出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ信号が、本開示における「第３出力シリアル信号」に対応する。以下、図１９から図２４を参照して、タイミングコントローラ６ｂの構成及び動作を説明する。   In the present embodiment, the display unit 11b provided on the display substrate 1b of the display device 100b according to the third embodiment is divided into three regions arranged in the X direction. In the present embodiment, the area located on the left side of FIG. 18 is the first display area 111, the area located at the center of FIG. 18 is the second display area 112, and the area located on the right side of FIG. 113. In such a configuration, the timing controller 6b converts the LVDS-Odd signal and the LVDS-Even signal into an RSDS-L signal corresponding to the first display area 111, an RSDS-M signal corresponding to the second display area 112, and The signal is converted into an RSDS-R signal corresponding to the third display area 113. Note that the RSDS-L signal corresponds to the “first output serial signal” in the present disclosure. Further, the RSDS-M signal corresponds to the “second output serial signal” in the present disclosure. Further, the RSDS-R signal corresponds to the “third output serial signal” in the present disclosure. Hereinafter, the configuration and operation of the timing controller 6b will be described with reference to FIGS.

図１９は、実施形態３に係るタイミングコントローラの内部構成の一例を示すブロック図である。図１９に示すように、タイミングコントローラ６ｂは、ＬＶＤＳレシーバ６１と、コントローラ６２ｂと、第１ＲＡＭ６３１ｂと、第２ＲＡＭ６３２ｂと、ＲＳＤＳシリアライザ６４ｂと、を備える。ＬＶＤＳレシーバ６１は、第１ＬＶＤＳレシーバ６１１、第２ＬＶＤＳレシーバ６１２、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４ｂは、第１ＲＳＤＳシリアライザ６４１ｂ、第２ＲＳＤＳシリアライザ６４２ｂ、第３ＲＳＤＳシリアライザ６４３ｂ、及びクロック調整部６４５を含む。   FIG. 19 is a block diagram illustrating an example of an internal configuration of the timing controller according to the third embodiment. As shown in FIG. 19, the timing controller 6b includes an LVDS receiver 61, a controller 62b, a first RAM 631b, a second RAM 632b, and an RSDS serializer 64b. The LVDS receiver 61 includes a first LVDS receiver 611, a second LVDS receiver 612, and a clock multiplier 615. The RSDS serializer 64b includes a first RSDS serializer 641b, a second RSDS serializer 642b, a third RSDS serializer 643b, and a clock adjustment unit 645.

第１ＬＶＤＳレシーバ６１１が、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２が、本開示における「第２レシーバ」に対応する。また、コントローラ６２ｂが、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１ｂが、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２ｂが、本開示における「第２シリアライザ」に対応する。また、第３ＲＳＤＳシリアライザ６４３ｂが、本開示における「第３シリアライザ」に対応する。   The first LVDS receiver 611 corresponds to a “first receiver” in the present disclosure. Further, the second LVDS receiver 612 corresponds to a “second receiver” in the present disclosure. Further, the controller 62b corresponds to a “control unit” in the present disclosure. Further, the first RSDS serializer 641b corresponds to the “first serializer” in the present disclosure. Further, the second RSDS serializer 642b corresponds to a “second serializer” in the present disclosure. Further, the third RSDS serializer 643b corresponds to a “third serializer” in the present disclosure.

コントローラ６２ｂは、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１、第１ＲＡＭ６３１ｂ、第２ＲＡＭ６３２ｂ、及びＲＳＤＳシリアライザ６４ｂにおける各種タイミング制御を行う。   The controller 62b performs various timing controls in the LVDS receiver 61, the first RAM 631b, the second RAM 632b, and the RSDS serializer 64b based on the LVDS clock.

図２０は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。図２０に示すように、第１ＲＡＭ６３１ｂ及び第２ＲＡＭ６３２ｂは、それぞれ、Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ−Ｏｄｄ−Ｂ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｂ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｂ領域、の１８領域に分割されたラインメモリを備えている。本実施形態においても、実施形態１，２と同様に、第１ＲＡＭ６３１ｂと第２ＲＡＭ６３２ｂとで、１行ごとに交互に書き込み及び読み出しが行われる。   FIG. 20 is a diagram illustrating internal memory areas of the first RAM and the second RAM according to the third embodiment. As shown in FIG. 20, the first RAM 631b and the second RAM 632b include a Left-Odd-R area, a Middle-Odd-R area, a Right-Odd-R area, a Left-Even-R area, and a Middle-Even-R area, respectively. , Right-Even-R region, Left-Odd-G region, Middle-Odd-G region, Right-Odd-G region, Left-Even-G region, Middle-Even-G region, Right-Even-G region, Lines divided into 18 areas of a Left-Odd-B area, a Middle-Odd-B area, a Right-Odd-B area, a Left-Even-B area, a Middle-Even-B area, and a Right-Even-B area Has memory. Also in the present embodiment, similarly to the first and second embodiments, writing and reading are alternately performed for each row in the first RAM 631b and the second RAM 632b.

Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。   The Left-Odd-R area, the Left-Odd-G area, and the Left-Odd-B area correspond to the “first memory area” in the present disclosure.

Ｍｉｄｄｌｅ−Ｏｄｄ−Ｒ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｇ領域、及びＭｉｄｄｌｅ−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。   The Middle-Odd-R area, the Middle-Odd-G area, and the Middle-Odd-B area correspond to the “second memory area” in the present disclosure.

Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ−Ｏｄｄ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。   The Right-Odd-R area, the Right-Odd-G area, and the Right-Odd-B area correspond to the “third memory area” in the present disclosure.

Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。   The Left-Even-R area, the Left-Even-G area, and the Left-Even-B area correspond to the “fourth memory area” in the present disclosure.

Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｒ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｇ領域、及びＭｉｄｄｌｅ−Ｅｖｅｎ−Ｂ領域は、本開示における「第５メモリ領域」に対応する。   The Middle-Even-R area, the Middle-Even-G area, and the Middle-Even-B area correspond to a “fifth memory area” in the present disclosure.

Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第６メモリ領域」に対応する。   The Right-Even-R area, the Right-Even-G area, and the Right-Even-B area correspond to the “sixth memory area” in the present disclosure.

図２１Ａは、実施形態３に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。   FIG. 21A is a diagram illustrating data stored in an internal memory area of the first RAM according to the third embodiment. In the following description, for simplicity of description, the symbols of R, G, and B in each data and each memory area are omitted.

図２１Ａに示すＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）において、０（ＬＯ）が最下位アドレスを示し、ｍ／６−１（ＬＯ）が最上位アドレスを示している。   In the Left-Odd area (first memory area) shown in FIG. 21A, 0 (LO) indicates the lowest address, and m / 6-1 (LO) indicates the highest address.

また、図２１Ａに示すＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）において、０（ＭＯ）が最下位アドレスを示し、ｍ／６−１（ＭＯ）が最上位アドレスを示している。   In the Middle-Odd area (second memory area) shown in FIG. 21A, 0 (MO) indicates the lowest address, and m / 6-1 (MO) indicates the highest address.

また、図２１Ａに示すＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）において、０（ＲＯ）が最下位アドレスを示し、ｍ／６−１（ＲＯ）が最上位アドレスを示している。   In the Right-Odd area (third memory area) shown in FIG. 21A, 0 (RO) indicates the lowest address, and m / 6-1 (RO) indicates the highest address.

また、図２１Ａに示すＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）において、０（ＬＥ）が最下位アドレスを示し、ｍ／６−１（ＬＥ）が最上位アドレスを示している。   In the Left-Even area (fourth memory area) shown in FIG. 21A, 0 (LE) indicates the lowest address, and m / 6-1 (LE) indicates the highest address.

また、図２１Ａに示すＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）において、０（ＭＥ）が最下位アドレスを示し、ｍ／６−１（ＭＥ）が最上位アドレスを示している。   In the Middle-Even area (fifth memory area) shown in FIG. 21A, 0 (ME) indicates the lowest address, and m / 6-1 (ME) indicates the highest address.

また、図２１Ａに示すＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）において、０（ＲＥ）が最下位アドレスを示し、ｍ／６−１（ＲＥ）が最上位アドレスを示している。   In the Right-Even area (sixth memory area) shown in FIG. 21A, 0 (RE) indicates the lowest address, and m / 6-1 (RE) indicates the highest address.

図２１Ａに示すように、第１ＲＡＭ６３１ｂは、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／３以下の自然数）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１を格納する。   As shown in FIG. 21A, the first RAM 631b has odd rows ((2q-1) rows, where q is a natural number of 1 or more and p / 3 or less when the vertical resolution (resolution in the Y direction) of the image signal is p). (2n-1) column data Odd-DATA-1 and (2n) column data Even-DATA-1.

具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, the (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the first RAM 631b. Is stored in

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the second display area 112 is stored in the Middle-Odd area (second memory area) of the first RAM 631b. Is done.

また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）に格納される。   The (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the third display area 113 is stored in the Right-Odd area (third memory area) of the first RAM 631b. Is done.

また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   Also, the (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the first display area 111 is stored in the Left-Even area (fourth memory area) of the first RAM 631b. .

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）に格納される。   The (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the second display area 112 is stored in the Middle-Even area (fifth memory area) of the first RAM 631b. .

また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）に格納される。   Further, the (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the third display area 113 is stored in the Right-Even area (sixth memory area) of the first RAM 631b. .

図２１Ｂは、実施形態３に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。   FIG. 21B is a diagram for explaining data stored in the internal memory area of the second RAM according to the third embodiment.

図２１Ｂに示すように、第２ＲＡＭ６３２ｂは、偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２を格納する。   As shown in FIG. 21B, the second RAM 632b stores (2n-1) column data Odd-DATA-2 and (2n) column data Even-DATA-2 of even-numbered rows ((2q) rows).

具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, (2n-1) column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the first display area 111 is stored in the Left-Odd area (first memory area) of the second RAM 632b. Is done.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (2n-1) column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the second display area 112 is stored in the Middle-Odd area (second memory area) of the second RAM 632b. .

また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）に格納される。   The (2n-1) -column data Odd-DATA-2 of the even-numbered rows ((2q) rows) corresponding to the third display area 113 is stored in the Right-Odd area (third memory area) of the second RAM 632b. .

また、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the first display area 111 is stored in the Left-Even area (fourth memory area) of the second RAM 632b.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the second display area 112 is stored in the Middle-Even area (fifth memory area) of the second RAM 632b.

また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the third display area 113 is stored in the Right-Even area (sixth memory area) of the second RAM 632b.

図２２Ａ及び図２２Ｂは、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。   FIGS. 22A and 22B are conceptual diagrams illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the third embodiment.

図２２Ａに示すように、第１ＲＡＭ６３１ｂに奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２ｂから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ２と第２表示領域１１２に対応したＭｉｄｄｌｅ−ＤＡＴＡ２と第３表示領域１１３に対応したＲｉｇｈｔ−ＤＡＴＡ２とが同時に読み出される。   As shown in FIG. 22A, (2n-1) column data Odd-DATA-1 and (2n) column data Even-DATA-1 of odd-numbered rows ((2q-1) rows) are written into the first RAM 631b. In the line period, data Left-DATA2 corresponding to the first display area 111, Middle-DATA2 corresponding to the second display area 112, and Right-DATA2 corresponding to the third display area 113 are simultaneously read from the second RAM 632b.

また、図２２Ｂに示すように、第２ＲＡＭ６３２ｂに偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１ｂから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ１と第２表示領域１１２に対応したＭｉｄｄｌｅ−ＤＡＴＡ１と第３表示領域１１３に対応したＲｉｇｈｔ−ＤＡＴＡ１とが同時に読み出される。   Further, as shown in FIG. 22B, writing of (2n-1) column data Odd-DATA-2 and (2n) column data Even-DATA-2 of even-numbered rows ((2q) rows) is performed on the second RAM 632b. In the line period, data Left-DATA1 corresponding to the first display area 111, Middle-DATA1 corresponding to the second display area 112, and Right-DATA1 corresponding to the third display area 113 are simultaneously read from the first RAM 631b.

これにより、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号によって転送された信号を第１表示領域１１１、第２表示領域１１２、及び第３表示領域に対応した３つの信号に変換することができる。   Thereby, the signals transferred by the LVDS-Odd signal and the LVDS-Even signal can be converted into three signals corresponding to the first display area 111, the second display area 112, and the third display area.

図２３は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図２３では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。   FIG. 23 is a data write timing chart for one line in the first RAM and the second RAM according to the third embodiment. Note that, in FIG. 23, the description of each symbol of R, G, and B is omitted.

図２３に示す例において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡの態様は、実施形態１と同様である。   In the example illustrated in FIG. 23, the form of the (2n−1) -column data Odd-DATA and the (2n) -column data Even-DATA are the same as in the first embodiment.

Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）、及びＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１（Ｗｒｉｇｈｔ−Ａｄｄｒ１−２）により指定された書き込みアドレスに（２ｎ−１）列データＯｄｄ−ＤＡＴＡが格納される。コントローラ６２ｂは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｒｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。   The Left-Odd area (first memory area), the Middle-Odd area (second memory area), and the Right-Odd area (third memory area) have the first write address signal in one clock period of the write clock WCLK. The (2n-1) -column data Odd-DATA is stored at the write address specified by Right-Addr1-1 (Wright-Addr1-2). The controller 62b specifies the addresses of the Left-Odd area (first memory area) in order from the lower address shown in FIG. 21A (or FIG. 21B) for each one clock period of the write clock WCLK in one line period. Subsequently, the controller 62b specifies addresses of the Middle-Odd area (second memory area) in order from the lower address shown in FIG. 21A (or FIG. 21B). Subsequently, the controller 62b specifies the addresses of the Right-Odd area (third memory area) in order from the lower address shown in FIG. 21A (or FIG. 21B).

Ｌｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）、Ｍｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）、及びＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（２ｎ）列データＥｖｅｎ−ＤＡＴＡが格納される。コントローラ６２ｂは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｍｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｒｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。   The Left-Even area (fourth memory area), the Middle-Even area (fifth memory area), and the Right-Even area (sixth memory area) have the second write address signal in one clock period of the write clock WCLK. The (2n) column data Even-DATA is stored at the write address specified by Light-Addr 2-1 (Light-Addr 2-2). The controller 62b specifies the addresses of the Left-Even area (fourth memory area) in order from the lower address shown in FIG. 21A (or FIG. 21B) for each one clock period of the write clock WCLK in one line period. Subsequently, the controller 62b specifies the addresses of the Middle-Even area (fifth memory area) in order from the lower address shown in FIG. 21A (or FIG. 21B). Subsequently, the controller 62b specifies the addresses of the Right-Even area (sixth memory area) in order from the lower address shown in FIG. 21A (or FIG. 21B).

具体的に、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）には、第１表示領域１１１に対応する１列目データ、３列目データ、・・・、ｍ／３−１列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）には、第１表示領域１１１に対応する２列目データ、４列目データ、・・・、ｍ／３列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。これにより、第１表示領域１１１に対応する全ての列のデータ、すなわち、１列目データ、２列目データ、３列目データ、４列目データ、・・・、ｍ／２−３列目データ、ｍ／３−１列目データ、ｍ／３列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。   Specifically, in the Left-Odd area (first memory area), the first column data, third column data,..., M / 3-1 column data corresponding to the first display area 111 are shown in FIG. 21A. (Or FIG. 21B). In the Left-Even area (fourth memory area), the second column data, fourth column data,..., M / 3 column data corresponding to the first display area 111 are shown in FIG. 21A (or FIG. 21B). The lower order addresses are stored in order. Thereby, data of all columns corresponding to the first display area 111, that is, first column data, second column data, third column data, fourth column data,. The data, the m / 3-1 column data, and the m / 3 column data are stored in the Left-Odd area (first memory area) and the Left-Even area (fourth memory area).

また、具体的に、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）には、第２表示領域１１２に対応するｍ／３＋１列目データ、ｍ／３＋３列目データ、・・・、２ｍ／３−１列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。Ｍｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）には、第２表示領域１１２に対応するｍ／３＋２列目データ、ｍ／３＋４列目データ、・・・、２ｍ／３列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。これにより、第２表示領域１１２に対応する全ての列のデータ、すなわち、ｍ／３＋１列目データ、ｍ／３＋２列目データ、ｍ／３＋３列目データ、ｍ／３＋４列目データ、・・・、２ｍ／３−１列目データ、２ｍ／３列目データがＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）及びＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）に格納される。   Also, specifically, in the Middle-Odd area (second memory area), the m / 3 + 1st column data, the m / 3 + 3rd column data corresponding to the second display area 112, ..., 2m / 3-1 The column data is stored in order from the lower address shown in FIG. 21A (or FIG. 21B). In the Middle-Even area (fifth memory area), m / 3 + 2nd column data, m / 3 + 4th column data,..., 2m / 3rd column data corresponding to the second display area 112 are shown in FIG. These are stored in order from the lower address shown in FIG. 21B). Thus, data of all columns corresponding to the second display area 112, that is, data of the m / 3 + 1 column, data of the m / 3 + 2 column, data of the m / 3 + 3 column, data of the m / 3 + 4 column,... The 2m / 3-1 column data and the 2m / 3 column data are stored in the Middle-Odd area (second memory area) and the Middle-Even area (fifth memory area).

また、具体的に、Ｒｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）には、第３表示領域１１３に対応する２ｍ／３＋１列目データ、２ｍ／３＋３列目データ、・・・、ｍ−１列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。Ｒｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）には、第３表示領域１１３に対応する２ｍ／３＋２列目データ、２ｍ／３＋４列目データ、・・・、ｍ列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。これにより、第３表示領域１１３に対応する全ての列のデータ、すなわち、２ｍ／３＋１列目データ、２ｍ／３＋２列目データ、２ｍ／３＋３列目データ、２ｍ／３＋４列目データ、・・・、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ（第６メモリ領域）に格納される。   Further, specifically, in the Right-Odd area (third memory area), the 2m / 3 + 1st column data, the 2m / 3 + 3rd column data,. Data is stored in order from the lower address shown in FIG. 21A (or FIG. 21B). In the Right-Even area (sixth memory area), the 2m / 3 + 2nd column data, 2m / 3 + 4th column data,..., Mth column data corresponding to the third display area 113 are shown in FIG. 21A (or FIG. 21B). ) Are stored in order from the lower address. Thereby, data of all columns corresponding to the third display area 113, that is, 2m / 3 + 1 column data, 2m / 3 + 2nd column data, 2m / 3 + 3rd column data, 2m / 3 + 4th column data,... , M-1st column data, and mth column data are stored in the Right-Odd area (third memory area) and the Right-Even (sixth memory area).

図２４は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。なお、図２４では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。   FIG. 24 is a data read timing chart for one line in the first RAM and the second RAM according to the third embodiment. Note that, in FIG. 24, the description of the respective symbols of R, G, and B is omitted.

Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）は、１ライン期間において、第１読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ１−１（Ｒｅａｄ−Ａｄｄｒ１−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｂは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＬＯ）アドレス、０（ＬＥ）アドレス、１（ＬＯ）アドレス、１（ＬＥ）アドレス、２（ＬＯ）アドレス、２（ＬＥ）アドレス、・・・、ｍ／６−２（ＬＯ）アドレス、ｍ／６−２（ＬＥ）アドレス、ｍ／６−１（ＬＯ）アドレス、ｍ／６−１（ＬＥ）アドレスの順に指定する。これにより、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・、ｍ／３−３列目データ、ｍ／３−２列目データ、ｍ／３−１列目データ、ｍ／３列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）から読み出され、第１表示領域１１１に対応する１ライン分のデータＬｅｆｔ−ＤＡＴＡ１（Ｌｅｆｔ−ＤＡＴＡ２）が出力される。   In the Left-Odd area (first memory area) and the Left-Even area (fourth memory area), the read address is specified by the first read address signal Read-Addr1-1 (Read-Addr1-2) in one line period. Is done. Specifically, the controller 62b sets the 0 (LO) address, the 0 (LE) address, the 1 (LO) address, the 1 (LE) address, and the 2 (LO) address every one clock period of the read clock RCLK in one line period. ) Address, 2 (LE) address, ..., m / 6-2 (LO) address, m / 6-2 (LE) address, m / 6-1 (LO) address, m / 6-1 (LE) address ) Specify in order of address. As a result, the first column data, the second column data, the third column data, the fourth column data, the fifth column data, the sixth column data,... The second column data, the m / 3-1 column data, and the m / 3 column data are read from the Left-Odd area (first memory area) and the Left-Even area (fourth memory area), and the first display is performed. One line of data Left-DATA1 (Left-DATA2) corresponding to the area 111 is output.

第１ＲＡＭ６３１ｂは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｂは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２を出力する。   The first RAM 631b outputs one line of data Left-DATA1 of (2q-1) rows corresponding to the first display area 111. The second RAM 632b outputs one line of data Left-DATA2 of (2q) rows corresponding to the first display area 111.

また、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）及びＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）は、１ライン期間において、第２読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ２−１（Ｒｅａｄ−Ａｄｄｒ２−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｂは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＭＯ）アドレス、０（ＭＥ）アドレス、１（ＭＯ）アドレス、１（ＭＥ）アドレス、２（ＭＯ）アドレス、２（ＭＥ）アドレス、・・・、ｍ／６−２（ＭＯ）アドレス、ｍ／６−２（ＭＥ）アドレス、ｍ／６−１（ＭＯ）アドレス、ｍ／６−１（ＭＥ）アドレスの順に指定する。これにより、ｍ／３＋１列目データ、ｍ／３＋２列目データ、ｍ／３＋３列目データ、ｍ／３＋４列目データ、ｍ／３＋５列目データ、ｍ／３＋６列目データ、・・・、２ｍ／３−３列目データ、２ｍ／３−２列目データ、２ｍ／３−１列目データ、２ｍ／３列目データがＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）及びＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）から読み出され、第２表示領域１１２に対応する１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ１（Ｍｉｄｄｌｅ−ＤＡＴＡ２）が出力される。   In addition, the Middle-Odd area (second memory area) and the Middle-Even area (fifth memory area) use a second read address signal Read-Addr2-1 (Read-Addr2-2) in one line period to read addresses. Is specified. Specifically, the controller 62b sets the 0 (MO) address, the 0 (ME) address, the 1 (MO) address, the 1 (ME) address, and the 2 (MO) address every one clock period of the read clock RCLK in one line period. ) Address, 2 (ME) address,..., M / 6-2 (MO) address, m / 6-2 (ME) address, m / 6-1 (MO) address, m / 6-1 (ME) ) Specify in order of address. Thus, m / 3 + 1 column data, m / 3 + 2nd column data, m / 3 + 3rd column data, m / 3 + 4th column data, m / 3 + 5th column data, m / 3 + 6th column data,..., 2m The third / third column data, the second / third column data, the second / third column data, the second / third column data are stored in a Middle-Odd area (second memory area) and a Middle-Even area (second memory area). 5 memory areas), and one line of data Middle-DATA1 (Middle-DATA2) corresponding to the second display area 112 is output.

第１ＲＡＭ６３１ｂは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｂは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ２を出力する。   The first RAM 631b outputs data Middle-DATA1 for one line of (2q-1) rows corresponding to the second display area 112. The second RAM 632b outputs data Middle-DATA2 for one line of (2q) rows corresponding to the second display area 112.

また、Ｒｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）は、１ライン期間において、第３読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ３−１（Ｒｅａｄ−Ａｄｄｒ３−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｂは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＲＯ）アドレス、０（ＲＥ）アドレス、１（ＲＯ）アドレス、１（ＲＥ）アドレス、２（ＲＯ）アドレス、２（ＲＥ）アドレス、・・・、ｍ／６−２（ＲＯ）アドレス、ｍ／６−２（ＲＥ）アドレス、ｍ／６−１（ＲＯ）アドレス、ｍ／６−１（ＲＥ）アドレスの順に指定する。これにより、２ｍ／３＋１列目データ、２ｍ／３＋２列目データ、２ｍ／３＋３列目データ、２ｍ／３＋４列目データ、２ｍ／３＋５列目データ、２ｍ／３＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）から読み出され、第３表示領域１１３に対応する１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１（Ｒｉｇｈｔ−ＤＡＴＡ２）が出力される。   Further, the Right-Odd area (third memory area) and the Right-Even area (sixth memory area) are read address by the third read address signal Read-Addr3-1 (Read-Addr3-2) in one line period. Is specified. Specifically, the controller 62b sets the 0 (RO) address, the 0 (RE) address, the 1 (RO) address, the 1 (RE) address, and the 2 (RO) address for each one clock period of the read clock RCLK in one line period. ) Address, 2 (RE) address, ..., m / 6-2 (RO) address, m / 6-2 (RE) address, m / 6-1 (RO) address, m / 6-1 (RE) address ) Specify in order of address. Thereby, 2m / 3 + 1 column data, 2m / 3 + 2nd column data, 2m / 3 + 3rd column data, 2m / 3 + 4th column data, 2m / 3 + 5th column data, 2m / 3 + 6th column data,..., M The third column data, the m-2th column data, the m-1st column data, and the mth column data are read from the Right-Odd area (third memory area) and the Right-Even area (sixth memory area). , One line of data Right-DATA1 (Right-DATA2) corresponding to the third display area 113 is output.

第１ＲＡＭ６３１ｂは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｂは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２を出力する。   The first RAM 631b outputs data Right-DATA1 for one line of (2q-1) rows corresponding to the third display area 113. The second RAM 632b outputs data Right-DATA2 for one line of (2q) rows corresponding to the third display area 113.

第１ＲＳＤＳシリアライザ６４１ｂは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第１ＲＳＤＳシリアライザ６４１ｂは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The first RSDS serializer 641b uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjusting unit 645 in the input order of the data Left-DATA1 for one line of the (2q-1) row corresponding to the first display area 111 in FIG. The data is converted into serial data in the RSDS data format shown. Further, the first RSDS serializer 641b converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of one line of data Left-DATA2 of (2q) rows corresponding to the first display area 111.

第２ＲＳＤＳシリアライザ６４２ｂは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第２ＲＳＤＳシリアライザ６４２ｂは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The second RSDS serializer 642b uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjusting unit 645 in the input order of the data Middle-DATA1 for one line of the (2q-1) row corresponding to the second display area 112 in FIG. The data is converted into serial data in the RSDS data format shown. Further, the second RSDS serializer 642b converts the data into the RSDS data format shown in FIG. 5 in the input order of the data Middle-DATA2 for one line of the (2q) row corresponding to the second display area 112.

第３ＲＳＤＳシリアライザ６４３ｂは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第３ＲＳＤＳシリアライザ６４３ｂは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The third RSDS serializer 643b uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjustment unit 645 in the input order of the data Right-DATA1 for one line of the (2q-1) row corresponding to the third display area 113 in FIG. The data is converted into serial data in the RSDS data format shown. Further, the third RSDS serializer 643b converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of one line of data Right-DATA2 of (2q) rows corresponding to the third display area 113.

これにより、第１表示領域１１１用のＲＳＤＳ−Ｌ信号、第２表示領域１１２用のＲＳＤＳ−Ｍ信号、及び第３表示領域１１３用のＲＳＤＳ−Ｒ信号を同時に転送することができる。   Thus, the RSDS-L signal for the first display area 111, the RSDS-M signal for the second display area 112, and the RSDS-R signal for the third display area 113 can be transferred simultaneously.

なお、本実施形態では、実施形態１と同様に、（２ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ信号と、（２ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力される。一方、本実施形態では、表示部１１ｂの分割数が実施形態１とは異なり、第１表示領域１１１用のＲＳＤＳ−Ｌ信号、第２表示領域１１２用のＲＳＤＳ−Ｍ信号、及び第３表示領域１１３用のＲＳＤＳ−Ｒ信号が同時に転送されて表示部１１ｂの画像表示を行う態様である。このため、本実施形態では、ＬＶＤＳクロックの周波数及び書き込みクロックＷＣＬＫの周波数は、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数の１．５倍となる。一方、読み出しクロックＲＣＬＫの周波数及びＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数と実質的に同等である。換言すれば、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数を、ＬＶＤＳクロックの周波数の２／３とすることができる。   In the present embodiment, as in the first embodiment, a dual link in which the LVDS-Odd signal for the pixels in the (2n-1) -th column and the LVDS-Even signal for the pixels in the (2n) -th column are simultaneously transferred. Entered by the method. On the other hand, in the present embodiment, the number of divisions of the display unit 11b is different from that of the first embodiment, and the RSDS-L signal for the first display area 111, the RSDS-M signal for the second display area 112, and the third display area In this embodiment, an RSDS-R signal for 113 is simultaneously transferred to display an image on the display unit 11b. For this reason, in the present embodiment, the frequency of the LVDS clock and the frequency of the write clock WCLK are 1.5 times the frequency of the dot clock in the first display area 111, the second display area 112, and the third display area 113. . On the other hand, the frequency of the read clock RCLK and the frequency of the operation clock in the RSDS serializer 64 are substantially equal to the frequency of the dot clock in the first display area 111, the second display area 112, and the third display area 113. In other words, the frequency of the dot clock in the first display area 111, the second display area 112, and the third display area 113 can be set to 2/3 of the frequency of the LVDS clock.

本実施形態により、画素列が並ぶ方向に分割された３つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００ｂを提供することができる。   According to the present embodiment, in a configuration in which one system serial signal is supplied to each of three display regions divided in the direction in which the pixel columns are arranged, an image supplied by a dual link serial signal can be displayed. The display device 100b can be provided.

なお、実施形態２と同様に、（４ｎ−３）列の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力される態様であっても良い。この場合には、実施形態２と同様に、第１ＬＶＤＳレシーバ６１１ａ、第２ＬＶＤＳレシーバ６１２ａ、第３ＬＶＤＳレシーバ６１３ａ、及び第４ＬＶＤＳレシーバ６１４ａを含む構成とすることで、画素列が並ぶ方向に分割された３つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、クアッドリンク方式のシリアル信号で供給される画像を表示することができる。   Note that, similarly to the second embodiment, the LVDS-Odd1 signal for the pixel in the (4n-3) column, the LVDS-Even1 signal for the pixel in the (4n-2) column, and the pixel for the (4n-1) column The LVDS-Odd2 signal and the LVDS-Even2 signal for the pixels in the (4n) th column may be input in a quad link format in which the signals are simultaneously transferred. In this case, similarly to the second embodiment, the first LVDS receiver 611a, the second LVDS receiver 612a, the third LVDS receiver 613a, and the fourth LVDS receiver 614a are configured to be divided in the pixel row direction. In a configuration in which one system serial signal is supplied to each display area, an image supplied by a quad link serial signal can be displayed.

（実施形態４）
図２５は、実施形態４に係る表示装置の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。 (Embodiment 4)
FIG. 25 is a diagram illustrating a schematic configuration of a display device according to the fourth embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.

本実施形態において、実施形態４に係る表示装置１００ｃの表示基板１ｃに設けられた表示部１１ｃは、Ｘ方向に並ぶ４つの領域に分割されている。本実施形態では、図２５の左端に位置する領域を第１表示領域１１１とし、図２５の中央左寄りに位置する領域を第２表示領域１１２とし、図２５の中央右寄りに位置する領域を第３表示領域１１３とし、図２５の右端に位置する領域を第４表示領域１１４とする。このような構成において、タイミングコントローラ６ｃは、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号を、第１表示領域１１１に対応するＲＳＤＳ−Ｌ１信号、第２表示領域１１２に対応するＲＳＤＳ−Ｌ２信号、第３表示領域１１３に対応するＲＳＤＳ−Ｒ１信号、及び、第４表示領域１１４に対応するＲＳＤＳ−Ｒ２信号に変換する。なお、ＲＳＤＳ−Ｌ１信号が、本開示における「第１出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｌ２信号が、本開示における「第２出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ１信号が、本開示における「第３出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ２信号が、本開示における「第４出力シリアル信号」に対応する。以下、図２６から図３１を参照して、タイミングコントローラ６ｃの構成及び動作を説明する。   In the present embodiment, the display unit 11c provided on the display substrate 1c of the display device 100c according to the fourth embodiment is divided into four regions arranged in the X direction. In the present embodiment, the area located on the left end of FIG. 25 is the first display area 111, the area located on the center left of FIG. 25 is the second display area 112, and the area located on the center right of FIG. The area located at the right end of FIG. 25 is the fourth display area 114. In such a configuration, the timing controller 6c converts the LVDS-Odd signal and the LVDS-Even signal into the RSDS-L1 signal corresponding to the first display area 111, the RSDS-L2 signal corresponding to the second display area 112, and the third signal. An RSDS-R1 signal corresponding to the display area 113 and an RSDS-R2 signal corresponding to the fourth display area 114 are converted. Note that the RSDS-L1 signal corresponds to the “first output serial signal” in the present disclosure. Further, the RSDS-L2 signal corresponds to the “second output serial signal” in the present disclosure. Further, the RSDS-R1 signal corresponds to the “third output serial signal” in the present disclosure. Further, the RSDS-R2 signal corresponds to the “fourth output serial signal” in the present disclosure. Hereinafter, the configuration and operation of the timing controller 6c will be described with reference to FIGS.

図２６は、実施形態４に係るタイミングコントローラの内部構成の一例を示すブロック図である。図２６に示すように、タイミングコントローラ６ｃは、ＬＶＤＳレシーバ６１と、コントローラ６２ｂと、第１ＲＡＭ６３１ｃと、第２ＲＡＭ６３２ｃと、ＲＳＤＳシリアライザ６４ｃと、を備える。ＬＶＤＳレシーバ６１は、第１ＬＶＤＳレシーバ６１１、第２ＬＶＤＳレシーバ６１２、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４ｃは、第１ＲＳＤＳシリアライザ６４１ｃ、第２ＲＳＤＳシリアライザ６４２ｃ、第３ＲＳＤＳシリアライザ６４３ｃ、第４ＲＳＤＳシリアライザ６４４ｃ、及びクロック調整部６４５を含む。   FIG. 26 is a block diagram illustrating an example of an internal configuration of the timing controller according to the fourth embodiment. As shown in FIG. 26, the timing controller 6c includes an LVDS receiver 61, a controller 62b, a first RAM 631c, a second RAM 632c, and an RSDS serializer 64c. The LVDS receiver 61 includes a first LVDS receiver 611, a second LVDS receiver 612, and a clock multiplier 615. The RSDS serializer 64c includes a first RSDS serializer 641c, a second RSDS serializer 642c, a third RSDS serializer 643c, a fourth RSDS serializer 644c, and a clock adjustment unit 645.

第１ＬＶＤＳレシーバ６１１が、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２が、本開示における「第２レシーバ」に対応する。また、コントローラ６２ｃが、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１ｃが、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２ｃが、本開示における「第２シリアライザ」に対応する。また、第３ＲＳＤＳシリアライザ６４３ｃが、本開示における「第３シリアライザ」に対応する。また、第４ＲＳＤＳシリアライザ６４４ｃが、本開示における「第４シリアライザ」に対応する。   The first LVDS receiver 611 corresponds to a “first receiver” in the present disclosure. Further, the second LVDS receiver 612 corresponds to a “second receiver” in the present disclosure. Further, the controller 62c corresponds to a “control unit” in the present disclosure. Further, the first RSDS serializer 641c corresponds to the “first serializer” in the present disclosure. Further, the second RSDS serializer 642c corresponds to the “second serializer” in the present disclosure. Further, the third RSDS serializer 643c corresponds to a “third serializer” in the present disclosure. Further, the fourth RSDS serializer 644c corresponds to a “fourth serializer” in the present disclosure.

コントローラ６２ｃは、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１、第１ＲＡＭ６３１ｃ、第２ＲＡＭ６３２ｃ、及びＲＳＤＳシリアライザ６４ｃにおける各種タイミング制御を行う。   The controller 62c performs various timing controls in the LVDS receiver 61, the first RAM 631c, the second RAM 632c, and the RSDS serializer 64c based on the LVDS clock.

図２７は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。図２７に示すように、第１ＲＡＭ６３１ｃ及び第２ＲＡＭ６３２ｃは、それぞれ、Ｌｅｆｔ１−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ１−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ１−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｂ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｂ領域、
の１２領域に分割されたラインメモリを備えている。本実施形態においても、実施形態１，２，３と同様に、第１ＲＡＭ６３１ｃと第２ＲＡＭ６３２ｃとで、１行ごとに交互に書き込み及び読み出しが行われる。 FIG. 27 is a diagram illustrating internal memory areas of the first RAM and the second RAM according to the fourth embodiment. As shown in FIG. 27, the first RAM 631c and the second RAM 632c respectively include a Left1-Odd-R region, a Right1-Odd-R region, a Left1-Even-R region, a Right1-Even-R region, and a Left2-Odd-R region. A Right2-Odd-R region, a Left2-Even-R region, a Right2-Even-R region, a Left1-Odd-G region, a Right1-Odd-G region, a Left1-Even-G region, a Right1-Even-G region, Left2-Odd-G region, Right2-Odd-G region, Left2-Even-G region, Right2-Even-G region, Left1-Odd-B region, Right1-Odd-B region, Left1-Even-B region, Right1 -Even- Region, Left2-Odd-B region, Right2-Odd-B region, Left2-Even-B region, Right2-Even-B region,
Line memory divided into 12 areas. Also in the present embodiment, similarly to the first, second, and third embodiments, writing and reading are alternately performed for each row in the first RAM 631c and the second RAM 632c.

Ｌｅｆｔ１−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ１−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ１−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。   The Left1-Odd-R area, the Left1-Odd-G area, and the Left1-Odd-B area correspond to the “first memory area” in the present disclosure.

Ｌｅｆｔ２−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ２−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。   The Left2-Odd-R area, the Left2-Odd-G area, and the Left2-Odd-B area correspond to the “second memory area” in the present disclosure.

Ｒｉｇｈｔ１−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ１−Ｏｄｄ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。   The Right1-Odd-R area, the Right1-Odd-G area, and the Right1-Odd-B area correspond to the “third memory area” in the present disclosure.

Ｒｉｇｈｔ２−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ２−Ｏｄｄ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。   The Right2-Odd-R area, the Right2-Odd-G area, and the Right2-Odd-B area correspond to the “fourth memory area” in the present disclosure.

Ｌｅｆｔ１−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ１−Ｅｖｅｎ−Ｂ領域は、本開示における「第５メモリ領域」に対応する。   The Left1-Even-R area, the Left1-Even-G area, and the Left1-Even-B area correspond to the “fifth memory area” in the present disclosure.

Ｌｅｆｔ２−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ２−Ｅｖｅｎ−Ｂ領域は、本開示における「第６メモリ領域」に対応する。   The Left2-Even-R area, the Left2-Even-G area, and the Left2-Even-B area correspond to the “sixth memory area” in the present disclosure.

Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ１−Ｅｖｅｎ−Ｂ領域は、本開示における「第７メモリ領域」に対応する。   The Right1-Even-R area, the Right1-Even-G area, and the Right1-Even-B area correspond to the “seventh memory area” in the present disclosure.

Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ２−Ｅｖｅｎ−Ｂ領域は、本開示における「第８メモリ領域」に対応する。   The Right2-Even-R area, the Right2-Even-G area, and the Right2-Even-B area correspond to the “eighth memory area” in the present disclosure.

図２８Ａは、実施形態４に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。   FIG. 28A is a diagram for explaining data stored in an internal memory area of the first RAM according to the fourth embodiment. In the following description, for simplicity of description, the symbols of R, G, and B in each data and each memory area are omitted.

図２８Ａに示すＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）において、０（Ｌ１Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｌ１Ｏ）が最上位アドレスを示している。   In the Left1-Odd area (first memory area) shown in FIG. 28A, 0 (L1O) indicates the lowest address, and m / 8-1 (L1O) indicates the highest address.

また、図２８Ａに示すＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）において、０（Ｌ２Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｌ２Ｏ）が最上位アドレスを示している。   In the Left2-Odd area (second memory area) shown in FIG. 28A, 0 (L2O) indicates the lowest address, and m / 8-1 (L2O) indicates the highest address.

また、図２８Ａに示すＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）において、０（Ｒ１Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｒ１Ｏ）が最上位アドレスを示している。   In the Right1-Odd area (third memory area) shown in FIG. 28A, 0 (R1O) indicates the lowest address, and m / 8-1 (R1O) indicates the highest address.

また、図２８Ａに示すＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）において、０（Ｒ２Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｒ２Ｏ）が最上位アドレスを示している。   In the Right2-Odd area (fourth memory area) shown in FIG. 28A, 0 (R2O) indicates the lowest address, and m / 8-1 (R2O) indicates the highest address.

また、図２８Ａに示すＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）において、０（Ｌ１Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｌ１Ｅ）が最上位アドレスを示している。   In the Left1-Even area (fifth memory area) shown in FIG. 28A, 0 (L1E) indicates the lowest address, and m / 8-1 (L1E) indicates the highest address.

また、図２８Ａに示すＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）において、０（Ｌ２Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｌ２Ｅ）が最上位アドレスを示している。   In the Left2-Even area (sixth memory area) shown in FIG. 28A, 0 (L2E) indicates the lowest address, and m / 8-1 (L2E) indicates the highest address.

また、図２８Ａに示すＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）において、０（Ｒ１Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｒ１Ｅ）が最上位アドレスを示している。   In the Right1-Even area (seventh memory area) shown in FIG. 28A, 0 (R1E) indicates the lowest address, and m / 8-1 (R1E) indicates the highest address.

また、図２８Ａに示すＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）において、０（Ｒ２Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｒ２Ｅ）が最上位アドレスを示している。   In the Right2-Even area (eighth memory area) shown in FIG. 28A, 0 (R2E) indicates the lowest address, and m / 8-1 (R2E) indicates the highest address.

図２８Ａに示すように、第１ＲＡＭ６３１ｃは、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／４以下の自然数）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１を格納する。   As shown in FIG. 28A, the first RAM 631c has odd rows ((2q-1) rows, where q is a natural number of 1 or more and p / 4 or less, where p is the vertical resolution (resolution in the Y direction) of the image signal. (2n-1) column data Odd-DATA-1 and (2n) column data Even-DATA-1.

具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, the (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the first display area 111 is stored in the Left1-Odd area (first memory area) of the first RAM 631c. Is stored in

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the second display area 112 is stored in the Left2-Odd area (second memory area) of the first RAM 631c. Is done.

また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）に格納される。   The (2n-1) -column data Odd-DATA-1 of the odd-numbered rows ((2q-1) rows) corresponding to the third display area 113 is stored in the Right1-Odd area (third memory area) of the first RAM 631c. Is done.

また、第４表示領域１１４に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）に格納される。   The (2n-1) column data Odd-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the fourth display area 114 is stored in the Right2-Odd area (fourth memory area) of the first RAM 631c. Is done.

また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）に格納される。   The (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the first display area 111 is stored in the Left1-Even area (fifth memory area) of the first RAM 631c. .

また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）に格納される。   The (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the second display area 112 is stored in the Left2-Even area (sixth memory area) of the first RAM 631c. .

また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）に格納される。   The (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the third display area 113 is stored in the Right1-Even area (seventh memory area) of the first RAM 631c. .

また、第４表示領域１１４に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）に格納される。   The (2n) column data Even-DATA-1 of the odd-numbered row ((2q-1) row) corresponding to the fourth display area 114 is stored in the Right2-Even area (eighth memory area) of the first RAM 631c. .

図２８Ｂは、実施形態４に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。   FIG. 28B is a diagram for explaining data stored in the internal memory area of the second RAM according to the fourth embodiment.

図２８Ｂに示すように、第１ＲＡＭ６３２ｃは、偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２を格納する。   As shown in FIG. 28B, the first RAM 632c stores (2n-1) column data Odd-DATA-2 and (2n) column data Even-DATA-2 of even rows ((2q) rows).

具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第１ＲＡＭ６３２ｃのＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）に格納される。   Specifically, (2n-1) column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the first display area 111 is stored in the Left1-Odd area (first memory area) of the first RAM 632c. Is done.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）に格納される。   The (2n-1) column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the second display area 112 is stored in the Left2-Odd area (second memory area) of the second RAM 632c. .

また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）に格納される。   The (2n-1) -column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the third display area 113 is stored in the Right1-Odd area (third memory area) of the second RAM 632c. .

また、第４表示領域１１４に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）に格納される。   The (2n-1) -column data Odd-DATA-2 of the even-numbered row ((2q) row) corresponding to the fourth display area 114 is stored in the Right2-Odd area (fourth memory area) of the second RAM 632c. .

また、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the first display area 111 is stored in the Left1-Even area (fifth memory area) of the second RAM 632c.

また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the second display area 112 is stored in the Left2-Even area (sixth memory area) of the second RAM 632c.

また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the third display area 113 is stored in the Right1-Even area (seventh memory area) of the second RAM 632c.

また、第４表示領域１１４に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）に格納される。   The (2n) column data Even-DATA-2 of the even-numbered row ((2q) row) corresponding to the fourth display area 114 is stored in the Right2-Even area (eighth memory area) of the second RAM 632c.

図２９Ａ及び図２９Ｂは、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。   FIGS. 29A and 29B are conceptual diagrams illustrating write timing and read timing of each memory area of the first RAM and the second RAM according to the fourth embodiment.

図２９Ａに示すように、第１ＲＡＭ６３１ｃに奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２ｃから第１表示領域１１１に対応したデータＬｅｆｔ１−ＤＡＴＡ２と第２表示領域１１２に対応したＬｅｆｔ２−ＤＡＴＡ２と第３表示領域１１３に対応したＲｉｇｈｔ１−ＤＡＴＡ２と第４表示領域１１４に対応したＲｉｇｈｔ２−ＤＡＴＡ２とが同時に読み出される。   As shown in FIG. 29A, writing of (2n-1) column data Odd-DATA-1 and (2n) column data Even-DATA-1 of odd-numbered rows ((2q-1) rows) is performed in the first RAM 631c. In the line period, data Left1-DATA2 corresponding to the first display area 111, Left2-DATA2 corresponding to the second display area 112, Right1-DATA2 corresponding to the third display area 113, and the fourth display area 114 from the second RAM 632c. The corresponding Right2-DATA2 are simultaneously read.

また、図２９Ｂに示すように、第２ＲＡＭ６３２ｃに偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１ｃから第１表示領域１１１に対応したデータＬｅｆｔ１−ＤＡＴＡ１と第２表示領域１１２に対応したＬｅｆｔ２−ＤＡＴＡ１と第３表示領域１１３に対応したＲｉｇｈｔ１−ＤＡＴＡ１と第４表示領域１１４に対応したＲｉｇｈｔ２−ＤＡＴＡ１とが同時に読み出される。   Further, as shown in FIG. 29B, writing of (2n-1) column data Odd-DATA-2 and (2n) column data Even-DATA-2 of even-numbered rows ((2q) rows) is performed in the second RAM 632c. During the line period, data Left1-DATA1 corresponding to the first display area 111, Left2-DATA1 corresponding to the second display area 112, Right1-DATA1 corresponding to the third display area 113, and the fourth display area 114 from the first RAM 631c. The corresponding Right2-DATA1 are simultaneously read.

これにより、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号によって転送された信号を第１表示領域１１１、第２表示領域１１２、第３表示領域、及び第４表示領域に対応した４つの信号に変換することができる。   Thus, the signals transferred by the LVDS-Odd signal and the LVDS-Even signal are converted into four signals corresponding to the first display area 111, the second display area 112, the third display area, and the fourth display area. Can be.

図３０は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図３０では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。   FIG. 30 is a data write timing chart for one line in the first RAM and the second RAM according to the fourth embodiment. Note that, in FIG. 30, the description of each symbol of R, G, and B is omitted.

図３０に示す例において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡの態様は、実施形態１と同様である。   In the example shown in FIG. 30, the form of the (2n-1) -th column data Odd-DATA and the (2n) -column data Even-DATA are the same as in the first embodiment.

Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）、Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）、及びＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１，２により指定された書き込みアドレスに（２ｎ−１）列データＯｄｄ−ＤＡＴＡが格納される。コントローラ６２ｃは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。   The write clock WCLK is provided in the Left1-Odd area (first memory area), the Left2-Odd area (second memory area), the Right1-Odd area (third memory area), and the Right2-Odd area (fourth memory area). In one clock period, (2n-1) column data Odd-DATA is stored at the write address specified by the first write address signal Right-Addr 1-1, 2. The controller 62c specifies the address of the Left1-Odd area (first memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B) for each one clock period of the write clock WCLK in one line period. Subsequently, the controller 62c specifies the addresses of the Left2-Odd area (second memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B). Subsequently, the controller 62c specifies the addresses of the Right1-Odd area (third memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B). Subsequently, the controller 62c specifies the addresses of the Right2-Odd area (fourth memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B).

Ｌｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）、Ｌｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）、Ｒｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）、及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（２ｎ）列データＥｖｅｎ−ＤＡＴＡが格納される。コントローラ６２ｃは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｌｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。   The write clock WCLK is provided in the Left1-Even area (fifth memory area), the Left2-Even area (sixth memory area), the Right1-Even area (seventh memory area), and the Right2-Even area (eighth memory area). In the one clock period, (2n) column data Even-DATA is stored at the write address specified by the second write address signal Wright-Addr 2-1 (Wright-Addr 2-2). The controller 62c specifies the addresses of the Left1-Even area (fifth memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B) for each one clock period of the write clock WCLK in one line period. Subsequently, the controller 62c specifies the addresses of the Left2-Even area (sixth memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B). Subsequently, the controller 62c specifies the addresses of the Right1-Even area (seventh memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B). Subsequently, the controller 62c specifies the addresses of the Right2-Even area (eighth memory area) in order from the lower address shown in FIG. 28A (or FIG. 28B).

具体的に、Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）には、第１表示領域１１１に対応する１列目データ、・・・、ｍ／４−１列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）には、第１表示領域１１１に対応する２列目データ、・・・、ｍ／４列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第１表示領域１１１に対応する全ての列のデータ、すなわち、１列目データ、２列目データ、・・・、ｍ／４−１列目データ、ｍ／４列目データがＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）に格納される。   Specifically, in the Left1-Odd area (first memory area), the first column data,..., M / 4-first column data corresponding to the first display area 111 are shown in FIG. 28A (or FIG. 28B). Are stored in order from the lower address shown in FIG. In the Left1-Even area (fifth memory area), the second column data,..., M / 4th column data corresponding to the first display area 111 are arranged in order from the lower address shown in FIG. 28A (or FIG. 28B). Is stored. Thereby, the data of all the columns corresponding to the first display area 111, that is, the first column data, the second column data,..., The m / 4-first column data, and the m / 4 column data are Left1. -Stored in the Odd area (first memory area) and the Left1-Even area (fifth memory area).

また、具体的に、Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）には、第２表示領域１１２に対応するｍ／４＋１列目データ、・・・、ｍ／２−１列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）には、第２表示領域１１２に対応するｍ／４＋２列目データ、・・・、ｍ／２列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第２表示領域１１２に対応する全ての列のデータ、すなわち、ｍ／４＋１列目データ、ｍ／４＋２列目データ、・・・、３ｍ／４−１列目データ、３ｍ／４列目データがＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）及びＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）に格納される。   Further, specifically, in the Left2-Odd area (second memory area), the data of the m / 4 + 1st column,..., M / 2−1th column corresponding to the second display area 112 are shown in FIG. Alternatively, they are stored in order from the lower address shown in FIG. 28B). In the Left2-Even area (sixth memory area), m / 4 + 2nd column data,..., M / 2th column data corresponding to the second display area 112 have lower addresses shown in FIG. 28A (or FIG. 28B). Are stored sequentially. Accordingly, data of all columns corresponding to the second display area 112, that is, data of the m / 4 + 1 column, data of the m / 4 + second column,..., Data of the 3m / 4-1st column, and 3m / 4 column The eye data is stored in the Left2-Odd area (second memory area) and the Left2-Even area (sixth memory area).

また、具体的に、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）には、第３表示領域１１３に対応するｍ／２＋１列目データ、・・・、３ｍ／４−１列目データが図２１に示す下位アドレスから順に格納される。第７メモリ領域Ｒｉｇｈｔ１−Ｅｖｅｎ１，２には、第３表示領域１１３に対応するｍ／２＋２列目データ、・・・、３ｍ／４列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第３表示領域１１３に対応する全ての列のデータ、すなわち、ｍ／２＋１列目データ、ｍ／２＋２列目データ、・・・、３ｍ／４−１列目データ、３ｍ／４列目データがＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）に格納される。   Specifically, in the Right1-Odd area (third memory area), the m / 2 + 1th column data,..., 3m / 4-1st column data corresponding to the third display area 113 are shown in FIG. The lower order addresses are stored in order. In the seventh memory areas Right1-Even1,2, m / 2 + 2nd column data,..., 3m / 4th column data corresponding to the third display area 113 are read from lower addresses shown in FIG. 28A (or FIG. 28B). Stored in order. Accordingly, data of all columns corresponding to the third display area 113, that is, data of the (m / 2 + 1) th column, data of the (m / 2 + 2) th column,..., Data of the (3m / 4-1) th column, and (3m / 4) th column The eye data is stored in the Right1-Odd area (third memory area) and the Right1-Even area (seventh memory area).

また、具体的に、Ｒｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）には、第４表示領域１１４に対応する３ｍ／４＋１列目データ、・・・、ｍ−１列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。Ｒｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）には、第４表示領域１１４に対応する３ｍ／４＋２列目データ、・・・、ｍ列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第４表示領域１１４に対応する全ての列のデータ、すなわち、３ｍ／４＋１列目データ、３ｍ／４＋２列目データ、・・・、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）に格納される。   Further, specifically, in the Right2-Odd area (fourth memory area), the 3m / 4 + 1st column data,..., M-1st column data corresponding to the fourth display area 114 are shown in FIG. 28B) are stored in order from the lower address. In the Right2-Even area (eighth memory area), 3m / 4 + second column data,..., Mth column data corresponding to the fourth display area 114 are sequentially arranged from the lower address shown in FIG. 28A (or FIG. 28B). Is stored. As a result, the data of all the columns corresponding to the fourth display area 114, that is, the data of the 3m / 4 + 1 column, the data of the 3m / 4 + 2 column,. -Stored in the Odd area (fourth memory area) and the Right2-Even area (eighth memory area).

図３１は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。なお、図３１では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。   FIG. 31 is a data read timing chart for one line in the first RAM and the second RAM according to the fourth embodiment. Note that, in FIG. 31, the description of each symbol of R, G, and B is omitted.

Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）は、１ライン期間において、第１読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ１−１（Ｒｅａｄ−Ａｄｄｒ１−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｌ１Ｏ）アドレス、０（Ｌ１Ｅ）アドレス、１（Ｌ１Ｏ）アドレス、１（Ｌ１Ｅ）アドレス、２（Ｌ１Ｏ）アドレス、２（Ｌ１Ｅ）アドレス、・・・、ｍ／８−２（Ｌ１Ｏ）アドレス、ｍ／８−２（Ｌ１Ｅ）アドレス、ｍ／８−１（Ｌ１Ｏ）アドレス、ｍ／８−１（Ｌ１Ｅ）アドレスの順に指定する。これにより、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・、ｍ／４−３列目データ、ｍ／４−２列目データ、ｍ／４−１列目データ、ｍ／４列目データがＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）から読み出され、第１表示領域１１１に対応する１ライン分のデータＬｅｆｔ１−ＤＡＴＡ１（Ｌｅｆｔ１−ＤＡＴＡ２）が出力される。   In the Left1-Odd area (first memory area) and the Left1-Even area (fifth memory area), the read address is specified by the first read address signal Read-Addr1-1 (Read-Addr1-2) in one line period. Is done. Specifically, the controller 62c sets the 0 (L1O) address, the 0 (L1E) address, the 1 (L1O) address, the 1 (L1E) address, and the 2 (L1O) address for each one clock period of the read clock RCLK in one line period. ) Address, 2 (L1E) address,..., M / 8-2 (L1O) address, m / 8-2 (L1E) address, m / 8-1 (L1O) address, m / 8-1 (L1E) ) Specify in order of address. Thereby, the first column data, the second column data, the third column data, the fourth column data, the fifth column data, the sixth column data,..., The m / 4-third column data, and the m / 4-column data The second column data, the m / 4-first column data, and the m / 4-th column data are read from the Left1-Odd area (first memory area) and the Left1-Even area (fifth memory area), and the first display is performed. One line of data Left1-DATA1 (Left1-DATA2) corresponding to the area 111 is output.

第１ＲＡＭ６３１ｃは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ２を出力する。   The first RAM 631c outputs data Left1-DATA1 for one line of (2q-1) rows corresponding to the first display area 111. The second RAM 632c outputs one line of data Left1-DATA2 of (2q) rows corresponding to the first display area 111.

また、第２メモリ領域Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）及びＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）は、１ライン期間において、第２読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ２−１（Ｒｅａｄ−Ａｄｄｒ２−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｌ２Ｏ）アドレス、０（Ｌ２Ｅ）アドレス、１（Ｒ２Ｏ）アドレス、１（Ｒ２Ｅ）アドレス、２（Ｒ２Ｏ）アドレス、２（Ｒ２Ｅ）アドレス、・・・、ｍ／８−２（Ｒ２Ｏ）アドレス、ｍ／８−２（Ｒ２Ｅ）アドレス、ｍ／８−１（Ｌ２Ｏ）アドレス、ｍ／８−１（Ｌ２Ｅ）アドレスの順に指定する。これにより、ｍ／４＋１列目データ、ｍ／４＋２列目データ、ｍ／４＋３列目データ、ｍ／４＋４列目データ、ｍ／４＋５列目データ、ｍ／４＋６列目データ、・・・、ｍ／２−３列目データ、ｍ／２−２列目データ、ｍ／２−１列目データ、ｍ／２列目データがＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）及びＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）から読み出され、第２表示領域１１２に対応する１ライン分のデータＬｅｆｔ２−ＤＡＴＡ１（Ｌｅｆｔ２−ＤＡＴＡ２）が出力される。   In the second memory area Left2-Odd area (second memory area) and Left2-Even area (sixth memory area), the second read address signal Read-Addr2-1 (Read-Addr2-2) in one line period. ) Specifies the read address. Specifically, the controller 62c sets the 0 (L2O) address, the 0 (L2E) address, the 1 (R2O) address, the 1 (R2E) address, and the 2 (R2O) address for each one clock period of the read clock RCLK in one line period. ) Address, 2 (R2E) address,..., M / 8-2 (R2O) address, m / 8-2 (R2E) address, m / 8-1 (L2O) address, m / 8-1 (L2E) ) Specify in order of address. Thereby, m / 4 + 1 column data, m / 4 + 2 column data, m / 4 + 3rd column data, m / 4 + 4th column data, m / 4 + 5th column data, m / 4 + 6th column data,..., M The data in the / 2-3rd column, the m / 2-2nd column, the m / 2-1st column, and the m / 2th column are stored in the Left2-Odd area (the second memory area) and the Left2-Even area (the 2nd memory area). 6), and one line of data Left2-DATA1 (Left2-DATA2) corresponding to the second display area 112 is output.

第１ＲＡＭ６３１ｃは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ２を出力する。   The first RAM 631c outputs data Left2-DATA1 for one line of (2q-1) rows corresponding to the second display area 112. The second RAM 632c outputs one line of data Left2-DATA2 of (2q) rows corresponding to the second display area 112.

また、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）１，２は、１ライン期間において、第３読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ３−１（Ｒｅａｄ−Ａｄｄｒ３−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｒ１Ｏ）アドレス、０（Ｒ１Ｅ）アドレス、・・・、ｍ／８−１（Ｒ１Ｏ）アドレス、ｍ／８−１（Ｒ１Ｅ）アドレスの順に指定する。これにより、ｍ／２＋１列目データ、ｍ／２＋２列目データ、ｍ／２＋３列目データ、ｍ／２＋４列目データ、ｍ／２＋５列目データ、ｍ／２＋６列目データ、・・・、３ｍ／４−３列目データ、３ｍ／４−２列目データ、３ｍ／４−１列目データ、３ｍ／４列目データがＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）から読み出され、第３表示領域１１３に対応する１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ１（Ｒｉｇｈｔ１−ＤＡＴＡ２）が出力される。   The Right1-Odd area (third memory area) and the Right1-Even areas (seventh memory area) 1 and 2 have the third read address signal Read-Addr3-1 (Read-Addr3-2) in one line period. Specifies the read address. Specifically, in one line period, the controller 62c outputs 0 (R1O) address, 0 (R1E) address,..., M / 8-1 (R1O) address, m for every one clock period of the read clock RCLK. / 8-1 (R1E) addresses. Thus, m / 2 + 1 column data, m / 2 + 2 column data, m / 2 + 3rd column data, m / 2 + 4th column data, m / 2 + 5th column data, m / 2 + 6th column data,..., 3m / 4-3rd column data, 3m / 4-2nd column data, 3m / 4-1st column data, 3m / 4th column data are in the Right1-Odd area (third memory area) and the Right1-Even area (No. 7 memory areas), and one line of data Right1-DATA1 (Right1-DATA2) corresponding to the third display area 113 is output.

第１ＲＡＭ６３１ｃは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ２を出力する。   The first RAM 631c outputs data Right1-DATA1 for one line of (2q-1) rows corresponding to the third display area 113. The second RAM 632c outputs data Right1-DATA2 for one line of (2q) rows corresponding to the third display area 113.

また、Ｒｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）は、１ライン期間において、第４読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ４−１（Ｒｅａｄ−Ａｄｄｒ４−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｒ２Ｏ）アドレス、０（Ｒ２Ｅ）アドレス、１（Ｒ２Ｏ）アドレス、１（Ｒ２Ｅ）アドレス、２（Ｒ２Ｏ）アドレス、２（Ｒ２Ｅ）アドレス、・・・、ｍ／８−２（Ｒ２Ｏ）アドレス、ｍ／８−２（Ｒ２Ｅ）、ｍ／８−１（Ｒ２Ｏ）アドレス、ｍ／８−１（Ｒ２Ｅ）アドレスの順に指定する。これにより、３ｍ／４＋１列目データ、３ｍ／４＋２列目データ、３ｍ／４＋３列目データ、３ｍ／４＋４列目データ、３ｍ／４＋５列目データ、３ｍ／４＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）から読み出され、第４表示領域１１４に対応する１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ１（Ｒｉｇｈｔ２−ＤＡＴＡ２）が出力される。   Further, the Right2-Odd area (fourth memory area) and the Right2-Even area (eighth memory area) are read address by the fourth read address signal Read-Addr4-1 (Read-Addr4-2) in one line period. Is specified. Specifically, the controller 62c sets the 0 (R2O) address, the 0 (R2E) address, the 1 (R2O) address, the 1 (R2E) address, and the 2 (R2O) address for each one clock period of the read clock RCLK in one line period. ) Address, 2 (R2E) address, ..., m / 8-2 (R2O) address, m / 8-2 (R2E), m / 8-1 (R2O) address, m / 8-1 (R2E) Specify in order of address. Accordingly, data of the 3m / 4 + 1 column, data of the 3m / 4 + 2nd column, data of the 3m / 4 + 3rd column, data of the 3m / 4 + 4th column, data of the 3m / 4 + 5th column, data of the 3m / 4 + 6th column,. The third column data, the m-2th column data, the m-1th column data, and the mth column data are read from the Right2-Odd area (fourth memory area) and the Right2-Even area (eighth memory area). , One line of data Right2-DATA1 (Right2-DATA2) corresponding to the fourth display area 114 is output.

第１ＲＡＭ６３１ｃは、第４表示領域１１４に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第４表示領域１１４に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ４−ＤＡＴＡ２を出力する。   The first RAM 631c outputs data Right2-DATA1 for one line of (2q-1) rows corresponding to the fourth display area 114. The second RAM 632c outputs data Right4-DATA2 for one line of (2q) rows corresponding to the fourth display area 114.

第１ＲＳＤＳシリアライザ６４１ｃは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第１ＲＳＤＳシリアライザ６４１ｃは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The first RSDS serializer 641c uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjustment unit 645 in the input order of the data Left1-DATA1 for one line of (2q-1) rows corresponding to the first display area 111 in FIG. The data is converted into serial data in the RSDS data format shown. Further, the first RSDS serializer 641c converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of the data Left1-DATA2 for one line of the (2q) row corresponding to the first display area 111.

第２ＲＳＤＳシリアライザ６４２ｃは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第２ＲＳＤＳシリアライザ６４２ｃは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The second RSDS serializer 642c uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjusting unit 645 in the input order of the data Left2-DATA1 for one line of the (2q-1) row corresponding to the second display area 112 in FIG. The data is converted into serial data in the RSDS data format shown. The second RSDS serializer 642c converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of one line of data Left2-DATA2 of (2q) rows corresponding to the second display area 112.

第３ＲＳＤＳシリアライザ６４３ｃは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第３ＲＳＤＳシリアライザ６４３ｃは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The third RSDS serializer 643c uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjusting unit 645 in the input order of the data Right1-DATA1 for one line of the (2q-1) row corresponding to the third display area 113 in FIG. The data is converted into serial data in the RSDS data format shown. In addition, the third RSDS serializer 643c converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of the data Right1-DATA2 for one line of the (2q) row corresponding to the third display area 113.

第４ＲＳＤＳシリアライザ６４４ｃは、第４表示領域１１４に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第４ＲＳＤＳシリアライザ６４４ｃは、第４表示領域１１４に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。   The fourth RSDS serializer 644c uses the clock signal obtained by adjusting the phase of the LVDS clock by the clock adjusting unit 645 in the input order of the data Right2-DATA1 for one line of the (2q-1) row corresponding to the fourth display area 114 in FIG. The data is converted into serial data in the RSDS data format shown. In addition, the fourth RSDS serializer 644c converts the data into the RSDS data format serial data shown in FIG. 5 in the input order of one line of data Right2-DATA2 of (2q) rows corresponding to the fourth display area 114.

これにより、第１表示領域１１１用のＲＳＤＳ−Ｌ１信号、第２表示領域１１２用のＲＳＤＳ−Ｌ２信号、第３表示領域１１３用のＲＳＤＳ−Ｒ１信号、及び第４表示領域１１４用のＲＳＤＳ−Ｒ２信号を同時に転送することができる。   Thus, the RSDS-L1 signal for the first display area 111, the RSDS-L2 signal for the second display area 112, the RSDS-R1 signal for the third display area 113, and the RSDS-R2 for the fourth display area 114 Signals can be transferred simultaneously.

なお、本実施形態では、実施形態１と同様に、（２ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ信号と、（２ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力される。一方、本実施形態では、第１表示領域１１１用のＲＳＤＳ−Ｌ１信号、第２表示領域１１２用のＲＳＤＳ−Ｌ２信号、第３表示領域１１３用のＲＳＤＳ−Ｒ１信号、及び第４表示領域１１４用のＲＳＤＳ−Ｒ２信号が同時に転送されて表示部１１ｃの画像表示を行う態様である。このため、本実施形態では、ＬＶＤＳクロックの周波数及び書き込みクロックＷＣＬＫの周波数は、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数の２倍となる。一方、読み出しクロックＲＣＬＫの周波数及びＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１、第２表示領域１１２、第３表示領域１１３、及び第４表示領域１１４におけるドットクロックの周波数と実質的に同等である。換言すれば、第１表示領域１１１、第２表示領域１１２、第３表示領域１１３、及び第４表示領域１１４におけるドットクロックの周波数を、ＬＶＤＳクロックの周波数の１／２とすることができる。   In the present embodiment, as in the first embodiment, a dual link in which the LVDS-Odd signal for the pixels in the (2n-1) -th column and the LVDS-Even signal for the pixels in the (2n) -th column are simultaneously transferred. Entered by the method. On the other hand, in the present embodiment, the RSDS-L1 signal for the first display area 111, the RSDS-L2 signal for the second display area 112, the RSDS-R1 signal for the third display area 113, and the RSDS-R1 signal for the fourth display area 114 In this embodiment, the RSDS-R2 signal is simultaneously transferred to display an image on the display unit 11c. For this reason, in the present embodiment, the frequency of the LVDS clock and the frequency of the write clock WCLK are twice the frequency of the dot clock in the first display area 111, the second display area 112, and the third display area 113. On the other hand, the frequency of the read clock RCLK and the frequency of the operation clock in the RSDS serializer 64 are substantially the same as the frequency of the dot clock in the first display area 111, the second display area 112, the third display area 113, and the fourth display area 114. Is equivalent to In other words, the frequency of the dot clock in the first display area 111, the second display area 112, the third display area 113, and the fourth display area 114 can be set to half the frequency of the LVDS clock.

本実施形態により、画素列が並ぶ方向に分割された４つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００ｃを提供することができる。   According to the present embodiment, in a configuration in which one system serial signal is supplied to each of four display regions divided in the direction in which the pixel columns are arranged, an image supplied by a dual link serial signal can be displayed. The display device 100c can be provided.

なお、実施形態２と同様に、（４ｎ−３）列の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力される態様であっても良い。この場合には、実施形態２と同様に、第１ＬＶＤＳレシーバ６１１ａ、第２ＬＶＤＳレシーバ６１２ａ、第３ＬＶＤＳレシーバ６１３ａ、及び第４ＬＶＤＳレシーバ６１４ａを含む構成とすることで、画素列が並ぶ方向に分割された４つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、クアッドリンク方式のシリアル信号で供給される画像を表示することができる。   Note that, similarly to the second embodiment, the LVDS-Odd1 signal for the pixel in the (4n-3) column, the LVDS-Even1 signal for the pixel in the (4n-2) column, and the pixel for the (4n-1) column The LVDS-Odd2 signal and the LVDS-Even2 signal for the pixels in the (4n) th column may be input in a quad link format in which the signals are simultaneously transferred. In this case, as in the second embodiment, the first LVDS receiver 611a, the second LVDS receiver 612a, the third LVDS receiver 613a, and the fourth LVDS receiver 614a are configured to be divided in the direction in which the pixel columns are arranged. In a configuration in which one system serial signal is supplied to each display area, an image supplied by a quad link serial signal can be displayed.

なお、上述した実施形態では、本開示における「出力シリアル信号」の一例としてＲＳＤＳ信号を例示したが、これに限るものではなく、例えば、ｍｉｎｉ−ＬＶＤＳ信号であっても良い。   In the above-described embodiment, an RSDS signal is illustrated as an example of the “output serial signal” in the present disclosure. However, the present invention is not limited to this, and may be, for example, a mini-LVDS signal.

上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。   In the above-described embodiment, each component can be appropriately combined. In addition, it is understood that other operational effects brought about by the aspects described in the present embodiment are clear from the description of the present specification, or those that can be appropriately conceived by those skilled in the art are naturally brought about by the present invention. .

１，１ｂ，１ｃ 表示基板（第１基板）
２ 回路基板（第２基板）
３ 配線基板
４ 回路基板
５ ソースドライバ
６，６ａ，６ｂ，６ｃ タイミングコントローラ（信号変換回路）
１１，１１ｂ，１１ｃ 表示部
１２Ｒ，１２Ｇ，１２Ｂ カラーフィルタ
１３ａ 液晶素子
１３ｂ 保持容量
６１，６１ａ， ＬＶＤＳレシーバ
６２，６２ａ，６２ｂ，６２ｃ コントローラ（制御部）
６４ ＲＳＤＳシリアライザ
１００，１００ａ，１００ｂ，１００ｃ 表示装置
１１１ 第１表示領域
１１２ 第２表示領域
１１３ 第３表示領域
１１４ 第４表示領域
６１１，６１１ａ 第１ＬＶＤＳレシーバ（第１レシーバ）
６１２，６１２ａ 第２ＬＶＤＳレシーバ（第２レシーバ）
６１３ａ 第３ＬＶＤＳレシーバ（第３レシーバ）
６１４ａ 第４ＬＶＤＳレシーバ（第４レシーバ）
６１５ クロック逓倍部
６３１，６３１ａ，６３１ｂ，６３１ｃ 第１ＲＡＭ
６３２，６３２ａ，６３２ｂ，６３２ｃ 第２ＲＡＭ
６４１，６４１ｂ，６４１ｃ 第１ＲＳＤＳシリアライザ（第１シリアライザ）
６４２，６４２ｂ，６４２ｃ 第２ＲＳＤＳシリアライザ（第２シリアライザ）
６４３ｂ，６４３ｃ 第３ＲＳＤＳシリアライザ（第３シリアライザ）
６４４ｃ 第４ＲＳＤＳシリアライザ（第４シリアライザ）
６４５ クロック調整部 1, 1b, 1c Display substrate (first substrate)
2 circuit board (second board)
3 Wiring board 4 Circuit board 5 Source driver 6, 6a, 6b, 6c Timing controller (signal conversion circuit)
11, 11b, 11c Display unit 12R, 12G, 12B Color filter 13a Liquid crystal element 13b Holding capacitors 61, 61a, LVDS receivers 62, 62a, 62b, 62c Controller (control unit)
64 RSDS serializer 100, 100a, 100b, 100c Display device 111 First display area 112 Second display area 113 Third display area 114 Fourth display area 611, 611a First LVDS receiver (first receiver)
612, 612a 2nd LVDS receiver (2nd receiver)
613a Third LVDS receiver (third receiver)
614a 4th LVDS receiver (4th receiver)
615 Clock Multiplying Unit 631, 631a, 631b, 631c First RAM
632, 632a, 632b, 632c Second RAM
641, 641b, 641c First RSDS serializer (first serializer)
642, 642b, 642c Second RSDS serializer (second serializer)
643b, 643c Third RSDS serializer (third serializer)
644c 4th RSDS serializer (4th serializer)
645 Clock adjustment unit

Claims (14)

複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部と、
前記画素が第２方向に並ぶ画素列ごとに画素信号を供給するソースドライバと、
前記ソースドライバの前段に設けられた信号変換回路と、
を備え、
前記信号変換回路は、
１画素当たりの前記画素信号がシリアライズされた複数組の差動信号を含む入力シリアル信号を、前記入力シリアル信号よりも差動信号の組数が多い出力シリアル信号に変換する
表示装置。 A display unit in which a plurality of pixels are arranged in a first direction and a second direction different from the first direction;
A source driver that supplies a pixel signal for each pixel column in which the pixels are arranged in a second direction;
A signal conversion circuit provided before the source driver,
With
The signal conversion circuit,
A display device for converting an input serial signal including a plurality of sets of differential signals obtained by serializing the pixel signal per pixel into an output serial signal having a larger number of differential signal sets than the input serial signals. 前記入力シリアル信号の送信周波数は、前記出力シリアル信号の送信周波数よりも大きい
請求項１に記載の表示装置。 The display device according to claim 1, wherein a transmission frequency of the input serial signal is higher than a transmission frequency of the output serial signal. 前記入力シリアル信号は、
前記画素列の（２ｎ−１）列（ｎは、１以上の自然数）に対応する第１入力シリアル信号と、
前記画素列の（２ｎ）列に対応する第２入力シリアル信号と、
を含む
請求項１又は請求項２に記載の表示装置。 The input serial signal is
A first input serial signal corresponding to (2n-1) columns (n is a natural number of 1 or more) of the pixel columns;
A second input serial signal corresponding to the (2n) column of the pixel columns;
The display device according to claim 1 or 2, comprising: 前記信号変換回路は、
前記第１入力シリアル信号を第１パラレルデータに変換する第１レシーバと、
前記第２入力シリアル信号を第２パラレルデータに変換する第２レシーバと、
前記画素が前記第１方向に並ぶ（２ｑ−１）行（ｑは、１以上の自然数）の前記第１パラレルデータ及び前記第２パラレルデータを格納する第１ＲＡＭと、
前記画素が前記第１方向に並ぶ（２ｑ）行の前記第１パラレルデータ及び前記第２パラレルデータを格納する第２ＲＡＭと、
少なくとも前記第１ＲＡＭ及び前記第２ＲＡＭの書き込み制御及び読み出し制御を行う制御部と、
を備え、
前記制御部は、
前記第１ＲＡＭを書き込み制御している期間に前記第２ＲＡＭを読み出し制御し、前記第１ＲＡＭを読み出し制御している期間に前記第２ＲＡＭを書き込み制御する
請求項３に記載の表示装置。 The signal conversion circuit,
A first receiver for converting the first input serial signal into first parallel data;
A second receiver for converting the second input serial signal into second parallel data;
A first RAM for storing (2q-1) rows (q is a natural number of 1 or more) of the first parallel data and the second parallel data in which the pixels are arranged in the first direction;
A second RAM for storing the first parallel data and the second parallel data in (2q) rows in which the pixels are arranged in the first direction;
A control unit that performs at least write control and read control of the first RAM and the second RAM;
With
The control unit includes:
The display device according to claim 3, wherein the second RAM is read-controlled during a period in which the first RAM is being write-controlled, and the second RAM is write-controlled during a period in which the first RAM is being read-controlled. 前記表示部は、第１方向に並ぶ第１表示領域及び第２表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータを格納する第２メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータを格納する第３メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータを格納する第４メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第３メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第４メモリ領域への前記第２パラレルデータの書き込みとを同時に行う
請求項４に記載の表示装置。 The display unit has a first display area and a second display area arranged in a first direction,
The output serial signal is
A first output serial signal corresponding to the first display area;
A second output serial signal corresponding to the second display area;
Including
The first RAM and the second RAM are:
A first memory area for storing the first parallel data corresponding to the first display area;
A second memory area for storing the first parallel data corresponding to the second display area;
A third memory area for storing the second parallel data corresponding to the first display area;
A fourth memory area for storing the second parallel data corresponding to the second display area;
Including
The control unit includes:
Simultaneously writing the first parallel data into the first memory area and writing the second parallel data into the third memory area;
The display device according to claim 4, wherein writing of the first parallel data to the second memory area and writing of the second parallel data to the fourth memory area are performed simultaneously. 前記入力シリアル信号は、
前記画素列の（４ｎ−３）列（ｎは、１以上の自然数）に対応する第１入力シリアル信号と、
前記画素列の（４ｎ−２）列に対応する第２入力シリアル信号と、
前記画素列の（４ｎ−１）列に対応する第３入力シリアル信号と、
前記画素列の（４ｎ）列に対応する第４入力シリアル信号と、
を含む
請求項１又は請求項２に記載の表示装置。 The input serial signal is
A first input serial signal corresponding to (4n−3) columns (n is a natural number of 1 or more) of the pixel columns;
A second input serial signal corresponding to the (4n-2) column of the pixel column;
A third input serial signal corresponding to the (4n-1) column of the pixel columns;
A fourth input serial signal corresponding to the (4n) columns of the pixel columns;
The display device according to claim 1 or 2, comprising: 前記信号変換回路は、
前記第１入力シリアル信号を第１パラレルデータに変換する第１レシーバと、
前記第２入力シリアル信号を第２パラレルデータに変換する第２レシーバと、
前記第３入力シリアル信号を第３パラレルデータに変換する第３レシーバと、
前記第４入力シリアル信号を第４パラレルデータに変換する第４レシーバと、
前記画素が前記第１方向に並ぶ（２ｑ−１）行（ｑは、１以上の自然数）の前記第１パラレルデータ、前記第２パラレルデータ、前記第３パラレルデータ、及び前記第４パラレルデータを格納する第１ＲＡＭと、
前記画素が前記第１方向に並ぶ（２ｑ）行の前記第１パラレルデータ、前記第２パラレルデータ、前記第３パラレルデータ、及び前記第４パラレルデータを格納する第２ＲＡＭと、
少なくとも前記第１ＲＡＭ及び前記第２ＲＡＭの書き込み制御及び読み出し制御を行う制御部と、
を備え、
前記制御部は、
前記第１ＲＡＭを書き込み制御している期間に前記第２ＲＡＭを読み出し制御し、前記第１ＲＡＭを読み出し制御している期間に前記第２ＲＡＭを書き込み制御する
請求項６に記載の表示装置。 The signal conversion circuit,
A first receiver for converting the first input serial signal into first parallel data;
A second receiver for converting the second input serial signal into second parallel data;
A third receiver for converting the third input serial signal into third parallel data;
A fourth receiver for converting the fourth input serial signal into fourth parallel data;
The first parallel data, the second parallel data, the third parallel data, and the fourth parallel data of (2q-1) rows (q is a natural number of 1 or more) in which the pixels are arranged in the first direction. A first RAM for storing;
A second RAM that stores the first parallel data, the second parallel data, the third parallel data, and the fourth parallel data of (2q) rows in which the pixels are arranged in the first direction;
A control unit that performs at least write control and read control of the first RAM and the second RAM;
With
The control unit includes:
The display device according to claim 6, wherein the read control of the second RAM is performed during a period in which the write control of the first RAM is performed, and the write control of the second RAM is performed during a period in which the read control of the first RAM is performed. 前記表示部は、第１方向に並ぶ第１表示領域及び第２表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータ及び前記第３パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータ及び前記第３パラレルデータを格納する第２メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータ及び前記第４パラレルデータを格納する第３メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータ及び前記第４パラレルデータを格納する第４メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第３メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第１メモリ領域への前記第３パラレルデータの書き込みと前記第３メモリ領域への前記第４パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第４メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第３パラレルデータの書き込みと前記第４メモリ領域への前記第４パラレルデータの書き込みとを同時に行い、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第１メモリ領域への前記第３パラレルデータの書き込みとを交互に行い、
前記第３メモリ領域への前記第２パラレルデータの書き込みと前記第３メモリ領域への前記第４パラレルデータの書き込みとを交互に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第２メモリ領域への前記第３パラレルデータの書き込みとを交互に行い、
前記第４メモリ領域への前記第２パラレルデータの書き込みと前記第４メモリ領域への前記第４パラレルデータの書き込みとを交互に行う
請求項７に記載の表示装置。 The display unit has a first display area and a second display area arranged in a first direction,
The output serial signal is
A first output serial signal corresponding to the first display area;
A second output serial signal corresponding to the second display area;
Including
The first RAM and the second RAM are:
A first memory area for storing the first parallel data and the third parallel data corresponding to the first display area;
A second memory area for storing the first parallel data and the third parallel data corresponding to the second display area;
A third memory area for storing the second parallel data and the fourth parallel data corresponding to the first display area;
A fourth memory area for storing the second parallel data and the fourth parallel data corresponding to the second display area;
Including
The control unit includes:
Simultaneously writing the first parallel data into the first memory area and writing the second parallel data into the third memory area;
Simultaneously writing the third parallel data into the first memory area and writing the fourth parallel data into the third memory area;
Simultaneously writing the first parallel data into the second memory area and writing the second parallel data into the fourth memory area;
Simultaneously writing the third parallel data into the second memory area and writing the fourth parallel data into the fourth memory area;
Writing the first parallel data into the first memory area and writing the third parallel data into the first memory area alternately;
Writing the second parallel data into the third memory area and writing the fourth parallel data into the third memory area alternately;
Writing the first parallel data into the second memory area and writing the third parallel data into the second memory area alternately;
The display device according to claim 7, wherein writing of the second parallel data to the fourth memory area and writing of the fourth parallel data to the fourth memory area are alternately performed. 制御部は、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第３メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第４メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第２メモリ領域からの前記第１パラレルデータの読み出しとを同時に行い、
前記第３メモリ領域からの前記第２パラレルデータの読み出しと前記第４メモリ領域からの前記第２パラレルデータの読み出しとを同時に行い、
前記信号変換回路は、
前記第１メモリ領域及び前記第３メモリ領域から読み出されたデータをシリアライズして、前記第１出力シリアル信号を生成する第１シリアライザと、
前記第２メモリ領域及び前記第４メモリ領域から読み出されたデータをシリアライズして、前記第２出力シリアル信号を生成する第２シリアライザと、
を備える
請求項５又は８に記載の表示装置。 The control unit is
Reading the first parallel data from the first memory area and reading the second parallel data from the third memory area alternately;
Reading the first parallel data from the second memory area and reading the second parallel data from the fourth memory area alternately;
Simultaneously reading the first parallel data from the first memory area and reading the first parallel data from the second memory area;
Simultaneously reading the second parallel data from the third memory area and reading the second parallel data from the fourth memory area;
The signal conversion circuit,
A first serializer that serializes data read from the first memory area and the third memory area to generate the first output serial signal;
A second serializer that serializes data read from the second memory area and the fourth memory area to generate the second output serial signal;
The display device according to claim 5, further comprising: 前記表示部は、第１方向に並ぶ第１表示領域、第２表示領域、及び第３表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
前記第３表示領域に対応する第３出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータを格納する第２メモリ領域と、
前記第３表示領域に対応する前記第１パラレルデータを格納する第３メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータを格納する第４メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータを格納する第５メモリ領域と、
前記第３表示領域に対応する前記第２パラレルデータを格納する第６メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第４メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第５メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第３メモリ領域への前記第１パラレルデータの書き込みと前記第６メモリ領域への前記第２パラレルデータの書き込みとを同時に行う
請求項４に記載の表示装置。 The display unit has a first display area, a second display area, and a third display area arranged in a first direction,
The output serial signal is
A first output serial signal corresponding to the first display area;
A second output serial signal corresponding to the second display area;
A third output serial signal corresponding to the third display area;
Including
The first RAM and the second RAM are:
A first memory area for storing the first parallel data corresponding to the first display area;
A second memory area for storing the first parallel data corresponding to the second display area;
A third memory area for storing the first parallel data corresponding to the third display area;
A fourth memory area for storing the second parallel data corresponding to the first display area;
A fifth memory area for storing the second parallel data corresponding to the second display area;
A sixth memory area for storing the second parallel data corresponding to the third display area;
Including
The control unit includes:
Simultaneously writing the first parallel data into the first memory area and writing the second parallel data into the fourth memory area;
Simultaneously writing the first parallel data into the second memory area and writing the second parallel data into the fifth memory area;
The display device according to claim 4, wherein writing of the first parallel data to the third memory area and writing of the second parallel data to the sixth memory area are performed simultaneously. 制御部は、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第４メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第５メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第３メモリ領域からの前記第１パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第３メモリ領域からの前記第１パラレルデータの読み出しとを同時に行い、
前記第４メモリ領域からの前記第２パラレルデータの読み出しと前記第５メモリ領域からの前記第２パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しとを同時に行い、
前記信号変換回路は、
前記第１メモリ領域及び前記第４メモリ領域から読み出されたデータをシリアライズして、前記第１出力シリアル信号を生成する第１シリアライザと、
前記第２メモリ領域及び前記第５メモリ領域から読み出されたデータをシリアライズして、前記第２出力シリアル信号を生成する第２シリアライザと、
前記第３メモリ領域及び前記第６メモリ領域から読み出されたデータをシリアライズして、前記第３出力シリアル信号を生成する第３シリアライザと、
を備える
請求項１０に記載の表示装置。 The control unit is
Reading the first parallel data from the first memory area and reading the second parallel data from the fourth memory area alternately;
Reading the first parallel data from the second memory area and reading the second parallel data from the fifth memory area alternately;
Reading the first parallel data from the third memory area and reading the second parallel data from the sixth memory area alternately;
Simultaneously reading the first parallel data from the first memory area, reading the first parallel data from the second memory area, and reading the first parallel data from the third memory area;
Simultaneously reading the second parallel data from the fourth memory area, reading the second parallel data from the fifth memory area, and reading the second parallel data from the sixth memory area;
The signal conversion circuit,
A first serializer that serializes data read from the first memory area and the fourth memory area to generate the first output serial signal;
A second serializer that serializes data read from the second memory area and the fifth memory area to generate the second output serial signal;
A third serializer that serializes data read from the third memory area and the sixth memory area to generate the third output serial signal;
The display device according to claim 10, further comprising: 前記表示部は、第１方向に並ぶ第１表示領域、第２表示領域、第３表示領域、及び第４表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
前記第３表示領域に対応する第３出力シリアル信号と、
前記第４表示領域に対応する第４出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータを格納する第２メモリ領域と、
前記第３表示領域に対応する前記第１パラレルデータを格納する第３メモリ領域と、
前記第４表示領域に対応する前記第１パラレルデータを格納する第４メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータを格納する第５メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータを格納する第６メモリ領域と、
前記第３表示領域に対応する前記第２パラレルデータを格納する第７メモリ領域と、
前記第４表示領域に対応する前記第２パラレルデータを格納する第８メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第５メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第６メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第３メモリ領域への前記第１パラレルデータの書き込みと前記第７メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第４メモリ領域への前記第１パラレルデータの書き込みと前記第８メモリ領域への前記第２パラレルデータの書き込みとを同時に行う
請求項４に記載の表示装置。 The display unit has a first display area, a second display area, a third display area, and a fourth display area arranged in a first direction,
The output serial signal is
A first output serial signal corresponding to the first display area;
A second output serial signal corresponding to the second display area;
A third output serial signal corresponding to the third display area;
A fourth output serial signal corresponding to the fourth display area;
Including
The first RAM and the second RAM are:
A first memory area for storing the first parallel data corresponding to the first display area;
A second memory area for storing the first parallel data corresponding to the second display area;
A third memory area for storing the first parallel data corresponding to the third display area;
A fourth memory area for storing the first parallel data corresponding to the fourth display area;
A fifth memory area for storing the second parallel data corresponding to the first display area;
A sixth memory area for storing the second parallel data corresponding to the second display area;
A seventh memory area for storing the second parallel data corresponding to the third display area;
An eighth memory area for storing the second parallel data corresponding to the fourth display area;
Including
The control unit includes:
Simultaneously writing the first parallel data into the first memory area and writing the second parallel data into the fifth memory area;
Simultaneously writing the first parallel data into the second memory area and writing the second parallel data into the sixth memory area;
Simultaneously writing the first parallel data into the third memory area and writing the second parallel data into the seventh memory area;
The display device according to claim 4, wherein writing of the first parallel data to the fourth memory area and writing of the second parallel data to the eighth memory area are performed simultaneously. 制御部は、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第５メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第３メモリ領域からの前記第１パラレルデータの読み出しと前記第７メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第４メモリ領域からの前記第１パラレルデータの読み出しと前記第８メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第３メモリ領域からの前記第１パラレルデータの読み出しと前記第４メモリ領域からの前記第１パラレルデータの読み出しとを同時に行い、
前記第５メモリ領域からの前記第２パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しと前記第７メモリ領域からの前記第２パラレルデータの読み出しと前記第８メモリ領域からの前記第２パラレルデータの読み出しとを同時に行い、
前記信号変換回路は、
前記第１メモリ領域及び前記第５メモリ領域から読み出されたデータをシリアライズして、前記第１出力シリアル信号を生成する第１シリアライザと、
前記第２メモリ領域及び前記第６メモリ領域から読み出されたデータをシリアライズして、前記第２出力シリアル信号を生成する第２シリアライザと、
前記第３メモリ領域及び前記第７メモリ領域から読み出されたデータをシリアライズして、前記第３出力シリアル信号を生成する第３シリアライザと、
前記第４メモリ領域及び前記第８メモリ領域から読み出されたデータをシリアライズして、前記第４出力シリアル信号を生成する第４シリアライザと、
を備える
請求項１２に記載の表示装置。 The control unit is
Reading the first parallel data from the first memory area and reading the second parallel data from the fifth memory area alternately;
Reading the first parallel data from the second memory area and reading the second parallel data from the sixth memory area alternately;
Reading the first parallel data from the third memory area and reading the second parallel data from the seventh memory area alternately;
Reading the first parallel data from the fourth memory area and reading the second parallel data from the eighth memory area alternately;
Reading the first parallel data from the first memory area, reading the first parallel data from the second memory area, reading the first parallel data from the third memory area, and reading the fourth memory area And reading of the first parallel data from
Reading the second parallel data from the fifth memory area, reading the second parallel data from the sixth memory area, reading the second parallel data from the seventh memory area, and reading the eighth memory area And the reading of the second parallel data from
The signal conversion circuit,
A first serializer that serializes data read from the first memory area and the fifth memory area to generate the first output serial signal;
A second serializer that serializes data read from the second memory area and the sixth memory area to generate the second output serial signal;
A third serializer that serializes data read from the third memory area and the seventh memory area and generates the third output serial signal;
A fourth serializer that serializes data read from the fourth memory area and the eighth memory area to generate the fourth output serial signal;
The display device according to claim 12, comprising: 前記表示部及び前記ソースドライバが設けられた第１基板と、
前記信号変換回路が設けられた第２基板と、
を備える
請求項１から１３の何れか一項に記載の表示装置。 A first substrate provided with the display unit and the source driver;
A second substrate provided with the signal conversion circuit;
The display device according to any one of claims 1 to 13.
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