JP2020052219A - Display and electronic signboard - Google Patents

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JP2020052219A JP2018180953A JP2018180953A JP2020052219A JP 2020052219 A JP2020052219 A JP 2020052219A JP 2018180953 A JP2018180953 A JP 2018180953A JP 2018180953 A JP2018180953 A JP 2018180953A JP 2020052219 A JP2020052219 A JP 2020052219A
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石井　達也
Tatsuya Ishii
達也 石井
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Abstract

To make it possible to achieve high definition.SOLUTION: A display includes a plurality of sub-pixels that are arranged in a column direction and a row direction. The sub-pixels each include a memory block that has a memory storing sub-pixel data, a sub-pixel electrode that is connected to the memory block, a common electrode that is provided opposite to the sub-pixel electrode, a wire that is connected between the memory block and sub-pixel electrode and supplies the sub-pixel electrode with the same potential as a potential supplied to the common electrode, and a switch that controls potential supply to the wire. One of a source and a drain of the memory is electrically connected to a sub-pixel electrode, and the memory includes a transistor that stores sub-pixel data according to an electrical charge of a floating gate.SELECTED DRAWING: Figure 5

Description

本発明は、表示装置及び電子看板に関する。   The present invention relates to a display device and an electronic signboard.

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory In Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。特許文献２には、１ビットのメモリを含む表示素子が記載されている。特許文献３には、不揮発性半導体記憶装置が記載されている。   A display device that displays an image includes a plurality of pixels. Patent Document 1 below describes a so-called MIP (Memory In Pixel) type display device in which each of a plurality of pixels includes a memory. In the display device described in Patent Document 1, each of the plurality of pixels includes a plurality of memories and a switching circuit for these memories. Patent Document 2 discloses a display element including a 1-bit memory. Patent Document 3 discloses a nonvolatile semiconductor memory device.

特開平９−２１２１４０号公報JP-A-9-212140 特開昭５８−１９６５８２号公報JP-A-58-196582 特許第２６８５７７０号公報Japanese Patent No. 2687770

特許文献１記載の表示装置では、各画素のメモリには、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられている。ＤＲＡＭは、リフレッシュ動作が必要であり、低消費電力化には向かない。ＳＲＡＭは、回路規模が大きく、高精細化が難しい。   In the display device described in Patent Document 1, a DRAM (Dynamic Random Access Memory) or an SRAM (Static Random Access Memory) is used as a memory of each pixel. A DRAM requires a refresh operation and is not suitable for reducing power consumption. An SRAM has a large circuit scale and is difficult to achieve high definition.

本発明は、高精細化を可能とする表示装置及び電子看板を提供することを目的とする。   An object of the present invention is to provide a display device and an electronic signboard that enable high definition.

本発明の一態様の表示装置は、行方向及び列方向に配列される複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、副画素電極に対向し設けられる共通電極と、メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、該配線への電位供給を制御するスイッチと、を備える。メモリは、ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる。   A display device according to one embodiment of the present invention includes a plurality of subpixels arranged in a row direction and a column direction. Each sub-pixel includes a memory block having a memory for storing sub-pixel data, a sub-pixel electrode connected to the memory block, a common electrode provided to face the sub-pixel electrode, and a memory block and a sub-pixel electrode. A wiring connected to the sub-pixel electrode to supply the same potential as the potential supplied to the common electrode to the sub-pixel electrode; and a switch for controlling the supply of potential to the wiring. The memory includes a transistor having one of a source and a drain electrically connected to a sub-pixel electrode and storing sub-pixel data in accordance with a charge of a floating gate.

本発明の一態様の電子看板は、行方向及び列方向に配列される複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、副画素電極に対向し設けられる共通電極と、メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、該配線への電位供給を制御するスイッチと、を備える。メモリは、ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる。   An electronic signboard according to one embodiment of the present invention includes a plurality of subpixels arranged in a row and a column. Each sub-pixel includes a memory block having a memory for storing sub-pixel data, a sub-pixel electrode connected to the memory block, a common electrode provided to face the sub-pixel electrode, and a memory block and a sub-pixel electrode. A wiring connected to the sub-pixel electrode to supply the same potential as the potential supplied to the common electrode to the sub-pixel electrode; and a switch for controlling the supply of potential to the wiring. The memory includes a transistor having one of a source and a drain electrically connected to a sub-pixel electrode and storing sub-pixel data in accordance with a charge of a floating gate.

図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。FIG. 1 is a diagram illustrating an outline of the overall configuration of the display device according to the first embodiment. 図２は、第１の実施の形態の表示装置の断面図である。FIG. 2 is a sectional view of the display device according to the first embodiment. 図３は、第１の実施の形態の表示装置の回路構成を示す図である。FIG. 3 is a diagram illustrating a circuit configuration of the display device according to the first embodiment. 図４は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。FIG. 4 is a diagram illustrating a circuit configuration of a sub-pixel of the display device according to the first embodiment. 図５は、第１の実施の形態の第１の態様の表示装置の副画素の構成を示す図である。FIG. 5 is a diagram illustrating a configuration of a sub-pixel of the display device according to the first mode of the first embodiment. 図６は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。FIG. 6 is a diagram illustrating sub-pixel data written in sub-pixels of the display device according to the first embodiment. 図７は、第１の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。FIG. 7 is a timing chart showing operation timings at the time of writing and reading of sub-pixels of the display device according to the first embodiment. 図８は、第１の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。FIG. 8 is a diagram illustrating potentials of respective units when writing the sub-pixels of the display device according to the first embodiment. 図９は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。FIG. 9 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. 図１０は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。FIG. 10 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. 図１１は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。FIG. 11 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. 図１２は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。FIG. 12 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. 図１３−１は、第１の実施の形態の表示装置の副画素のデータと液晶分子の電界との関係を示す図である。FIG. 13A is a diagram illustrating a relationship between data of subpixels and an electric field of liquid crystal molecules in the display device according to the first embodiment. 図１３−２は、第１の実施の形態の表示装置の副画素のデータと液晶分子の電界との関係を示す図である。FIG. 13B is a diagram illustrating a relationship between subpixel data and an electric field of liquid crystal molecules in the display device according to the first embodiment. 図１４は、第１の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。FIG. 14 is a diagram illustrating potentials of respective units when reading out the sub-pixels of the display device according to the first embodiment. 図１５は、第１の実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。FIG. 15 is a diagram illustrating the number of transistors of the sub-pixel of the display device according to the first embodiment and the number of transistors of the display element of Patent Document 2. 図１６は、第２の実施の形態の表示装置の副画素の構成を示す図である。FIG. 16 is a diagram illustrating a configuration of a sub-pixel of the display device according to the second embodiment. 図１７は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。FIG. 17 is a diagram illustrating sub-pixel data written to sub-pixels of the display device according to the second embodiment. 図１８は、第２の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。FIG. 18 is a timing chart showing operation timings at the time of writing and reading of sub-pixels of the display device according to the second embodiment. 図１９は、第２の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。FIG. 19 is a diagram illustrating potentials of respective units when writing the sub-pixels of the display device according to the second embodiment. 図２０は、第２の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。FIG. 20 is a diagram illustrating the potential of each unit when reading out the sub-pixels of the display device according to the second embodiment. 図２１は、第２の実施の形態の表示装置の副画素のレイアウトを示す図である。FIG. 21 is a diagram illustrating a layout of sub-pixels of the display device according to the second embodiment. 図２２は、第２の実施の形態の表示装置の副画素の断面図である。FIG. 22 is a cross-sectional view of a sub-pixel of the display device according to the second embodiment. 図２３は、第２の実施の形態の表示装置の副画素の断面図である。FIG. 23 is a cross-sectional view of a sub-pixel of the display device according to the second embodiment.

本発明を実施するための形態（実施の形態）につき、図面を参照しつつ詳細に説明する。以下の実施の形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。   An embodiment (embodiment) for carrying out the present invention will be described in detail with reference to the drawings. The present invention is not limited by the contents described in the following embodiments. The components described below include those that can be easily assumed by those skilled in the art and those that are substantially the same. Furthermore, the components described below can be appropriately combined. It should be noted that the disclosure is merely an example, and those skilled in the art can easily conceive of appropriate changes while maintaining the gist of the invention, which are naturally included in the scope of the present invention. In addition, in order to make the description clearer, the width, thickness, shape, and the like of each part may be schematically illustrated as compared with actual embodiments, but this is merely an example, and the interpretation of the present invention is not limited thereto. It is not limited. In the specification and the drawings, components similar to those described in regard to a drawing thereinabove are marked with like reference numerals, and a detailed description is omitted as appropriate.

（第１の実施の形態）
［全体構成］
図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。 (First Embodiment)
[overall structure]
FIG. 1 is a diagram illustrating an outline of the overall configuration of the display device according to the first embodiment. The display device 1 includes a first panel 2 and a second panel 3 arranged opposite to the first panel 2. The display device 1 has a display area DA for displaying an image, and a frame area GD outside the display area DA. In the display area DA, a liquid crystal layer is sealed between the first panel 2 and the second panel 3.

なお、第１の実施の形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。   In the first embodiment, the display device 1 is a liquid crystal display device using a liquid crystal layer, but the present disclosure is not limited to this. The display device 1 may be an organic EL display device using an organic EL (Electro-Luminescence) element instead of the liquid crystal layer.

表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、スイッチ制御回路７と、ゲート線駆動回路９と、が、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、スイッチ制御回路７と、をＩＣチップに組み込み、ゲート線駆動回路９を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。   In the display area DA, a plurality of pixels Pix are arranged in N columns (N is a natural number) in the X direction parallel to the main surfaces of the first panel 2 and the second panel 3. They are arranged in a matrix of M rows (M is a natural number) in the Y direction parallel to the main surface and intersecting the X direction. In the frame area GD, an interface circuit 4, a data line driving circuit 5, a common electrode driving circuit 6, a switch control circuit 7, and a gate line driving circuit 9 are arranged. The interface circuit 4, the data line driving circuit 5, the common electrode driving circuit 6, and the switch control circuit 7 are incorporated in an IC chip, and the gate line driving circuit 9 is connected to the first panel 2. It is also possible to adopt the configuration formed above. Alternatively, a configuration in which a group of circuits incorporated in an IC chip is formed in a processor outside the display device 1 and these are connected to the display device can also be adopted.

Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施の形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。   Each of the M × N pixels Pix includes a plurality of sub-pixels SPix. In the first embodiment, the plurality of sub-pixels SPix are R (red), G (green), and B (blue), but the present disclosure is not limited to this. The plurality of sub-pixels SPix may be four (R) (red), G (green), and B (blue) plus W (white). Alternatively, the plurality of sub-pixels SPix may be five or more having different colors.

各画素Ｐｉｘが３個の副画素ＳＰｉｘを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。   Since each pixel Pix includes three sub-pixels SPix, M × N × 3 sub-pixels SPix are arranged in the display area DA. Further, since three sub-pixels SPix of each of the M × N pixels Pix are arranged in the X direction, one row of the M × N pixels Pix includes N × 3 sub-pixels SPix. Is arranged.

液晶表示装置の画面の焼き付きを抑制するための駆動方式として、カラム反転駆動、ライン反転駆動、ドット反転駆動、フレーム反転駆動などの駆動方式が知られている。   Driving methods such as column inversion driving, line inversion driving, dot inversion driving, and frame inversion driving are known as driving methods for suppressing screen burn-in of a liquid crystal display device.

表示装置１は、上記の各駆動方式のいずれを採用することも可能である。第１の実施の形態では、表示装置１は、フレーム反転駆動の一方式であるコモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施の形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラックとする。ノーマリーブラックでは、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。   The display device 1 can employ any of the above-described driving methods. In the first embodiment, the display device 1 employs a common inversion driving method, which is one method of frame inversion driving. Since the display device 1 employs the common inversion driving method, the common electrode driving circuit 6 inverts the potential of the common electrode (common potential) in synchronization with the reference clock signal CLK. Thereby, the display device 1 can realize the common inversion driving method. In the first embodiment, the display device 1 is so-called normally black, which displays black when no voltage is applied to the liquid crystal and displays white when a voltage is applied to the liquid crystal. In normally black, black is displayed when the potential of the sub-pixel electrode and the common potential are in phase, and white is displayed when the potential of the sub-pixel electrode and the common potential are out of phase.

後述するように、各副画素ＳＰｉｘは、第１メモリと、第２メモリと、を含む。従って、１つの行には、Ｎ×３×２個のメモリが配置されていることになる。また、表示領域ＤＡ内には、Ｍ×Ｎ×３×２個のメモリが配置されていることになる。   As will be described later, each sub-pixel SPix includes a first memory and a second memory. Therefore, one row includes N × 3 × 2 memories. Further, in the display area DA, M × N × 3 × 2 memories are arranged.

各副画素ＳＰｉｘは、第１メモリ及び第２メモリに格納されている副画素データに基づいて、表示を行う。上述したように、表示装置１は、コモン反転駆動方式を採用する。コモン反転駆動方式では、共通電極の電位が反転する。表示装置１は、共通電極の電位が第１の電位の期間（プラスフィールド期間）では、第１メモリに格納されている副画素データに基づいて、表示を行う。表示装置１は、共通電極の電位が第２の電位の期間（マイナスフィールド期間）では、第２メモリに格納されている副画素データに基づいて、表示を行う。   Each sub-pixel SPix performs display based on the sub-pixel data stored in the first memory and the second memory. As described above, the display device 1 employs the common inversion driving method. In the common inversion driving method, the potential of the common electrode is inverted. The display device 1 performs display based on the sub-pixel data stored in the first memory during a period in which the potential of the common electrode is at the first potential (positive field period). The display device 1 performs display based on the sub-pixel data stored in the second memory during a period when the potential of the common electrode is at the second potential (negative field period).

プラスフィールド期間が、本開示の第１のフィールド期間に対応する。マイナスフィールド期間が、本開示の第２のフィールド期間に対応する。   The plus field period corresponds to a first field period of the present disclosure. The minus field period corresponds to the second field period of the present disclosure.

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。   The interface circuit 4 includes a serial-parallel conversion circuit 4a and a timing controller 4b. The timing controller 4b includes a setting register 4c. Command data CMD and image data ID are serially supplied from an external circuit to the serial-parallel conversion circuit 4a. The external circuit is exemplified by a host CPU (Central Processing Unit) or an application processor, but the present disclosure is not limited to these.

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、データ線駆動回路５、スイッチ制御回路７及びゲート線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。   The serial-parallel conversion circuit 4a converts the supplied command data CMD into parallel data and outputs the parallel data to the setting register 4c. In the setting register 4c, values for controlling the data line driving circuit 5, the switch control circuit 7, and the gate line driving circuit 9 are set based on the command data CMD.

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをデータ線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、スイッチ制御回路７及びゲート線駆動回路９を制御する。   The serial-parallel conversion circuit 4a converts the supplied image data ID into parallel data, and outputs the parallel data to the timing controller 4b. The timing controller 4b outputs the image data ID to the data line driving circuit 5 based on the value set in the setting register 4c. The timing controller 4b controls the switch control circuit 7 and the gate line drive circuit 9 based on the value set in the setting register 4c.

共通電極駆動回路６には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。   The common electrode drive circuit 6 is supplied with a reference clock signal CLK from an external circuit. The external circuit is exemplified by a clock generator, but the present disclosure is not limited to this.

後述するように、各副画素ＳＰｉｘは、表示の前に副画素電極の電位を共通電極の電位と同じにするためのスイッチを有する。スイッチ制御回路７は、タイミングコントローラ４ｂの制御下で、各副画素ＳＰｉｘのスイッチを制御するためのスイッチ制御信号を出力する。   As will be described later, each sub-pixel SPix has a switch for making the potential of the sub-pixel electrode equal to the potential of the common electrode before displaying. The switch control circuit 7 outputs a switch control signal for controlling a switch of each sub-pixel SPix under the control of the timing controller 4b.

表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。   In order to display an image on the display device 1, it is necessary to store subpixel data in the memory of each subpixel SPix. In order to store the sub-pixel data in each memory, the gate line driving circuit 9 outputs a gate signal for selecting one row of the M × N pixels Pix under the control of the timing controller 4b. .

後述するように、各副画素ＳＰｉｘ内の第１メモリ及び第２メモリの各々は、ゲート信号で選択され、動作する。従って、１つの画素行（副画素行）当たり２本のゲート線が配置される。   As described later, each of the first memory and the second memory in each sub-pixel SPix is selected and operated by a gate signal. Therefore, two gate lines are arranged for one pixel row (sub-pixel row).

１つの画素行当たりに配置されている２本のゲート線が、本開示のゲート線群に対応する。表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。   Two gate lines arranged for one pixel row correspond to the gate line group of the present disclosure. The display device 1 has M rows of pixels Pix, so that M groups of gate line groups are arranged.

ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×２個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、１つの行を選択するためのゲート信号を、Ｍ×２個の出力端子から順次出力する。   The gate line drive circuit 9 has M × 2 output terminals corresponding to the M groups of gate lines. The gate line drive circuit 9 sequentially outputs a gate signal for selecting one row from M × 2 output terminals under the control of the timing controller 4b.

データ線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリにデータ信号（ソース信号、副画素データ）を夫々出力する。これにより、各副画素のメモリに順次副画素データが夫々格納される。   The data line driving circuit 5 outputs a data signal (source signal, sub-pixel data) to the memory selected by the gate signal under the control of the timing controller 4b. Thus, the sub-pixel data is sequentially stored in the memory of each sub-pixel.

表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、フレームデータが複数の副画素ＳＰｉｘのメモリに格納される。   The display device 1 stores the frame data in the memory of the plurality of sub-pixels SPix by line-sequentially scanning the pixels Pix in the M rows.

［断面構造］
図２は、第１の実施の形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。 [Cross section structure]
FIG. 2 is a sectional view of the display device according to the first embodiment. As shown in FIG. 2, the display device 1 includes a first panel 2, a second panel 3, and a liquid crystal layer 30. The second panel 3 is arranged to face the first panel 2. The liquid crystal layer 30 is provided between the first panel 2 and the second panel 3. One main surface of the second panel 3 is a display surface 1a for displaying an image.

表示面１ａ側の外部から入射した光は、第１パネル２の副画素電極（反射電極）１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。   Light incident from the outside on the display surface 1a side is reflected by the sub-pixel electrode (reflection electrode) 15 of the first panel 2 and exits from the display surface 1a. The display device 1 is a reflective liquid crystal display device that displays an image on the display surface 1a using the reflected light. In this specification, a direction parallel to the display surface 1a is defined as an X direction, and a direction intersecting the X direction on a surface parallel to the display surface 1a is defined as a Y direction. A direction perpendicular to the display surface 1a is defined as a Z direction.

第１パネル２は、第１基板１１と、絶縁層１２と、副画素電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。   The first panel 2 has a first substrate 11, an insulating layer 12, a sub-pixel electrode 15, and an alignment film 18. The first substrate 11 is exemplified by a glass substrate or a resin substrate. On the surface of the first substrate 11, circuit elements (not shown) and various wirings such as gate lines and data lines are provided. The circuit element includes a switching element such as a TFT (Thin Film Transistor) and a capacitor.

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。副画素電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、副画素電極１５と液晶層３０との間に設けられる。副画素電極１５は、副画素ＳＰｉｘ毎に矩形状に設けられている。副画素電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、副画素電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。副画素電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。   The insulating layer 12 is provided on the first substrate 11 and planarizes the entire surface of circuit elements, various wirings, and the like. A plurality of sub-pixel electrodes 15 are provided on the insulating layer 12. The alignment film 18 is provided between the sub-pixel electrode 15 and the liquid crystal layer 30. The sub-pixel electrode 15 is provided in a rectangular shape for each sub-pixel SPix. The sub-pixel electrode 15 is formed of a metal exemplified by aluminum (Al) or silver (Ag). Further, the sub-pixel electrode 15 may have a configuration in which these metal materials and a light-transmitting conductive material exemplified by ITO (Indium Tin Oxide) are stacked. The sub-pixel electrode 15 is made of a material having a good reflectance, and functions as a reflector that diffusely reflects light incident from the outside.

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。   The second panel 3 includes a second substrate 21, a color filter 22, a common electrode 23, an alignment film 28, a 波長 wavelength plate 24, a 波長 wavelength plate 25, and a polarizing plate 26. A color filter 22 and a common electrode 23 are provided in this order on a surface facing the first panel 2 of both surfaces of the second substrate 21. An alignment film 28 is provided between the common electrode 23 and the liquid crystal layer 30. A 表示 wavelength plate 24, a 波長 wavelength plate 25, and a polarizing plate 26 are stacked in this order on the surface of the second substrate 21 on the display surface 1a side.

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の副画素電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。これらにＷ（白色）を加えることも可能である。また、カラーフィルタを用いない構成も採用可能である。この場合、副画素単位で画素を構成する。   The second substrate 21 is exemplified by a glass substrate or a resin substrate. The common electrode 23 is formed of a translucent conductive material exemplified by ITO. The common electrode 23 is arranged to face the plurality of sub-pixel electrodes 15 and supplies a common potential to each sub-pixel SPix. The color filter 22 is exemplified to have three color filters of R (red), G (green), and B (blue), but the present disclosure is not limited thereto. It is also possible to add W (white) to these. Further, a configuration without using a color filter can be adopted. In this case, a pixel is formed in sub-pixel units.

液晶層３０は、ネマティック（Nematic）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と副画素電極１５との間の電圧レベル（電位差）が変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光が副画素ＳＰｉｘ毎に変調する。   It is exemplified that the liquid crystal layer 30 includes a nematic liquid crystal. In the liquid crystal layer 30, the alignment state of the liquid crystal molecules is changed by changing the voltage level (potential difference) between the common electrode 23 and the sub-pixel electrode 15. As a result, light transmitted through the liquid crystal layer 30 is modulated for each sub-pixel SPix.

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して副画素電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの副画素電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。   External light or the like becomes incident light that enters from the display surface 1 a side of the display device 1, passes through the second panel 3 and the liquid crystal layer 30, and reaches the sub-pixel electrode 15. Then, the incident light is reflected by the sub-pixel electrode 15 of each sub-pixel SPix. The reflected light is modulated for each sub-pixel SPix and emitted from the display surface 1a. As a result, an image is displayed.

［回路構成］
図３は、第１の実施の形態の表示装置の回路構成を示す図である。図３では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。 [Circuit configuration]
FIG. 3 is a diagram illustrating a circuit configuration of the display device according to the first embodiment. FIG. 3 shows 2 × 2 sub-pixels SPix out of M rows × (N × 3) columns of sub-pixels SPix.

副画素ＳＰｉｘは、メモリブロック５０と、液晶ＬＱ（液晶層３０）と、副画素電極１５（図２参照）と、スイッチＳＷと、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。スイッチＳＷは、Ｎチャネル型トランジスタとするが、本開示はこれに限定されない。   The sub-pixel SPix includes a memory block 50, a liquid crystal LQ (liquid crystal layer 30), a sub-pixel electrode 15 (see FIG. 2), and a switch SW. The memory block 50 includes a first memory 51 and a second memory 52. Although the switch SW is an N-channel transistor, the present disclosure is not limited to this.

副画素電極１５は、ノードＮを介して、第１メモリ５１及び第２メモリ５２に電気的に接続されている。   The sub-pixel electrode 15 is electrically connected to the first memory 51 and the second memory 52 via the node N.

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位Ｖｃｏｍを、基準クロック信号ＣＬＫに同期して反転させ、共通電位線ＶＣＯＭを介して、共通電極２３（図２参照）に出力する。また、共通電極駆動回路６は、コモン電位Ｖｃｏｍを、共通電位線ＦＲＰを介して、スイッチＳＷに出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫをそのままコモン電位Ｖｃｏｍとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介してコモン電位Ｖｃｏｍとして出力しても良い。表示時のコモン電位Ｖｃｏｍとしては、例えば後述するように３Ｖと０Ｖといった一対の電圧が採用される。基準クロック信号ＣＬＫに従って、一方の電圧から他方の電圧に反転し、これを繰り返すことで交流のコモン信号が形成され、共通電位線ＶＣＯＭに供給される。   The common electrode drive circuit 6 inverts the common potential Vcom common to the sub-pixels SPix in synchronization with the reference clock signal CLK, and outputs the same to the common electrode 23 (see FIG. 2) via the common potential line VCOM. Further, the common electrode drive circuit 6 outputs the common potential Vcom to the switch SW via the common potential line FRP. The common electrode driving circuit 6 may output the reference clock signal CLK as it is as the common potential Vcom, or may output it as the common potential Vcom via a buffer circuit that amplifies the current driving capability. As the common potential Vcom at the time of display, for example, a pair of voltages of 3 V and 0 V is adopted as described later. Inverting from one voltage to the other voltage in accordance with the reference clock signal CLK, and by repeating this, an AC common signal is formed and supplied to the common potential line VCOM.

スイッチ制御回路７は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１に基づいて、各副画素ＳＰｉｘに共通するスイッチ制御信号Ｖｐｒｅを、スイッチ制御信号線ＰＲＥを介して、スイッチＳＷのゲートに出力する。 The switch control circuit 7 based on the control signal Sig 1 supplied from the timing controller 4b, and the switch control signal Vpre common to the sub-pixels SPix, via the switch control signal line PRE, and outputs to the gate of the switch SW .

スイッチＳＷは、スイッチ制御信号Ｖｐｒｅがハイレベルの場合に、オン状態になり、共通電極２３とノードＮとの間を電気的に導通する。つまり、スイッチＳＷは、共通電極２３と副画素電極１５との間を電気的に導通する。   The switch SW is turned on when the switch control signal Vpre is at a high level, and electrically connects the common electrode 23 to the node N. That is, the switch SW electrically connects the common electrode 23 and the sub-pixel electrode 15 to each other.

また、スイッチＳＷは、スイッチ制御信号Ｖｐｒｅがローレベルの場合に、オフ状態になり、共通電極２３とノードＮとの間を電気的に遮断する。つまり、スイッチＳＷは、共通電極２３と副画素電極１５との間を電気的に遮断する。   The switch SW is turned off when the switch control signal Vpre is at a low level, and electrically disconnects the common electrode 23 from the node N. That is, the switch SW electrically disconnects between the common electrode 23 and the sub-pixel electrode 15.

スイッチＳＷがオン状態になると、共通電極２３の電位であるコモン電位Ｖｃｏｍが、ノードＮを介して、副画素電極１５に供給される。つまり、副画素電極１５の電位が、共通電極２３の電位と同じになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。   When the switch SW is turned on, the common potential Vcom, which is the potential of the common electrode 23, is supplied to the sub-pixel electrode 15 via the node N. That is, the potential of the sub-pixel electrode 15 becomes the same as the potential of the common electrode 23. At this time, the liquid crystal LQ is in a state where no voltage is applied.

コモン電位Ｖｃｏｍが副画素電極１５に供給されるという観点では、スイッチＳＷは、副画素電極１５をプリチャージすると考えることができる。また、液晶ＬＱへの印加電圧がゼロになるという観点では、スイッチＳＷは、副画素電極１５をプリディスチャージすると考えることができる。   From the viewpoint that the common potential Vcom is supplied to the sub-pixel electrode 15, the switch SW can be considered to precharge the sub-pixel electrode 15. In addition, from the viewpoint that the voltage applied to the liquid crystal LQ becomes zero, the switch SW can be considered to pre-discharge the sub-pixel electrode 15.

ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×２個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ２に基づいて、１つの副画素行の第１メモリ５１又は第２メモリ５２を選択するためのゲート信号を、Ｍ×２個の出力端子から出力する。 The gate line drive circuit 9 has M × 2 output terminals corresponding to the M groups of gate lines. The gate line drive circuit 9 generates M × 2 gate signals for selecting the first memory 51 or the second memory 52 of one sub-pixel row based on the control signal Sig 2 supplied from the timing controller 4b. Output from the output terminal.

ゲート線駆動回路９は、制御信号Ｓｉｇ２（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ２を復号化し、該制御信号Ｓｉｇ２で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。 The gate line driving circuit 9 may be a scanner circuit that sequentially outputs a gate signal from M output terminals based on the control signal Sig 2 (scan start signal and clock pulse signal). Alternatively, the gate line drive circuit 9 decodes the control signal Sig 2 encoded may be a decoder circuit for outputting a gate signal to the output terminal specified by the control signal Sig 2.

第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。   On the first panel 2, M groups of gate line groups GL1, GL2,... Are arranged corresponding to the M rows of sub-pixels SPix. Each of the M groups of gate line groups GL1, GL2,... Runs along the X direction in the display area DA (see FIG. 1).

第１のゲート線群ＧＬ１は、第１の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ１（＋）と、第１の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ１（−）と、を含む。   The first gate line group GL1 is electrically connected to the gate line Gate1 (+) electrically connected to the first memory 51 of the first sub-pixel row and to the second memory 52 of the first sub-pixel row. And a connected gate line Gate1 (-).

第２のゲート線群ＧＬ２は、第２の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ２（＋）と、第２の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ２（−）と、を含む。   The second gate line group GL2 is electrically connected to the gate line Gate2 (+) electrically connected to the first memory 51 of the second sub-pixel row and to the second memory 52 of the second sub-pixel row. And a connected gate line Gate2 (−).

第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のデータ線Ｄａｔａ１、Ｄａｔａ２、・・・が配置されている。Ｎ×３本のデータ線Ｄａｔａ１、Ｄａｔａ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。   On the first panel 2, N × 3 data lines Data1, Data2,... Are arranged corresponding to the N × 3 subpixels SPix. Each of the N × 3 data lines Data1, Data2,... Runs along the Y direction in the display area DA (see FIG. 1).

第１のデータ線Ｄａｔａ１は、第１の副画素列の第１メモリ５１及び第２メモリ５２に電気的に接続されている。   The first data line Data1 is electrically connected to the first memory 51 and the second memory 52 of the first sub-pixel column.

第２のデータ線Ｄａｔａ２は、第２の副画素列の第１メモリ５１及び第２メモリ５２に電気的に接続されている。   The second data line Data2 is electrically connected to the first memory 51 and the second memory 52 of the second sub-pixel column.

データ線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの第１メモリ５１又は第２メモリ５２に対して、データ線Ｄａｔａ１、Ｄａｔａ２、・・・を介して、データ信号を夫々出力する。   The data line driving circuit 5 outputs data signals to the first memory 51 or the second memory 52 of each sub-pixel SPix selected by the gate signal via the data lines Data1, Data2,. I do.

ゲート信号が供給された副画素行の第１メモリ５１又は第２メモリ５２は、データ線Ｄａｔａに供給されているデータ信号に応じた副画素データを記憶する。   The first memory 51 or the second memory 52 of the sub-pixel row to which the gate signal has been supplied stores sub-pixel data corresponding to the data signal supplied to the data line Data.

第１メモリ５１及び第２メモリ５２は、記憶している副画素データに応じた電位を、ノードＮを介して、副画素電極１５に出力する。   The first memory 51 and the second memory 52 output a potential corresponding to the stored sub-pixel data to the sub-pixel electrode 15 via the node N.

図４は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。図４では、１個の副画素ＳＰｉｘを示している。   FIG. 4 is a diagram illustrating a circuit configuration of a sub-pixel of the display device according to the first embodiment. FIG. 4 shows one sub-pixel SPix.

副画素ＳＰｉｘは、メモリブロック５０と、液晶ＬＱと、スイッチＳＷと、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。   The sub-pixel SPix includes a memory block 50, a liquid crystal LQ, and a switch SW. The memory block 50 includes a first memory 51 and a second memory 52.

第１メモリ５１は、Ｎチャネル型のトランジスタＲＷＴｎ１を含む。第２メモリ５２は、Ｎチャネル型のトランジスタＲＷＴｎ２を含む。トランジスタＲＷＴｎ１及びＲＷＴｎ２の各々は、フラッシュメモリであり、浮遊ゲートを有する。   The first memory 51 includes an N-channel transistor RWTn1. The second memory 52 includes an N-channel transistor RWTn2. Each of the transistors RWTn1 and RWTn2 is a flash memory and has a floating gate.

なお、表示装置１では、トランジスタＲＷＴｎ１及びＲＷＴｎ２のチャネル型を同じとしたが、異ならせても良い。例えば、第１メモリ５１が、Ｐチャネル型のトランジスタを含んでも良い。但し、この場合、第１メモリ５１へ書込む副画素データと、第２メモリ５２へ書込む副画素データと、を論理反転させる必要がある。従って、第１メモリ５１へ副画素データを書込むステップと、第２メモリ５２へ副画素データを書込むステップと、を別にする必要がある。一方、トランジスタＲＷＴｎ１及びＲＷＴｎ２のチャネル型を同じとすれば、第１メモリ５１へ書込む副画素データと、第２メモリ５２へ書込む副画素データと、を同じにすることができる。従って、第１メモリ５１及び第２メモリ５２へ副画素データを書込むステップを共通にすることができる。即ち、第１メモリ５１及び第２メモリ５２へ副画素データを同時に書込むことができ、書込み時間を短縮することができるので、好適である。   In the display device 1, the transistors RWTn1 and RWTn2 have the same channel type, but may have different channel types. For example, the first memory 51 may include a P-channel transistor. However, in this case, it is necessary to logically invert the sub-pixel data to be written to the first memory 51 and the sub-pixel data to be written to the second memory 52. Therefore, it is necessary to separate the step of writing sub-pixel data into the first memory 51 and the step of writing sub-pixel data into the second memory 52. On the other hand, if the transistors RWTn1 and RWTn2 have the same channel type, the sub-pixel data to be written to the first memory 51 and the sub-pixel data to be written to the second memory 52 can be the same. Therefore, the step of writing the sub-pixel data to the first memory 51 and the second memory 52 can be made common. That is, the sub-pixel data can be simultaneously written into the first memory 51 and the second memory 52, and the writing time can be shortened.

トランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１（＋）に電気的に接続されている。トランジスタＲＷＴｎ１のドレインは、高電位側の電源電位ＶＭＨに電気的に接続されている。トランジスタＲＷＴｎ１のボディは、データ線Ｄａｔａ１に電気的に接続されている。トランジスタＲＷＴｎ１のソースは、ノードＮに電気的に接続されている。   The gate of the transistor RWTn1 is electrically connected to the gate line Gate1 (+). The drain of the transistor RWTn1 is electrically connected to the power supply potential VMH on the high potential side. The body of the transistor RWTn1 is electrically connected to the data line Data1. The source of the transistor RWTn1 is electrically connected to the node N.

電源電位ＶＭＨが、本開示の第１の電源電位に対応する。   The power supply potential VMH corresponds to the first power supply potential of the present disclosure.

トランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１（−）に電気的に接続されている。トランジスタＲＷＴｎ２のソースは、定電位側の電源電位ＶＭＬに電気的に接続されている。トランジスタＲＷＴｎ２のボディは、データ線Ｄａｔａ１に電気的に接続されている。トランジスタＲＷＴｎ２のドレインは、ノードＮに電気的に接続されている。   The gate of the transistor RWTn2 is electrically connected to the gate line Gate1 (-). The source of the transistor RWTn2 is electrically connected to the constant potential side power supply potential VML. The body of the transistor RWTn2 is electrically connected to the data line Data1. The drain of the transistor RWTn2 is electrically connected to the node N.

電源電位ＶＭＬが、本開示の第２の電源電位に対応する。   The power supply potential VML corresponds to the second power supply potential of the present disclosure.

トランジスタＲＷＴｎ１及びＲＷＴｎ２は、電子が浮遊ゲートから引き抜かれた状態（正孔が注入された状態）で、副画素データ「０」を記憶する。一方、トランジスタＲＷＴｎ１及びＲＷＴｎ２は、電子が浮遊ゲートに注入された状態（正孔が引き抜かれた状態）で、副画素データ「１」を記憶する。   The transistors RWTn1 and RWTn2 store sub-pixel data “0” in a state where electrons are extracted from the floating gate (a state where holes are injected). On the other hand, the transistors RWTn1 and RWTn2 store the subpixel data “1” in a state where electrons are injected into the floating gate (a state where holes are extracted).

なお、第１メモリ５１へ書込む副画素データと、第２メモリ５２へ書込む副画素データと、を同じにすることができるのは、次の理由による。トランジスタＲＷＴｎ１のドレインは、高電位側の電源電位ＶＭＨに電気的に接続されている。一方、トランジスタＲＷＴｎ２のソースは、定電位側の電源電位ＶＭＬに電気的に接続されている。従って、トランジスタＲＷＴｎ１とトランジスタＲＷＴｎ２とに同じ副画素データが書込まれ、後述するプリチャージ電位の論理が反転する動作が加わることで、トランジスタＲＷＴｎ２から副画素電極１５に出力される電位は、トランジスタＲＷＴｎ１から副画素電極１５に出力される電位と論理反転することになるからである。   The reason why the sub-pixel data to be written to the first memory 51 and the sub-pixel data to be written to the second memory 52 can be the same is as follows. The drain of the transistor RWTn1 is electrically connected to the power supply potential VMH on the high potential side. On the other hand, the source of the transistor RWTn2 is electrically connected to the power supply potential VML on the constant potential side. Therefore, the same subpixel data is written into the transistors RWTn1 and RWTn2, and the operation of inverting the logic of the precharge potential described later is added. Is logically inverted with respect to the potential output to the sub-pixel electrode 15.

ノードＮは、副画素電極１５（図２参照）に電気的に接続されている。スイッチＳＷのソース−ドレイン経路は、ノードＮと共通電極２３との間に電気的に接続されている。スイッチＳＷのゲートには、スイッチ制御信号Ｖｐｒｅが供給される。   The node N is electrically connected to the sub-pixel electrode 15 (see FIG. 2). The source-drain path of the switch SW is electrically connected between the node N and the common electrode 23. The switch control signal Vpre is supplied to the gate of the switch SW.

［動作］
図５は、第１の実施の形態の第１の態様の表示装置の副画素の構成を示す図である。図５では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図５では、共通電位線ＦＲＰの記載を省略している。 [motion]
FIG. 5 is a diagram illustrating a configuration of a sub-pixel of the display device according to the first mode of the first embodiment. FIG. 5 shows six subpixels SPix of 2 rows × 3 columns among subpixels SPix of M rows × (N × 3) columns. In FIG. 5, the description of the common potential line FRP is omitted.

消去（副画素データ「０」を記憶、浮遊ゲートから電子を引き抜き）、書込み（副画素データ「１」を記憶、浮遊ゲートに電子を注入）は、ＮＡＮＤ型フラッシュメモリの消去及び書込み動作の原理を利用する（例えば、特許文献３参照）。   The erasing (storing the sub-pixel data "0" and extracting electrons from the floating gate) and writing (storing the sub-pixel data "1" and injecting electrons into the floating gate) are the principle of the erasing and writing operations of the NAND flash memory. (For example, see Patent Document 3).

第１メモリ５１は、プラスフィールド期間の表示に使用される副画素データを記憶する。第２メモリ５２は、マイナスフィールド期間の表示に使用される副画素データを記憶する。   The first memory 51 stores sub-pixel data used for display in the plus field period. The second memory 52 stores sub-pixel data used for display in the minus field period.

ゲート線駆動回路９（図３参照）は、プラスフィールド期間では、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に０Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が選択される。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に−３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が非選択とされる。従って、各副画素ＳＰｉｘは、プラスフィールド期間では、第１メモリ５１に記憶された副画素データに基づく画像を表示する。   The gate line drive circuit 9 (see FIG. 3) supplies 0 V to the gate lines Gate1 (+) and Gate2 (+) during the plus field period. As a result, the first memory 51 in each sub-pixel SPix is selected. The gate line driving circuit 9 supplies -3 V to the gate lines Gate1 (-) and Gate2 (-). Thereby, the second memory 52 in each sub-pixel SPix is not selected. Therefore, each sub-pixel SPix displays an image based on the sub-pixel data stored in the first memory 51 during the plus field period.

ゲート線駆動回路９は、マイナスフィールド期間では、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に０Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が選択される。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に−３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が非選択とされる。従って、各副画素ＳＰｉｘは、マイナスフィールド期間では、第２メモリ５２に記憶された副画素データに基づく画像を表示する。   The gate line drive circuit 9 supplies 0 V to the gate lines Gate1 (-) and Gate2 (-) during the minus field period. Thereby, the second memory 52 in each sub-pixel SPix is selected. Further, the gate line driving circuit 9 supplies -3 V to the gate lines Gate1 (+) and Gate2 (+). Thus, the first memory 51 in each sub-pixel SPix is not selected. Therefore, each sub-pixel SPix displays an image based on the sub-pixel data stored in the second memory 52 during the minus field period.

図６は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図７は、第１の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。図８は、第１の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。   FIG. 6 is a diagram illustrating sub-pixel data written in sub-pixels of the display device according to the first embodiment. FIG. 7 is a timing chart showing operation timings at the time of writing and reading of sub-pixels of the display device according to the first embodiment. FIG. 8 is a diagram illustrating potentials of respective units when writing the sub-pixels of the display device according to the first embodiment.

表示装置１の副画素ＳＰｉｘに副画素データを書込む際の動作について説明する。   An operation of writing sub-pixel data to the sub-pixel SPix of the display device 1 will be described.

フラッシュメモリであるトランジスタＲＷＴｎ１及びＲＷＴｎ２は、副画素データの書込みの前に、消去が必要である。図７及び図８において、タイミングｔ０からタイミングｔ１までが、消去期間である。 The transistors RWTn1 and RWTn2, which are flash memories, need to be erased before sub-pixel data is written. 7 and 8, from the timing t 0 to time t 1, the erase period.

消去期間後のタイミングｔ１からタイミングｔ３までが、書込み期間である。書込み期間は、タイミングｔ１からタイミングｔ２までのステップ１、及び、タイミングｔ２からタイミングｔ３までのステップ２を含む。 From the timing t 1 after the erasing period to time t 3 is the writing period. Write period comprises, Step 1 from the timing t 1 to timing t 2, and the step 2 from the timing t 2 to time t 3.

ステップ１は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリ５１及び第２メモリ５２への書込み期間である。ステップ２は、第２行目の副画素ＳＰｉｘ２１、ＳＰｉｘ２２及びＳＰｉｘ２３の第１メモリ５１及び第２メモリ５２への書込み期間である。   Step 1 is a writing period of the first-row sub-pixels SPix11, SPix12, and SPix13 in the first memory 51 and the second memory 52. Step 2 is a period during which the subpixels SPix21, SPix22, and SPix23 in the second row are written into the first memory 51 and the second memory 52.

図７及び図８を参照すると、消去期間開始のタイミングｔ０において、電源電位ＶＭＨ及びＶＭＬは、２０Ｖとなる。その理由は、トランジスタＲＷＴｎ１及びＲＷＴｎ２に高電界（２０Ｖ）を印加するためである。 Referring to FIGS. 7 and 8, at the timing t 0 the start erasing period, the power supply potential VMH and VML becomes 20V. The reason is that a high electric field (20 V) is applied to the transistors RWTn1 and RWTn2.

また、共通電極駆動回路６（図３参照）は、２０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。その理由は、次の通りである。消去期間では、副画素電極１５の電位Ｖｐｉｘは、２０Ｖになる。そして、副画素電極１５と共通電極２３との間の電圧が、液晶分子ＬＱに印加される。従って、液晶分子ＬＱに高電圧が印加されないようにし、液晶分子の劣化を抑制するためである。共通電極２３のコモン電位Ｖｃｏｍを２０Ｖとすれば、液晶分子に印加される電圧は、０Ｖになる。   The common electrode drive circuit 6 (see FIG. 3) outputs a common potential Vcom of 20 V to the common electrode 23. The reason is as follows. In the erasing period, the potential Vpix of the sub-pixel electrode 15 becomes 20V. Then, a voltage between the sub-pixel electrode 15 and the common electrode 23 is applied to the liquid crystal molecules LQ. Therefore, it is to prevent a high voltage from being applied to the liquid crystal molecules LQ and to suppress the deterioration of the liquid crystal molecules. If the common potential Vcom of the common electrode 23 is set to 20V, the voltage applied to the liquid crystal molecules becomes 0V.

データ線駆動回路５（図３参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、２０Ｖのデータ信号を出力する。   The data line driving circuit 5 (see FIG. 3) outputs a data signal of 20 V to the data lines Data1, Data2, and Data3.

ゲート線駆動回路９（図３参照）は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、０Ｖのゲート信号を出力する。   The gate line drive circuit 9 (see FIG. 3) outputs a gate signal of 0 V to the gate lines Gate1 (+), Gate1 (-), Gate2 (+) and Gate2 (-).

従って、高電界（２０Ｖ）が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートからボディに引き抜かれる。つまり、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（消去）を記憶する。   Therefore, a high electric field (20 V) is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of all the sub-pixels SPix. Thereby, electrons are extracted from the floating gates of the transistors RWTn1 and RWTn2 of all the sub-pixels SPix to the body by the tunnel effect. That is, the first memory 51 and the second memory 52 of all the sub-pixels SPix store the sub-pixel data “0” (erase).

図９は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図９は、トランジスタＲＷＴｎ１及びＲＷＴｎ２からボディへ電子を引き抜く場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。   FIG. 9 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. Specifically, FIG. 9 is an energy band diagram of the memory of the sub-pixel SPix when electrons are extracted from the transistors RWTn1 and RWTn2 to the body.

図９において、熱酸化膜である第１ゲート絶縁膜１１１の膜厚は、３５０オングストローム（３５ナノメートル）、誘電率は、３ε（εは、熱酸化膜の誘電率）とする。また、熱酸化膜である第２ゲート絶縁膜（トンネル酸化膜）１１２の膜厚は、２００オングストローム（２０ナノメートル）、誘電率は、εとする。これらの数値は、特許文献３の数値を利用している。   In FIG. 9, the thickness of the first gate insulating film 111, which is a thermal oxide film, is 350 angstroms (35 nanometers), and the dielectric constant is 3ε (ε is the dielectric constant of the thermal oxide film). The thickness of the second gate insulating film (tunnel oxide film) 112, which is a thermal oxide film, is 200 angstroms (20 nanometers), and the dielectric constant is ε. These numerical values use the numerical values of Patent Document 3.

浮遊ゲート内の電子がトンネル効果によってボディ側に抜けるように、第２ゲート絶縁膜１１２に高電界がかかる条件が設定される。即ち、第２ゲート絶縁膜１１２の膜厚が、第１ゲート絶縁膜１１１の膜厚よりも薄く、且つ、第２ゲート絶縁膜１１２の誘電率が第１ゲート絶縁膜１１１の誘電率よりも低い（低容量側に高電圧がかかるため）条件にバランスされている。なお、ゲート−ボディ間の電位差が１０Ｖの場合は、トンネル効果は発生しない。   Conditions are set such that a high electric field is applied to the second gate insulating film 112 so that electrons in the floating gate escape to the body side by the tunnel effect. That is, the thickness of the second gate insulating film 112 is smaller than the thickness of the first gate insulating film 111, and the dielectric constant of the second gate insulating film 112 is lower than the dielectric constant of the first gate insulating film 111. (Because a high voltage is applied to the low capacity side), the condition is balanced. When the potential difference between the gate and the body is 10 V, no tunnel effect occurs.

上記した数値を使用すると、第１ゲート絶縁膜１１１の静電容量Ｃ２は、次の式（１）で表される。
Ｃ２＝３ε／（３５０オングストローム） ・・・（１） Using the above numerical values, the capacitance C2 of the first gate insulating film 111 is expressed by the following equation (1).
C2 = 3ε / (350 angstroms) (1)

また、第２ゲート絶縁膜１１２の静電容量Ｃ１は、次の式（２）で表される。
Ｃ１＝ε／（２００オングストローム） ・・・（２） The capacitance C1 of the second gate insulating film 112 is represented by the following equation (2).
C1 = ε / (200 angstroms) (2)

ここで、ε＝１とすると、Ｃ２＝８５７１４２８．５７１（ファラッド）、Ｃ１＝５００００００（ファラッド）となる。   Here, assuming that ε = 1, C2 = 8571428.571 (farad) and C1 = 500000 (farad).

従って、第１ゲート絶縁膜１１１の電圧Ｖ２は、次の式（３）で表される。
Ｖ２＝２０×Ｃ１／（Ｃ１＋Ｃ２）＝７．３６８４２１（ボルト） ・・・（３） Therefore, the voltage V2 of the first gate insulating film 111 is represented by the following equation (3).
V2 = 20 × C1 / (C1 + C2) = 7.368421 (volt) (3)

また、第２ゲート絶縁膜１１２の電圧Ｖ１は、次の式（４）で表される。
Ｖ１＝２０×Ｃ２／（Ｃ１＋Ｃ２）＝１２．６３１５８（ボルト） ・・・（４） Further, the voltage V1 of the second gate insulating film 112 is represented by the following equation (4).
V1 = 20 × C2 / (C1 + C2) = 12.63158 (volt) (4)

図１０は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１０は、トランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートからボディへ電子を引き抜いた後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の電圧が−１Ｖ以上（ｎチャネル）のとき、トランジスタＲＷＴｎ１或いはＲＷＴｎ２がオン状態となる。すなわちＶｔｈ（ｎ）＝−１Ｖである。   FIG. 10 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. Specifically, FIG. 10 is an energy band diagram of the memory of the sub-pixel SPix after electrons are extracted from the floating gates of the transistors RWTn1 and RWTn2 to the body. At this time, when the voltage between the gate and the source is -1 V or more (n channel), the transistor RWTn1 or RWTn2 is turned on. That is, Vth (n) =-1V.

再び図７を参照すると、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、２０Ｖとなる。同様に、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ１２は、２０Ｖとなる。   Referring again to FIG. 7, the potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11, the potential Vpix21 of the subpixel electrode 15 of the subpixel SPix21, and the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12 are 20V. Similarly, the potential Vpix22 of the subpixel electrode 15 of the subpixel SPix22, the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13, and the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix23 are 20V.

次に、書込み期間のステップ１の開始のタイミングｔ１において、電源電位ＶＭＨ及びＶＭＬは、１０Ｖとなる。その理由は、次の通りである。ボディは、データ線Ｄａｔａに接続され、０Ｖ又は１０Ｖが印加される。従って、Ｎチャネル型トランジスタであるトランジスタＲＷＴｎ１及びＲＷＴｎ２のソース電極側で、ｐｎ接合に順方向バイアスが掛かることを抑制し、過大電流が流れないようにするためである。 Next, at a timing t 1 of the start of step 1 of the write period, the power supply potential VMH and VML becomes 10V. The reason is as follows. The body is connected to the data line Data, and 0 V or 10 V is applied. Therefore, the forward bias is not applied to the pn junction on the source electrode side of the transistors RWTn1 and RWTn2, which are N-channel transistors, so that an excessive current does not flow.

また、共通電極駆動回路６は、５Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。その理由は、次の通りである。書込み期間では、副画素電極１５の電位Ｖｐｉｘは、０Ｖ又は１０Ｖに変化する。そして、副画素電極１５と共通電極２３との間の電圧が、液晶分子ＬＱに印加される。従って、液晶分子ＬＱに高電圧が印加されないようにするためである。共通電極２３のコモン電位Ｖｃｏｍを５Ｖとすれば、液晶分子に印加される電圧は、５Ｖになる。   Further, the common electrode drive circuit 6 outputs a common potential Vcom of 5 V to the common electrode 23. The reason is as follows. In the writing period, the potential Vpix of the sub-pixel electrode 15 changes to 0V or 10V. Then, a voltage between the sub-pixel electrode 15 and the common electrode 23 is applied to the liquid crystal molecules LQ. Therefore, this is to prevent a high voltage from being applied to the liquid crystal molecules LQ. Assuming that the common potential Vcom of the common electrode 23 is 5V, the voltage applied to the liquid crystal molecules is 5V.

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ１（−）に、２０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、０Ｖのゲート信号を出力する。   The gate line drive circuit 9 outputs a gate signal of 20 V to the gate lines Gate1 (+) and Gate1 (-). Further, the gate line driving circuit 9 outputs a gate signal of 0 V to the gate lines Gate2 (+) and Gate2 (-).

タイミングｔ１から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及びＤａｔａ３に、１０Ｖのデータ信号を出力する。 After the waiting time from the timing t 1 has elapsed, the data line driving circuit 5, the data line Data1, and outputs the data signal of 0V. Further, the data line driving circuit 5 outputs a 10V data signal to the data lines Data2 and Data3.

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１１のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１１のトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ１１の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。   Therefore, a high electric field (20 V) is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the sub-pixel SPix11. Thus, electrons are injected from the body into the floating gates of the transistors RWTn1 and RWTn2 of the sub-pixel SPix11 by the tunnel effect. That is, the first memory 51 and the second memory 52 of the sub-pixel SPix11 store the sub-pixel data “1” (black).

図１１は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１１は、電子をボディからトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに注入する場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。   FIG. 11 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. Specifically, FIG. 11 is an energy band diagram of the memory of the sub-pixel SPix when electrons are injected from the body into the floating gates of the transistors RWTn1 and RWTn2.

図１２は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１２は、電子をボディからトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートへ注入した後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の電圧が２Ｖ以上のとき、トランジスタＲＷＴｎ１或いはＲＷＴｎ２がオン状態となる。すなわちＶｔｈ（ｎ）＝２Ｖである。   FIG. 12 is an energy band diagram of the memory of the sub-pixel of the display device according to the first embodiment. Specifically, FIG. 12 is an energy band diagram of the memory of the sub-pixel SPix after electrons are injected from the body into the floating gates of the transistors RWTn1 and RWTn2. At this time, when the voltage between the gate and the source is 2 V or more, the transistor RWTn1 or RWTn2 is turned on. That is, Vth (n) = 2V.

再び図７を参照すると、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１２及びＳＰｉｘ１３のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に印加される。つまり、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリ５１は、副画素データ「０」（白）を維持する。   Referring again to FIG. 7, instead of a high electric field (20 V), 10 V is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the sub-pixels SPix12 and SPix13. That is, the first memory 51 of the sub-pixels SPix12 and SPix13 maintains the sub-pixel data “0” (white).

このステップ１により、副画素ＳＰｉｘ１１の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。また、副画素ＳＰｉｘ１２の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。また、副画素ＳＰｉｘ１３の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。   By this step 1, the first memory 51 and the second memory 52 of the sub-pixel SPix11 store the sub-pixel data “1” (black). Further, the first memory 51 and the second memory 52 of the sub-pixel SPix12 store the sub-pixel data “0” (white). Further, the first memory 51 and the second memory 52 of the sub-pixel SPix13 store the sub-pixel data “0” (white).

図１３−１は、第１の実施の形態の表示装置の副画素のデータと液晶層３０の電界との関係を示す図である。詳しくは、プラスフィールド期間の場合の、第１メモリ５１に記憶されている副画素データと、液晶層３０に発生する電界と、の関係を示す図である。電子が第１メモリ５１のトランジスタＲＷＴｎ１の浮遊ゲートから引き抜かれた状態、即ち第１メモリ５１の副画素データが消去された状態では、第１メモリ５１は副画素データ「０」（消去）を記憶する。そして、上記ステップ１で説明したように、第１メモリ５１に副画素データ「１」（黒）を書込む場合だけ、書込み動作が第１メモリ５１に対して実施される。第１メモリ５１の副画素データ「０」（消去）を維持する場合は、第１メモリ５１は書込みの対象外とし、第１メモリ５１は消去状態（副画素データ「０」）を維持する。第１メモリ５１に副画素データ「１」（黒）が書込まれた状態では、液晶層３０に電界が発生しない。第１メモリ５１に副画素データ「０」（白）が維持された状態では、液晶層３０に電界が発生する。   FIG. 13A is a diagram illustrating a relationship between subpixel data and an electric field of the liquid crystal layer 30 in the display device according to the first embodiment. In detail, it is a diagram illustrating a relationship between sub-pixel data stored in the first memory 51 and an electric field generated in the liquid crystal layer 30 in a plus field period. In a state where electrons are extracted from the floating gate of the transistor RWTn1 of the first memory 51, that is, in a state where the sub-pixel data of the first memory 51 is erased, the first memory 51 stores the sub-pixel data “0” (erase). I do. Then, as described in step 1 above, the writing operation is performed on the first memory 51 only when the sub-pixel data “1” (black) is written into the first memory 51. When maintaining the sub-pixel data “0” (erase) of the first memory 51, the first memory 51 is excluded from the writing target, and the first memory 51 maintains the erased state (sub-pixel data “0”). When the sub-pixel data “1” (black) is written in the first memory 51, no electric field is generated in the liquid crystal layer 30. When the sub-pixel data “0” (white) is maintained in the first memory 51, an electric field is generated in the liquid crystal layer 30.

図１３−２は、第１の実施の形態の表示装置の副画素のデータと液晶層３０の電界との関係を示す図である。詳しくは、マイナスフィールド期間の場合の、第２メモリ５２に記憶されている副画素データと、液晶層３０に発生する電界と、の関係を示す図である。電子が第２メモリ５２のトランジスタＲＷＴｎ２の浮遊ゲートから引き抜かれた状態、即ち第２メモリ５２の副画素データが消去された状態では、第２メモリ５２は副画素データ「０」（消去）を記憶する。そして、上記ステップ１で説明したように、第２メモリ５２に副画素データ「１」（黒）を書込む場合だけ、書込み動作が第２メモリ５２に対して実施される。第２メモリ５２の副画素データ「０」（消去）を維持する場合は、第２メモリ５２は書込みの対象外とし、第２メモリ５２は消去状態（副画素データ「０」）を維持する。第２メモリ５２に副画素データ「１」（黒）が書込まれた状態では、液晶層３０に電界は発生しない。第２メモリ５２に副画素データ「０」（白）が維持された状態では、液晶層３０に電界が発生する。   FIG. 13B is a diagram illustrating a relationship between the data of the subpixel and the electric field of the liquid crystal layer 30 in the display device according to the first embodiment. In detail, it is a diagram showing a relationship between sub-pixel data stored in the second memory 52 and an electric field generated in the liquid crystal layer 30 in a minus field period. In a state where electrons are extracted from the floating gate of the transistor RWTn2 of the second memory 52, that is, in a state where the sub-pixel data of the second memory 52 is erased, the second memory 52 stores the sub-pixel data “0” (erase). I do. Then, as described in step 1 above, the writing operation is performed on the second memory 52 only when the sub-pixel data “1” (black) is written on the second memory 52. When maintaining the sub-pixel data “0” (erase) of the second memory 52, the second memory 52 is excluded from writing, and the second memory 52 maintains the erased state (sub-pixel data “0”). When the sub-pixel data “1” (black) is written in the second memory 52, no electric field is generated in the liquid crystal layer 30. When the sub-pixel data “0” (white) is maintained in the second memory 52, an electric field is generated in the liquid crystal layer 30.

再び図７を参照すると、次に、書込み期間のステップ２の開始のタイミングｔ２において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ１（−）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、２０Ｖのゲート信号を出力する。 Referring again to FIG. 7, then, at a timing t 2 of the beginning of Step 2 of the write period, the gate line driving circuit 9, the gate lines Gate1 (+) and Gate1 (-), and outputs a gate signal of 0V . The gate line driving circuit 9 outputs a gate signal of 20 V to the gate lines Gate2 (+) and Gate2 (-).

タイミングｔ２から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１及びＤａｔａ３に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２に、０Ｖのデータ信号を出力する。 After the waiting time from the timing t 2 has elapsed, the data line driving circuit 5, the data line Data1 and Data3, and outputs the 10V data signals. The data line driving circuit 5 outputs a 0V data signal to the data line Data2.

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ２２のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ２２のトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ２２の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。   Therefore, a high electric field (20 V) is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the sub-pixel SPix22. Thus, electrons are injected from the body into the floating gates of the transistors RWTn1 and RWTn2 of the sub-pixel SPix22 by the tunnel effect. That is, the first memory 51 and the second memory 52 of the subpixel SPix22 store the subpixel data “1” (black).

一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ２１及びＳＰｉｘ２３のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。つまり、副画素ＳＰｉｘ２１及びＳＰｉｘ２３の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を維持する。   On the other hand, instead of the high electric field (20 V), 10 V is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the sub-pixels SPix21 and SPix23. That is, the first memory 51 and the second memory 52 of the sub-pixels SPix21 and SPix23 maintain the sub-pixel data “0” (white).

このステップ２により、副画素ＳＰｉｘ２１の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。また、副画素ＳＰｉｘ２２の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。また、副画素ＳＰｉｘ２３の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。   By this step 2, the first memory 51 and the second memory 52 of the sub-pixel SPix21 store the sub-pixel data “0” (white). Further, the first memory 51 and the second memory 52 of the sub-pixel SPix22 store the sub-pixel data “1” (black). Further, the first memory 51 and the second memory 52 of the sub-pixel SPix23 store the sub-pixel data “0” (white).

図１４は、第１の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。   FIG. 14 is a diagram illustrating potentials of respective units when reading out the sub-pixels of the display device according to the first embodiment.

表示装置１の副画素ＳＰｉｘから副画素データを読出す際の動作について説明する。   An operation of reading sub-pixel data from sub-pixel SPix of display device 1 will be described.

タイミングｔ３からタイミングｔ７までが、読出し期間である。読出し期間は、タイミングｔ３からタイミングｔ５までのプラスフィールド期間、及び、タイミングｔ５からタイミングｔ７までのマイナスフィールド期間を含む。プラスフィールド期間は、タイミングｔ３からタイミングｔ４までのプリチャージ期間、及び、タイミングｔ４からタイミングｔ５までの表示期間を含む。マイナスフィールド期間は、タイミングｔ５からタイミングｔ６までのプリチャージ期間、及び、タイミングｔ６からタイミングｔ７までの表示期間を含む。 From the timing t 3 to time t 7 is a readout period. Reading period includes positive field period from the timing t 3 to time t 5, and the negative field period from the timing t 5 to time t 7. Plus field period includes a precharge period from the timing t 3 to time t 4, and the display period from the timing t 4 to time t 5. Negative field period includes a precharge period from the timing t 5 to time t 6, and the display period from the timing t 6 to the time t 7.

図７及び図１４を参照すると、読出し期間（プラスフィールド期間、プリチャージ期間）開始のタイミングｔ３において、電源電位ＶＭＨは、３Ｖであり、電源電位ＶＭＬは、０Ｖである。 Referring to FIGS. 7 and 14, the read period (positive field period, the precharge period) at timing t 3 of the start, the power supply potential VMH is 3V, the power supply potential VML is 0V.

共通電極駆動回路６（図３参照）は、０Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。   The common electrode drive circuit 6 (see FIG. 3) outputs a common potential Vcom of 0 V to the common electrode 23.

データ線駆動回路５（図３参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、０Ｖのデータ信号を出力する。   The data line driving circuit 5 (see FIG. 3) outputs a 0V data signal to the data lines Data1, Data2, and Data3.

ゲート線駆動回路９（図３参照）は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２が、非選択とされる。   The gate line drive circuit 9 (see FIG. 3) outputs a gate signal of -3 V to the gate lines Gate1 (+), Gate1 (-), Gate2 (+) and Gate2 (-). As a result, the first memory 51 and the second memory 52 of all the sub-pixels SPix are not selected.

スイッチ制御回路７（図３参照）は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘのスイッチＳＷが、オン状態になる。スイッチＳＷがオン状態になると、共通電極２３と副画素電極１５との間が電気的に導通される。つまり、副画素電極１５の電位が、共通電極２３の電位と同じ０Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。   The switch control circuit 7 (see FIG. 3) outputs a 5V switch control signal to the switch control signal line PRE. Thereby, the switches SW of all the sub-pixels SPix are turned on. When the switch SW is turned on, the common electrode 23 and the sub-pixel electrode 15 are electrically connected. That is, the potential of the sub-pixel electrode 15 becomes 0 V, which is the same as the potential of the common electrode 23. At this time, the liquid crystal LQ is in a state where no voltage is applied.

次に、表示期間開始のタイミングｔ４において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に出力する。これにより、全部の副画素ＳＰｉｘの第１メモリ５１が、選択される。 Next, at a timing t 4 of starting the display period, the gate line driving circuit 9, a gate signal of 0V, thereby outputting the gate lines Gate1 (+) and Gate2 (+). As a result, the first memories 51 of all the sub-pixels SPix are selected.

これにより、副画素ＳＰｉｘ１１の第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。   Thus, the first memory 51 of the sub-pixel SPix11 stores the sub-pixel data “1” (black), so that the transistor RWTn1 maintains the off state. Therefore, the potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11 is maintained at the precharge potential, that is, 0V. Therefore, in the sub-pixel SPix11, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix11 displays black.

また、副画素ＳＰｉｘ２１の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ２１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２１は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix21 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix21 of the subpixel electrode 15 of the subpixel SPix21 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix21, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix21 displays white.

また、副画素ＳＰｉｘ１２の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix12 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix12, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix12 displays white.

また、副画素ＳＰｉｘ２２の第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ２２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。   Further, since the first memory 51 of the sub-pixel SPix22 stores the sub-pixel data “1” (black), the transistor RWTn1 maintains the off state. Therefore, the potential Vpix22 of the subpixel electrode 15 of the subpixel SPix22 is maintained at the precharge potential, that is, 0V. Therefore, in the sub-pixel SPix22, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix22 displays black.

また、副画素ＳＰｉｘ１３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix13 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix13, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix13 displays white.

また、副画素ＳＰｉｘ２３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ２３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ２３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２３は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix23 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix23 of the subpixel electrode 15 of the subpixel SPix23 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix23, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix23 displays white.

次に、マイナスフィールド期間（プリチャージ期間）開始のタイミングｔ５において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。 Next, at a timing t 5 of the start minus field period (precharge period), the common electrode driving circuit 6 outputs the common potential Vcom of 3V to the common electrode 23.

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２が、非選択とされる。   The gate line driving circuit 9 outputs a gate signal of -3 V to the gate lines Gate1 (+), Gate1 (-), Gate2 (+) and Gate2 (-). As a result, the first memory 51 and the second memory 52 of all the sub-pixels SPix are not selected.

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。   The switch control circuit 7 outputs a 5V switch control signal to the switch control signal line PRE. Thereby, the potentials of the sub-pixel electrodes 15 of all the sub-pixels SPix become 3 V, which is the same as the potential of the common electrode 23. At this time, the liquid crystal LQ is in a state where no voltage is applied.

次に、表示期間開始のタイミングｔ６において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に出力する。これにより、全部の副画素ＳＰｉｘの第２メモリ５２が、選択される。 Next, at a timing t 6 of the start display period, the gate line driving circuit 9, a gate signal of 0V, the gate lines Gate1 (-) and Gate2 (-) output to. Thereby, the second memories 52 of all the sub-pixels SPix are selected.

これにより、副画素ＳＰｉｘ１１の第２メモリ５２が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ２は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。   Thus, the second memory 52 of the sub-pixel SPix11 stores the sub-pixel data “1” (black), so that the transistor RWTn2 maintains the off state. Therefore, the potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11 is maintained at the precharge potential, that is, 3V. Therefore, in the sub-pixel SPix11, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix11 displays black.

また、副画素ＳＰｉｘ２１の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ２１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２１は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix21 stores the sub-pixel data “0” (white), the transistor RWTn2 is turned on. Since the transistor RWTn2 is turned on, the potential Vpix21 of the subpixel electrode 15 of the subpixel SPix21 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix21, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix21 displays white.

また、副画素ＳＰｉｘ１２の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix12 stores the sub-pixel data “0” (white), the transistor RWTn2 is turned on. Since the transistor RWTn2 is turned on, the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix12, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix12 displays white.

また、副画素ＳＰｉｘ２２の第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ２は、オフ状態を維持する。従って、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ２２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。   Further, since the first memory 51 of the sub-pixel SPix22 stores the sub-pixel data “1” (black), the transistor RWTn2 maintains the off state. Therefore, the potential Vpix22 of the subpixel electrode 15 of the subpixel SPix22 is maintained at the precharge potential, that is, 3V. Therefore, in the sub-pixel SPix22, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix22 displays black.

また、副画素ＳＰｉｘ１３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix13 stores the sub-pixel data “0” (white), the transistor RWTn2 is turned on. Since the transistor RWTn2 is turned on, the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix13, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix13 displays white.

また、副画素ＳＰｉｘ２３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ２３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ２３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２３は、白色を表示する。   Further, since the first memory 51 of the sub-pixel SPix23 stores the sub-pixel data “0” (white), the transistor RWTn2 is turned on. Since the transistor RWTn2 is turned on, the potential Vpix23 of the subpixel electrode 15 of the subpixel SPix23 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix23, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix23 displays white.

図１５は、第１の実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。   FIG. 15 is a diagram illustrating the number of transistors of the sub-pixel of the display device according to the first embodiment and the number of transistors of the display element of Patent Document 2.

特許文献２の表示素子では、コモン反転駆動方式を、反転スイッチ（トランスファーゲート２０及び２１）で実現している。トランスファーゲート２０及び２１は、４個のトランジスタで構成される。一方、本願の第１の実施の形態の表示装置１では、コモン反転駆動方式を、第１メモリ５１に記憶されている副画素データと第２メモリ５２に記憶されている副画素データとを交互に読出すことで、実現している。従って、本願の第１の実施の形態の表示装置１は、反転スイッチを不要とする。   In the display element of Patent Document 2, the common inversion driving method is realized by inversion switches (transfer gates 20 and 21). The transfer gates 20 and 21 are composed of four transistors. On the other hand, in the display device 1 according to the first embodiment of the present application, the common inversion driving method uses the sub-pixel data stored in the first memory 51 and the sub-pixel data stored in the second memory 52 alternately. Is realized by reading the Therefore, the display device 1 according to the first embodiment of the present application does not require an inversion switch.

メモリに関して、本願の第１の実施の形態の表示装置１では、第１メモリ５１及び第２メモリ５２のトランジスタ数は、２個である。一方、特許文献２の表示素子では、メモリのトランジスタ数は、６個（トランジスタ５及び６、並びに、インバータ１４及び１５）である。   Regarding the memory, in the display device 1 according to the first embodiment of the present application, the number of transistors of the first memory 51 and the second memory 52 is two. On the other hand, in the display element of Patent Document 2, the number of transistors of the memory is six (transistors 5 and 6, and inverters 14 and 15).

また、本願の第１の実施の形態の表示装置１では、副画素電極１５のプリチャージ（プリディスチャージ）のために、スイッチＳＷを備えている。スイッチＳＷは、１個のトランジスタで構成される。   The display device 1 according to the first embodiment of the present application includes the switch SW for precharging (pre-discharging) the sub-pixel electrode 15. The switch SW is composed of one transistor.

以上を累計すると、本願の第１の実施の形態の表示装置１は、トランジスタ数が３個である。一方、特許文献２の表示素子は、トランジスタ数が１０個である。   Summing up the above, the display device 1 according to the first embodiment of the present application has three transistors. On the other hand, the display element of Patent Document 2 has ten transistors.

このように、本願の第１の実施の形態の表示装置１は、特許文献２の表示素子と比べて、トランジスタ数を大きく削減することができる。これにより、本願の第１の実施の形態の表示装置１は、回路規模を縮小でき、高精細化が可能である。   As described above, the display device 1 according to the first embodiment of the present application can greatly reduce the number of transistors as compared with the display element of Patent Document 2. Accordingly, the display device 1 according to the first embodiment of the present application can reduce the circuit scale and achieve high definition.

また、表示装置１は、トランジスタ密度の低下により、異物等による短絡のリスクが低減され、歩留まりを向上することができる。   In the display device 1, the risk of a short circuit due to a foreign substance or the like is reduced due to a decrease in transistor density, and the yield can be improved.

また、ＳＲＡＭを利用した従来のＭＩＰ型の表示装置では、副画素データを維持するためには、電源供給を維持する必要があった。一方、表示装置１は、電源供給が絶たれても、副画素データを維持することができる。これにより、表示装置１は、低消費電力化が可能である。   Further, in the conventional MIP type display device using the SRAM, it is necessary to maintain the power supply in order to maintain the sub-pixel data. On the other hand, the display device 1 can maintain the sub-pixel data even when the power supply is cut off. Thereby, the power consumption of the display device 1 can be reduced.

（第２の実施の形態）
［構成］
第１の実施の形態では、各副画素ＳＰｉｘが、１個のメモリブロック５０を含む場合について説明した。第２の実施の形態では、各副画素ＳＰｉｘが、複数のメモリブロックを含む。 (Second embodiment)
[Constitution]
In the first embodiment, the case where each sub-pixel SPix includes one memory block 50 has been described. In the second embodiment, each sub-pixel SPix includes a plurality of memory blocks.

第２の実施の形態において、第１の実施の形態と同様の構成及び動作については、図示及び説明を適宜省略する。   In the second embodiment, illustration and description of the same configuration and operation as those in the first embodiment will be omitted as appropriate.

図１６は、第２の実施の形態の表示装置の副画素の構成を示す図である。図１６では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、１行×３列の３個の副画素ＳＰｉｘを示している。図１６では、共通電位線ＦＲＰの記載を省略している。   FIG. 16 is a diagram illustrating a configuration of a sub-pixel of the display device according to the second embodiment. FIG. 16 shows three sub-pixels SPix of one row × three columns among sub-pixels SPix of M rows × (N × 3) columns. In FIG. 16, the description of the common potential line FRP is omitted.

各副画素ＳＰｉｘは、第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂを含む。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの各々は、メモリブロック５０と同様の回路構成を有する。   Each sub-pixel SPix includes a first memory block 50A and a second memory block 50B. Each of the first memory block 50A and the second memory block 50B has a circuit configuration similar to that of the memory block 50.

第２の実施の形態では、各副画素ＳＰｉｘが、第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂを含むこととするが、本開示はこれに限定されない。各副画素ＳＰｉｘは、３個以上のメモリブロックを含んでも良い。   In the second embodiment, each sub-pixel SPix includes the first memory block 50A and the second memory block 50B, but the present disclosure is not limited to this. Each sub-pixel SPix may include three or more memory blocks.

各副画素ＳＰｉｘは、各々が含む第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの内の選択されたメモリブロックに格納されている副画素データに基づいて、表示を行う。第１メモリブロック５０Ａの第１メモリ５１及び第２メモリブロック５０Ｂの第１メモリ５１は、プラスフィールド期間での表示に用いられ、第１メモリブロック５０Ａの第２メモリ５２及び第２メモリブロック５０Ｂの第２メモリ５２は、マイナスフィールド期間での表示に用いられる。   Each sub-pixel SPix performs display based on the sub-pixel data stored in the selected memory block of the first memory block 50A and the second memory block 50B included therein. The first memory 51 of the first memory block 50A and the first memory 51 of the second memory block 50B are used for display in the plus field period, and are used for the second memory 52 and the second memory block 50B of the first memory block 50A. The second memory 52 is used for display in a minus field period.

つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×２個のメモリブロックの集合は、２個のフレームメモリと同等である。   That is, a set of M × N × 3 × 2 memory blocks included in the M × N × 3 sub-pixels SPix is equivalent to two frame memories.

各副画素ＳＰｉｘの第１メモリブロック５０ＡのトランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１−１（＋）に接続されている。トランジスタＲＷＴｎ１のドレインは、電源電位ＶＭＨに接続されている。   The gate of the transistor RWTn1 of the first memory block 50A of each sub-pixel SPix is connected to the gate line Gate1-1 (+). The drain of the transistor RWTn1 is connected to the power supply potential VMH.

各副画素ＳＰｉｘの第１メモリブロック５０ＡのトランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１−１（−）に接続されている。トランジスタＲＷＴｎ２のソースは、電源電位ＶＭＬに接続されている。   The gate of the transistor RWTn2 of the first memory block 50A of each sub-pixel SPix is connected to the gate line Gate1-1 (-). The source of the transistor RWTn2 is connected to the power supply potential VML.

各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１−２（＋）に接続されている。トランジスタＲＷＴｎ１のドレインは、電源電位ＶＭＨに接続されている。   The gate of the transistor RWTn1 of the second memory block 50B of each sub-pixel SPix is connected to the gate line Gate1-2 (+). The drain of the transistor RWTn1 is connected to the power supply potential VMH.

各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１−２（−）に接続されている。トランジスタＲＷＴｎ２のソースは、電源電位ＶＭＬに接続されている。   The gate of the transistor RWTn2 of the second memory block 50B of each sub-pixel SPix is connected to the gate line Gate1-2 (-). The source of the transistor RWTn2 is connected to the power supply potential VML.

各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ１とトランジスタＲＷＴｎ２との接続点は、ノードＮに接続されている。   The connection point between the transistor RWTn1 and the transistor RWTn2 of the second memory block 50B of each sub-pixel SPix is connected to the node N.

第２の実施の形態では、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）が、第１のゲート線群ＧＬ１を構成する。   In the second embodiment, the gate lines Gate1-1 (+), Gate1-1 (-), Gate1-2 (+), and Gate1-2 (-) form a first gate line group GL1.

［動作］
図１７は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図１８は、第２の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。図１９は、第２の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。 [motion]
FIG. 17 is a diagram illustrating sub-pixel data written to sub-pixels of the display device according to the second embodiment. FIG. 18 is a timing chart showing operation timings at the time of writing and reading of sub-pixels of the display device according to the second embodiment. FIG. 19 is a diagram illustrating potentials of respective units when writing the sub-pixels of the display device according to the second embodiment.

第２の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込む際の動作について説明する。   An operation of writing the sub-pixel data to the sub-pixel SPix of the display device according to the second embodiment will be described.

フラッシュメモリであるトランジスタＲＷＴｎ１及びＲＷＴｎ２は、副画素データの書込みの前に、消去が必要である。図１８及び図１９において、タイミングｔ１０からタイミングｔ１１までが、消去期間である。 The transistors RWTn1 and RWTn2, which are flash memories, need to be erased before sub-pixel data is written. 18 and 19, from the timing t 10 to the timing t 11, the erase period.

消去期間後のタイミングｔ１１からタイミングｔ１３までが、書込み期間である。書込み期間は、タイミングｔ１１からタイミングｔ１２までのステップ１、タイミングｔ１２からタイミングｔ１３までのステップ２を含む。 From the timing t 11 after the erasing period to time t 13 is the writing period. Writing period includes the steps 2 in Step 1 from the timing t 11 to the timing t 12, from the timing t 12 to the timing t 13.

ステップ１は、副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２への書込み期間である。ステップ２は、副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２への書込み期間である。   Step 1 is a writing period of the sub-pixels SPix11, SPix12, and SPix13 in the first memory 51 and the second memory 52 of the first memory block 50A. Step 2 is a writing period of the sub-pixels SPix11, SPix12, and SPix13 in the first memory 51 and the second memory 52 of the second memory block 50B.

図１８及び図１９を参照すると、消去期間開始のタイミングｔ１０において、電源電位ＶＭＨ及びＶＭＬは、２０Ｖとなる。また、共通電極駆動回路６（図３参照）は、２０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。 Referring to FIGS. 18 and 19, at the timing t 10 of the start erasing period, the power supply potential VMH and VML becomes 20V. The common electrode drive circuit 6 (see FIG. 3) outputs a common potential Vcom of 20 V to the common electrode 23.

データ線駆動回路５（図３参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、２０Ｖのデータ信号を出力する。ゲート線駆動回路９（図３参照）は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、０Ｖのゲート信号を出力する。   The data line driving circuit 5 (see FIG. 3) outputs a data signal of 20 V to the data lines Data1, Data2, and Data3. The gate line driving circuit 9 (see FIG. 3) outputs a 0V gate signal to the gate lines Gate1-1 (+), Gate1-1 (-), Gate1-2 (+), and Gate1-2 (-). .

従って、高電界（２０Ｖ）が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートからボディに引き抜かれる。つまり、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（消去）を記憶する。   Therefore, a high electric field (20 V) is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of all the sub-pixels SPix. Thereby, electrons are extracted from the floating gates of the transistors RWTn1 and RWTn2 of all the sub-pixels SPix to the body by the tunnel effect. That is, the first memory 51 and the second memory 52 of all the sub-pixels SPix store the sub-pixel data “0” (erase).

副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２、及び、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、２０Ｖとなる。   The potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11, the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12, and the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13 are 20V.

次に、書込み期間のステップ１の開始のタイミングｔ１１において、電源電位ＶＭＨ及びＶＭＬは、１０Ｖとなる。 Next, at a timing t 11 of the start of step 1 of the write period, the power supply potential VMH and VML becomes 10V.

また、共通電極駆動回路６は、５Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。   Further, the common electrode drive circuit 6 outputs a common potential Vcom of 5 V to the common electrode 23.

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）及びＧａｔｅ１−１（−）に、２０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、０Ｖのゲート信号を出力する。   The gate line driving circuit 9 outputs a gate signal of 20 V to the gate lines Gate1-1 (+) and Gate1-1 (-). The gate line driving circuit 9 outputs a gate signal of 0 V to the gate lines Gate1-2 (+) and Gate1-2 (-).

タイミングｔ１１から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及びＤａｔａ３に、１０Ｖのデータ信号を出力する。 After the waiting time from the timing t 11 has elapsed, the data line driving circuit 5, the data line Data1, and outputs the data signal of 0V. Further, the data line driving circuit 5 outputs a 10V data signal to the data lines Data2 and Data3.

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１１の第１メモリブロック５０ＡのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１１の第１メモリブロック５０ＡのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。   Therefore, a high electric field (20 V) is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the first memory block 50A of the sub-pixel SPix11. Thereby, electrons are injected from the body into the floating gates of the transistors RWTn1 and RWTn2 of the first memory block 50A of the sub-pixel SPix11 by the tunnel effect. That is, the first memory 51 and the second memory 52 of the first memory block 50A of the sub-pixel SPix11 store the sub-pixel data “1” (black).

一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０ＡのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に印加される。つまり、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を維持する。   On the other hand, instead of the high electric field (20 V), 10 V is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the first memory block 50A of the sub-pixels SPix12 and SPix13. That is, the first memory 51 and the second memory 52 of the first memory block 50A of the sub-pixels SPix12 and SPix13 maintain the sub-pixel data “0” (white).

このステップ１により、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「１」を記憶する。また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「０」を記憶する。また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。   By this step 1, the first memory 51 and the second memory 52 of the first memory block 50A of the sub-pixel SPix11 store the sub-pixel data “1”. Further, the first memory 51 and the second memory 52 of the first memory block 50A of the sub-pixel SPix12 store the sub-pixel data “0”. Further, the first memory 51 and the second memory 52 of the first memory block 50A of the sub-pixel SPix13 store the sub-pixel data “0” (white).

次に、書込み期間のステップ２の開始のタイミングｔ１２において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）及びＧａｔｅ１−１（−）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、２０Ｖのゲート信号を出力する。 Next, at a timing t 12 of the start of step 2 of the write period, the gate line driving circuit 9, the gate lines Gate1-1 (+) and Gate1-1 (-), and outputs a gate signal of 0V. The gate line driving circuit 9 outputs a gate signal of 20 V to the gate lines Gate1-2 (+) and Gate1-2 (-).

タイミングｔ１２から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１及びＤａｔａ３に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２に、０Ｖのデータ信号を出力する。 After the waiting time from the timing t 12 has elapsed, the data line driving circuit 5, the data line Data1 and Data3, and outputs the 10V data signals. The data line driving circuit 5 outputs a 0V data signal to the data line Data2.

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１２の第２メモリブロック５０ＢのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１２の第２メモリブロック５０ＢのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ２２の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。   Therefore, a high electric field (20 V) is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the second memory block 50B of the sub-pixel SPix12. Thereby, electrons are injected from the body into the floating gates of the transistors RWTn1 and RWTn2 of the second memory block 50B of the sub-pixel SPix12 by the tunnel effect. That is, the first memory 51 and the second memory 52 of the second memory block 50B of the sub-pixel SPix22 store the sub-pixel data “1” (black).

一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１１及びＳＰｉｘ１３の第２メモリブロック５０ＢのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。つまり、副画素ＳＰｉｘ１１及びＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を維持する。   On the other hand, instead of the high electric field (20 V), 10 V is applied between the gates and the bodies of the transistors RWTn1 and RWTn2 of the second memory block 50B of the sub-pixels SPix11 and SPix13. That is, the first memory 51 and the second memory 52 of the second memory block 50B of the sub-pixels SPix11 and SPix13 maintain the sub-pixel data “0” (white).

このステップ２により、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。   By this step 2, the first memory 51 and the second memory 52 of the second memory block 50B of the sub-pixel SPix11 store the sub-pixel data “0” (white). Further, the first memory 51 and the second memory 52 of the second memory block 50B of the sub-pixel SPix12 store the sub-pixel data “1” (black). Further, the first memory 51 and the second memory 52 of the second memory block 50B of the sub-pixel SPix13 store the sub-pixel data “0” (white).

図２０は、第２の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。   FIG. 20 is a diagram illustrating the potential of each unit when reading out the sub-pixels of the display device according to the second embodiment.

第２の実施の形態の表示装置の副画素ＳＰｉｘから副画素データを読出す際の動作について説明する。   An operation of reading out the sub-pixel data from the sub-pixel SPix of the display device according to the second embodiment will be described.

タイミングｔ１３からタイミングｔ２１までが、読出し期間である。読出し期間は、タイミングｔ１３からタイミングｔ１７までのプラスフィールド期間、及び、タイミングｔ１７からタイミングｔ２１までのマイナスフィールド期間を含む。 From the timing t 13 to the timing t 21 is the readout period. Reading period includes positive field period from the timing t 13 to the timing t 17, and the negative field period from the timing t 17 to the timing t 21.

プラスフィールド期間は、タイミングｔ１３からタイミングｔ１４までのプリチャージ期間、タイミングｔ１４からタイミングｔ１５までの表示期間（本開示の第１の画像表示期間に対応）、タイミングｔ１５からタイミングｔ１６までのプリチャージ期間、及び、タイミングｔ１６からタイミングｔ１７までの表示期間（本開示の第２の画像表示期間に対応）を含む。 Plus field period, the precharge period from the timing t 13 to the timing t 14, (corresponding to the first image display period of the present disclosure) display period from the timing t 14 to the timing t 15, the timing t 16 from the timing t 15 precharge period up to and including, and the display period from the timing t 16 to the timing t 17 (corresponding to the second image display period of the present disclosure).

マイナスフィールド期間は、タイミングｔ１７からタイミングｔ１８までのプリチャージ期間、タイミングｔ１８からタイミングｔ１９までの表示期間（本開示の第１の画像表示期間に対応）、タイミングｔ１９からタイミングｔ２０までのプリチャージ期間、及び、タイミングｔ２０からタイミングｔ２１までの表示期間（本開示の第２の画像表示期間に対応）を含む。 Negative field period, the precharge period from the timing t 17 to the timing t 18, (corresponding to the first image display period of the present disclosure) display period from the timing t 18 to the timing t 19, the timing t 20 from the timing t 19 precharge period up to and including, and the display period from the timing t 20 to the timing t 21 (corresponding to the second image display period of the present disclosure).

図１８及び図２０を参照すると、読出し期間（プラスフィールド期間、プリチャージ期間）開始のタイミングｔ１３において、電源電位ＶＭＨは、３Ｖであり、電源電位ＶＭＬは、０Ｖである。 Referring to FIGS. 18 and 20, the read period (positive field period, the precharge period) at the timing t 13 of the start, the power supply potential VMH is 3V, the power supply potential VML is 0V.

共通電極駆動回路６は、０Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。   The common electrode drive circuit 6 outputs a common potential Vcom of 0 V to the common electrode 23.

データ線駆動回路５は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、０Ｖのデータ信号を出力する。   The data line driving circuit 5 outputs a 0V data signal to the data lines Data1, Data2, and Data3.

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。   The gate line drive circuit 9 outputs a gate signal of -3 V to the gate lines Gate1-1 (+), Gate1-1 (-), Gate1-2 (+) and Gate1-2 (-). Thus, the first memory 51 and the second memory 52 of the first memory block 50A and the second memory block 50B of all the sub-pixels SPix are not selected.

スイッチ制御回路７（図３参照）は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。   The switch control circuit 7 (see FIG. 3) outputs a 5V switch control signal to the switch control signal line PRE. Thereby, the potentials of the sub-pixel electrodes 15 of all the sub-pixels SPix become 3 V, which is the same as the potential of the common electrode 23. At this time, the liquid crystal LQ is in a state where no voltage is applied.

次に、表示期間開始のタイミングｔ１４において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−１（＋）に出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａの第１メモリ５１が、選択される。 Next, at a timing t 14 of the start display period, the gate line drive circuit 9 outputs a gate signal of 0V, the gate line Gate1-1 (+). As a result, the first memory 51 of the first memory block 50A of all the sub-pixels SPix is selected.

これにより、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。   Thus, the first memory 51 of the first memory block 50A of the sub-pixel SPix11 stores the sub-pixel data “1” (black), so that the transistor RWTn1 maintains the off state. Therefore, the potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11 is maintained at the precharge potential, that is, 0V. Therefore, in the sub-pixel SPix11, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix11 displays black.

また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。   Further, since the first memory 51 of the first memory block 50A of the sub-pixel SPix12 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix12, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix12 displays white.

また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。   Further, since the first memory 51 of the first memory block 50A of the sub-pixel SPix13 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix13, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix13 displays white.

次に、プリチャージ期間開始のタイミングｔ１５において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。 Next, at a timing t 15 of the start precharge period, the gate line driving circuit 9, the gate lines Gate1-1 (+), Gate1-1 (- ) - a, Gate1-2 (+) and Gate1-2 () , -3V gate signals are output. Thus, the first memory 51 and the second memory 52 of the first memory block 50A and the second memory block 50B of all the sub-pixels SPix are not selected.

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ０Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。   The switch control circuit 7 outputs a 5V switch control signal to the switch control signal line PRE. As a result, the potentials of the sub-pixel electrodes 15 of all the sub-pixels SPix become 0 V, which is the same as the potential of the common electrode 23. At this time, the liquid crystal LQ is in a state where no voltage is applied.

次に、表示期間開始のタイミングｔ１６において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−２（＋）に出力する。これにより、全部の副画素ＳＰｉｘの第２メモリブロック５０Ｂの第１メモリ５１が、選択される。 Next, at a timing t 16 of the start display period, the gate line drive circuit 9 outputs a gate signal of 0V, the gate line Gate1-2 (+). As a result, the first memory 51 of the second memory block 50B of all the sub-pixels SPix is selected.

これにより、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。   Thus, the first memory 51 of the second memory block 50B of the sub-pixel SPix11 stores the sub-pixel data “0” (white), so that the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix11, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix11 displays white.

また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。   Further, since the first memory 51 of the second memory block 50B of the sub-pixel SPix12 stores the sub-pixel data “1” (black), the transistor RWTn1 maintains the off state. Therefore, the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12 is maintained at the precharge potential, that is, 0V. Therefore, in the sub-pixel SPix12, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix22 displays black.

また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。   Further, since the first memory 51 of the second memory block 50B of the sub-pixel SPix13 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13 becomes the power supply potential VMH, that is, 3V. Therefore, in the sub-pixel SPix13, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix13 displays white.

次に、マイナスフィールド期間（プリチャージ期間）開始のタイミングｔ１７において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。 Next, at a timing t 17 of the start minus field period (precharge period), the common electrode driving circuit 6 outputs the common potential Vcom of 3V to the common electrode 23.

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。   The gate line drive circuit 9 outputs a gate signal of -3 V to the gate lines Gate1-1 (+), Gate1-1 (-), Gate1-2 (+) and Gate1-2 (-). Thus, the first memory 51 and the second memory 52 of the first memory block 50A and the second memory block 50B of all the sub-pixels SPix are not selected.

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。   The switch control circuit 7 outputs a 5V switch control signal to the switch control signal line PRE. Thereby, the potentials of the sub-pixel electrodes 15 of all the sub-pixels SPix become 3 V, which is the same as the potential of the common electrode 23. At this time, the liquid crystal LQ is in a state where no voltage is applied.

次に、表示期間開始のタイミングｔ１８において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−１（−）に出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａの第２メモリ５２が、選択される。 Next, at a timing t 18 of the start display period, the gate line driving circuit 9, a gate signal of 0V, the gate line Gate1-1 - outputs to the (). Thereby, the second memory 52 of the first memory block 50A of all the sub-pixels SPix is selected.

これにより、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ２は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。   Thus, the second memory 52 of the first memory block 50A of the sub-pixel SPix11 stores the sub-pixel data “1” (black), so that the transistor RWTn2 maintains the off state. Therefore, the potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11 is maintained at the precharge potential, that is, 3V. Therefore, in the sub-pixel SPix11, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix11 displays black.

また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。   Further, since the second memory 52 of the first memory block 50A of the sub-pixel SPix12 stores the sub-pixel data “0” (white), the transistor RWTn2 is turned on. Since the transistor RWTn2 is turned on, the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix12, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix12 displays white.

また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。   Further, since the second memory 52 of the first memory block 50A of the sub-pixel SPix13 stores the sub-pixel data “0” (white), the transistor RWTn2 is turned on. Since the transistor RWTn2 is turned on, the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix13, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix13 displays white.

次に、プリチャージ期間開始のタイミングｔ１９において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。 Next, at a timing t 19 of the start precharge period, the gate line driving circuit 9, the gate lines Gate1-1 (+), Gate1-1 (- ) - a, Gate1-2 (+) and Gate1-2 () , -3V gate signals are output. Thus, the first memory 51 and the second memory 52 of the first memory block 50A and the second memory block 50B of all the sub-pixels SPix are not selected.

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。   The switch control circuit 7 outputs a 5V switch control signal to the switch control signal line PRE. Thereby, the potentials of the sub-pixel electrodes 15 of all the sub-pixels SPix become 3 V, which is the same as the potential of the common electrode 23. At this time, the liquid crystal LQ is in a state where no voltage is applied.

次に、表示期間開始のタイミングｔ２０において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−２（−）に出力する。これにより、全部の副画素ＳＰｉｘの第２メモリブロック５０Ｂの第２メモリ５２が、選択される。 Next, at a timing t 20 of the start display period, the gate line driving circuit 9, a gate signal of 0V, the gate line Gate1-2 - outputs to the (). Thus, the second memory 52 of the second memory block 50B of all the sub-pixels SPix is selected.

これにより、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第２メモリ５２が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。   Thus, the second memory 52 of the second memory block 50B of the sub-pixel SPix11 stores the sub-pixel data “0” (white), so that the transistor RWTn2 is turned on. Since the transistor RWTn2 is turned on, the potential Vpix11 of the subpixel electrode 15 of the subpixel SPix11 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix11, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix11 displays white.

また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第２メモリ５２が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。   Further, since the second memory 52 of the second memory block 50B of the sub-pixel SPix12 stores the sub-pixel data “1” (black), the transistor RWTn1 maintains the off state. Therefore, the potential Vpix12 of the subpixel electrode 15 of the subpixel SPix12 is maintained at the precharge potential, that is, 3V. Therefore, in the sub-pixel SPix12, the voltage applied to the liquid crystal molecules LQ becomes 0V. Thereby, the sub-pixel SPix22 displays black.

また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。   Further, since the first memory 51 of the second memory block 50B of the sub-pixel SPix13 stores the sub-pixel data “0” (white), the transistor RWTn1 is turned on. Since the transistor RWTn1 is turned on, the potential Vpix13 of the subpixel electrode 15 of the subpixel SPix13 becomes the power supply potential VML, that is, 0V. Therefore, in the sub-pixel SPix13, the voltage applied to the liquid crystal molecules LQ becomes 3V. Thereby, the sub-pixel SPix13 displays white.

なお、第２の実施の形態においては、プラスフィールド期間のステップ１→プラスフィールド期間のステップ２→マイナスフィールド期間のステップ１→マイナスフィールド期間のステップ２の順序としたが、本開示はこれに限定されない。これらのステップの順序を入れ替えることも可能である。具体的には、例えば、プラスフィールド期間のステップ１→マイナスフィールド期間のステップ１→プラスフィールド期間のステップ２→マイナスフィールド期間のステップ２の順序とすることも可能である。   In the second embodiment, the order is step 1 of the plus field period → step 2 of the plus field period → step 1 of the minus field period → step 2 of the minus field period, but the present disclosure is not limited to this. Not done. It is also possible to change the order of these steps. Specifically, for example, the order may be the order of step 1 of the plus field period → step 1 of the minus field period → step 2 of the plus field period → step 2 of the minus field period.

［副画素のレイアウト］
図２１は、第２の実施の形態の表示装置の副画素のレイアウトを示す図である。図２１では、２個の副画素ＳＰｉｘを示している。 [Layout of sub-pixel]
FIG. 21 is a diagram illustrating a layout of sub-pixels of the display device according to the second embodiment. FIG. 21 shows two sub-pixels SPix.

副画素ＳＰｉｘは、第１メモリブロック５０Ａと、第２メモリブロック５０Ｂと、を含む。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの各々は、第１メモリ５１と、第２メモリ５２と、を含む。各メモリの接続部である配線５５（ノードＮ）は、コンタクト５６を介して、副画素電極１５（図２参照）に接続されている。   The sub-pixel SPix includes a first memory block 50A and a second memory block 50B. Each of the first memory block 50A and the second memory block 50B includes a first memory 51 and a second memory 52. A wiring 55 (node N), which is a connection portion of each memory, is connected to the sub-pixel electrode 15 (see FIG. 2) via a contact 56.

第１メモリ５１及び第２メモリ５２の各々は、半導体層と、第１配線層の配線と、第２配線層の配線と、で構成されている。   Each of the first memory 51 and the second memory 52 includes a semiconductor layer, a wiring of the first wiring layer, and a wiring of the second wiring layer.

第１配線層のゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）、及び、Ｇａｔｅ１−２（−）は、Ｘ方向（図中左右方向）に沿って、延びている。   The gate lines Gate1-1 (+), Gate1-1 (-), Gate1-2 (+), and Gate1-2 (-) of the first wiring layer extend along the X direction (the left-right direction in the figure). Extending.

第２配線層のデータ線Ｄａｔａ１、第１の高電位電源配線ＶＭＨ、第１の低電位電源配線ＶＭＬ、第１のスイッチ制御信号線ＰＲＥ、第１の共通電位線ＦＲＰ、データ線Ｄａｔａ２、第２の高電位電源配線ＶＭＨ、第２の低電位電源配線ＶＭＬ、第２のスイッチ制御信号線ＰＲＥ、及び、第２の共通電位線ＦＲＰは、Ｙ方向（図中上下方向）に沿って、延びている。   Data line Data1, second high-potential power supply line VMH, first low-potential power supply line VML, first switch control signal line PRE, first common potential line FRP, data line Data2, second line in second wiring layer Of the high-potential power supply wiring VMH, the second low-potential power supply wiring VML, the second switch control signal line PRE, and the second common potential line FRP extend along the Y direction (vertical direction in the figure). I have.

第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂは、第１の高電位電源配線ＶＭＬと第１のスイッチ制御信号線ＰＲＥとの間に、配置されている。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂは、Ｙ方向に沿って配置されている。第１メモリ５１及び第２メモリ５２は、Ｙ方向に沿って配置されている。   The first memory block 50A and the second memory block 50B are arranged between the first high-potential power supply wiring VML and the first switch control signal line PRE. The first memory block 50A and the second memory block 50B are arranged along the Y direction. The first memory 51 and the second memory 52 are arranged along the Y direction.

第１メモリ５１は、トランジスタＲＷＴｎ１を含む。トランジスタＲＷＴｎ１は、半導体層（多結晶シリコン（ポリシリコン））５１ａと、浮遊ゲート５１ｂと、を含む。半導体層５１ａは、Ｘ方向に沿って延びている。   The first memory 51 includes a transistor RWTn1. The transistor RWTn1 includes a semiconductor layer (polycrystalline silicon (polysilicon)) 51a and a floating gate 51b. The semiconductor layer 51a extends along the X direction.

図２２は、第２の実施の形態の表示装置の副画素の断面図である。詳しくは、図２２は、図２１中のＡ−Ｂ線での断面図である。   FIG. 22 is a cross-sectional view of a sub-pixel of the display device according to the second embodiment. Specifically, FIG. 22 is a cross-sectional view taken along line AB in FIG.

１つの半導体層５１ａが、Ａ側からＢ側に亘っている。半導体層５１ａの一端（図中左端）は、第１の高電位電源配線ＶＭＨに接続されている。半導体層５１ａの他端（図中右端）は、第１の共通電位線ＦＲＰに接続されている。半導体層５１ａの中央部（トランジスタＲＷＴｎ１とスイッチＳＷとの間の部分）は、配線５５（ノードＮ）に接続されている。   One semiconductor layer 51a extends from the A side to the B side. One end (the left end in the figure) of the semiconductor layer 51a is connected to a first high-potential power supply wiring VMH. The other end (the right end in the drawing) of the semiconductor layer 51a is connected to the first common potential line FRP. A central portion (a portion between the transistor RWTn1 and the switch SW) of the semiconductor layer 51a is connected to the wiring 55 (node N).

トランジスタＲＷＴｎ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａの上層（図中上側）に形成された浮遊ゲート５１ｂを含む。トランジスタＲＷＴｎ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｂの上層に形成されたゲート線Ｇａｔｅ１−１（＋）を含む。   The transistor RWTn1 includes a floating gate 51b formed above the semiconductor layer 51a (upper side in the drawing) via a second gate insulating film (tunnel oxide film) 112. The transistor RWTn1 includes a gate line Gate1-1 (+) formed above the floating gate 51b via the first gate insulating film 111.

Ｎチャネル型トランジスタであるスイッチＳＷは、絶縁膜を介して半導体層５１ａの上層に形成された配線６１を含む。図２１を参照すると、配線６１は、共通電位線ＦＲＰに接続されている。   The switch SW, which is an N-channel transistor, includes a wiring 61 formed above the semiconductor layer 51a via an insulating film. Referring to FIG. 21, the wiring 61 is connected to the common potential line FRP.

図２３は、第２の実施の形態の表示装置の副画素の断面図である。詳しくは、図２３は、図２１中のＣ−Ｄ線での断面図である。   FIG. 23 is a cross-sectional view of a sub-pixel of the display device according to the second embodiment. Specifically, FIG. 23 is a cross-sectional view taken along line CD in FIG.

配線５５（ノードＮ）は、コンタクト５６を介して、副画素電極（反射電極）１５に接続されている。   The wiring 55 (node N) is connected to the sub-pixel electrode (reflection electrode) 15 via the contact 56.

第２の実施の形態の表示装置は、第１の実施の形態の表示装置１と同様の効果を奏する。   The display device according to the second embodiment has the same effects as the display device 1 according to the first embodiment.

更に、第２の実施の形態の表示装置は、２個のフレームデータを記憶し、２個のフレームデータに基づく２個のフレーム（画像）を切り換えて表示することができる。   Further, the display device of the second embodiment can store two frame data and switch and display two frames (images) based on the two frame data.

第１及び第２の実施の形態の表示装置は、電子看板又は電子棚札に適用すると好適である。その理由は、次の２点である。   The display devices of the first and second embodiments are preferably applied to an electronic signboard or an electronic shelf label. The reasons are the following two points.

第１に、フラッシュメモリでは、半導体基板と浮遊ゲートとの間に形成された第２ゲート絶縁膜（トンネル酸化膜）１１２は、電子が通過する都度、劣化する。つまり、第２ゲート絶縁膜（トンネル酸化膜）１１２は、副画素データが書込まれる都度、劣化する。従って、フラッシュメモリは、書換え回数に上限がある。   First, in the flash memory, the second gate insulating film (tunnel oxide film) 112 formed between the semiconductor substrate and the floating gate deteriorates every time electrons pass. That is, the second gate insulating film (tunnel oxide film) 112 is deteriorated every time sub-pixel data is written. Therefore, the flash memory has an upper limit on the number of times of rewriting.

第１及び第２の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が高く、装置寿命が短くなってしまう可能性が高い。従って、第１及び第２の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、装置寿命を考慮する必要がある。   When the display device according to the first or second embodiment is applied to a smartphone or a personal computer, the frequency of writing the sub-pixel data to the sub-pixel SPix is high, and the device life is likely to be shortened. Therefore, when the display devices of the first and second embodiments are applied to a smartphone or a personal computer, it is necessary to consider the device life.

一方、電子看板又は電子棚札では、副画素データが副画素ＳＰｉｘに書込まれるのは、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などの場合である。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が低く、装置寿命が短くなってしまう可能性が低い。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、装置寿命を考慮する必要を、実質的に抑制できる。   On the other hand, in the electronic signboard or the electronic shelf label, the sub-pixel data is written into the sub-pixel SPix when the content of the advertisement or the notification is changed, the price of the product is changed, or the product is replaced. Therefore, when the display device according to the first or second embodiment is applied to an electronic signboard or an electronic shelf label, the frequency at which the sub-pixel data is written to the sub-pixel SPix is low, and the device life may be shortened. Low. Therefore, when the display device according to the first or second embodiment is applied to an electronic signboard or an electronic shelf label, it is possible to substantially suppress the necessity of considering the device life.

第２に、電子看板又は電子棚札では、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などがなければ、同じ画像が何日間か繰り返して表示される可能性がある。もし、電子看板又は電子棚札にＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるとすると、たとえ前日までと同じ画像を表示する場合であっても、商品販売店の毎日の開店時刻前に、副画素データをＤＲＡＭやＳＲＡＭなどに書込む必要がある。或いは、電子看板又は電子棚札に記憶保持用のバッテリを備えて、ＤＲＡＭやＳＲＡＭなどに記憶されている、前日までの副画素データを保持する必要がある。   Secondly, the same image may be repeatedly displayed for several days on the electronic signboard or the electronic shelf label unless there is a change in the content of the advertisement or the notification, a change in the product price, or a replacement of the product. If a volatile memory such as a DRAM or an SRAM is used for an electronic signboard or an electronic shelf label, even if the same image as that of the previous day is displayed, the sub-pixel must be displayed before the daily opening time of the merchandise store. It is necessary to write data to DRAM or SRAM. Alternatively, it is necessary to equip an electronic signboard or an electronic shelf label with a battery for storing and storing the subpixel data stored in a DRAM or an SRAM until the previous day.

一方、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素ＳＰｉｘが不揮発性のフラッシュメモリを用いているので、前日までと同じ画像を表示する場合は、商品販売店の毎日の開店時刻前に、副画素データを副画素ＳＰｉｘに書込む必要がない。また、電子看板又は電子棚札に記憶保持用のバッテリを備える必要がない。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、商品販売店の利便性を向上させることができる。   On the other hand, when the display devices of the first and second embodiments are applied to an electronic signboard or an electronic shelf label, since the sub-pixel SPix uses a non-volatile flash memory, when displaying the same image as the previous day, It is not necessary to write the sub-pixel data to the sub-pixel SPix before the daily opening time of the merchandise store. Further, it is not necessary to provide a battery for storing and storing information in the electronic signboard or the electronic shelf label. Therefore, when the display devices according to the first and second embodiments are applied to an electronic signboard or an electronic shelf label, the convenience of a merchandise store can be improved.

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。   Although the preferred embodiments of the present invention have been described above, the present invention is not limited to such embodiments. The contents disclosed in the embodiments are merely examples, and various changes can be made without departing from the gist of the present invention. Appropriate changes made without departing from the spirit of the present invention naturally belong to the technical scope of the present invention. At least one of the various omissions, substitutions, and changes of the constituent elements can be performed without departing from the spirit of the embodiments and the modifications.

１ 表示装置
２ 第１パネル
３ 第２パネル
４ インタフェース回路
４ａ シリアル−パラレル変換回路
４ｂ タイミングコントローラ
４ｃ 設定レジスタ
５ データ線駆動回路
６ 共通電極駆動回路
７ スイッチ制御回路
９ ゲート線駆動回路
１１ 第１基板
１５ 副画素電極（反射電極）
２１ 第２基板
２３ 共通電極
３０ 液晶層
５０ メモリブロック
５０Ａ 第１メモリブロック
５０Ｂ 第２メモリブロック
５１ 第１メモリ
５２ 第２メモリ
１１１ 第１ゲート絶縁膜
１１２ 第２ゲート絶縁膜（トンネル酸化膜）
Ｄａｔａ データ線
ＤＬ データ線群
ＦＲＰ 共通電位線
ＧＬ ゲート線群
Ｇａｔｅ ゲート線
ＰＲＥ スイッチ制御信号線
Ｐｉｘ 画素
ＲＷＴｎ トランジスタ
ＳＰｉｘ 副画素 DESCRIPTION OF SYMBOLS 1 Display apparatus 2 1st panel 3 2nd panel 4 Interface circuit 4a Serial-parallel conversion circuit 4b Timing controller 4c Setting register 5 Data line drive circuit 6 Common electrode drive circuit 7 Switch control circuit 9 Gate line drive circuit 11 1st substrate 15 Sub-pixel electrode (reflective electrode)
Reference Signs List 21 second substrate 23 common electrode 30 liquid crystal layer 50 memory block 50A first memory block 50B second memory block 51 first memory 52 second memory 111 first gate insulating film 112 second gate insulating film (tunnel oxide film)
Data Data line DL Data line group FRP Common potential line GL Gate line group Gate Gate line PRE Switch control signal line Pix Pixel RWTn Transistor SPix Sub-pixel

Claims (9)

複数の副画素を備え、
各副画素は、
副画素データを記憶するメモリを有するメモリブロックと、
該メモリブロックに接続される副画素電極と、
副画素電極に対向し設けられる共通電極と、
前記メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、
該配線への電位供給を制御するスイッチと、を備え、
前記メモリは、
ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる
表示装置。 With multiple sub-pixels,
Each sub-pixel is
A memory block having a memory for storing sub-pixel data;
A sub-pixel electrode connected to the memory block;
A common electrode provided to face the sub-pixel electrode;
A wiring connected between the memory block and the sub-pixel electrode, for supplying the same potential as the potential supplied to the common electrode to the sub-pixel electrode;
A switch for controlling the supply of potential to the wiring,
The memory is
A display device including a transistor, one of a source and a drain, which is electrically connected to a sub-pixel electrode and stores sub-pixel data in accordance with a charge of a floating gate. 前記メモリブロックは、
第１のメモリ及び第２のメモリを含み、
前記複数の副画素の各々は、
第１のフィールド期間の画像表示期間に、前記第１のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
第２のフィールド期間の画像表示期間に、前記第２のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示する、
請求項１に記載の表示装置。 The memory block includes:
A first memory and a second memory,
Each of the plurality of sub-pixels is
In an image display period of a first field period, based on a voltage between a potential of the sub-pixel electrode according to a charge of the floating gate of the transistor of the first memory and a potential of the common electrode. , Display the image,
In an image display period of a second field period, based on a voltage between a potential of the sub-pixel electrode according to a charge of the floating gate of the transistor of the second memory and a potential of the common electrode. , Display images,
The display device according to claim 1. 前記スイッチは、
画像表示期間の前に、前記共通電極に供給される電位と同電位を、前記副画素電極に供給する、
請求項２に記載の表示装置。 The switch is
Before the image display period, the same potential as the potential supplied to the common electrode is supplied to the sub-pixel electrode,
The display device according to claim 2. 前記複数の副画素の各々は、
第１のメモリブロック及び第２のメモリブロックを含み、
前記第１のメモリブロック及び前記第２のメモリブロックの各々は、
第１のメモリ及び第２のメモリを含み、
第１のフィールド期間の第１の画像表示期間に、前記第１のメモリブロック内の前記第１のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
第１のフィールド期間の第２の画像表示期間に、前記第２のメモリブロック内の前記第１のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
第２のフィールド期間の第１の画像表示期間に、前記第１のメモリブロック内の前記第２のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
第２のフィールド期間の第２の画像表示期間に、前記第２のメモリブロック内の前記第２のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示する、
請求項１に記載の表示装置。 Each of the plurality of sub-pixels is
A first memory block and a second memory block,
Each of the first memory block and the second memory block,
A first memory and a second memory,
A first image display period of a first field period, a potential of the sub-pixel electrode according to a charge of the floating gate of the transistor of the first memory in the first memory block, and a potential of the common electrode Display an image based on the potential between
During a second image display period of a first field period, a potential of the sub-pixel electrode according to a charge of the floating gate of the transistor of the first memory in the second memory block; Display an image based on the potential between
During a first image display period of a second field period, a potential of the sub-pixel electrode according to a charge of the floating gate of the transistor of the second memory in the first memory block; Display an image based on the potential between
In a second image display period of a second field period, a potential of the sub-pixel electrode according to a charge of the floating gate of the transistor of the second memory in the second memory block, and a potential of the common electrode Display an image based on the voltage between
The display device according to claim 1. 前記スイッチは、
画像表示期間の前に、前記共通電極に供給される電位と同電位を、前記副画素電極に供給する、
請求項４に記載の表示装置。 The switch is
Before the image display period, the same potential as the potential supplied to the common electrode is supplied to the sub-pixel electrode,
The display device according to claim 4. 前記第１のメモリ内の前記トランジスタと、前記第２のメモリ内の前記トランジスタと、は同じチャネル型であり、
前記第１のメモリ内の前記トランジスタのドレインは、第１の電源電位に接続され、
前記第２のメモリ内の前記トランジスタのソースは、前記第１の電源電位と異なる第２の電源電位に接続され、
前記第１のメモリ及び前記第２のメモリは、同じ副画素データを記憶する、
請求項２から５のいずれか１項に記載の表示装置。 The transistor in the first memory and the transistor in the second memory are of the same channel type;
A drain of the transistor in the first memory is connected to a first power supply potential;
A source of the transistor in the second memory is connected to a second power supply potential different from the first power supply potential;
The first memory and the second memory store the same sub-pixel data;
The display device according to claim 2. 前記第１のメモリ及び前記第２のメモリには、同じタイミングで同じ副画素データが書込まれ、
前記第１のメモリ内の前記トランジスタのドレインの電位と、前記第２のメモリ内の前記トランジスタのソースの電位とは、異なる、
請求項６に記載の表示装置。 The same sub-pixel data is written to the first memory and the second memory at the same timing,
The potential of the drain of the transistor in the first memory is different from the potential of the source of the transistor in the second memory.
The display device according to claim 6. 第１のフィールド期間の画像表示期間において、
前記第１のメモリ内の前記トランジスタのソース、及び、前記第２のメモリ内の前記トランジスタのドレインの内の一方は、前記共通電極の高電位側の電位と同電位であり、
第２のフィールド期間の画像表示期間において、
前記第１のメモリ内の前記トランジスタのソース、及び、前記第２のメモリ内の前記トランジスタのドレインの内の他方は、前記共通電極の低電位側の電位と同電位である、
請求項７に記載の表示装置。 In the image display period of the first field period,
One of a source of the transistor in the first memory and a drain of the transistor in the second memory has the same potential as a high potential side potential of the common electrode;
In the image display period of the second field period,
The other of the source of the transistor in the first memory and the drain of the transistor in the second memory has the same potential as the lower potential of the common electrode.
The display device according to claim 7. 複数の副画素を備え、
各副画素は、
副画素データを記憶するメモリを有するメモリブロックと、
該メモリブロックに接続される副画素電極と、
副画素電極に対向し設けられる共通電極と、
前記メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、
該配線への電位供給を制御するスイッチと、を備え、
前記メモリは、
ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる、
電子看板。 With multiple sub-pixels,
Each sub-pixel is
A memory block having a memory for storing sub-pixel data;
A sub-pixel electrode connected to the memory block;
A common electrode provided to face the sub-pixel electrode;
A wiring connected between the memory block and the sub-pixel electrode, for supplying the same potential as the potential supplied to the common electrode to the sub-pixel electrode;
A switch for controlling the supply of potential to the wiring,
The memory is
One of the source and the drain is electrically connected to the sub-pixel electrode, and includes a transistor that stores sub-pixel data according to the charge of the floating gate.
Electronic signboard.
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