JP2020038924A - Method for selecting material and method for manufacturing panel - Google Patents
Method for selecting material and method for manufacturing panel Download PDFInfo
- Publication number
- JP2020038924A JP2020038924A JP2018165897A JP2018165897A JP2020038924A JP 2020038924 A JP2020038924 A JP 2020038924A JP 2018165897 A JP2018165897 A JP 2018165897A JP 2018165897 A JP2018165897 A JP 2018165897A JP 2020038924 A JP2020038924 A JP 2020038924A
- Authority
- JP
- Japan
- Prior art keywords
- panel
- layer
- sealing layer
- warpage
- back coat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000463 material Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000007789 sealing Methods 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 238000010187 selection method Methods 0.000 claims description 12
- 238000012916 structural analysis Methods 0.000 claims description 11
- 230000005484 gravity Effects 0.000 claims description 3
- 238000004458 analytical method Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 4
- 239000010410 layer Substances 0.000 description 114
- 229920001187 thermosetting polymer Polymers 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 230000009477 glass transition Effects 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002345 surface coating layer Substances 0.000 description 2
- 101150091203 Acot1 gene Proteins 0.000 description 1
- 102100025854 Acyl-coenzyme A thioesterase 1 Human genes 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 241001050985 Disco Species 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
Description
本発明は、半導体パッケージの製造に用いられるパネルの材料の選定方法及びパネルの製造方法に関する。 The present invention relates to a method for selecting a material of a panel used for manufacturing a semiconductor package and a method for manufacturing a panel.
デバイスの更なる高機能化及び高速化を実現する技術として、ファンアウト実装と称される高密度実装技術への期待が高まっている。ファンアウト実装は、パッケージ面積をチップ面積よりも大きくすることができる実装技術であり、高密度パッケージを低コストで作製することを可能にする。 Expectations for a high-density mounting technology called fan-out mounting are increasing as a technology for achieving higher functionality and higher speed of a device. Fan-out mounting is a mounting technology that allows a package area to be larger than a chip area, and enables a high-density package to be manufactured at low cost.
ＦＯ−ＷＬＰ（Ｆａｎ−ｏｕｔ ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ)は、ファンアウト実装技術の一つである。ＦＯ−ＷＬＰは多数のパッケージをウェハ形状に一括で作製することを可能にする。ＦＯ−ＷＬＰの特長として、従来のパッケージ基板に比べて配線長を短くできることで電気特性に優れ高周波に対応可能であること、インターポーザ基板がなくなったことで放熱性が向上すること、基板の小型化が可能であることが挙げられる（非特許文献１，２）。
FO-WLP (Fan-out wafer level package) is one of the fan-out mounting techniques. FO-WLP makes it possible to fabricate a large number of packages at once in a wafer shape. The features of FO-WLP are that the wiring length can be shortened compared to the conventional package substrate, the electrical characteristics are excellent, it can support high frequency, the heat dissipation is improved by eliminating the interposer substrate, and the size of the substrate is reduced. Is possible (
ファンアウト実装技術の新しい態様として、ＦＯ−ＰＬＰ（Ｆａｎ−ｏｕｔ ｐａｎｅｌ ｌｅｖｅｌ ｐａｃｋａｇｅ）の実用化が検討されている（非特許文献３）。ＦＯ−ＰＬＰは、ＦＯ−ＷＬＰよりもワークを大判化することで、半導体パッケージをより低コストで量産することを図ったものである。ＦＯ−ＷＬＰのウェハは、例えば、直径３００ｍｍの円形であるのに対し、ＦＯ−ＰＬＰのパネルは、例えば、一辺の長さが３００ｍｍの正方形である。 As a new aspect of the fan-out mounting technology, practical use of FO-PLP (Fan-out panel level package) has been studied (Non-Patent Document 3). The FO-PLP is intended to mass-produce the semiconductor package at a lower cost by making the work larger than the FO-WLP. The FO-WLP wafer is, for example, a circle having a diameter of 300 mm, whereas the FO-PLP panel is, for example, a square having a side length of 300 mm.
しかし、ＦＯ−ＷＬＰからＦＯ−ＰＬＰへの移行のように、半導体パッケージの製造プロセスにおけるワークの大判化及び形状の変化に伴い、パネルの反りが顕在化してきている。パネルの反りは作業性の低下を招来する。 However, as in the transition from FO-WLP to FO-PLP, the warpage of the panel has become apparent with the enlargement and change in shape of a work in a semiconductor package manufacturing process. The warpage of the panel causes a decrease in workability.
ＦＯ−ＰＬＰのパネルは、例えば、裏面コート層と、裏面コート層上に配置された多数の半導体素子と、多数の半導体素子を覆うように形成された封止層とによって構成されている。本発明者らの検討によれば、裏面コート層の材料と、封止層の材料との組み合せを最適化することで、パネルの反りを十分に小さくすることができる。これらの材料の最適な組み合わせを見出すことは試行錯誤を要するものの、最適な組み合わせを見出すことができれば、パネルの量産が可能である。しかし、一定期間にわたり、これらの材料を使用してパネルの量産ができたとしても、例えば、半導体パッケージに求められる性能の変化、あるいは、低コスト化の要求により、パネルを構成する材料の一部又は全部の変更が必要となる場合がある。 The FO-PLP panel includes, for example, a back coat layer, a large number of semiconductor elements arranged on the back coat layer, and a sealing layer formed to cover the large number of semiconductor elements. According to the study of the present inventors, it is possible to sufficiently reduce the warpage of the panel by optimizing the combination of the material of the back coat layer and the material of the sealing layer. Finding the optimal combination of these materials requires trial and error, but if the optimal combination can be found, panel mass production is possible. However, even if panels can be mass-produced using these materials for a certain period of time, for example, due to changes in performance required for semiconductor packages or demands for lower cost, some of the materials that make up panels are required. Or all changes may be required.
本発明は、半導体パッケージの製造に用いられるパネルの材料の選定方法であって、反り量が十分に小さいパネルを製造できる材料を簡便に選定する方法及びパネルの製造方法を提供することを目的とする。 An object of the present invention is to provide a method for selecting a material of a panel used for manufacturing a semiconductor package, which method is for easily selecting a material capable of manufacturing a panel having a sufficiently small warpage and a method for manufacturing a panel. I do.
本発明は、半導体パッケージの製造に用いられるパネルの材料の選定方法を提供する。上記パネルは、裏面コート層と、裏面コート層上に配置された多数の半導体素子と、多数の半導体素子を覆うように形成された封止層と、封止層の表面上に形成された絶縁層とを備える。本発明に係る選定方法は、（Ａ）裏面コート層、封止層及び絶縁層を構成する材料の特性が入力されたパネルの仮想モデルを、構造解析ソフトウェアを使用して構築する工程と、（Ｂ）仮想モデルの反り量を算出する工程と、（Ｃ）裏面コート層、封止層及び絶縁層を構成する材料のうち、パネルの反り量に影響を及ぼす材料の特性を構造解析によって把握する工程と、（Ｄ）上記（Ｃ）工程で把握された情報に基づき、仮想モデルの反り量が低減されるように、裏面コート層、封止層及び絶縁層を構成する材料のうち、少なくとも一つを新たに選定する工程とを含む。 The present invention provides a method for selecting a material of a panel used for manufacturing a semiconductor package. The panel includes a back coat layer, a number of semiconductor elements arranged on the back coat layer, a sealing layer formed to cover the number of semiconductor elements, and an insulating layer formed on the surface of the sealing layer. And a layer. The selection method according to the present invention includes: (A) a step of using a structural analysis software to construct a virtual model of a panel to which characteristics of materials constituting a back coat layer, a sealing layer, and an insulating layer are input; B) the step of calculating the amount of warpage of the virtual model; and (C) the characteristics of the material that affects the amount of warpage of the panel among the materials constituting the back coat layer, the sealing layer, and the insulating layer are grasped by structural analysis. And (D) at least one of the materials constituting the back coat layer, the sealing layer, and the insulating layer based on the information obtained in the step (C) so that the warpage of the virtual model is reduced. And selecting a new one.
上記選定方法によれば、仮想モデルの構造解析によって、パネルの反り量に大きな影響を及ぼす材料の特性を事前に把握するため、反り量が十分に小さいパネルを製造できる材料を簡便に選定することができる。本発明者らの検討によると、パネルの反り量に影響を与える材料の特性は、例えば、封止層の弾性率及び熱膨張率、並びに、裏面コート層の弾性率及び熱膨張率である。 According to the above selection method, since the characteristics of the material that greatly affects the amount of warpage of the panel are grasped in advance by the structural analysis of the virtual model, it is necessary to easily select a material capable of manufacturing a panel having a sufficiently small amount of warpage. Can be. According to the study of the present inventors, the characteristics of the material that affects the amount of warpage of the panel are, for example, the elastic modulus and thermal expansion coefficient of the sealing layer, and the elastic modulus and thermal expansion coefficient of the back coat layer.
本発明は、半導体パッケージの製造に用いられるパネルの製造方法を提供する。本発明の製造方法は、上記選定方法によって選定される材料であって当該パネルの製造に使用する材料を準備する工程と、支持体の表面に仮固定層を形成する工程と、仮固定層の表面に複数の半導体素子を配置する工程と、複数の半導体素子を覆うように封止層を形成する工程と、仮固定層及び支持体を剥離する工程と、仮固定層が剥離されたことによって露出した複数の半導体素子及び封止層の裏面を覆うように裏面コート層を形成する工程と、封止層の表面に絶縁層を形成する工程とを含む。 The present invention provides a method for manufacturing a panel used for manufacturing a semiconductor package. The production method of the present invention includes a step of preparing a material selected by the above selection method and used for manufacturing the panel, a step of forming a temporary fixing layer on the surface of the support, and a step of forming the temporary fixing layer. A step of disposing a plurality of semiconductor elements on the surface, a step of forming a sealing layer so as to cover the plurality of semiconductor elements, a step of peeling off the temporary fixing layer and the support, and a step in which the temporary fixing layer is peeled off. The method includes a step of forming a back surface coating layer so as to cover the exposed plurality of semiconductor elements and a back surface of the sealing layer, and a step of forming an insulating layer on the surface of the sealing layer.
上記製造方法によれば、パネルを構成する材料を簡便に選定できるため、パネルを構成する材料の一部又は全部の変更が必要となる場合であっても、比較的短期間のうちに、新たな材料でパネルの量産が可能である。 According to the above-described manufacturing method, the material constituting the panel can be easily selected. Therefore, even when a part or all of the material constituting the panel needs to be changed, a new material can be obtained within a relatively short time. Panels can be mass-produced with various materials.
本発明によれば、半導体パッケージの製造に用いられるパネルの材料の選定方法であって、反り量が十分に小さいパネルを製造できる材料を簡便に選定する方法及びパネルの製造方法が提供される。 According to the present invention, there are provided a method for selecting a material of a panel used for manufacturing a semiconductor package, which method is for easily selecting a material capable of manufacturing a panel having a sufficiently small warpage and a method for manufacturing a panel.
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明は省略する。また、図面の寸法比率は図示の比率に限られるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same elements will be denoted by the same reference symbols, without redundant description. Further, the dimensional ratios in the drawings are not limited to the illustrated ratios.
＜パネル及びその製造方法＞
図１はＦＯ−ＰＬＰの一例を模式的に示す断面図である。図１に示すパネル１０は、半導体パッケージの製造に用いられるものである。パネル１０は、裏面コート層６と、裏面コート層６上に配置された多数の半導体素子３と、半導体素子３を覆うように形成された封止層５と、封止層５の表面５ａ上に形成された絶縁層８とを備える。図１には四つの半導体素子３を図示したが、図１はあくまでも模式図であり、実際のＦＯ−ＰＬＰは、千個を超える半導体素子を含む場合もある（実施例参照）。パネル１０の形状は、例えば、正方形又は長方形であり、一辺の長さは例えば３００〜６００ｍｍである。なお、パネル１０の形状は四角形に限定されず、円形又は楕円、四角形以外の多角形であってもよい。半導体素子３は、例えば、一辺の長さが１〜２０ｍｍの正方形又は長方形である。
<Panel and its manufacturing method>
FIG. 1 is a sectional view schematically showing an example of the FO-PLP. The
図２はパネル１０の製造過程を模式的に示す断面図である。パネル１０の製造方法は、支持体１の表面に仮固定層２を形成する工程と、仮固定層２の表面に複数の半導体素子３を配置する工程と、半導体素子３を覆うように封止層５を形成する工程と、仮固定層２及び支持体１を剥離する工程と、仮固定層２が剥離されたことによって露出した複数の半導体素子３及び封止層５の裏面Ｆを覆うように裏面コート層６を形成する工程と、封止層５の表面５ａに絶縁層８を形成する工程とを含む。
FIG. 2 is a cross-sectional view schematically showing a manufacturing process of the
図２（ａ）は支持体１の表面上に仮固定層２を形成した状態を模式的に示す断面図である。支持体１を構成する材料としては、例えば、ステンレス鋼が挙げられる。仮固定層２を構成する材料として、例えば、熱剥離型の仮固定材(ＴＢＦ：Ｔｅｍｐｏｒａｒｙ ｂｏｎｄｉｎｇ ｆｉｌｍ)を使用できる。図２（ｂ）は仮固定層２の表面２ａ上に複数の半導体素子３をマウントした状態を模式的に示す断面図である。半導体素子３のマウントは公知のマウンタを使用して実施することができる。
FIG. 2A is a cross-sectional view schematically showing a state where a
図２（ｃ）は半導体素子３を覆うように封止層５を形成した状態を模式的に示す断面図である。封止層５を構成する材料として、例えば、エポキシ樹脂等の熱硬化性樹脂を含む封止材を使用できる。封止層５は、複数の半導体素子３一括して覆っている。封止層５の形成方法として、例えば、トランスファーモールド方式、ラミネート方式及びコンプレッション方式が挙げられる。
FIG. 2C is a cross-sectional view schematically illustrating a state in which the
図２（ｄ）は、図２（ｃ）に示す積層体から仮固定層２及び支持体１が取り除かれた状態を模式的に示す断面図である。例えば、仮固定層２が熱剥離型である場合、図２（ｃ）に示す積層体を加熱することによって仮固定層２の接着性を低下させることで、仮固定層２及び支持体１を取り除くことができる。
FIG. 2D is a cross-sectional view schematically illustrating a state in which the
図２（ｅ）は、半導体素子３及び封止層５の裏面Ｆを覆うように裏面コート層６が形成された状態を模式的に示す断面図である。裏面コート層６を構成する材料としては、例えば、エポキシ樹脂等の熱硬化性樹脂を含む組成物を使用できる。熱硬化性を有する組成物を含む塗液を塗布することによって裏面コート層６を形成してもよいし、熱硬化性樹脂フィルムをラミネートすることによって裏面コート層６を形成してもよい。塗膜の形成後、あるいは、熱硬化性樹脂フィルムのラミネート後、加熱処理を実施することで、封止層５及び裏面コート層６の本硬化を行ってもよい。
FIG. 2E is a cross-sectional view schematically showing a state in which the back
図２（ｆ）は封止層５の表面５ａ上に絶縁層８が形成された状態を模式的に示す断面図である。絶縁層８を構成する材料は、絶縁性を有するものであればよく、例えば、エポキシ樹脂等の熱硬化性樹脂を含む組成物を使用できる。熱硬化性を有する組成物を含む塗液を塗布することによって絶縁層８を形成してもよいし、熱硬化性樹脂フィルムをラミネートすることによって絶縁層８を形成してもよい。塗膜の形成後、あるいは、熱硬化性樹脂フィルムのラミネート後、加熱処理を実施することで、絶縁層８の本硬化を行ってもよい。
FIG. 2F is a cross-sectional view schematically illustrating a state in which the insulating
なお、絶縁層８の表面上に配線（不図示）し、この配線と半導体素子３とを電気接続する場合、封止層５の厚さは５〜３０μｍ程度に十分に薄いことが好ましい。封止層５の厚さがこの範囲となるように、絶縁層８を形成するに先立って、封止層５を表面５ａ側から研削してもよい。
When wiring (not shown) is provided on the surface of the insulating
＜材料の選定方法＞
本実施形態に係る材料の選定方法は、例えば、パネル１０の量産を続けていたところ、パネル１０を構成する材料の一部又は全部の変更が必要となった場合に有用である。本実施形態に係る選定方法によって新たな材料を選定することで、過度な試行錯誤を要することなく、比較的短期間のうちに、新たな材料でパネルの量産が可能である。
<Material selection method>
The method for selecting a material according to the present embodiment is useful, for example, when the mass production of the
本実施形態に係る材料の選定方法は以下の工程を含む。
（Ａ）封止層５、裏面コート層６及び絶縁層８を構成する材料の特性が入力されたパネル１０の仮想モデルを、構造解析ソフトウェアを使用して構築する工程。
（Ｂ）仮想モデルの反り量を算出する工程。
（Ｃ）封止層５、裏面コート層６及び絶縁層８を構成する材料のうち、パネルの反り量に影響を及ぼす材料の特性を構造解析によって把握する工程。
（Ｄ）上記（Ｃ）工程で把握された情報に基づき、仮想モデルの反り量が低減されるように、封止層５、裏面コート層６及び絶縁層８を構成する材料のうち、少なくとも一つを新たに選定する工程。
The method for selecting a material according to the present embodiment includes the following steps.
(A) A step of using a structural analysis software to construct a virtual model of the
(B) A step of calculating the amount of warpage of the virtual model.
(C) A step of grasping, by structural analysis, characteristics of a material which affects the amount of warpage of the panel, out of the materials constituting the
(D) Based on the information grasped in the step (C), at least one of the materials constituting the
上記選定方法によれば、仮想モデルの構造解析によって、パネルの反り量に大きな影響を及ぼす材料の特性を事前に把握するため、反り量が十分に小さいパネルを製造できる材料を簡便に選定することができる。本発明者らの検討によると、パネル１０の反り量に大きな影響を及ぼす材料の特性は、例えば、封止層５の弾性率及び熱膨張率、並びに、裏面コート層６の弾性率及び熱膨張率である。封止層５及び裏面コート層６はいずれも、熱硬化性樹脂以外に、例えば、フィラーを含むことができ、フィラーの含有量を調整することで、これらの層の弾性率及び熱膨張率を調整することができる。
According to the above selection method, since the characteristics of the material that greatly affects the amount of warpage of the panel are grasped in advance by the structural analysis of the virtual model, it is necessary to easily select a material capable of manufacturing a panel having a sufficiently small amount of warpage. Can be. According to the study of the present inventors, the characteristics of the material that greatly affects the amount of warpage of the
本実施形態においては、量産していたパネル１０の材料の特性（例えば、弾性率、熱膨張率、ガラス転移温度、硬化熱収縮率及び密度）が入力された仮想モデルを構築する。パネル１０を構成する材料の特性を仮想モデルの構築に利用することで、パネル１０の反り量（測定値）に合うように、仮想モデルをチューニングすることができる。チューニングの一例として、仮想モデルの境界条件として重力を適用することが挙げられる。
In the present embodiment, a virtual model is constructed in which the characteristics (for example, elastic modulus, coefficient of thermal expansion, glass transition temperature, curing heat shrinkage, and density) of the material of the
以下、本発明を実施例により更に詳細に説明するが、本発明は以下の実施例に限定されない。 Hereinafter, the present invention will be described in more detail with reference to Examples, but the present invention is not limited to the following Examples.
＜ＦＯ−ＰＬＰの製造＞
本実施例に係るＦＯ−ＰＬＰ（サイズ：３００ｍｍ×３００ｍｍ）を以下のようにして作製した。まず、３００ｍｍ×３００ｍｍのキャリア（支持体）の表面に、熱剥離型の仮固定材(ＴＢＦ：Ｔｅｍｐｏｒａｒｙ ｂｏｎｄｉｎｇ ｆｉｌｍ)をラミネートした。これにより仮固定層を形成した。仮固定層の表面に、計１６８１個（縦４１個×横４１個）の半導体素子（サイズ５．０ｍｍ×５．０ｍｍのシリコンダイ）をマウンタ（富士機械製造株式会社製、ＮＸＴ−Ｈｗ）を用いてマウントした。
<Manufacture of FO-PLP>
An FO-PLP (size: 300 mm × 300 mm) according to this example was produced as follows. First, a temporary bonding material (TBF: Temporary bonding film) of a heat-peelable type was laminated on the surface of a 300 mm × 300 mm carrier (support). Thus, a temporary fixing layer was formed. On the surface of the temporary fixing layer, a mounter (NXT-Hw, manufactured by Fuji Machine Manufacturing Co., Ltd.) was provided with a total of 1,681 (41 vertical x 41 horizontal) silicon elements (size 5.0 mm x 5.0 mm silicon dies). And mounted.
次に、半導体素子及び仮固定材の表面上に、顆粒状の封止材（ＥＭＣ：Ｅｐｏｘｙ Ｍｏｄｅｉｎｇ Ｃｏｍｐｏｕｎｄ）を載せた後、コンプレッションモールド装置（ＴＯＷＡ株式会社製、ＣＰＭ１０８０）を用いてモールドを行った。モールドの条件は、キャビティ圧力５ＭＰａ、金型温度１３０℃及びプレス時間６００秒とした。これにより封止層を形成した。 Next, after a granular sealing material (EMC: Epoxy Modeling Compound) was placed on the surfaces of the semiconductor element and the temporary fixing material, molding was performed using a compression molding apparatus (CPM1080, manufactured by TOWA Corporation). . The mold conditions were a cavity pressure of 5 MPa, a mold temperature of 130 ° C., and a press time of 600 seconds. Thus, a sealing layer was formed.
封止層が形成された試料をホットプレートで１７０℃に加熱することにより、仮固定材及びキャリアを剥離した。次に、真空ラミネータ（ニチゴー・モートン株式会社製、Ｖ１３０）を用いて、試料の裏面側に裏面コート層（ＢＳＬ：Ｂａｃｋ ｓｉｄｅ ｌａｍｉｎａｔｅ)をラミネートした。ラミネートの条件は、圧力０．５ＭＰａ、温度９０℃、時間８０秒とした。ラミネート後、オーブンによる加熱処理（温度１５０℃、時間１２０分）を実施することで、封止層及び裏面コート層の本硬化（ＰＭＣ：Ｐｏｓｔ ｍｏｌｄ ｃｕｒｅ)を行った。 The temporary fixing material and the carrier were peeled off by heating the sample on which the sealing layer was formed to 170 ° C. with a hot plate. Next, a backside coat layer (BSL: Backside laminate) was laminated on the backside of the sample by using a vacuum laminator (V130, manufactured by Nichigo Morton Co., Ltd.). The lamination conditions were a pressure of 0.5 MPa, a temperature of 90 ° C., and a time of 80 seconds. After the lamination, a heat treatment (PMC: Post mold cure) of the sealing layer and the back coat layer was performed by performing a heat treatment in an oven (temperature: 150 ° C., time: 120 minutes).
次に、半導体素子と絶縁層（ＩＬ：Ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ)上の配線との電気接続を想定し、封止層を研削した。研削は、グラインダ（株式会社ディスコ製、ＤＡＧ８０１０）を使用し、半導体素子上の封止層の厚さが５０μｍとなるように実施した。その後、スピンコータ（ミカサ株式会社製、ＭＳ−Ａ５００）に設置した試料の表面に絶縁層形成用の塗液を滴下し、回転数２０００ｒｐｍでスピンコートを行った。この工程を経ることで、封止層の表面に絶縁層を形成した。その後、窒素ガス雰囲気下において、加熱処理（温度２３０℃、時間１２０分）を実施して絶縁層の硬化を行った。上記工程を経て本実施例に係るＦＯ−ＰＬＰ（パネル）を得た。 Next, the sealing layer was ground on the assumption that the semiconductor element was electrically connected to a wiring on an insulating layer (IL). The grinding was performed using a grinder (DAG8010, manufactured by Disco Corporation) so that the thickness of the sealing layer on the semiconductor element was 50 μm. Thereafter, a coating liquid for forming an insulating layer was dropped on the surface of the sample placed on a spin coater (MS-A500, manufactured by Mikasa Corporation), and spin coating was performed at a rotation speed of 2000 rpm. Through this step, an insulating layer was formed on the surface of the sealing layer. Thereafter, heat treatment (at a temperature of 230 ° C. for a time of 120 minutes) was performed in a nitrogen gas atmosphere to cure the insulating layer. Through the above steps, an FO-PLP (panel) according to this example was obtained.
表１に、本実施例に係るＦＯ−ＰＬＰの製造に使用した材料の物性を示す。
表１において、Ｅ１は各材料のＴｇより低温での弾性率を意味し、Ｅ２は各材料のＴｇより高温での弾性率を意味する。ＣＴＥ１は各材料のＴｇより低温での熱膨張率を意味し、ＣＴＥ２は各材料のＴｇより高温での弾性率を意味する。
Table 1 shows the physical properties of the materials used for manufacturing the FO-PLP according to this example.
In Table 1, E1 means the elastic modulus at a temperature lower than Tg of each material, and E2 means the elastic modulus at a temperature higher than Tg of each material. CTE1 means the coefficient of thermal expansion at a temperature lower than Tg of each material, and CTE2 means the elastic modulus at a temperature higher than Tg of each material.
＜ＦＯ−ＰＬＰの反り量の測定＞
三次元加熱表面形状測定装置（Ａｋｒｏｍｅｔｒｉｘ社製、サーモレイＡＸＰ）を使用し、本実施例に係るＦＯ−ＰＬＰの常温におけるパネル反り量を測定した。なお、絶縁層が形成されている面を上にしてパネルを水平の面に置いたとき、凹状の反りを＋方向の反りとし、他方、凸状の反りを−方向の反りとした。その結果、本実施例に係るＦＯ−ＰＬＰの反り量は−５．１ｍｍであった。
<Measurement of FO-PLP warpage>
The amount of panel warpage of the FO-PLP according to the present example at room temperature was measured using a three-dimensional heating surface shape measuring device (Armotrix, Thermoray AXP). In addition, when the panel was placed on a horizontal surface with the surface on which the insulating layer was formed facing upward, the concave warpage was defined as the + warpage, and the convex warpage was defined as the-warpage. As a result, the warpage of the FO-PLP according to the present example was -5.1 mm.
＜モデルによる構造解析＞
構造解析ソフトウェア（ＭＳＣソフトウェア株式会社製、Ｍａｒｃ２０１７)を使用し、本実施例に係るＦＯ−ＰＬＰの構造解析を行った。ＦＯ−ＰＬＰの対称性を考慮し、本実施例に係るＦＯ−ＰＬＰと同じ構造のモデルを１／４モデルで作成した。要素クラスは２０節点の六面体とした。作製したモデルの節点数は３７１７３２となり、要素数は７０５６１となった。
<Structural analysis by model>
The structural analysis of the FO-PLP according to this example was performed using structural analysis software (Marc2017, manufactured by MSC Software Inc.). In consideration of the symmetry of the FO-PLP, a model having the same structure as that of the FO-PLP according to the present embodiment was created by a 1/4 model. The element class was a 20-node hexahedron. The number of nodes of the manufactured model was 371732, and the number of elements was 70561.
作成したモデルにおいて、表１に示した各材料のガラス転移温度（Ｔｇ）、弾性率（Ｅ：Ｅｌａｓｔｉｃ ｍｏｄｕｌｕｓ)、熱膨張率（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）、硬化収縮率（Ｃｕｒｅ ｓｈｒｉｎｋａｇｅ)及び密度（Ｄｅｎｓｉｔｙ）を入力し、材料の緩和特性を考慮するために粘弾性特性を入力した。初期温度について、絶縁層の初期温度を硬化温度である２３０℃とし、その他の材料の温度を１５０℃とし、室温（２０℃）まで温度を下げた状態でのパネル反り量を評価した。本実施例に係る構造解析において、モデルの各節点に境界条件として重力を適用した。その結果、本実施例に係るモデルの反り量は−４．０ｍｍであった。 In the model created, the glass transition temperature (Tg), elastic modulus (E: elastic modulus), coefficient of thermal expansion (CTE: Coefficient of thermal expansion), cure shrinkage (Cure shrinkage), and density of each material shown in Table 1 (Density) was input, and viscoelastic properties were input to take into account the relaxation properties of the material. Regarding the initial temperature, the initial temperature of the insulating layer was set to 230 ° C., which is a curing temperature, the temperature of other materials was set to 150 ° C., and the amount of panel warpage was evaluated in a state where the temperature was lowered to room temperature (20 ° C.). In the structural analysis according to the present embodiment, gravity was applied to each node of the model as a boundary condition. As a result, the amount of warpage of the model according to the present example was -4.0 mm.
＜パネル反りに影響する材料特性の把握＞
構造解析において、入力した封止層及び裏面コート層の材料特性（弾性率、熱膨張率、硬化収縮率及びガラス転移温度)をそれぞれ変化させて解析を行うことで、材料特性がパネル反り量に及ぼす影響を評価した。弾性率、熱膨張率及び硬化収縮率については、表１に示した値を基準として±２５％変化させ、ガラス転移温度（Ｔｇ）については±２０℃変化させた。図３（ａ）及び図３（ｂ）に評価結果を示す。これらの図に示したグラフは、表１に示した材料の特性（Ｒｅｆ．）を入力して得られた反り量を基準（０％）としてパネル反り量の変化率を示したものである。変化率がマイナスになるとパネル反りが少なくなり、より平坦な状態に近づくことを示している。グラフに示された結果から、パネル反りに大きな影響を与えている座利用特性は、封止層及び裏面コート層ともに弾性率及び熱膨張率であることが分かった。また、裏面コート層のガラス転移温度を高くすると、パネルの反り量が増加することが確認された。これは、裏面コート層のガラス転移温度が高くなることで、弾性率が大きい温度領域がより高温に広がるためと推察される。
<Understanding material properties that affect panel warpage>
In the structural analysis, the material properties (elastic modulus, thermal expansion coefficient, curing shrinkage rate, and glass transition temperature) of the sealing layer and the back coat layer that were input are changed, and the analysis is performed. The effect was evaluated. The modulus of elasticity, the coefficient of thermal expansion, and the rate of cure shrinkage were changed by ± 25% based on the values shown in Table 1, and the glass transition temperature (Tg) was changed by ± 20 ° C. 3 (a) and 3 (b) show the evaluation results. The graphs shown in these figures show the change rate of the panel warpage amount based on the warpage amount obtained by inputting the characteristics (Ref.) Of the materials shown in Table 1 (0%). When the rate of change becomes negative, the panel warpage decreases, indicating that the panel approaches a flat state. From the results shown in the graph, it was found that the seat utilization characteristics that greatly affect panel warpage are the elastic modulus and the thermal expansion coefficient of both the sealing layer and the back coat layer. It was also confirmed that increasing the glass transition temperature of the back coat layer increased the amount of warpage of the panel. This is presumed to be because the temperature range in which the elastic modulus is large expands to a higher temperature by increasing the glass transition temperature of the back coat layer.
＜新たな材料の選定及び反り量の評価＞
材料特性がパネル反り量に及ぼす影響に関する解析結果を基に、パネル反り量を減少されることが可能であると考えられる材料の組み合わせを選定した（表２）。これらの材料を使用して上記と同様にしてＦＯ−ＰＬＰパネルを作製して反り量を測定するとともに、モデルの反り量を算出した。その結果、作製したＦＯ−ＰＬＰのパネル反り量は＋０．５ｍｍであり、構造解析により算出された反り量は−０．３ｍｍであった。構造解析を用いて選定した材料を使用することで、反り量がより低減されたパネルを作製することができた。
<Selection of new materials and evaluation of warpage>
Based on the results of analysis on the effect of the material properties on the amount of panel warpage, combinations of materials considered to be capable of reducing the amount of panel warpage were selected (Table 2). Using these materials, a FO-PLP panel was produced in the same manner as described above, the amount of warpage was measured, and the amount of warpage of the model was calculated. As a result, the panel warpage of the produced FO-PLP was +0.5 mm, and the warpage calculated by the structural analysis was -0.3 mm. By using the material selected using the structural analysis, a panel with a reduced amount of warpage could be manufactured.
１…支持体、２…仮固定層、２ａ…仮固定層の表面、３…半導体素子、５…封止層、５ａ…封止層の表面、６…裏面コート層、８…絶縁層、１０…パネル、Ｆ…裏面
DESCRIPTION OF
Claims (6)
前記パネルは、裏面コート層と、前記裏面コート層上に配置された多数の半導体素子と、前記多数の半導体素子を覆うように形成された封止層と、前記封止層の表面上に形成された絶縁層とを備え、
（Ａ）前記裏面コート層、前記封止層及び前記絶縁層を構成する材料の特性が入力された前記パネルの仮想モデルを、構造解析ソフトウェアを使用して構築する工程と、
（Ｂ）前記仮想モデルの反り量を算出する工程と、
（Ｃ）前記裏面コート層、前記封止層及び前記絶縁層を構成する材料のうち、前記パネルの反り量に影響を及ぼす材料の特性を構造解析によって把握する工程と、
（Ｄ）前記（Ｃ）工程で把握された情報に基づき、前記仮想モデルの反り量が低減されるように、前記裏面コート層、前記封止層及び前記絶縁層を構成する材料のうち、少なくとも一つを新たに選定する工程と、
を含む、選定方法。 A method for selecting a material of a panel used for manufacturing a semiconductor package,
The panel includes a back coat layer, a number of semiconductor elements disposed on the back coat layer, a sealing layer formed to cover the number of semiconductor elements, and a surface formed on the surface of the sealing layer. With an insulating layer,
(A) constructing, using structural analysis software, a virtual model of the panel in which the characteristics of the materials constituting the back coat layer, the sealing layer, and the insulating layer are input;
(B) calculating the amount of warpage of the virtual model;
(C) a step of grasping, by a structural analysis, a characteristic of a material that affects the amount of warpage of the panel, out of the materials constituting the back coat layer, the sealing layer, and the insulating layer;
(D) Based on the information obtained in the step (C), at least one of the materials constituting the back coat layer, the sealing layer, and the insulating layer such that the warpage of the virtual model is reduced. A process of newly selecting one,
Including, the selection method.
請求項１〜５のいずれか一項に記載の選定方法によって選定される材料であって当該パネルの製造に使用する材料を準備する工程と、
支持体の表面に仮固定層を形成する工程と、
前記仮固定層の表面に複数の半導体素子を配置する工程と、
前記複数の半導体素子を覆うように封止層を形成する工程と、
前記仮固定層及び前記支持体を剥離する工程と、
前記仮固定層が剥離されたことによって露出した前記複数の半導体素子及び前記封止層の裏面を覆うように裏面コート層を形成する工程と、
前記封止層の表面に絶縁層を形成する工程と、
を含む、パネルの製造方法。 A method of manufacturing a panel used for manufacturing a semiconductor package,
A step of preparing a material that is selected by the selection method according to any one of claims 1 to 5, and is used for manufacturing the panel,
Forming a temporary fixing layer on the surface of the support,
Arranging a plurality of semiconductor elements on the surface of the temporary fixing layer,
Forming a sealing layer so as to cover the plurality of semiconductor elements;
Removing the temporary fixing layer and the support,
A step of forming a back coat layer to cover the back surfaces of the plurality of semiconductor elements and the sealing layer exposed by the temporary fixing layer being peeled off,
Forming an insulating layer on the surface of the sealing layer,
And a method for manufacturing a panel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018165897A JP7238301B2 (en) | 2018-09-05 | 2018-09-05 | Material selection method and panel manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018165897A JP7238301B2 (en) | 2018-09-05 | 2018-09-05 | Material selection method and panel manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020038924A true JP2020038924A (en) | 2020-03-12 |
| JP7238301B2 JP7238301B2 (en) | 2023-03-14 |
Family
ID=69738209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018165897A Active JP7238301B2 (en) | 2018-09-05 | 2018-09-05 | Material selection method and panel manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7238301B2 (en) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004186497A (en) * | 2002-12-04 | 2004-07-02 | Sony Corp | Semiconductor device and method for manufacturing the semiconductor device |
| WO2010103723A1 (en) * | 2009-03-11 | 2010-09-16 | 日本電気株式会社 | Board with built-in function element, method of producing same, and electronic equipment |
| JP2012104706A (en) * | 2010-11-11 | 2012-05-31 | Sony Corp | Semiconductor device and manufacturing method of the same |
| JP2013251368A (en) * | 2012-05-31 | 2013-12-12 | Hitachi Chemical Co Ltd | Semiconductor device manufacturing method, thermosetting resin composition used therefor and semiconductor device obtained thereby |
| WO2017170643A1 (en) * | 2016-03-31 | 2017-10-05 | 住友ベークライト株式会社 | Thermosetting resin composition, resin film with carrier, pre-preg, metal-clad laminate sheet, resin substrate, printed wiring substrate and semiconductor device |
| WO2018003565A1 (en) * | 2016-06-28 | 2018-01-04 | 日本ゼオン株式会社 | Support for manufacturing semiconductor packages, use of support for manufacturing semiconductor packages, and method for manufacturing semiconductor packages |
| WO2018043008A1 (en) * | 2016-08-31 | 2018-03-08 | リンテック株式会社 | Semiconductor device manufacturing method |
-
2018
- 2018-09-05 JP JP2018165897A patent/JP7238301B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004186497A (en) * | 2002-12-04 | 2004-07-02 | Sony Corp | Semiconductor device and method for manufacturing the semiconductor device |
| WO2010103723A1 (en) * | 2009-03-11 | 2010-09-16 | 日本電気株式会社 | Board with built-in function element, method of producing same, and electronic equipment |
| JP2012104706A (en) * | 2010-11-11 | 2012-05-31 | Sony Corp | Semiconductor device and manufacturing method of the same |
| JP2013251368A (en) * | 2012-05-31 | 2013-12-12 | Hitachi Chemical Co Ltd | Semiconductor device manufacturing method, thermosetting resin composition used therefor and semiconductor device obtained thereby |
| WO2017170643A1 (en) * | 2016-03-31 | 2017-10-05 | 住友ベークライト株式会社 | Thermosetting resin composition, resin film with carrier, pre-preg, metal-clad laminate sheet, resin substrate, printed wiring substrate and semiconductor device |
| WO2018003565A1 (en) * | 2016-06-28 | 2018-01-04 | 日本ゼオン株式会社 | Support for manufacturing semiconductor packages, use of support for manufacturing semiconductor packages, and method for manufacturing semiconductor packages |
| WO2018043008A1 (en) * | 2016-08-31 | 2018-03-08 | リンテック株式会社 | Semiconductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7238301B2 (en) | 2023-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7732242B2 (en) | Composite board with semiconductor chips and plastic housing composition and method | |
| US7632715B2 (en) | Method of packaging semiconductor devices | |
| US7906860B2 (en) | Semiconductor device | |
| US20170301832A1 (en) | Glueless light emitting device with phosphor converter | |
| US8037594B2 (en) | Method of forming a flip-chip package | |
| US20170110393A1 (en) | Circuit board and manufacturing method thereof | |
| JPH0817968A (en) | Sealing type integral molding plastic multichip module substrate and manufacture | |
| Chen et al. | Warpage prediction and optimization for embedded silicon fan-out wafer-level packaging based on an extended theoretical model | |
| US8642445B2 (en) | Method and apparatus for reducing package warpage | |
| TW201005886A (en) | Electronic device and method of manufacturing the electronic device | |
| Takekoshi et al. | Warpage suppression during FO-WLP fabrication process | |
| CN103474345A (en) | Method for shaping a laminate substrate | |
| Jeong et al. | Effect of epoxy mold compound and package dimensions on the thermomechanical properties of a fan-out package | |
| US8906749B2 (en) | Method for fabricating a semiconductor device | |
| JP7238301B2 (en) | Material selection method and panel manufacturing method | |
| US9111688B2 (en) | Method for producing reconstituted wafers with support of the chips during their encapsulation | |
| Hamaguchi et al. | Warpage study of FO-WLP build up by material properties and process | |
| JP4366700B2 (en) | Method for manufacturing semiconductor device package | |
| Pogudkin et al. | Research of reconstructed wafer surface planarity on the metall-compound-silicon boundary for multi-chip module with embedded dies | |
| JP2000183279A (en) | Package for semiconductor element and manufacture thereof | |
| US10418249B2 (en) | Method and apparatus for using universal cavity wafer in wafer level packaging | |
| Kikuchi et al. | Research of Fan-Out Panel Level Package (FOPLP) manufacturing process using single-sided adhesive tape | |
| Gao et al. | The effect of the material and size of the flip-chip plastic package on warping | |
| Su et al. | Warpage Analysis and Optimization of Fan-Out Panel-Level Packaging with Chip-Last Process | |
| Li et al. | Investigation on the Warpage of Fan-Out Wafer-Level Packaging Using Curing Reaction Kinetics of Composites |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210806 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220830 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20221031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230213 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 7238301 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |