JP2020017801A - amplifier - Google Patents
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Abstract
Description
本発明は、電気信号を増幅する増幅器に関するものである。 The present invention relates to an amplifier for amplifying an electric signal.
高周波（例えば、１２ＧＨｚ以上の周波数）の電気信号を増幅する増幅器の構成としては、多段増幅器を備える構成において段間整合回路の整合損失の低減のために、カレントリユース増幅器が用いる場合がある（例えば、下記特許文献１および下記特許文献２参照）。カレントリユース増幅器は、後段トランジスタのソース端子と前段トランジスタのドレイン端子との間に直流経路を設けることで電流利用効率を高め、一方、前段トランジスタのドレイン端子と後段トランジスタのゲート端子との間に交流経路を設けることで段間整合回路を省略でき、増幅器の安定動作を図るものである。 As a configuration of an amplifier that amplifies an electric signal of a high frequency (for example, a frequency of 12 GHz or more), a current reuse amplifier may be used in a configuration including a multistage amplifier to reduce a matching loss of an interstage matching circuit (for example, for example). And Patent Document 1 and Patent Document 2 below). Current-reuse amplifiers increase the current utilization efficiency by providing a DC path between the source terminal of the subsequent transistor and the drain terminal of the preceding transistor, while increasing the AC current between the drain terminal of the preceding transistor and the gate terminal of the succeeding transistor. By providing the path, the interstage matching circuit can be omitted, and the stable operation of the amplifier can be achieved.
しかしながら、従来のカレントリユース増幅器においては、出力における歪低減と電力利得とを両立することが難しい。すなわち、カレントリユース回路では、前段トランジスタと後段トランジスタとの間でドレイン電流が同じとされているため、前段トランジスタと後段トランジスタとでドレイン電流を独立して調整することが困難なため、歪の改善と電力利得の増加を同時に満足することは非常に難しかった。 However, in the conventional current reuse amplifier, it is difficult to achieve both the reduction of the output distortion and the power gain. That is, in the current reuse circuit, since the drain current is the same between the preceding transistor and the succeeding transistor, it is difficult to independently adjust the drain current between the preceding transistor and the succeeding transistor. It was very difficult to satisfy simultaneously the increase in power gain.
そこで、本発明は、かかる課題に鑑みてなされたものであり、歪を改善しながら電力利得を増加させることが可能な増幅器を提供することを目的とする。 Therefore, the present invention has been made in view of such a problem, and an object of the present invention is to provide an amplifier capable of increasing power gain while improving distortion.
上記課題を解決するために、本発明の一側面に係る増幅器は、第１及び第２の電流端子と制御端子を備える２段の第１及び第２のトランジスタを有する増幅器であって、第１のトランジスタにおいて、第１の電流端子は、第２のトランジスタの制御端子に交流的に接続されており、第２の電流端子は接地されており、制御端子は高周波信号を受け、第２のトランジスタにおいて、第１の電流端子は電源電位に接続されかつ増幅信号を出力し、第２の電流端子は交流的に接地されており、第１のトランジスタの第１の電流端子が、第２のトランジスタの第２の電流端子に直流的に接続されており、電源電位と第１のトランジスタの第１の電流端子の間に接続され、第１のトランジスタの第１の電流端子に補助電流を供給する電流源を備える。 In order to solve the above problem, an amplifier according to one aspect of the present invention is an amplifier having first and second transistors in two stages including first and second current terminals and a control terminal. , The first current terminal is connected to the control terminal of the second transistor in an AC manner, the second current terminal is grounded, the control terminal receives a high-frequency signal, and the second transistor , A first current terminal is connected to a power supply potential and outputs an amplified signal, a second current terminal is AC grounded, and a first current terminal of the first transistor is connected to a second transistor. Is connected between the power supply potential and the first current terminal of the first transistor, and supplies an auxiliary current to the first current terminal of the first transistor. It has a current source.
本発明によれば、歪を改善しながら電力利得を増加させることができる。 According to the present invention, it is possible to increase the power gain while improving the distortion.
本発明の一側面に係る増幅器は、本発明の一側面に係る増幅器は、第１及び第２の電流端子と制御端子を備える２段の第１及び第２のトランジスタを有する増幅器であって、第１のトランジスタにおいて、第１の電流端子は、第２のトランジスタの制御端子に交流的に接続されており、第２の電流端子は接地されており、制御端子は高周波信号を受け、第２のトランジスタにおいて、第１の電流端子は電源電位に接続されかつ増幅信号を出力し、第２の電流端子は交流的に接地されており、第１のトランジスタの第１の電流端子が、第２のトランジスタの第２の電流端子に直流的に接続されており、電源電位と第１のトランジスタの第１の電流端子の間に接続され、第１のトランジスタの第１の電流端子に補助電流を供給する電流源を備える。 An amplifier according to one aspect of the present invention is an amplifier including two-stage first and second transistors including first and second current terminals and a control terminal, In the first transistor, the first current terminal is AC-connected to the control terminal of the second transistor, the second current terminal is grounded, the control terminal receives a high-frequency signal, The first current terminal is connected to the power supply potential and outputs an amplified signal, the second current terminal is AC grounded, and the first current terminal of the first transistor is connected to the second current terminal. Is connected between the power supply potential and the first current terminal of the first transistor, and an auxiliary current is supplied to the first current terminal of the first transistor. Provide a current source to supply
このような増幅器によれば、増幅回路を構成する２段のトランジスタにおいて高周波信号が増幅される。その際、第２のトランジスタの第１の電流端子から第２の電流端子に向けて供給されるバイアス電流が、第１のトランジスタの第１の電流端子に供給される。それと同時に、第１のトランジスタの第１の電流端子には電流源から補助電流も供給される。このような構成により、バイアス電流が効率的に利用されるとともに、第１のトランジスタに供給されるバイアス電流と、第２のトランジスタに供給されるバイアス電流とを独立に設定することができる。その結果、増幅器の出力における歪を改善しながら電力利得を増加させることができる。 According to such an amplifier, the high-frequency signal is amplified by the two-stage transistors constituting the amplifier circuit. At this time, a bias current supplied from the first current terminal of the second transistor toward the second current terminal is supplied to the first current terminal of the first transistor. At the same time, an auxiliary current is supplied from a current source to a first current terminal of the first transistor. With such a configuration, the bias current can be used efficiently, and the bias current supplied to the first transistor and the bias current supplied to the second transistor can be set independently. As a result, the power gain can be increased while improving the distortion at the output of the amplifier.
上記増幅器においては、第２のトランジスタはＡＢ級あるいはＢ級で動作し、第１のトランジスタはＡ級で動作する、ことが好適である。この場合、第１のトランジスタの特性によって電力利得の線形性を図りつつ、第２のトランジスタの特性によって最大出力を改善することができる。 In the above amplifier, it is preferable that the second transistor operates in class AB or class B, and the first transistor operates in class A. In this case, the maximum output can be improved by the characteristics of the second transistor while the linearity of the power gain is achieved by the characteristics of the first transistor.
また、第１のトランジスタの第１の電流端子は、第２のトランジスタの第２の電流端子と、高周波信号の波長をλとした時にλ／４の長さの電気長を有する線路を介して接続され、電流源は、第１及び第２の電流端子と制御端子を備える第３のトランジスタを含み、第３のトランジスタの第２の電流端子は、第１のトランジスタの第１の電流端子とλ／４の長さの電気長を有する線路を介して接続されている、ことが好適である。このような構成によれば、高周波的にはバイアス電流の経路がオープンとされているため、高周波信号を順次増幅して第１のトランジスタから第２のトランジスタまで伝搬させることができ、増幅器の利得を高めることができる。 The first current terminal of the first transistor is connected to the second current terminal of the second transistor via a line having an electrical length of λ / 4 when the wavelength of the high-frequency signal is λ. Connected, the current source includes a third transistor having first and second current terminals and a control terminal, wherein the second current terminal of the third transistor is connected to the first current terminal of the first transistor. It is preferable that they are connected via a line having an electrical length of λ / 4. According to such a configuration, since the path of the bias current is open in terms of high frequency, the high frequency signal can be sequentially amplified and propagated from the first transistor to the second transistor, and the gain of the amplifier can be increased. Can be increased.
またさらに、第２のトランジスタの制御端子は、電源電位と接地との間に接続される抵抗分割回路によってバイアスされており、 第３のトランジスタの制御端子は、電源電位と接地との間に接続される別の抵抗分割回路によってバイアスされている、ことも好適である。この場合、第２のトランジスタの制御端子の電圧を抵抗分割回路の分割比で安定して設定することができ、第３のトランジスタの制御端子の電圧を別の抵抗分割回路の分割比で安定して設定することができる。 Still further, the control terminal of the second transistor is biased by a resistance dividing circuit connected between the power supply potential and the ground, and the control terminal of the third transistor is connected between the power supply potential and the ground. It is also preferred that it is biased by another resistor divider circuit. In this case, the voltage of the control terminal of the second transistor can be set stably by the division ratio of the resistance division circuit, and the voltage of the control terminal of the third transistor can be stabilized by the division ratio of another resistance division circuit. Can be set.
さらにまた、抵抗分割回路と別の抵抗分割回路とは、分割比が同一である、ことが好適である。この場合、第２のトランジスタを流れるバイアス電流と第３のトランジスタによって供給される補助電流との比を、両者のトランジスタのサイズ比によって安定的に設定することができる。 Furthermore, it is preferable that the resistance division circuit and another resistance division circuit have the same division ratio. In this case, the ratio of the bias current flowing through the second transistor to the auxiliary current supplied by the third transistor can be set stably by the size ratio of the two transistors.
また、第１のトランジスタの第１の電流端子と第２のトランジスタの第２の電流端子との間に接続された第１の抵抗をさらに備える、ことも好適である。かかる構成を採れば、第２のトランジスタの制御端子の電圧を第２のトランジスタを流れるバイアス電流によって安定的に設定することができる。 It is also preferable that the semiconductor device further includes a first resistor connected between the first current terminal of the first transistor and the second current terminal of the second transistor. With such a configuration, the voltage of the control terminal of the second transistor can be set stably by the bias current flowing through the second transistor.
さらに、第３のトランジスタの第２の電流端子と制御端子との間に接続された第２の抵抗をさらに備える、ことも好適である。この場合、第３のトランジスタの制御端子の電圧を第３のトランジスタを流れるバイアス電流によって安定的に設定することができる。 Further, it is preferable that the semiconductor device further includes a second resistor connected between the second current terminal and the control terminal of the third transistor. In this case, the voltage of the control terminal of the third transistor can be set stably by the bias current flowing through the third transistor.
またさらに、第１の抵抗と第２の抵抗との間の抵抗比は、第２のトランジスタのサイズと第３のトランジスタのサイズとの比の逆数となっている、ことも好適である。こうすれば、第２のトランジスタの制御端子の電圧を第３のトランジスタの制御端子の電圧と同程度に容易に設定することができる。 It is further preferable that the resistance ratio between the first resistor and the second resistor is the reciprocal of the ratio between the size of the second transistor and the size of the third transistor. With this configuration, the voltage of the control terminal of the second transistor can be easily set to be almost equal to the voltage of the control terminal of the third transistor.
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。
［増幅器の構成］
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the description of the drawings, the same elements will be denoted by the same reference symbols, without redundant description.
[Configuration of Amplifier]
図１は、実施形態に係る増幅器の回路図である。図１に示すように、増幅器１は、高周波信号（例えば、１２〜１８ＧＨｚのＫｕバンド、１８〜２７ＧＨｚのＫバンド、２７〜４０ＧＨｚのＫａバンド、４０〜７５ＧＨｚのＶバンド）に専ら対応する回路であって、２段の増幅段を備える。詳細には、増幅器１は、ゲート（制御端子）、ドレイン（第１の電流端子）、及びソース（第２の電流端子）をそれぞれ有する、３つの電界効果型トランジスタである第１〜第３のトランジスタＴｒ１〜Ｔｒ３を備える。第１〜第３のトランジスタＴｒ１〜Ｔｒ３は、例えば、ＧａＡｓ系ＨＥＭＴ（High Electron Mobility Transistor)であり、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２とは同一のサイズに設定されている。 FIG. 1 is a circuit diagram of the amplifier according to the embodiment. As shown in FIG. 1, the amplifier 1 is a circuit exclusively corresponding to a high-frequency signal (for example, a Ku band of 12 to 18 GHz, a K band of 18 to 27 GHz, a Ka band of 27 to 40 GHz, and a V band of 40 to 75 GHz). There are two stages of amplification. Specifically, the amplifier 1 is a first to third field-effect transistors, each having three gates (control terminal), drain (first current terminal), and source (second current terminal). It includes transistors Tr1 to Tr3. The first to third transistors Tr1 to Tr3 are, for example, GaAs HEMTs (High Electron Mobility Transistors), and the first transistor Tr1 and the second transistor Tr2 are set to the same size.
第１のトランジスタＴｒ１は、そのゲートが線路Ｘ１及びキャパシタＣ１を介して入力端子ＲＦｉｎに交流的に接続されて交流入力信号（高周波信号）を受け、そのソースは線路Ｘ２を介してグラウンド電位（接地電位）に電気的に接続されている（接地されている）。この入力端子ＲＦｉｎは、交流入力信号の入力用の端子である。キャパシタＣ１は、直流遮断用の素子である。さらに、線路Ｘ１とキャパシタＣ１の間には一端が解放されたオープンスタブである線路Ｘ３が接続されている。加えて、第１のトランジスタＴｒ１のゲートは、線路Ｘ４及び抵抗素子Ｒ１を介してゲートバイアス印加用の電源ＶＧ１に電気的に接続され、線路Ｘ４と抵抗素子Ｒ１との間はキャパシタＣ２を介して交流的に接地されている。 The gate of the first transistor Tr1 is AC-connected to the input terminal RFin via the line X1 and the capacitor C1 to receive an AC input signal (high-frequency signal), and the source thereof has a ground potential (ground) via the line X2. (Electric potential) is electrically connected (grounded). The input terminal RFin is a terminal for inputting an AC input signal. The capacitor C1 is a DC blocking element. Further, a line X3, which is an open stub having one open end, is connected between the line X1 and the capacitor C1. In addition, the gate of the first transistor Tr1 is electrically connected to a power supply VG1 for applying a gate bias via a line X4 and a resistor R1, and a capacitor C2 is provided between the line X4 and the resistor R1. AC grounded.
上記の線路Ｘ４は、交流入力信号の波長をλとした時にλ／４の長さの電気長を有し、その他端がキャパシタＣ２を介して交流的に接地されている。そのため、線路Ｘ４は第１のトランジスタＴｒ１のゲート側から見込んだ時に見かけ上オープンとなる。それゆえに、入力端子ＲＦｉｎから見込んだインピーダンスが、線路Ｘ３、線路Ｘ１、及びトランジスタＴｒ１のゲートの入力インピーダンスによって設定され、その値が特性インピーダンス（例えば、５０Ω）となる。 The line X4 has an electrical length of λ / 4 when the wavelength of the AC input signal is λ, and the other end is AC grounded via the capacitor C2. Therefore, the line X4 is apparently open when viewed from the gate side of the first transistor Tr1. Therefore, the impedance seen from the input terminal RFin is set by the input impedance of the line X3, the line X1, and the gate of the transistor Tr1, and the value becomes the characteristic impedance (for example, 50Ω).
第２のトランジスタＴｒ２は、そのゲートが線路Ｘ５、キャパシタＣ３、及び線路Ｘ６を介して、第１のトランジスタＴｒ１のドレインに交流的に接続され、そのソースはキャパシタＣ４を介して交流的に接地されている。また、第２のトランジスタＴｒ２のソースは、線路Ｘ７を経由して線路Ｘ５とキャパシタＣ３の間にも接続されている。加えて、第２のトランジスタＴｒ２のドレインは、線路Ｘ８、及びキャパシタＣ５を介して、出力端子ＲＦｏｕｔに交流的に接続され、線路Ｘ８とキャパシタＣ５との間には、一端が解放されたオープンスタブである線路Ｘ９が接続されている。さらに、第２のトランジスタＴｒ２のドレインは、線路Ｘ１０を介して電源ＶＤ１に接続され、線路Ｘ１０と電源ＶＤ１との間はキャパシタＣ６を介して交流的に接地されている。また、第２のトランジスタＴｒ２のゲートには、電源ＶＤ１とグラウンド電位との間に直列に接続された抵抗素子Ｒ２，Ｒ３を含む抵抗分割回路Ｄ１が接続されている。 The gate of the second transistor Tr2 is AC-connected to the drain of the first transistor Tr1 via the line X5, the capacitor C3, and the line X6, and the source is AC-grounded via the capacitor C4. ing. The source of the second transistor Tr2 is also connected between the line X5 and the capacitor C3 via the line X7. In addition, the drain of the second transistor Tr2 is alternately connected to the output terminal RFout via the line X8 and the capacitor C5, and an open stub having one end opened between the line X8 and the capacitor C5. Is connected to the line X9. Further, the drain of the second transistor Tr2 is connected to the power supply VD1 via the line X10, and the line X10 and the power supply VD1 are AC grounded via the capacitor C6. Further, a resistance dividing circuit D1 including resistance elements R2 and R3 connected in series between the power supply VD1 and the ground potential is connected to the gate of the second transistor Tr2.
上記の線路Ｘ７は、λ／４の長さの電気長を有し、その他端がキャパシタＣ４を介して交流的に接地されている。そのため、線路Ｘ７は第１のトランジスタＴｒ１のドレイン側から見込んだ時に交流的にオープンとみなされる。つまり、線路Ｘ７及び線路Ｘ５を経由するパスＰ１は、第２のトランジスタＴｒ２のドレイン−ソース間に供給されるバイアス電流が第１のトランジスタＴｒ１のドレインに向けて流れ込む直流パスとなる。その一方で、線路Ｘ５及び線路Ｘ６を経由するパスＰ２は、第１のトランジスタＴｒ１によって増幅された交流信号が伝搬する交流パスとなる。また、後述するように、第１のトランジスタＴｒ１のドレインから第３のトランジスタＴｒ３側を見込んだ時のインピーダンスも見かけ上無限大となる。そのため、第１のトランジスタＴｒ１のドレイン負荷は、第２のトランジスタＴｒ２のゲート入力回路となる。具体的には、第２のトランジスタＴｒ２のゲートの入力インピーダンス、抵抗素子Ｒ１、及び抵抗素子Ｒ２を含む並列回路に対して、線路Ｘ５及び線路Ｘ６が直列に接続された回路となる。 The line X7 has an electrical length of λ / 4, and the other end is AC grounded via a capacitor C4. Therefore, the line X7 is considered to be AC open when viewed from the drain side of the first transistor Tr1. That is, the path P1 passing through the line X7 and the line X5 is a DC path in which the bias current supplied between the drain and the source of the second transistor Tr2 flows toward the drain of the first transistor Tr1. On the other hand, the path P2 passing through the lines X5 and X6 is an AC path through which the AC signal amplified by the first transistor Tr1 propagates. Further, as described later, the impedance when the third transistor Tr3 side is seen from the drain of the first transistor Tr1 is apparently infinite. Therefore, the drain load of the first transistor Tr1 becomes a gate input circuit of the second transistor Tr2. Specifically, a circuit in which the line X5 and the line X6 are connected in series to a parallel circuit including the input impedance of the gate of the second transistor Tr2, the resistor R1, and the resistor R2.
上記の線路Ｘ１０も、λ／４の長さの電気長を有し、その他端がキャパシタＣ６を介して交流的に接地されている。そのため、線路Ｘ１０は第２のトランジスタＴｒ２のドレイン側から見込んだ時に交流的にオープンとみなされる。それゆえに、第２のトランジスタＴｒ２のドレイン負荷は、線路Ｘ８、線路Ｘ９、及び出力端子ＲＦｏｕｔに接続される負荷によって構成されるπ型回路となり、線路Ｘ９は、第２のトランジスタＴｒ２のドレイン出力が最大となるように調整されている。 The line X10 also has an electrical length of λ / 4, and the other end is AC grounded via a capacitor C6. Therefore, the line X10 is considered to be AC open when viewed from the drain side of the second transistor Tr2. Therefore, the drain load of the second transistor Tr2 is a π-type circuit constituted by the load connected to the line X8, the line X9, and the output terminal RFout, and the line X9 has the drain output of the second transistor Tr2. It has been adjusted to be maximum.
第３のトランジスタＴｒ３は、電源ＶＤ１と第１のトランジスタＴｒ１のドレインとの間に接続されて、第１のトランジスタＴｒ１のドレインに向けて補助電流を供給する電流源として機能する。すなわち、第３のトランジスタＴｒ３のドレインには電源ＶＤ１が接続され、第３のトランジスタＴｒ３のソースが、線路Ｘ１１を介して第１のトランジスタＴｒ１のドレインに接続され、また、キャパシタＣ７によって交流的に接地されている。さらに、第３のトランジスタＴｒ３のゲートには、電源ＶＤ１とグラウンド電位との間に直列に接続された抵抗素子Ｒ４，Ｒ５を含む抵抗分割回路Ｄ２が接続されている。この抵抗分割回路Ｄ２の分割比は、抵抗分割回路Ｄ１の分割比と同一であることが好ましい。すなわち、抵抗素子Ｒ２〜Ｒ５の抵抗値をｒ２〜ｒ５とすると、
ｒ２：ｒ３＝ｒ４：ｒ５
と設定される。
The third transistor Tr3 is connected between the power supply VD1 and the drain of the first transistor Tr1, and functions as a current source that supplies an auxiliary current to the drain of the first transistor Tr1. That is, the power supply VD1 is connected to the drain of the third transistor Tr3, the source of the third transistor Tr3 is connected to the drain of the first transistor Tr1 via the line X11, and the capacitor C7 provides AC power. Grounded. Further, the gate of the third transistor Tr3 is connected to a resistance dividing circuit D2 including resistance elements R4 and R5 connected in series between the power supply VD1 and the ground potential. The division ratio of the resistance division circuit D2 is preferably the same as the division ratio of the resistance division circuit D1. That is, assuming that the resistance values of the resistance elements R2 to R5 are r2 to r5,
r2: r3 = r4: r5
Is set.
上記の線路Ｘ１１も、λ／４の長さの電気長を有し、その他端がキャパシタＣ７を介して交流的に接地されている。そのため、線路Ｘ１１は第１のトランジスタＴｒ１のドレイン側から見込んだ時に交流的にオープンとみなされる。つまり、第３のトランジスタＴｒ３及び線路Ｘ１１を経由するパスＰ３は、第１のトランジスタＴｒ１のドレインに向けて補助電流が流れ込む直流パスとなる。ここで、第２のトランジスタＴｒ２のソース、及び第３のトランジスタＴｒ３のソースは、ともに第１のトランジスタＴｒ１のドレインの直流電位となるので、抵抗分割回路Ｄ１と抵抗分割回路Ｄ２とで分割比を同じにすることで、抵抗の製造プロセスのばらつきがあった場合でも、第１のトランジスタＴｒ１のドレインの直流電位に対して設定されるそれぞれのトランジスタＴｒ２，Ｔｒ３のゲート電位を同等に設定することができる。 The line X11 also has an electrical length of λ / 4, and the other end is AC grounded via a capacitor C7. Therefore, the line X11 is considered to be AC open when viewed from the drain side of the first transistor Tr1. That is, the path P3 passing through the third transistor Tr3 and the line X11 is a DC path into which the auxiliary current flows toward the drain of the first transistor Tr1. Here, since the source of the second transistor Tr2 and the source of the third transistor Tr3 are both at the DC potential of the drain of the first transistor Tr1, the division ratio between the resistance division circuit D1 and the resistance division circuit D2 is By making the same, the gate potential of each of the transistors Tr2 and Tr3 set with respect to the DC potential of the drain of the first transistor Tr1 can be set to be equal even if there is a variation in the resistance manufacturing process. it can.
ここで、上述した増幅器１においては、第３のトランジスタＴｒ３を含む電流源を備えることにより、第２のトランジスタＴｒ２のドレインに供給するバイアス電流を第１のトランジスタＴｒ１と独立に制御できるため、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２との動作点を個別に設定することができる。例えば、増幅器１においては、第１のトランジスタＴｒ１がＡ級で動作をするようにそのバイアス点が設定され、第２のトランジスタＴｒ２がＡＢ級あるいはＢ級で動作するようにそのバイアス点が設定されることが好ましい。 Here, in the amplifier 1 described above, by providing the current source including the third transistor Tr3, the bias current supplied to the drain of the second transistor Tr2 can be controlled independently of the first transistor Tr1. The operating points of the first transistor Tr1 and the second transistor Tr2 can be individually set. For example, in the amplifier 1, the bias point is set so that the first transistor Tr1 operates in class A, and the bias point is set so that the second transistor Tr2 operates in class AB or class B. Preferably.
以上説明した増幅器１によれば、２段の増幅段によって交流入力信号が増幅される。その際、第２のトランジスタＴｒ２のドレインからソースに向けて供給されるバイアス電流が、第１のトランジスタＴｒ１のドレインに供給される。それと同時に、第１のトランジスタＴｒ１のドレインには第３のトランジスタＴｒ３から補助電流も供給される。この構成により、バイアス電流が効率的に利用され、また、第１のトランジスタＴｒ１に供給されるバイアス電流と、第２のトランジスタＴｒ２に供給されるバイアス電流とを独立に設定することができる。その結果、増幅器の歪を改善しながら電力利得を増加させることができる。 According to the amplifier 1 described above, the AC input signal is amplified by the two amplification stages. At this time, a bias current supplied from the drain of the second transistor Tr2 to the source is supplied to the drain of the first transistor Tr1. At the same time, an auxiliary current is also supplied from the third transistor Tr3 to the drain of the first transistor Tr1. With this configuration, the bias current is efficiently used, and the bias current supplied to the first transistor Tr1 and the bias current supplied to the second transistor Tr2 can be set independently. As a result, the power gain can be increased while improving the distortion of the amplifier.
本実施形態の作用効果を、比較例と比較しながら説明する。図４は、比較例に係るカレントユース増幅器９０１の回路図である。増幅器９０１は、第３のトランジスタＴｒ３、抵抗分割回路Ｄ２、線路Ｘ１１、及びキャパシタＣ７を備えない点で増幅器１と異なる。
The operation and effect of this embodiment will be described in comparison with a comparative example. FIG. 4 is a circuit diagram of a
増幅器９０１においては、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２とでそれぞれのドレインに供給されるバイアス電流が同じとなり、それぞれのトランジスタの動作点を個別に設定できない。そのため、第１のトランジスタＴｒ１の負荷が第２のトランジスタＴｒ２の低い入力インピーダンスとなり、第１のトランジスタＴｒ１の出力電力が小さくなる。第２のトランジスタＴｒ２の動作をＡ級からＡＢ級あるいはＢ級に近づけることで、その入力インピーダンスを高めることができ、第２のトランジスタＴｒ２からの出力電力を大きくすることも可能である。しかしながら、第２のトランジスタＴｒ２のゲート電圧を深めに設定し、バイアス電流を低下させることで最大出力を改善することはできるが、２段増幅器全体のＮＦ（Noise Figure）が低下してしまうことになる。これは、第２のトランジスタＴｒ２のバイアス電流を低下させることは、第１のトランジスタＴｒ１もＡＢ級あるいはＢ級で動作させることになるので、第１のトランジスタＴｒ１の出力の歪が悪化することによる。
In the
これに対して、本実施形態に係る増幅器１では、第１のトランジスタＴｒ１のバイアス電流を第２のトランジスタＴｒ２のドレイン電流（バイアス電流）に対して個別に制御できるために、前段に比較して後段のバイアス電流を低減させて、前段をＡ級で動作させ、後段をＡＢ級あるいはＢ級で動作させることで、電力利得の改善を図るとともに、歪を改善することができる。 On the other hand, in the amplifier 1 according to the present embodiment, the bias current of the first transistor Tr1 can be individually controlled with respect to the drain current (bias current) of the second transistor Tr2. By reducing the bias current in the subsequent stage, operating the former stage in class A and operating the latter stage in class AB or class B, the power gain can be improved and the distortion can be improved.
図２は、本実施形態及び比較例における出力電力と電力利得との関係を示すグラフである。このように、比較例では、出力電力が増加するにしたがって、電力利得が低下する傾向にあるが、本実施形態では、広い出力電力の範囲に亘って電力利得が安定化されている。 FIG. 2 is a graph showing the relationship between output power and power gain in the present embodiment and a comparative example. As described above, in the comparative example, the power gain tends to decrease as the output power increases, but in the present embodiment, the power gain is stabilized over a wide output power range.
特に、本実施形態の増幅器１においては、第２のトランジスタＴｒ２はＡＢ級あるいはＢ級に、第１のトランジスタＴｒ１はＡ級に設定されているので、第１のトランジスタＴｒ１の特性によって電力利得の線形性を図りつつ、第２のトランジスタＴｒ２の特性によって最大出力を改善することができる。 In particular, in the amplifier 1 of the present embodiment, the second transistor Tr2 is set to class AB or class B, and the first transistor Tr1 is set to class A. Therefore, the power gain is reduced by the characteristics of the first transistor Tr1. The maximum output can be improved by the characteristics of the second transistor Tr2 while achieving linearity.
また、第１のトランジスタＴｒ１のドレインは、第２のトランジスタＴｒ２のソースと、λ／４の長さの電気長を有する線路Ｘ７を介して接続され、第３のトランジスタＴｒ３のソースは、第１のトランジスタＴｒ１のドレインとλ／４の長さの電気長を有する線路Ｘ１１を介して接続されている、ことが好適である。このような構成によれば、高周波的にはバイアス電流のパスＰ１，Ｐ３がオープンとされているため、交流入力信号を順次増幅して第１のトランジスタＴｒ１から第２のトランジスタＴｒ２まで伝搬させることができ、増幅器１の利得を高めることができる。また、線路Ｘ１１及びキャパシタＣ７は、ＲＦ特性を劣化させないためのＲＦ整合回路としても機能する。 The drain of the first transistor Tr1 is connected to the source of the second transistor Tr2 via a line X7 having an electrical length of λ / 4, and the source of the third transistor Tr3 is connected to the first transistor Tr3. It is preferable that the transistor Tr1 is connected to the drain of the transistor Tr1 via a line X11 having an electrical length of λ / 4. According to such a configuration, since the paths P1 and P3 of the bias current are open at high frequencies, the AC input signal is sequentially amplified and propagated from the first transistor Tr1 to the second transistor Tr2. And the gain of the amplifier 1 can be increased. Further, the line X11 and the capacitor C7 also function as an RF matching circuit for preventing the RF characteristics from deteriorating.
また、第２のトランジスタＴｒ２のゲートは抵抗分割回路Ｄ１によってバイアスされており、第３のトランジスタＴｒ３のゲートは、抵抗分割回路Ｄ２によってバイアスされており、それらの分割比は同一とされている。この場合、第２のトランジスタＴｒ２のゲート電圧を抵抗分割回路Ｄ１の分割比で安定して設定することができ、第３のトランジスタＴｒ３のゲート電圧を抵抗分割回路Ｄ２の分割比で安定して設定することができる。さらに、第２のトランジスタＴｒ２を流れるバイアス電流と第３のトランジスタＴｒ３によって供給される補助電流との比を、両者のトランジスタのサイズ比によって安定的に設定することができる。 Further, the gate of the second transistor Tr2 is biased by the resistance division circuit D1, and the gate of the third transistor Tr3 is biased by the resistance division circuit D2, and the division ratio is the same. In this case, the gate voltage of the second transistor Tr2 can be set stably by the division ratio of the resistance division circuit D1, and the gate voltage of the third transistor Tr3 can be set stably by the division ratio of the resistance division circuit D2. can do. Further, the ratio between the bias current flowing through the second transistor Tr2 and the auxiliary current supplied by the third transistor Tr3 can be set stably by the size ratio between the two transistors.
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in preferred embodiments, those skilled in the art will recognize that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes coming from the scope of the claims and their spirit.
例えば、上記実施形態の増幅器１においては、第２のトランジスタＴｒ２及び第３のトランジスタＴｒ３のゲート電圧を自己バイアスによって設定する構成を採用してもよい。 For example, the amplifier 1 of the above embodiment may adopt a configuration in which the gate voltages of the second transistor Tr2 and the third transistor Tr3 are set by a self-bias.
図３は、本発明の変形例にかかる増幅器１Ａの回路図である。図３に示す増幅器１Ａにおいては、抵抗分割回路Ｄ１，Ｄ２のそれぞれに代わりに抵抗素子Ｒ６及び抵抗素子Ｒ６が備えられ、線路Ｘ５と線路Ｘ６との間の直流遮断用のキャパシタＣ３が取り除かれている。具体的には、抵抗素子Ｒ６は、線路Ｘ７と、線路Ｘ５と線路Ｘ６との間の接続点との間に接続されている。抵抗素子Ｒ７は、第３のトランジスタＴｒ３のソースと線路Ｘ１１との間に接続され、第３のトランジスタＴｒ３のゲートは抵抗素子Ｒ７を挟んで第３のトランジスタＴｒ３のソースと接続されている。そして、抵抗素子Ｒ６の抵抗値ｒ６と抵抗素子Ｒ７の抵抗値ｒ７との比は、第２のトランジスタＴｒ２のサイズと第３のトランジスタＴｒ３のサイズとの比の逆数に設定されている。 FIG. 3 is a circuit diagram of an amplifier 1A according to a modification of the present invention. In the amplifier 1A shown in FIG. 3, a resistance element R6 and a resistance element R6 are provided instead of each of the resistance division circuits D1 and D2, and the DC blocking capacitor C3 between the line X5 and the line X6 is removed. I have. Specifically, the resistance element R6 is connected between the line X7 and a connection point between the line X5 and the line X6. The resistance element R7 is connected between the source of the third transistor Tr3 and the line X11, and the gate of the third transistor Tr3 is connected to the source of the third transistor Tr3 via the resistance element R7. The ratio between the resistance value r6 of the resistance element R6 and the resistance value r7 of the resistance element R7 is set to the reciprocal of the ratio between the size of the second transistor Tr2 and the size of the third transistor Tr3.
このような変形例によれば、第２のトランジスタＴｒ２のゲート電圧を第２のトランジスタＴｒ２を流れるバイアス電流による電圧降下によって安定的に設定することができ、第３のトランジスタＴｒ３のゲート電圧を第３のトランジスタＴｒ３を流れるバイアス電流による電圧降下によって安定的に設定することができる。また、抵抗素子Ｒ６と抵抗素子Ｒ７との間の抵抗比は、第２のトランジスタＴｒ２のサイズと第３のトランジスタＴｒ３のサイズとの比の逆数となっているので、第２のトランジスタＴｒ２のゲート電圧を第３のトランジスタＴｒ３のゲート電圧と同程度に容易に設定することができる。 According to such a modification, the gate voltage of the second transistor Tr2 can be set stably by the voltage drop due to the bias current flowing through the second transistor Tr2, and the gate voltage of the third transistor Tr3 can be set to the first voltage. 3 can be stably set by a voltage drop due to a bias current flowing through the transistor Tr3. Further, the resistance ratio between the resistance element R6 and the resistance element R7 is the reciprocal of the ratio between the size of the second transistor Tr2 and the size of the third transistor Tr3. The voltage can be easily set to the same level as the gate voltage of the third transistor Tr3.
１，１Ａ…増幅器、Ｔｒ１〜３…第１〜第３のトランジスタ、Ｄ１，Ｄ２…抵抗分割回路、ＶＤ１…電源、Ｘ７，Ｘ１１…線路、Ｒ６，Ｒ７…抵抗素子、ＲＦｉｎ…入力端子、ＲＦｏｕｔ…出力端子。 1, 1A: amplifier, Tr1 to 3: first to third transistors, D1, D2: resistance dividing circuit, VD1: power supply, X7, X11: line, R6, R7: resistance element, RFin: input terminal, RFout: Output terminal.
Claims (8)
前記第１のトランジスタにおいて、第１の電流端子は、前記第２のトランジスタの制御端子に交流的に接続されており、第２の電流端子は接地されており、制御端子は高周波信号を受け、
前記第２のトランジスタにおいて、第１の電流端子は電源電位に接続されかつ増幅信号を出力し、第２の電流端子は交流的に接地されており、
前記第１のトランジスタの前記第１の電流端子が、前記第２のトランジスタの前記第２の電流端子に直流的に接続されており、
前記電源電位と前記第１のトランジスタの前記第１の電流端子の間に接続され、前記第１のトランジスタの前記第１の電流端子に補助電流を供給する電流源をさらに備える、
増幅器。 An amplifier having two-stage first and second transistors having first and second current terminals and a control terminal,
In the first transistor, a first current terminal is AC-connected to a control terminal of the second transistor, the second current terminal is grounded, the control terminal receives a high-frequency signal,
In the second transistor, a first current terminal is connected to a power supply potential and outputs an amplified signal, and a second current terminal is AC grounded;
The first current terminal of the first transistor is DC-connected to the second current terminal of the second transistor;
A current source connected between the power supply potential and the first current terminal of the first transistor and configured to supply an auxiliary current to the first current terminal of the first transistor;
amplifier.
請求項１記載の増幅器。 The second transistor operates in class AB or B, and the first transistor operates in class A;
The amplifier according to claim 1.
前記電流源は、第１及び第２の電流端子と制御端子を備える第３のトランジスタを含み、前記第３のトランジスタの前記第２の電流端子は、前記第１のトランジスタの前記第１の電流端子とλ／４の長さの電気長を有する線路を介して接続されている、
請求項１又は２に記載の増幅器。 The first current terminal of the first transistor is connected to the second current terminal of the second transistor and a line having an electrical length of λ / 4 when a wavelength of the high-frequency signal is λ. Connected via
The current source includes a third transistor having first and second current terminals and a control terminal, wherein the second current terminal of the third transistor is connected to the first current of the first transistor. Connected to the terminal via a line having an electrical length of λ / 4,
The amplifier according to claim 1.
前記第３のトランジスタの前記制御端子は、前記電源電位と接地との間に接続される別の抵抗分割回路によってバイアスされている、
請求項３に記載の増幅器。 The control terminal of the second transistor is biased by a resistance dividing circuit connected between the power supply potential and ground;
The control terminal of the third transistor is biased by another resistance dividing circuit connected between the power supply potential and the ground;
The amplifier according to claim 3.
請求項４に記載の増幅器。 The resistance division circuit and the another resistance division circuit have the same division ratio,
The amplifier according to claim 4.
請求項３に記載の増幅器。 A first resistor connected between the first current terminal of the first transistor and the second current terminal of the second transistor;
The amplifier according to claim 3.
請求項６に記載の増幅器。 And further comprising a second resistor connected between the second current terminal of the third transistor and the control terminal,
The amplifier according to claim 6.
請求項７に記載の増幅器。
The resistance ratio between the first resistor and the second resistor is the reciprocal of the ratio between the size of the second transistor and the size of the third transistor,
The amplifier according to claim 7.
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020848A (en) * | 1998-01-27 | 2000-02-01 | The Boeing Company | Monolithic microwave integrated circuits for use in low-cost dual polarization phased-array antennas |
| JP2000209038A (en) * | 1998-11-12 | 2000-07-28 | Hitachi Ltd | High frequency power amplifier and radio communication equipment |
| JP2003332864A (en) * | 2002-05-17 | 2003-11-21 | Mitsubishi Electric Corp | Multistage amplifier circuit |
| JP2007259253A (en) * | 2006-03-24 | 2007-10-04 | Sharp Corp | Power amplifier |
| JP2011151694A (en) * | 2010-01-25 | 2011-08-04 | Sumitomo Electric Ind Ltd | Electronic circuit |
| JP2012070282A (en) * | 2010-09-24 | 2012-04-05 | Sumitomo Electric Ind Ltd | Electronic circuit |
| JP2014072696A (en) * | 2012-09-28 | 2014-04-21 | Sumitomo Electric Ind Ltd | Electronic circuit |
| WO2016152267A1 (en) * | 2015-03-24 | 2016-09-29 | ソニー株式会社 | Amplifier and electronic circuit |
| JP2017519431A (en) * | 2014-05-23 | 2017-07-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Carrier aggregation amplifier using dual gain control |
-
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020848A (en) * | 1998-01-27 | 2000-02-01 | The Boeing Company | Monolithic microwave integrated circuits for use in low-cost dual polarization phased-array antennas |
| JP2000209038A (en) * | 1998-11-12 | 2000-07-28 | Hitachi Ltd | High frequency power amplifier and radio communication equipment |
| JP2003332864A (en) * | 2002-05-17 | 2003-11-21 | Mitsubishi Electric Corp | Multistage amplifier circuit |
| JP2007259253A (en) * | 2006-03-24 | 2007-10-04 | Sharp Corp | Power amplifier |
| JP2011151694A (en) * | 2010-01-25 | 2011-08-04 | Sumitomo Electric Ind Ltd | Electronic circuit |
| JP2012070282A (en) * | 2010-09-24 | 2012-04-05 | Sumitomo Electric Ind Ltd | Electronic circuit |
| JP2014072696A (en) * | 2012-09-28 | 2014-04-21 | Sumitomo Electric Ind Ltd | Electronic circuit |
| JP2017519431A (en) * | 2014-05-23 | 2017-07-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Carrier aggregation amplifier using dual gain control |
| WO2016152267A1 (en) * | 2015-03-24 | 2016-09-29 | ソニー株式会社 | Amplifier and electronic circuit |
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