JP2020017650A

JP2020017650A - Method of manufacturing optical semiconductor element

Info

Publication number: JP2020017650A
Application number: JP2018140071A
Authority: JP
Inventors: 尚子小西; Naoko Konishi; 英樹八木; Hideki Yagi; 渡邉　昌崇; Shiyousuu Watanabe; 昌崇渡邉
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2018-07-26
Filing date: 2018-07-26
Publication date: 2020-01-30
Anticipated expiration: 2038-07-26
Also published as: JP7056440B2

Abstract

To provide a method of manufacturing an optical semiconductor element capable of suppressing peel-off of small pieces.SOLUTION: A method of manufacturing an optical semiconductor element includes the following steps of: laminating a plurality of compound semiconductor layers on a compound semiconductor substrate; forming one or a plurality of first mesas from the compound semiconductor layers; forming an insulating film covering an upper surface and a lateral face of the first mesas; forming a plurality of small pieces including the first mesas from the compound semiconductor substrate; forming a plurality of waveguide mesas on a substrate containing silicon; bonding a surface of the insulating film covering the upper surface of the first mesas with an upper surface of the waveguide mesas; performing wet etching of the compound semiconductor substrate so as to expose an opposite side to the waveguide mesas of a compound semiconductor after the bonding step; removing a portion of the insulating film covering the lateral face of the mesas after the step of performing wet etching of the compound semiconductor substrate; and forming second mesas from the first mesas. A width of the first mesas is larger than a width of the waveguide mesas.SELECTED DRAWING: Figure 4

Description

本発明は光半導体素子の製造方法に関するものである。 The present invention relates to a method for manufacturing an optical semiconductor device.

発光素子などの能動素子を形成した化合物半導体基板と、導波路を形成したシリコンウェハとをウェハ接合法で接合し、光半導体素子を製造する技術が知られている（例えば特許文献１）。接合後にエッチングなどで化合物半導体基板を除去し、活性層などの化合物半導体層を残存させる。その後、例えばダイシングなどで、活性層と導波路とを含む複数個の光半導体素子を形成する。 2. Description of the Related Art A technique of manufacturing an optical semiconductor element by bonding a compound semiconductor substrate on which an active element such as a light emitting element is formed and a silicon wafer on which a waveguide is formed by a wafer bonding method is known (for example, Patent Document 1). After bonding, the compound semiconductor substrate is removed by etching or the like, and a compound semiconductor layer such as an active layer remains. Thereafter, a plurality of optical semiconductor elements including an active layer and a waveguide are formed by, for example, dicing.

特開２０１０−５４６９５号公報JP 2010-54695 A

ウェハ同士を接合すると、化合物半導体基板の多くの部分をエッチングすることになり、化合物半導体のロスが大きい。そこで、化合物半導体のウェハから活性領域を含む小片を切り出し、小片をシリコンウェハに接合することがある。これにより化合物半導体基板のうち、エッチングされる部分が少なくなる。 When wafers are joined together, many parts of the compound semiconductor substrate are etched, and the loss of the compound semiconductor is large. Thus, there is a case where a small piece including an active region is cut out from a compound semiconductor wafer and the small piece is bonded to a silicon wafer. This reduces the portion of the compound semiconductor substrate to be etched.

しかし化合物半導体基板とともに、化合物半導体層もエッチングされてしまうことがある。接合界面付近の化合物半導体層がエッチングされると、接合強度が低下し、能動素子の小片がシリコンウェハから剥離することがある。そこで、小片の剥離を抑制することが可能な光半導体素子の製造方法を提供することを目的とする。 However, the compound semiconductor layer may be etched together with the compound semiconductor substrate. When the compound semiconductor layer near the bonding interface is etched, the bonding strength is reduced, and small pieces of the active element may be separated from the silicon wafer. Then, an object of the present invention is to provide a method for manufacturing an optical semiconductor element capable of suppressing separation of small pieces.

本発明に係る光半導体素子の製造方法は、化合物半導体基板の上に複数の化合物半導体層を積層する工程と、前記積層された複数の化合物半導体層から１つまたは複数の第１メサを形成する工程と、前記第１メサの上面および側面を覆う絶縁膜を形成する工程と、前記化合物半導体基板を分割することで、前記化合物半導体基板から前記第１メサを含む１つまたは複数の小片を形成する工程と、シリコンを含む基板に複数の導波路メサを形成する工程と、前記第１メサと前記導波路メサとが対向するように前記小片を前記基板上に搭載し、前記絶縁膜の前記第１メサの上面を覆う面と前記導波路メサの上面とを接合する工程と、前記接合する工程の後、前記化合物半導体層が露出するように、前記化合物半導体基板をウェットエッチングする工程と、前記化合物半導体基板をウェットエッチングする工程の後、前記絶縁膜のうち前記メサの側面を覆う部分を除去する工程と、前記第１メサから、前記導波路メサに対向する第２メサを形成する工程と、を有し、前記第１メサの幅は前記導波路メサの幅よりも大きい光半導体素子の製造方法である。 In the method for manufacturing an optical semiconductor device according to the present invention, a step of stacking a plurality of compound semiconductor layers on a compound semiconductor substrate and forming one or a plurality of first mesas from the stacked plurality of compound semiconductor layers. Forming an insulating film covering an upper surface and side surfaces of the first mesa; and forming one or more small pieces including the first mesa from the compound semiconductor substrate by dividing the compound semiconductor substrate. And forming a plurality of waveguide mesas on a substrate containing silicon, mounting the small pieces on the substrate so that the first mesa and the waveguide mesas are opposed to each other, Joining the surface covering the upper surface of the first mesa and the upper surface of the waveguide mesa, and after the joining step, wet etching the compound semiconductor substrate so that the compound semiconductor layer is exposed. And after the step of wet-etching the compound semiconductor substrate, a step of removing a portion of the insulating film covering a side surface of the mesa, and a step of removing a second mesa facing the waveguide mesa from the first mesa. Forming the first mesa, wherein the width of the first mesa is larger than the width of the waveguide mesa.

上記発明によれば、小片の剥離を抑制することが可能である。 According to the above-mentioned invention, it is possible to suppress the separation of the small pieces.

図１（ａ）から図１（ｃ）は実施例１に係る光半導体素子の製造方法を例示する断面図である。1A to 1C are cross-sectional views illustrating a method for manufacturing an optical semiconductor device according to the first embodiment. 図２（ａ）は光半導体素子の製造方法を例示する平面図である。図２（ｂ）および図２（ｃ）は光半導体素子の製造方法を例示する斜視図である。FIG. 2A is a plan view illustrating the method for manufacturing the optical semiconductor element. 2B and 2C are perspective views illustrating a method for manufacturing an optical semiconductor device. 図３（ａ）は光半導体素子の製造方法を例示する平面図である。図３（ｂ）は光半導体素子の製造方法を例示する断面図である。FIG. 3A is a plan view illustrating the method for manufacturing the optical semiconductor element. FIG. 3B is a cross-sectional view illustrating the method for manufacturing the optical semiconductor element. 図４（ａ）から図４（ｃ）は光半導体素子の製造方法を例示する断面図である。4A to 4C are cross-sectional views illustrating a method for manufacturing an optical semiconductor device. 図５（ａ）および図５（ｂ）は光半導体素子の製造方法を例示する断面図である。5A and 5B are cross-sectional views illustrating a method for manufacturing an optical semiconductor device. 図６（ａ）は光半導体素子の製造方法を例示する断面図である。図６（ｂ）は光半導体素子の製造方法を例示する斜視図である。FIG. 6A is a cross-sectional view illustrating the method for manufacturing the optical semiconductor element. FIG. 6B is a perspective view illustrating the method for manufacturing the optical semiconductor element.

[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。 [Description of Embodiment of the Present Invention]
First, the contents of the embodiment of the present invention will be listed and described.

本願発明の一形態は、（１）化合物半導体基板の上に複数の化合物半導体層を積層する工程と、前記積層された複数の化合物半導体層から１つまたは複数の第１メサを形成する工程と、前記第１メサの上面および側面を覆う絶縁膜を形成する工程と、前記化合物半導体基板を分割することで、前記化合物半導体基板から前記第１メサを含む１つまたは複数の小片を形成する工程と、シリコンを含む基板に複数の導波路メサを形成する工程と、前記第１メサと前記導波路メサとが対向するように前記小片を前記基板上に搭載し、前記絶縁膜の前記第１メサの上面を覆う面と前記導波路メサの上面とを接合する工程と、前記接合する工程の後、前記化合物半導体層が露出するように、前記化合物半導体基板をウェットエッチングする工程と、前記化合物半導体基板をウェットエッチングする工程の後、前記絶縁膜のうち前記メサの側面を覆う部分を除去する工程と、前記第１メサから、前記導波路メサに対向する第２メサを形成する工程と、を有し、前記第１メサの幅は前記導波路メサの幅よりも大きい光半導体素子の製造方法である。絶縁膜が第１メサを覆うことで、エッチングの際に化合物半導体層を保護する。このため化合物半導体層のエッチングが抑制され、小片の剥離が抑制される。
（２）前記複数の導波路メサを形成する工程において、前記複数の導波路メサの間に溝が形成され、前記接合する工程において、前記第１メサは、前記複数の導波路メサおよび前記溝と対向してもよい。絶縁膜が、溝に入り込むエッチャントから化合物半導体層を保護する。このため化合物半導体層のエッチングが抑制され、小片の剥離が抑制される。
（３）前記絶縁膜は二酸化シリコン、酸化窒化シリコン、または窒化シリコンで形成されてもよい。これらの絶縁膜はエッチャントに対する耐性が高いため、半導体層を効果的に保護することができる。
（４）前記絶縁膜の厚さは１０ｎｍ以上、５０ｎｍ以下でもよい。絶縁膜により半導体層を効果的に保護することができる。また、絶縁膜の平坦性が高くなり、接合強度、および第１メサの被覆性が向上する。
（５）前記化合物半導体基板をエッチングする工程において、塩酸を含むエッチャントを用いて前記化合物半導体基板をエッチングしてもよい。絶縁膜がエッチャントに対して保護膜として機能する。
（６）前記化合物半導体基板はインジウムリンで形成され、前記複数の化合物半導体層のうち、前記化合物半導体基板のエッチングにより露出する層はガリウムインジウム砒素で形成され、前記第１メサの上面はガリウムインジウム砒素リンで形成することができる。ガリウムインジウム砒素およびガリウムインジウム砒素リンの層はエッチングストッパ層として機能し、他の層をエッチャントから保護する。
（７）前記基板は前記小片よりも大きく、前記接合する工程において、複数の前記小片を前記基板上に搭載されてもよい。これにより化合物半導体基板のエッチング量を少なくし、半導体の損失を低減することができる。
（８）前記第１メサを形成する工程は、塩素系ガスを用いて前記積層された複数の化合物半導体層をドライエッチングする工程を含んでもよい。第１メサの表面の平坦性が高くなる。このため絶縁膜の被覆性が向上し、絶縁膜に穴および隙間が生じにくくなり、化合物半導体層がより有効に保護される。
（９）前記第１メサの高さは、前記積層された複数の化合物半導体層の厚さよりも大きくてもよい。これにより、化合物半導体基板のエッチングにおいて、化合物半導体層までエッチングが進行しにくくなる。 One embodiment of the present invention provides (1) a step of stacking a plurality of compound semiconductor layers on a compound semiconductor substrate, and a step of forming one or more first mesas from the stacked plurality of compound semiconductor layers. Forming an insulating film covering an upper surface and side surfaces of the first mesa; and forming one or more small pieces including the first mesa from the compound semiconductor substrate by dividing the compound semiconductor substrate Forming a plurality of waveguide mesas on a silicon-containing substrate; mounting the small pieces on the substrate such that the first mesas and the waveguide mesas are opposed to each other; Joining the surface covering the top surface of the mesa and the top surface of the waveguide mesa, and after the joining step, wet etching the compound semiconductor substrate so that the compound semiconductor layer is exposed; After the step of wet-etching the compound semiconductor substrate, a step of removing a portion of the insulating film covering a side surface of the mesa, and a step of forming a second mesa from the first mesa to face the waveguide mesa Wherein the width of the first mesa is larger than the width of the waveguide mesa. By covering the first mesa with the insulating film, the compound semiconductor layer is protected during etching. For this reason, etching of the compound semiconductor layer is suppressed, and peeling of small pieces is suppressed.
(2) In the step of forming the plurality of waveguide mesas, a groove is formed between the plurality of waveguide mesas, and in the joining step, the first mesa includes the plurality of waveguide mesas and the groove. May be opposed. The insulating film protects the compound semiconductor layer from an etchant entering the trench. For this reason, etching of the compound semiconductor layer is suppressed, and peeling of small pieces is suppressed.
(3) The insulating film may be formed of silicon dioxide, silicon oxynitride, or silicon nitride. Since these insulating films have high resistance to an etchant, the semiconductor layers can be effectively protected.
(4) The thickness of the insulating film may be 10 nm or more and 50 nm or less. The semiconductor layer can be effectively protected by the insulating film. In addition, the flatness of the insulating film is improved, and the bonding strength and the coverage of the first mesa are improved.
(5) In the step of etching the compound semiconductor substrate, the compound semiconductor substrate may be etched using an etchant containing hydrochloric acid. The insulating film functions as a protective film for the etchant.
(6) The compound semiconductor substrate is formed of indium phosphide, of the plurality of compound semiconductor layers, a layer exposed by etching the compound semiconductor substrate is formed of gallium indium arsenide, and an upper surface of the first mesa is formed of gallium indium. It can be formed of arsenic phosphorus. The layers of gallium indium arsenide and gallium indium arsenide phosphide function as etching stopper layers and protect other layers from etchants.
(7) The substrate may be larger than the small pieces, and in the joining step, a plurality of the small pieces may be mounted on the substrate. Thereby, the amount of etching of the compound semiconductor substrate can be reduced, and the loss of the semiconductor can be reduced.
(8) The step of forming the first mesa may include a step of dry-etching the stacked plurality of compound semiconductor layers using a chlorine-based gas. The flatness of the surface of the first mesa is improved. Therefore, the coverage of the insulating film is improved, holes and gaps are less likely to be formed in the insulating film, and the compound semiconductor layer is more effectively protected.
(9) The height of the first mesa may be larger than the thickness of the stacked plurality of compound semiconductor layers. This makes it difficult for the etching of the compound semiconductor substrate to proceed to the compound semiconductor layer.

［本願発明の実施形態の詳細］
本発明の実施形態に係る光半導体素子の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 [Details of the embodiment of the present invention]
A specific example of a method for manufacturing an optical semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings. It should be noted that the present invention is not limited to these exemplifications, but is indicated by the claims, and is intended to include all modifications within the meaning and scope equivalent to the claims.

図１（ａ）から図１（ｃ）、図３（ｂ）から図６（ａ）は実施例１に係る光半導体素子１００の製造方法を例示する断面図である。図２（ａ）および図３（ａ）は光半導体素子１００の製造方法を例示する平面図である。図２（ｂ）および図２（ｃ）は光半導体素子１００の製造方法を例示する斜視図である。 FIGS. 1A to 1C and FIGS. 3B to 6A are cross-sectional views illustrating a method for manufacturing the optical semiconductor device 100 according to the first embodiment. FIGS. 2A and 3A are plan views illustrating a method for manufacturing the optical semiconductor device 100. FIG. 2B and 2C are perspective views illustrating a method for manufacturing the optical semiconductor device 100.

（化合物半導体）
図１（ａ）から図２（ｃ）は化合物半導体で形成されたウェハ１１に行われる工程を示す。図１（ａ）に示すように、例えば有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）または分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などで、半導体基板１０の上に、ｐ型コンタクト層１２、ｐ型クラッド層１４、光閉じ込め層１６、活性層１８、光閉じ込め層２０、ｎ型クラッド層２２、ｎ型コンタクト層２４および２６、ガリウムインジウム砒素リン（ＧａＩｎＡｓＰ）層２８を順にエピタキシャル成長する。 (Compound semiconductor)
FIGS. 1A to 2C show steps performed on a wafer 11 formed of a compound semiconductor. As shown in FIG. 1A, a p-type semiconductor is formed on a semiconductor substrate 10 by, for example, metal organic vapor phase epitaxy (MOVPE) or molecular beam epitaxy (MBE). The contact layer 12, the p-type cladding layer 14, the optical confinement layer 16, the active layer 18, the optical confinement layer 20, the n-type cladding layer 22, the n-type contact layers 24 and 26, and the gallium indium arsenide phosphorus (GaInAsP) layer 28 are epitaxially grown in this order. I do.

半導体基板１０は例えば厚さ３５０μｍのｐ型インジウムリン（ＩｎＰ）で形成された化合物半導体基板であり、図２（ａ）に示すように例えば２インチのウェハ１１である。ウェハ１１の表面全体に上記の化合物半導体層を積層する。図２（ａ）に点線で示す複数の小片３２（小片）は、後の工程でウェハ１１から切り出される。図１（ａ）から図１（ｃ）はウェハ１１のうち１つの小片３２に対応した部分を図示しており、小片３２の長手方向が水平方向である。 The semiconductor substrate 10 is a compound semiconductor substrate formed of, for example, p-type indium phosphide (InP) having a thickness of 350 μm, and is, for example, a 2-inch wafer 11 as shown in FIG. The compound semiconductor layer is laminated on the entire surface of the wafer 11. A plurality of small pieces 32 (small pieces) indicated by dotted lines in FIG. 2A are cut out from the wafer 11 in a later step. FIGS. 1A to 1C show a portion of the wafer 11 corresponding to one small piece 32, and the longitudinal direction of the small piece 32 is the horizontal direction.

ｐ型コンタクト層１２は例えば厚さ１００ｎｍのｐ型ＧａＩｎＡｓで形成されている。ｐ型クラッド層１４は例えば厚さ１８００ｎｍのｐ型ＩｎＰで形成されている。光閉じ込め層１６は例えば厚さ１００ｎｍのアンドープのＧａＩｎＡｓＰで形成されている。ｐ型の層には例えば亜鉛（Ｚｎ）などがドープされている。 The p-type contact layer 12 is formed of, for example, p-type GaInAs having a thickness of 100 nm. The p-type cladding layer 14 is formed of, for example, p-type InP having a thickness of 1800 nm. The light confinement layer 16 is formed of, for example, undoped GaInAsP having a thickness of 100 nm. The p-type layer is doped with, for example, zinc (Zn).

活性層１８は例えば厚さ９０ｎｍの多重量子井戸層（ＭＱＷ：Multi Quantum Well）であり、ＧａＩｎＡｓＰの井戸層およびバリア層がそれぞれ５層ずつ積層されている。光閉じ込め層２０およびｎ型コンタクト層２４は例えば厚さ１００ｎｍのｎ型ＧａＩｎＡｓＰで形成されている。ｎ型クラッド層２２およびｎ型コンタクト層２６は例えば厚さ５０ｎｍのｎ型ＩｎＰで形成されている。ＧａＡｓＩｎＰ層２８の厚さは例えば１００ｎｍである。ｎ型の層には例えばシリコン（Ｓｉ）などがドープされている。 The active layer 18 is, for example, a 90 nm-thick multiple quantum well layer (MQW: Multi Quantum Well), in which five well layers and five barrier layers of GaInAsP are stacked. The light confinement layer 20 and the n-type contact layer 24 are formed of, for example, 100 nm-thick n-type GaInAsP. The n-type cladding layer 22 and the n-type contact layer 26 are formed of, for example, n-type InP having a thickness of 50 nm. The thickness of the GaAsInP layer 28 is, for example, 100 nm. The n-type layer is doped with, for example, silicon (Si).

図１（ｂ）に示すように、積層された複数の化合物半導体層および半導体基板１０の一部をエッチングすることで、メサ１３を形成する。具体的には、例えば窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ_２）などの絶縁膜のマスクを化学気相成長（ＣＶＤ）法で形成し、フォトリソグラフィ―でパターニングする。マスク、および塩素系ガスなどを用いたドライエッチングを行い、ウェハ１１に複数のメサ１３を形成する。 As shown in FIG. 1B, the mesa 13 is formed by etching a plurality of stacked compound semiconductor layers and a part of the semiconductor substrate 10. Specifically, for example, a mask of an insulating film such as silicon nitride (SiN) or silicon oxide (SiO ₂ ) is formed by a chemical vapor deposition (CVD) method and patterned by photolithography. A plurality of mesas 13 are formed on the wafer 11 by performing dry etching using a mask, a chlorine-based gas, or the like.

１つの小片３２は１つのメサ１３を有する。半導体基板１０の表面からメサ１３の上面までの高さＨ１は例えば２．５μｍ以上である。メサ１３の長手方向の長さ（幅Ｗ１）は例えば２ｍｍ以上、３０ｍｍ以下であり、短手方向の長さＬ１は例えば１ｍｍである。 One small piece 32 has one mesa 13. The height H1 from the surface of the semiconductor substrate 10 to the upper surface of the mesa 13 is, for example, 2.5 μm or more. The length (width W1) of the mesa 13 in the longitudinal direction is, for example, not less than 2 mm and not more than 30 mm, and the length L1 in the short direction is, for example, 1 mm.

図１（ｃ）および図２（ｃ）に示すように、例えば電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）スパッタリング法などにより、絶縁膜３０を形成する。絶縁膜３０は例えばＳｉを含む無機絶縁膜であり、ＳｉＯ_２、ＳｉＮ、または酸化窒化シリコン（ＳｉＯＮ）などで形成されている。厚さは１０ｎｍ以上、５０ｎｍ以下である。絶縁膜３０はウェハ１１の表面全体に設けられ、メサ１３の側面および上面を連続的に覆う。絶縁膜３０の形成後、ウェハ１１をダイシングすることで、複数の小片３２を切り出す。小片３２の平面形状は例えば一辺２ｍｍの正方形、または３０ｍｍ×２ｍｍの長方形である。小片３２はメサ１３より大きくてもよいし、メサ１３と同じ大きさでもよい。１つの小片３２が有するメサ１３の数は一個である。 As shown in FIGS. 1C and 2C, the insulating film 30 is formed by, for example, an electron cyclotron resonance (ECR) sputtering method. The insulating film 30 is, for example, an inorganic insulating film containing Si, and is formed of SiO ₂ , SiN, silicon oxynitride (SiON), or the like. The thickness is not less than 10 nm and not more than 50 nm. The insulating film 30 is provided on the entire surface of the wafer 11 and continuously covers the side and top surfaces of the mesa 13. After the insulating film 30 is formed, a plurality of small pieces 32 are cut out by dicing the wafer 11. The planar shape of the small piece 32 is, for example, a square of 2 mm on a side or a rectangle of 30 mm × 2 mm. The small piece 32 may be larger than the mesa 13 or may be the same size as the mesa 13. One small piece 32 has one mesa 13.

（ＳＯＩ）
図３（ａ）および図３（ｂ）はウェハ４１を示す。ウェハ４１は例えば８インチのウェハである。図３（ａ）の点線の領域４１ａは小片３２が搭載される領域であり、図３（ｂ）は１つの領域４１ａを拡大している。図３（ｂ）に示すように、ウェハ４１はＳｉの基板４０、ＳｉＯ_２層４２およびＳｉ層４４を含むＳＯＩ（シリコン・オン・インシュレータ）基板である。例えば、基板４０の厚さは５２０μｍ、ＳｉＯ_２層４２の厚さは３μｍ、Ｓｉ層の厚さは２２０ｎｍである。 (SOI)
FIG. 3A and FIG. 3B show a wafer 41. The wafer 41 is, for example, an 8-inch wafer. 3A is a region where the small piece 32 is mounted, and FIG. 3B is an enlarged view of one region 41a. As shown in FIG. 3B, the wafer 41 is an SOI (silicon on insulator) substrate including a Si substrate 40, a SiO ₂ layer 42, and a Si layer 44. For example, the thickness of the substrate 40 is 520 μm, the thickness of the SiO ₂ layer 42 is 3 μm, and the thickness of the Si layer is 220 nm.

図３（ｂ）に示すように、例えばドライエッチングにより、Ｓｉ層４４に複数の溝４７を形成する。Ｓｉ層４４のうち、複数の導波路メサ４６およびテラス４８が残存する。例えば、溝４７の幅は５μｍ、導波路メサ４６の幅は例えば０．５μｍである。Ｓｉ層４４には、例えば直線導波路、テーパ導波路、リング共振器、ＤＢＲ反射鏡（回折格子）などのパッシブな光回路が形成される。 As shown in FIG. 3B, a plurality of grooves 47 are formed in the Si layer 44 by, for example, dry etching. In the Si layer 44, a plurality of waveguide mesas 46 and terraces 48 remain. For example, the width of the groove 47 is 5 μm, and the width of the waveguide mesa 46 is, for example, 0.5 μm. On the Si layer 44, for example, passive optical circuits such as a linear waveguide, a tapered waveguide, a ring resonator, and a DBR reflector (diffraction grating) are formed.

（接合およびそれ以降の工程）
図４（ａ）から図６は接合およびそれ以降の工程を示す。図４（ａ）に示すように、絶縁膜３０の表面がＳｉ層４４と対向し、メサ１３が複数の導波路メサ４６と対向するように、小片３２をウェハ４１に搭載する。複数の小片３２が搭載され、隣り合う小片３２の間隔は例えば２ｍｍである。 (Joining and subsequent steps)
FIGS. 4A to 6 show the joining and the subsequent steps. As shown in FIG. 4A, the small pieces 32 are mounted on the wafer 41 such that the surface of the insulating film 30 faces the Si layer 44 and the mesas 13 face the plurality of waveguide mesas 46. A plurality of small pieces 32 are mounted, and an interval between adjacent small pieces 32 is, for example, 2 mm.

絶縁膜３０のメサ１３の面（図４（ａ）では下面、図１（ｃ）では上面）を覆う面と、ウェハ４１のＳｉ層４４の上面とを接合する。例えば、絶縁膜３０およびＳｉ層４４にＮ_２プラズマ処理を行い、表面を活性化する。その後、水中で超音波を照射し洗浄する。表面を接触させ、常温の空気中において、小片３２とウェハ４１とを互いに押し付け合い、仮接合を行う。さらに３００℃、２時間のアニールを行うことで、接合界面から水分を離脱させ、本接合を行う。本接合では、両者の表面の酸素原子の未結合手同士が結合するため、接合強度が高まる。このように、接着剤などを介在させず、絶縁膜３０とＳｉ層４４とが接触することで、小片３２とウェハ４１とが接合される。接合部分の少なくとも一部では、小片３２の半導体層の[１００]軸が導波路メサ４６の延伸方向と一致する。メサ１３は導波路メサ４６より幅広であり、複数の導波路メサ４６および溝４７に対向する。 The surface of the insulating film 30 covering the surface of the mesa 13 (the lower surface in FIG. 4A, the upper surface in FIG. 1C) and the upper surface of the Si layer 44 of the wafer 41 are joined. For example, it performs _{N 2} plasma treatment the insulating film 30 and the Si layer 44, to activate the surface. Thereafter, the substrate is washed by irradiating ultrasonic waves in water. The surfaces are brought into contact with each other, and the small pieces 32 and the wafer 41 are pressed against each other in air at room temperature to perform temporary bonding. Further, by performing annealing at 300 ° C. for 2 hours, moisture is released from the bonding interface, and the main bonding is performed. In this bonding, the dangling bonds of oxygen atoms on both surfaces are bonded to each other, so that bonding strength is increased. In this way, the small piece 32 and the wafer 41 are joined by the contact between the insulating film 30 and the Si layer 44 without the intervention of an adhesive or the like. In at least a part of the joining portion, the [100] axis of the semiconductor layer of the small piece 32 matches the extending direction of the waveguide mesa 46. The mesa 13 is wider than the waveguide mesa 46 and faces the plurality of waveguide mesas 46 and the grooves 47.

図４（ｂ）に示すように、ウェットエッチングにより半導体基板１０を除去する。ｐ型コンタクト層１２がエッチングストップ層として機能し、ｐ型コンタクト層１２よりも下側の半導体層はエッチングされない。半導体基板１０が完全に除去された後、ｐ型コンタクト層１２が露出する。 As shown in FIG. 4B, the semiconductor substrate 10 is removed by wet etching. The p-type contact layer 12 functions as an etching stop layer, and the semiconductor layer below the p-type contact layer 12 is not etched. After the semiconductor substrate 10 is completely removed, the p-type contact layer 12 is exposed.

エッチャントは例えば塩酸（ＨＣｌ）、ＨＣｌと酢酸との混合溶液、ＨＣｌ、過酸化水素水および水の混合溶液など、ＨＣｌを含む液体である。ウェハ４１をエッチャントに浸す、またはエッチャントをウェハ４１に噴霧する。このため、エッチャントは半導体基板１０の表面に付着するだけでなく、メサ１３の両側に回り込み、またウェハ４１の溝４７の中に入り込む。 The etchant is a liquid containing HCl, such as hydrochloric acid (HCl), a mixed solution of HCl and acetic acid, HCl, a mixed solution of hydrogen peroxide and water. The wafer 41 is immersed in an etchant, or the etchant is sprayed on the wafer 41. For this reason, the etchant not only adheres to the surface of the semiconductor substrate 10 but also wraps around both sides of the mesa 13 and enters the groove 47 of the wafer 41.

絶縁膜３０はエッチャントに対して耐性が高く、エッチングされにくい。したがって絶縁膜３０によりメサ１３の半導体層を保護することができる。絶縁膜３０はメサ１３の側面およびウェハ４１側の面を覆うため、メサ１３の両側に回り込むエッチャント、および溝４７に流入するエッチャントから半導体層を効果的に保護することができる。特に、メサ１３のウェハ４１に近い側は、エッチングストップ層であるｐ型コンタクト層１２から約２μｍ離れているため、エッチングされにくい。したがって接合部分が保護される。また、ＧａＩｎＡｓＰ層２８も保護層として機能する。 The insulating film 30 has high resistance to an etchant and is hardly etched. Therefore, the semiconductor layer of the mesa 13 can be protected by the insulating film 30. Since the insulating film 30 covers the side surface of the mesa 13 and the surface on the wafer 41 side, the semiconductor layer can be effectively protected from the etchant wrapping around both sides of the mesa 13 and the etchant flowing into the groove 47. In particular, the side of the mesa 13 near the wafer 41 is about 2 μm away from the p-type contact layer 12 serving as an etching stop layer, so that it is difficult to be etched. Thus, the joint is protected. Further, the GaInAsP layer 28 also functions as a protective layer.

図４（ｃ）に示すように、例えばバッファードフッ酸（ＢＨＦ）溶液などを用いたウェットエッチングにより、絶縁膜３０のうちメサ１３の側面および半導体基板１０を覆う部分を除去する。エッチングは絶縁膜３０のうちウェハ４１との接合界面までは進行せず、接合界面の絶縁膜３０は残存する。また、メサ１３の半導体層もエッチングされない。 As shown in FIG. 4C, a portion of the insulating film 30 that covers the side surfaces of the mesa 13 and the semiconductor substrate 10 is removed by wet etching using, for example, a buffered hydrofluoric acid (BHF) solution. The etching does not proceed to the bonding interface with the wafer 41 in the insulating film 30, and the insulating film 30 at the bonding interface remains. Further, the semiconductor layer of the mesa 13 is not etched.

図５（ａ）から図６（ａ）は１つの導波路メサ４６に対応する部分を拡大している。図５（ａ）に示すように、ｐ型コンタクト層１２の表面にレジストを塗布し、フォトリソグラフィによるパターニングを行うことでマスク５１を形成する。その後、マスク５１の開口部から露出する半導体層にプロトンの注入を行う。例えば、開口部の幅は４μｍ、開口部間の距離は２μｍ、注入の深さは２μｍである。プロトン注入された半導体層は注入されない部分よりも高抵抗となり、電流狭窄領域が形成される。 FIG. 5A to FIG. 6A show an enlarged portion corresponding to one waveguide mesa 46. As shown in FIG. 5A, a mask is formed by applying a resist on the surface of the p-type contact layer 12 and performing patterning by photolithography. After that, protons are injected into the semiconductor layer exposed from the opening of the mask 51. For example, the width of the openings is 4 μm, the distance between the openings is 2 μm, and the depth of the implantation is 2 μm. The proton-implanted semiconductor layer has a higher resistance than the non-implanted portion, and a current confinement region is formed.

図５（ｂ）に示すように、フォトリソグラフィおよびドライエッチングによりＳｉＮなどのマスク５２をメサ１３上に形成する。塩素系ガスを用いたドライエッチングにより、メサ１３からメサ５０（第２メサ）を形成する。すなわち、マスク５２から露出した化合物あ半導体層は除去され、マスク５１下の化合物半導体層がメサ５０を形成する。エッチング深さは例えば２μｍであり、ｎ型コンタクト層２４の厚さ方向における一部はエッチングされ、下側の一部は残存する。ｎ型コンタクト層２４および２６、ＧａＡｓＩｎＰ層２８はウェハ４１上に薄膜を形成する。１つのメサ５０は１つの導波路メサ４６に対向する。 As shown in FIG. 5B, a mask 52 such as SiN is formed on the mesa 13 by photolithography and dry etching. A mesa 50 (second mesa) is formed from the mesa 13 by dry etching using a chlorine-based gas. That is, the compound semiconductor layer exposed from the mask 52 is removed, and the compound semiconductor layer under the mask 51 forms the mesa 50. The etching depth is, for example, 2 μm, a part of the n-type contact layer 24 in the thickness direction is etched, and a part of the lower side remains. The n-type contact layers 24 and 26 and the GaAsInP layer 28 form thin films on the wafer 41. One mesa 50 faces one waveguide mesa 46.

図６（ａ）に示すように、マスク５２の除去の後、メサ５０の上面、側面およびｎ型コンタクト層２４の上面を覆う絶縁膜５４を形成する。絶縁膜５４は例えば厚さ０．５〜１μｍのＳｉＯ_２で形成され、導波路メサ４６のクラッド層として機能する。 As shown in FIG. 6A, after the removal of the mask 52, an insulating film 54 that covers the upper surface and side surfaces of the mesa 50 and the upper surface of the n-type contact layer 24 is formed. The insulating film 54 is formed of, for example, 0.5 to 1 μm thick SiO ₂ and functions as a cladding layer of the waveguide mesa 46.

絶縁膜５４上にフォトリソグラフィで不図示のマスクを形成する。ＢＨＦによるエッチングで絶縁膜５４のうち、メサ５０上の部分およびｎ型コンタクト層２４上の部分に開口部を形成する。蒸着およびリフトオフ法により、絶縁膜５４の開口部に、メサ５０のｐ型コンタクト層１２に接触するｐ型電極５６、およびｎ型コンタクト層２４に接触するｎ型電極５８を形成する。ｐ型電極５６およびｎ型電極５８は、例えばチタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）を積層したオーミック電極である。 A mask (not shown) is formed on the insulating film 54 by photolithography. Openings are formed in the insulating film 54 on the mesa 50 and on the n-type contact layer 24 by etching with BHF. A p-type electrode 56 that contacts the p-type contact layer 12 of the mesa 50 and an n-type electrode 58 that contacts the n-type contact layer 24 are formed in the opening of the insulating film 54 by vapor deposition and lift-off. The p-type electrode 56 and the n-type electrode 58 are, for example, ohmic electrodes in which titanium (Ti), platinum (Pt), and gold (Au) are stacked.

図６（ｂ）に示すように、パッド６０〜６３、配線６４および６５を形成する。例えば、絶縁膜６６を形成し、フォトリソグラフィによりレジストパターニングを行い、ウェットエッチングにより絶縁膜６６のｐ型電極５６およびｎ型電極５８の上に開口部を形成する。チタンタングステン（ＴｉＷ）をスパッタリングにより堆積し、さらにメッキ処理によりＴｉＷ上にＡｕ層を堆積する。例えば六フッ化硫黄（ＳＦ_６）を用いた反応性イオンエッチング（ＲＩＥ）などでメッキ処理されていないＴｉＷを除去し、レジストマスクをＯ_２アッシングで除去する。パッド６０はｐ型電極５６の表面に接触し、配線６４はパッド６０とパッド６１とを接続する。パッド６２はｎ型電極５８の表面に接触し、配線６５はパッド６２とパッド６３とを接続する。 As shown in FIG. 6B, pads 60 to 63 and wirings 64 and 65 are formed. For example, an insulating film 66 is formed, resist patterning is performed by photolithography, and openings are formed on the p-type electrode 56 and the n-type electrode 58 of the insulating film 66 by wet etching. Titanium tungsten (TiW) is deposited by sputtering, and an Au layer is deposited on TiW by plating. For example, TiW which has not been plated is removed by reactive ion etching (RIE) using sulfur hexafluoride (SF ₆ ), and the resist mask is removed by O ₂ ashing. The pad 60 contacts the surface of the p-type electrode 56, and the wiring 64 connects the pad 60 and the pad 61. The pad 62 contacts the surface of the n-type electrode 58, and the wiring 65 connects the pad 62 and the pad 63.

ダイシング処理によりウェハ４１から複数の光半導体素子１００を形成する。図６（ｂ）に示す光半導体素子１００の長さＬ２は例えば１．５ｍｍ、長さＬ３は例えば０．６ｍｍ、メサ５０の長さＬ４は例えば１ｍｍである。図６（ｂ）では直線導波路が示されているが、前述のようにＳｉ層４４には例えばテーパ導波路、リング共振器、ＤＢＲ反射鏡（回折格子）などが形成されてもよい。 A plurality of optical semiconductor elements 100 are formed from the wafer 41 by a dicing process. The length L2 of the optical semiconductor device 100 shown in FIG. 6B is, for example, 1.5 mm, the length L3 is, for example, 0.6 mm, and the length L4 of the mesa 50 is, for example, 1 mm. Although a straight waveguide is shown in FIG. 6B, a tapered waveguide, a ring resonator, a DBR reflector (diffraction grating), or the like may be formed in the Si layer 44 as described above.

光半導体素子１００は、能動素子と受動素子とが接合し、エバネッセント光結合したハイブリッドレーザおよびハイブリッド変調器として機能する。活性層１８は波長１．５５μｍの光を出射する。ＧａＡｓＩｎＰ層２８のバンドギャップ波長は例えば１２００〜１３００ｎｍであり、活性層１８より大きい。したがって光はＧａＡｓＩｎＰ層２８で吸収されにくく、光閉じ込め層２０、ｎ型クラッド層２２、ｎ型コンタクト層２４および２６、ＧａＩｎＡｓＰ層２８を経由し、導波路メサ４６を伝播する。例えばＤＢＲなどの光回路で波長選択された光が光半導体素子１００から出射される。 The optical semiconductor device 100 functions as a hybrid laser and a hybrid modulator in which an active device and a passive device are joined and evanescently coupled. The active layer 18 emits light having a wavelength of 1.55 μm. The band gap wavelength of the GaAsInP layer 28 is, for example, 1200 to 1300 nm, which is larger than the active layer 18. Therefore, light is hardly absorbed by the GaAsInP layer 28, and propagates through the waveguide mesa 46 via the light confinement layer 20, the n-type cladding layer 22, the n-type contact layers 24 and 26, and the GaInAsP layer 28. For example, light whose wavelength is selected by an optical circuit such as a DBR is emitted from the optical semiconductor element 100.

実施例１によれば、図１（ｃ）に示すようにメサ１３の上面および側面を覆う絶縁膜３０を形成し、図４（ｂ）のように絶縁膜３０とウェハ４１のＳｉ層４４とを接合する。半導体基板１０のエッチングにおいて、絶縁膜３０が半導体層をエッチャントから保護するため、メサ１３の側面および接合界面側に回り込むエッチャントによる半導体層のエッチングが抑制される。したがって小片３２の剥離を抑制することができる。 According to the first embodiment, as shown in FIG. 1C, the insulating film 30 covering the upper surface and the side surface of the mesa 13 is formed, and the insulating film 30 and the Si layer 44 of the wafer 41 are formed as shown in FIG. To join. In the etching of the semiconductor substrate 10, the insulating film 30 protects the semiconductor layer from the etchant, so that the etching of the semiconductor layer by the etchant wrapping around the side surface of the mesa 13 and the bonding interface side is suppressed. Therefore, peeling of the small pieces 32 can be suppressed.

図３（ａ）に示すようにウェハ４１のＳｉ層４４には導波路メサ４６および溝４７が形成される。メサ１３の幅は導波路メサ４６よりも大きく、メサ１３が複数の導波路メサ４６および溝４７に対向する。エッチャントが溝４７に入り込む。実施例１によれば、絶縁膜３０がメサ１３を覆うため、溝４７に浸入したエッチャントから、メサ１３の化合物半導体層が保護される。接合界面側の化合物半導体層のエッチングが抑制され、小片３２の剥離が効果的に抑制される。 As shown in FIG. 3A, a waveguide mesa 46 and a groove 47 are formed in the Si layer 44 of the wafer 41. The width of the mesa 13 is larger than the waveguide mesa 46, and the mesa 13 faces the plurality of waveguide mesas 46 and the grooves 47. An etchant enters the groove 47. According to the first embodiment, since the insulating film 30 covers the mesa 13, the compound semiconductor layer of the mesa 13 is protected from the etchant that has entered the groove 47. Etching of the compound semiconductor layer on the bonding interface side is suppressed, and peeling of the small pieces 32 is effectively suppressed.

絶縁膜３０はＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどＳｉを含む無機絶縁膜であり、エッチャントはＨＣｌを含む液体である。これらの膜は化合物半導体に対してエッチング選択性が高く、保護膜として有効に機能する。またウェハ４１のＳｉ層４４との接合強度が高くなる。エッチャントなどに応じて、エッチングされにくく、かつ接合強度の高い材料を用いることができる。 The insulating film 30 is an inorganic insulating film containing Si such as SiO ₂ , SiON, and SiN, and the etchant is a liquid containing HCl. These films have high etching selectivity to the compound semiconductor and effectively function as a protective film. Also, the bonding strength between the wafer 41 and the Si layer 44 increases. Depending on the etchant or the like, a material that is difficult to be etched and has high bonding strength can be used.

絶縁膜３０をＥＣＲスパッタリング法で形成することが好ましい。平坦性および被覆性が高く、穴のない緻密な絶縁膜３０を成膜することができる。これによりエッチャントからの保護がより効果的に行われる。 Preferably, the insulating film 30 is formed by an ECR sputtering method. A dense insulating film 30 with high flatness and coverage and no holes can be formed. This provides more effective protection from etchants.

絶縁膜３０の厚さは例えば１０ｎｍ以上、５０ｎｍ以下であることが好ましい。絶縁膜３０が薄すぎると、化合物半導体層の保護が不十分となる。したがって絶縁膜３０は１０ｎｍ以上の厚さを有することが好ましい。しかし絶縁膜３０が厚すぎると表面の平坦性が低下する。絶縁膜３０はウェハ４１との接合界面となるため、隙間のない強固な接合のためには平坦性が高いことが好ましい。また、メサ１３の被覆性を高めるためにも、絶縁膜３０は平坦であることが好ましい。平坦性を向上するため、絶縁膜３０の厚さは５０ｎｍ以下であることが好ましい。 The thickness of the insulating film 30 is preferably, for example, not less than 10 nm and not more than 50 nm. If the insulating film 30 is too thin, protection of the compound semiconductor layer will be insufficient. Therefore, the insulating film 30 preferably has a thickness of 10 nm or more. However, if the insulating film 30 is too thick, the flatness of the surface deteriorates. Since the insulating film 30 serves as a bonding interface with the wafer 41, it is preferable that the flatness is high for strong bonding without gaps. Further, in order to enhance the coverage of the mesa 13, the insulating film 30 is preferably flat. In order to improve the flatness, the thickness of the insulating film 30 is preferably 50 nm or less.

半導体基板１０はＩｎＰで形成されており、ＨＣｌなどによるエッチングが可能である。一方、その上に積層される化合物半導体層は、エッチングストップ層として機能するＧａＩｎＡｓのｐ型コンタクト層１２およびＧａＡｓＩｎＰ層２８を含む。このため、他の層がエッチャントから保護される。ＨＣｌ、およびＨＣｌと酢酸との混合溶液に対してはＧａＩｎＡｓおよびＧａＩｎＡｓがエッチストップ層として有効である。ＨＣｌ、過酸化水素水および水の混合溶液に対しては、ＧａＩｎＡｓがエッチストップ層として有効である。半導体基板１０、および化合物半導体層としては他の化合物半導体を用いてもよい。 The semiconductor substrate 10 is formed of InP, and can be etched with HCl or the like. On the other hand, the compound semiconductor layer laminated thereon includes a p-type contact layer 12 of GaInAs and a GaAsInP layer 28 functioning as an etching stop layer. Thus, other layers are protected from the etchant. For HCl and a mixed solution of HCl and acetic acid, GaInAs and GaInAs are effective as an etch stop layer. For a mixed solution of HCl, hydrogen peroxide solution and water, GaInAs is effective as an etch stop layer. Other compound semiconductors may be used for the semiconductor substrate 10 and the compound semiconductor layer.

ウェハ４１は小片３２よりも大きく、ウェハ１１から切り出された複数の小片３２をウェハ４１に接合する。このため、例えばウェハ同士を結合する場合に比べ、半導体基板１０のエッチング量を少なくすることができ、ＩｎＰなど化合物半導体の損失を低減することができる。これによりコストダウンが可能である。 The wafer 41 is larger than the small piece 32, and the plurality of small pieces 32 cut out from the wafer 11 are joined to the wafer 41. For this reason, the amount of etching of the semiconductor substrate 10 can be reduced and the loss of a compound semiconductor such as InP can be reduced as compared with a case where wafers are bonded to each other. As a result, cost can be reduced.

塩素系ガスなどにより化合物半導体層をエッチングすることで、表面が平坦なメサ１３を形成することができる。メサ１３の表面が平坦であることにより、絶縁膜３０の被覆性が向上し、絶縁膜３０に穴および隙間が生じにくい。したがって絶縁膜３０により化合物半導体層がより有効に保護される。 The mesa 13 having a flat surface can be formed by etching the compound semiconductor layer with a chlorine-based gas or the like. Since the surface of the mesa 13 is flat, the coverage of the insulating film 30 is improved, and holes and gaps are less likely to be formed in the insulating film 30. Therefore, the compound semiconductor layer is more effectively protected by the insulating film 30.

メサ１３の高さは半導体層の積層体の厚さよりも大きい。つまり、メサ１３を形成する際のエッチングは、半導体基板１０の一部まで進行する。これにより、絶縁膜３０はメサ１３の上面から半導体基板１０の表面にかけて形成される。半導体基板１０をエッチングすると、絶縁膜３０およびｐ型コンタクト層１２が露出する。これらのエッチングレートは他の化合物半導体層に比べて小さいため、エッチングが進行しにくく、メサ１３の化合物半導体層を効果的に保護することができる。 The height of the mesa 13 is larger than the thickness of the semiconductor layer stack. That is, the etching for forming the mesa 13 proceeds to a part of the semiconductor substrate 10. Thereby, the insulating film 30 is formed from the upper surface of the mesa 13 to the surface of the semiconductor substrate 10. When the semiconductor substrate 10 is etched, the insulating film 30 and the p-type contact layer 12 are exposed. Since these etching rates are smaller than those of the other compound semiconductor layers, the etching hardly proceeds, and the compound semiconductor layer of the mesa 13 can be effectively protected.

絶縁膜３０のうち、メサ１３の側面を覆う部分は除去される。このとき例えばＢＨＦを用いたエッチングを行う。半導体層はＢＨＦによりエッチングされにくい。また、絶縁膜３０は１０〜５０ｎｍ程度の厚さであるため、側面の絶縁膜３０が除去される間、接合界面の絶縁膜３０までエッチングは進行しない。したがって接合界面は保護される。 A portion of the insulating film 30 that covers the side surface of the mesa 13 is removed. At this time, etching using, for example, BHF is performed. The semiconductor layer is hardly etched by BHF. Since the insulating film 30 has a thickness of about 10 to 50 nm, the etching does not proceed to the insulating film 30 at the bonding interface while the insulating film 30 on the side surface is removed. Therefore, the bonding interface is protected.

１０半導体基板
１１、４１ウェハ
１２ｐ型コンタクト層
１４ｐ型クラッド層
１６、２０光閉じ込め層
２２ｎ型クラッド層
２４、２６ｎ型コンタクト層
２８ＧａＩｎＡｓＰ層
３０、５４絶縁膜
３２小片
４０基板
４２ＳｉＯ_２層
４４Ｓｉ層
５０、５１マスク
５６ｐ型電極
５８ｎ型電極
６０〜６３パッド
６４、６５配線
１００光半導体素子 Reference Signs List 10 semiconductor substrate 11, 41 wafer 12 p-type contact layer 14 p-type cladding layer 16, 20 light confinement layer 22 n-type cladding layer 24, 26 n-type contact layer 28 GaInAsP layer 30, 54 insulating film 32 small piece 40 substrate 42 SiO ₂ Layer 44 Si layer 50, 51 Mask 56 P-type electrode 58 N-type electrode 60-63 Pad 64, 65 Wiring 100 Optical semiconductor element

Claims

Stacking a plurality of compound semiconductor layers on the compound semiconductor substrate,
Forming one or more first mesas from the stacked plurality of compound semiconductor layers;
Forming an insulating film covering an upper surface and side surfaces of the first mesa;
Dividing the compound semiconductor substrate to form one or more small pieces including the first mesa from the compound semiconductor substrate;
Forming a plurality of waveguide mesas on a substrate containing silicon,
Mounting the small piece on the substrate so that the first mesa and the waveguide mesa face each other, and joining a surface of the insulating film covering an upper surface of the first mesa to an upper surface of the waveguide mesa; When,
After the bonding step, wet etching the compound semiconductor substrate so that the compound semiconductor layer is exposed;
After the step of wet etching the compound semiconductor substrate, a step of removing a portion of the insulating film that covers a side surface of the mesa,
Forming a second mesa opposing the waveguide mesa from the first mesa,
The method for manufacturing an optical semiconductor device, wherein the width of the first mesa is larger than the width of the waveguide mesa.

In the step of forming the plurality of waveguide mesas, a groove is formed between the plurality of waveguide mesas,
2. The method according to claim 1, wherein in the joining step, the first mesa faces the plurality of waveguide mesas and the groove. 3.

3. The method according to claim 1, wherein the insulating film is formed of silicon dioxide, silicon oxynitride, or silicon nitride.

4. The method according to claim 1, wherein the thickness of the insulating film is 10 nm or more and 50 nm or less. 5.

The method of manufacturing an optical semiconductor device according to claim 1, wherein in the step of wet-etching the compound semiconductor substrate, the compound semiconductor substrate is wet-etched using an etchant containing hydrochloric acid.

The compound semiconductor substrate is formed of indium phosphide,
Of the plurality of compound semiconductor layers, a layer exposed by etching the compound semiconductor substrate is formed of gallium indium arsenide,
The method according to claim 1, wherein an upper surface of the first mesa is formed of gallium indium arsenide phosphorus.

The substrate is larger than the small piece;
The method for manufacturing an optical semiconductor device according to claim 1, wherein in the bonding step, a plurality of the small pieces are mounted on the substrate.

8. The method of manufacturing an optical semiconductor device according to claim 1, wherein the step of forming the first mesa includes a step of dry-etching the stacked compound semiconductor layers using a chlorine-based gas. 9. Method.

9. The method according to claim 1, wherein a height of the first mesa is greater than a thickness of the stacked compound semiconductor layers. 10.