JP2020017642A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2020017642A
JP2020017642A JP2018139895A JP2018139895A JP2020017642A JP 2020017642 A JP2020017642 A JP 2020017642A JP 2018139895 A JP2018139895 A JP 2018139895A JP 2018139895 A JP2018139895 A JP 2018139895A JP 2020017642 A JP2020017642 A JP 2020017642A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
region
metal film
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018139895A
Other languages
Japanese (ja)
Inventor
翔太 平川
Shota Hirakawa
翔太 平川
佐藤　嘉昭
Yoshiaki Sato
嘉昭 佐藤
誠也 磯▲崎▼
Seiya Isozaki
誠也 磯▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018139895A priority Critical patent/JP2020017642A/en
Publication of JP2020017642A publication Critical patent/JP2020017642A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

To provide a semiconductor device capable of suppressing breaking of bonding wires.SOLUTION: A semiconductor device according to an embodiment comprises: a semiconductor chip that has a first connection electrode including a first bonding pad and a first film formed of a material containing gold; and a first bonding wire formed of a material containing copper. The first bonding pad has a first region and a second region arranged so as to be separated from the first region, in a plan view. The first film is formed only on the first bonding pad in the first region, and connected with the first bonding wire.SELECTED DRAWING: Figure 2

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来から、特開２０１４−１８７０７３号公報（特許文献１）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、ボンディングパッドと、ＯＰＭ（Over Pad Metal）密着膜と、ＯＰＭ膜と、導電性ワイヤとを有している。   2. Description of the Related Art Conventionally, a semiconductor device described in JP-A-2014-187073 (Patent Document 1) is known. The semiconductor device described in Patent Document 1 has a bonding pad, an OPM (Over Pad Metal) adhesion film, an OPM film, and a conductive wire.

ボンディングパッドは、アルミニウム（Ａｌ）−銅（Ｃｕ）合金で形成されている。ＯＰＭ密着膜は、ボンディングパッド上にパラジウム（Ｐｄ）で形成されている。ＯＰＭ膜は、ＯＰＭ密着膜上に金（Ａｕ）で形成されている。導電性ワイヤは、銅で形成されている。導電性ワイヤは、ボンディングパッド（より具体的には、ＯＰＭ膜）に接合されている。   The bonding pad is formed of an aluminum (Al) -copper (Cu) alloy. The OPM adhesion film is formed of palladium (Pd) on the bonding pad. The OPM film is formed of gold (Au) on the OPM adhesion film. The conductive wire is formed of copper. The conductive wire is bonded to a bonding pad (more specifically, an OPM film).

特開２０１４−１８７０７３号公報JP 2014-187073 A

特許文献１に記載の半導体装置が高温環境下に長時間曝されると、導電性ワイヤに含まれる銅がＯＰＭ膜中に拡散することにより、導電性ワイヤ中に空隙が形成されてしまうおそれがある。このような空隙の形成は、導電性ワイヤの断線の原因となる。   When the semiconductor device described in Patent Literature 1 is exposed to a high temperature environment for a long time, copper contained in the conductive wire diffuses into the OPM film, so that a gap may be formed in the conductive wire. is there. Formation of such a gap causes disconnection of the conductive wire.

その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。   Other problems and novel features will be apparent from the description of this specification and the accompanying drawings.

一実施形態に係る半導体装置は、第１ボンディングパッドと、金を含有する材料で形成された第１膜とを含む第１接続電極を有する半導体チップと、銅を含有する材料で形成された第１ボンディングワイヤとを備える。第１ボンディングパッドは、平面視において、第１領域と、第１領域から離間して配置された第２領域とを有する。第１膜は、第１領域にある第１ボンディングパッド上にのみ形成され、かつ第１ボンディングワイヤに接続されている。   A semiconductor device according to one embodiment includes a semiconductor chip having a first connection electrode including a first bonding pad and a first film formed of a material containing gold, and a semiconductor chip formed of a material containing copper. And one bonding wire. The first bonding pad has a first region and a second region spaced apart from the first region in plan view. The first film is formed only on the first bonding pad in the first region, and is connected to the first bonding wire.

一実施形態に係る半導体装置によると、ボンディングワイヤの断線を抑制することができる。   According to the semiconductor device of one embodiment, disconnection of a bonding wire can be suppressed.

第１実施形態に係る半導体装置の上面図である。FIG. 2 is a top view of the semiconductor device according to the first embodiment. 図１のＩＩ−ＩＩにおける断面図である。It is sectional drawing in II-II of FIG. 図１のＩＩＩ−ＩＩＩにおける断面図である。It is sectional drawing in III-III of FIG. 第１実施形態の第１変形例に係る半導体装置の上面図である。FIG. 5 is a top view of a semiconductor device according to a first modification of the first embodiment. 第１実施形態の第２変形例に係る半導体装置の上面図である。FIG. 14 is a top view of a semiconductor device according to a second modification of the first embodiment. 第１実施形態に係る半導体装置の製造方法を示す工程図である。FIG. 5 is a process chart illustrating the method for manufacturing the semiconductor device according to the first embodiment. 半導体ウェハ準備工程Ｓ１での第１実施形態に係る半導体装置の断面図である。FIG. 3 is a cross-sectional view of the semiconductor device according to the first embodiment in a semiconductor wafer preparation step S1. パッシベーション膜形成工程Ｓ２での第１実施形態に係る半導体装置の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device according to the first embodiment in a passivation film forming step S2. 下地膜成膜工程Ｓ３での第１実施形態に係る半導体装置の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device according to the first embodiment in a base film forming step S3. オーバーパッドメタル膜成膜工程Ｓ４での第１実施形態に係る半導体装置の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device according to the first embodiment in an over-pad metal film forming step S4. 検査工程Ｓ５での第１実施形態に係る半導体装置の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device according to the first embodiment in an inspection step S5. 比較例に係る半導体装置の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device according to a comparative example. 第２実施形態に係る半導体装置の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device according to a second embodiment. 第２実施形態に係る半導体装置の製造方法を示す工程図である。FIG. 5 is a process chart illustrating a method for manufacturing a semiconductor device according to a second embodiment. 下地膜成膜工程Ｓ３での第２実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 2nd Embodiment in base film formation process S3. オーバーパッドメタル膜成膜工程Ｓ４での第２実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 2nd Embodiment in over pad metal film formation process S4. エッチング工程Ｓ８での第２実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 2nd Embodiment in the etching process S8. 第３実施形態に係る半導体装置の断面図である。FIG. 11 is a sectional view of a semiconductor device according to a third embodiment. 第３実施形態に係る半導体装置の製造方法を示す工程図である。FIG. 13 is a process chart illustrating the method for manufacturing the semiconductor device according to the third embodiment. 下地膜成膜工程Ｓ３での第３実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 3rd Embodiment in base film formation process S3. オーバーパッドメタル膜成膜工程Ｓ４での第３実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 3rd Embodiment in over pad metal film formation process S4. エッチング工程Ｓ８での第３実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 3rd Embodiment in etching process S8. 第４実施形態に係る半導体装置の断面図である。FIG. 14 is a sectional view of a semiconductor device according to a fourth embodiment. オーバーパッドメタル膜成膜工程Ｓ４での第４実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 4th Embodiment in over pad metal film formation process S4. エッチング工程Ｓ８での第４実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 4th Embodiment in the etching process S8.

実施形態の詳細を、図面を参照して説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付すものとし、重複する説明は繰り返さない。なお、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。   The details of the embodiment will be described with reference to the drawings. In the following drawings, the same or corresponding portions will be denoted by the same reference characters, without redundant description. Note that at least a part of the embodiments described below may be arbitrarily combined.

（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。 (1st Embodiment)
Hereinafter, the configuration of the semiconductor device according to the first embodiment will be described.

図１及び図２に示されるように、第１実施形態に係る半導体装置は、半導体チップＣＨＰと、ボンディングワイヤＢＷ１とを有している。半導体チップＣＨＰは、層間絶縁膜ＩＬＤと、接続電極ＥＬ１と、パッシベーション膜ＰＶ１とを有している。   As shown in FIGS. 1 and 2, the semiconductor device according to the first embodiment has a semiconductor chip CHP and bonding wires BW1. The semiconductor chip CHP has an interlayer insulating film ILD, a connection electrode EL1, and a passivation film PV1.

なお、図示されていないが、半導体チップＣＨＰは、半導体基板と、ゲート絶縁膜と、ゲート電極とを有している。半導体基板は、例えば単結晶のシリコン（Ｓｉ）で形成されている。半導体基板の主面には、トランジスタのソース領域、ドレイン領域及びウェル領域が形成されている。ウェル領域は、ソース領域及びドレイン領域を取り囲むように形成されており、ソース領域及びドレイン領域に挟み込まれている部分を有している。   Although not shown, the semiconductor chip CHP has a semiconductor substrate, a gate insulating film, and a gate electrode. The semiconductor substrate is formed of, for example, single crystal silicon (Si). A source region, a drain region, and a well region of a transistor are formed on a main surface of a semiconductor substrate. The well region is formed so as to surround the source region and the drain region, and has a portion sandwiched between the source region and the drain region.

ゲート絶縁膜は、ソース領域及びドレイン領域に挟み込まれるウェル領域の部分上に形成されている。ゲート絶縁膜は、例えばシリコン酸化物（ＳｉＯ２）で形成されている。ゲート電極は、ゲート絶縁膜上に形成されている。ゲート電極は、例えば不純物がドープされた多結晶のシリコンで形成されている。 The gate insulating film is formed on a part of the well region sandwiched between the source region and the drain region. The gate insulating film is formed of, for example, silicon oxide (SiO 2 ). The gate electrode is formed on the gate insulating film. The gate electrode is formed of, for example, polycrystalline silicon doped with impurities.

層間絶縁膜ＩＬＤは、半導体チップＣＨＰに含まれる複数の層間絶縁膜のうちの、最上層にある層間絶縁膜である。層間絶縁膜ＩＬＤは、例えばシリコン酸化物で形成されている。図示されていないが、層間絶縁膜ＩＬＤ中には、接続電極ＥＬ１に電気的に接続されている配線が形成されている。   The interlayer insulating film ILD is an uppermost interlayer insulating film among a plurality of interlayer insulating films included in the semiconductor chip CHP. The interlayer insulating film ILD is formed of, for example, silicon oxide. Although not shown, a wiring electrically connected to the connection electrode EL1 is formed in the interlayer insulating film ILD.

接続電極ＥＬ１は、層間絶縁膜ＩＬＤ上に形成されている。接続電極ＥＬ１は、ボンディングパッドＢＰ１と、下地膜ＵＦ１及び下地膜ＵＦ２と、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２とを有している。   The connection electrode EL1 is formed on the interlayer insulating film ILD. The connection electrode EL1 has a bonding pad BP1, a base film UF1 and a base film UF2, and an overpad metal film OPM1 and an overpad metal film OPM2.

ボンディングパッドＢＰ１は、平面視において、第１領域Ｒ１と、第２領域Ｒ２とを有している。第１領域Ｒ１及び第２領域Ｒ２は、平面視において、互いに離間している。平面視において、第２領域Ｒ２の面積は、第１領域Ｒ１の面積の０．４倍以上２．３倍以下であることが好ましい。   The bonding pad BP1 has a first region R1 and a second region R2 in plan view. The first region R1 and the second region R2 are separated from each other in a plan view. In plan view, the area of the second region R2 is preferably 0.4 times or more and 2.3 times or less the area of the first region R1.

ボンディングパッドＢＰ１は、層間絶縁膜ＩＬＤ上に形成されている。ボンディングパッドＢＰ１は、例えばアルミニウムを含有する材料（アルミニウム、アルミニウム合金）で形成されている。下地膜ＵＦ１は、第１領域Ｒ１にあるボンディングパッドＢＰ１上に形成されている。下地膜ＵＦ２は、第２領域Ｒ２にあるボンディングパッドＢＰ１上に形成されている。下地膜ＵＦ１及び下地膜ＵＦ２は、例えば、ボンディングパッドＢＰ１側から順に、ニッケル（Ｎｉ）膜及びパラジウム（Ｐｄ）膜を積層することで形成されている。下地膜ＵＦ１及び下地膜ＵＦ２は、例えば、無電解めっき膜である。なお、無電解めっき膜とは、無電解めっきにより形成されためっき膜をいう。   The bonding pad BP1 is formed on the interlayer insulating film ILD. The bonding pad BP1 is formed of, for example, a material containing aluminum (aluminum, aluminum alloy). The base film UF1 is formed on the bonding pad BP1 in the first region R1. The base film UF2 is formed on the bonding pad BP1 in the second region R2. The base film UF1 and the base film UF2 are formed, for example, by stacking a nickel (Ni) film and a palladium (Pd) film in order from the bonding pad BP1 side. The base films UF1 and UF2 are, for example, electroless plated films. The electroless plating film refers to a plating film formed by electroless plating.

オーバーパッドメタル膜ＯＰＭ１は、下地膜ＵＦ１を介して、第１領域Ｒ１にあるボンディングパッドＢＰ１上にのみ形成されている。オーバーパッドメタル膜ＯＰＭ１は、金を含有する材料（金、金合金）で形成されている。オーバーパッドメタル膜ＯＰＭ１は、例えば、無電解めっき膜である。   The overpad metal film OPM1 is formed only on the bonding pad BP1 in the first region R1 via the base film UF1. The overpad metal film OPM1 is formed of a material containing gold (gold, gold alloy). The over pad metal film OPM1 is, for example, an electroless plating film.

オーバーパッドメタル膜ＯＰＭ２は、下地膜ＵＦ２を介して、第２領域Ｒ２にあるボンディングパッドＢＰ１上にのみ形成されている。オーバーパッドメタル膜ＯＰＭ２は、金を含有する材料（金、金合金）で形成されている。オーバーパッドメタル膜ＯＰＭ２は、例えば、無電解めっき膜である。   The overpad metal film OPM2 is formed only on the bonding pad BP1 in the second region R2 via the base film UF2. The over pad metal film OPM2 is formed of a material containing gold (gold, gold alloy). The over pad metal film OPM2 is, for example, an electroless plating film.

オーバーパッドメタル膜ＯＰＭ２の表面には、プローブ痕ＰＭ１が形成されている。プローブ痕ＰＭ１において、オーバーパッドメタル膜ＯＰＭ２の表面は窪んでいる。平面視において、プローブ痕ＰＭ１は、例えば、細長い形状を有している。すなわち、平面視におけるプローブ痕ＰＭ１の長手方向での幅が、平面視におけるプローブ痕ＰＭ１の短手方向での幅（プローブ痕ＰＭ１の長手方向に直交する方向での幅）よりも広くなっている。プローブ痕ＰＭ１は、平面視において、円形形状を有していてもよい。   Probe marks PM1 are formed on the surface of the overpad metal film OPM2. In the probe mark PM1, the surface of the over-pad metal film OPM2 is depressed. In plan view, the probe mark PM1 has, for example, an elongated shape. That is, the width of the probe mark PM1 in the longitudinal direction in plan view is larger than the width of the probe mark PM1 in the short direction (width in the direction orthogonal to the longitudinal direction of the probe mark PM1) in plan view. . The probe mark PM1 may have a circular shape in plan view.

図１及び図３に示されるように、半導体チップＣＨＰは、接続電極ＥＬ２をさらに有していてもよい。接続電極ＥＬ２は、ボンディングパッドＢＰ２と、下地膜ＵＦ３及び下地膜ＵＦ４と、オーバーパッドメタル膜ＯＰＭ３及びオーバーパッドメタル膜ＯＰＭ４とを有している。   As shown in FIGS. 1 and 3, the semiconductor chip CHP may further include a connection electrode EL2. The connection electrode EL2 has a bonding pad BP2, a base film UF3 and a base film UF4, and an overpad metal film OPM3 and an overpad metal film OPM4.

ボンディングパッドＢＰ２は、平面視において、第３領域Ｒ３と、第４領域Ｒ４とを有している。第３領域Ｒ３及び第４領域Ｒ４は、平面視において、互いに離間している。平面視において、第４領域Ｒ４の面積は、第３領域Ｒ３の面積の０．４倍以上２．３倍以下であることが好ましい。   The bonding pad BP2 has a third region R3 and a fourth region R4 in plan view. The third region R3 and the fourth region R4 are separated from each other in a plan view. In plan view, the area of the fourth region R4 is preferably 0.4 times or more and 2.3 times or less the area of the third region R3.

ボンディングパッドＢＰ２は、層間絶縁膜ＩＬＤ上に形成されている。ボンディングパッドＢＰ２は、例えばアルミニウムを含有する材料（アルミニウム、アルミニウム合金）で形成されている。下地膜ＵＦ３は、第３領域Ｒ３にあるボンディングパッドＢＰ２上に形成されている。下地膜ＵＦ４は、第４領域Ｒ４にあるボンディングパッドＢＰ２上に形成されている。下地膜ＵＦ３及び下地膜ＵＦ４は、例えば、ボンディングパッドＢＰ２側から順に、ニッケル膜及びパラジウム膜を積層することで形成されている。下地膜ＵＦ３及び下地膜ＵＦ４は、例えば、無電解めっき膜である。   The bonding pad BP2 is formed on the interlayer insulating film ILD. The bonding pad BP2 is formed of, for example, a material containing aluminum (aluminum, aluminum alloy). The base film UF3 is formed on the bonding pad BP2 in the third region R3. The base film UF4 is formed on the bonding pad BP2 in the fourth region R4. The base film UF3 and the base film UF4 are formed by, for example, stacking a nickel film and a palladium film in order from the bonding pad BP2 side. The base films UF3 and UF4 are, for example, electroless plated films.

オーバーパッドメタル膜ＯＰＭ３は、下地膜ＵＦ３を介して、第３領域Ｒ３にあるボンディングパッドＢＰ２上にのみ形成されている。オーバーパッドメタル膜ＯＰＭ３は、金を含有する材料（金、金合金）で形成されている。オーバーパッドメタル膜ＯＰＭ３は、例えば、無電解めっき膜である。平面視において、オーバーパッドメタル膜ＯＰＭ３の面積は、オーバーパッドメタル膜ＯＰＭ１の面積よりも大きい。   The overpad metal film OPM3 is formed only on the bonding pad BP2 in the third region R3 via the base film UF3. The overpad metal film OPM3 is formed of a material containing gold (gold, gold alloy). The over pad metal film OPM3 is, for example, an electroless plating film. In plan view, the area of the overpad metal film OPM3 is larger than the area of the overpad metal film OPM1.

オーバーパッドメタル膜ＯＰＭ４は、下地膜ＵＦ４を介して、第４領域Ｒ４にあるボンディングパッドＢＰ２上にのみ形成されている。オーバーパッドメタル膜ＯＰＭ４は、金を含有する材料（金、金合金）で形成されている。オーバーパッドメタル膜ＯＰＭ４は、例えば、無電解めっき膜である。平面視において、オーバーパッドメタル膜ＯＰＭ４の面積は、オーバーパッドメタル膜ＯＰＭ２の面積よりも大きい。   The overpad metal film OPM4 is formed only on the bonding pad BP2 in the fourth region R4 via the base film UF4. The over pad metal film OPM4 is formed of a material containing gold (gold, gold alloy). The over pad metal film OPM4 is, for example, an electroless plating film. In plan view, the area of the overpad metal film OPM4 is larger than the area of the overpad metal film OPM2.

オーバーパッドメタル膜ＯＰＭ４の表面には、プローブ痕ＰＭ２が形成されている。プローブ痕ＰＭ２において、オーバーパッドメタル膜ＯＰＭ４の表面は窪んでいる。プローブ痕ＰＭ２は、プローブ痕ＰＭ１と同様の形状を有している。   Probe marks PM2 are formed on the surface of the over-pad metal film OPM4. In the probe mark PM2, the surface of the overpad metal film OPM4 is depressed. The probe mark PM2 has the same shape as the probe mark PM1.

ボンディングワイヤＢＷ１は、銅を含有する材料（銅、銅合金）で形成されている。ボンディングワイヤＢＷ１は、ワイヤ部ＢＷ１ａと、ボール部ＢＷ１ｂとを有している。ワイヤ部ＢＷ１ａは、ボンディングワイヤＢＷ１のうち、ワイヤ状の形状を有している部分である。   The bonding wire BW1 is formed of a material containing copper (copper, copper alloy). The bonding wire BW1 has a wire portion BW1a and a ball portion BW1b. The wire portion BW1a is a portion of the bonding wire BW1 having a wire-like shape.

ボール部ＢＷ１ｂは、ボンディングワイヤＢＷ１のうち、ボール状の形状を有している部分である。ボール部ＢＷ１ｂは、ワイヤ部ＢＷ１ａの一方端に形成されている。ボンディングワイヤＢＷ１は、ボール部ＢＷ１ｂにおいて、接続電極ＥＬ１（オーバーパッドメタル膜ＯＰＭ１）に接続されている。   The ball portion BW1b is a portion of the bonding wire BW1 having a ball shape. The ball portion BW1b is formed at one end of the wire portion BW1a. The bonding wire BW1 is connected to the connection electrode EL1 (overpad metal film OPM1) at the ball portion BW1b.

第１実施形態に係る半導体装置は、ボンディングワイヤＢＷ２をさらに有していてもよい。ボンディングワイヤＢＷ２は、銅を含有する材料（銅、銅合金）で形成されている。ボンディングワイヤＢＷ２は、ワイヤ部ＢＷ２ａと、ボール部ＢＷ２ｂとを有している。   The semiconductor device according to the first embodiment may further include a bonding wire BW2. The bonding wire BW2 is formed of a material containing copper (copper, copper alloy). The bonding wire BW2 has a wire portion BW2a and a ball portion BW2b.

ワイヤ部ＢＷ２ａは、ボンディングワイヤＢＷ２のうち、ワイヤ状の形状を有している部分である。ボール部ＢＷ２ｂは、ボンディングワイヤＢＷ２のうち、ボール状の形状を有している部分である。ボール部ＢＷ２ｂは、ワイヤ部ＢＷ２ａの一方端に形成されている。ボンディングワイヤＢＷ２は、ボール部ＢＷ２ｂにおいて、接続電極ＥＬ２（オーバーパッドメタル膜ＯＰＭ３）に接続されている。   The wire portion BW2a is a portion of the bonding wire BW2 having a wire-like shape. The ball portion BW2b is a portion of the bonding wire BW2 having a ball shape. The ball portion BW2b is formed at one end of the wire portion BW2a. The bonding wire BW2 is connected to the connection electrode EL2 (over pad metal film OPM3) at the ball portion BW2b.

オーバーパッドメタル膜ＯＰＭ１とボール部ＢＷ１ｂとの接合面積は、平面視におけるオーバーパッドメタル膜ＯＰＭ１の面積の０．１倍以上０．８倍以下であることが好ましい。オーバーパッドメタル膜ＯＰＭ３とボール部ＢＷ２ｂとの接合面積は、平面視におけるオーバーパッドメタル膜ＯＰＭ３の面積の０．１倍以上０．８倍以下であることが好ましい。平面視におけるボール部ＢＷ２ｂの直径Ｄ２は、平面視におけるボール部ＢＷ１ｂの直径Ｄ１よりも大きいことが好ましい。   It is preferable that the bonding area between the overpad metal film OPM1 and the ball portion BW1b be 0.1 to 0.8 times the area of the overpad metal film OPM1 in plan view. It is preferable that the bonding area between the over-pad metal film OPM3 and the ball portion BW2b be 0.1 to 0.8 times the area of the over-pad metal film OPM3 in plan view. It is preferable that the diameter D2 of the ball portion BW2b in plan view is larger than the diameter D1 of the ball portion BW1b in plan view.

パッシベーション膜ＰＶ１は、例えば、シリコン窒化物（Ｓｉ３Ｎ４）で形成されている。パッシベーション膜ＰＶ１は、ボンディングパッドＢＰ１を覆うように、層間絶縁膜ＩＬＤ上に形成されている。 The passivation film PV1 is formed of, for example, silicon nitride (Si 3 N 4 ). The passivation film PV1 is formed on the interlayer insulating film ILD so as to cover the bonding pad BP1.

パッシベーション膜ＰＶ１には、開口ＯＰ１及び開口ＯＰ２が形成されている。開口ＯＰ１及び開口ＯＰ２は、パッシベーション膜ＰＶ１を厚さ方向に貫通している。開口ＯＰ１は第１領域Ｒ１に位置しており、開口ＯＰ２は第２領域Ｒ２に位置している。オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２は、開口ＯＰ１及び開口ＯＰ２の間にあるパッシベーション膜ＰＶ１の部分により相互に分離されている。   An opening OP1 and an opening OP2 are formed in the passivation film PV1. The openings OP1 and OP2 penetrate the passivation film PV1 in the thickness direction. The opening OP1 is located in the first region R1, and the opening OP2 is located in the second region R2. The over-pad metal film OPM1 and the over-pad metal film OPM2 are separated from each other by a portion of the passivation film PV1 between the openings OP1 and OP2.

半導体チップＣＨＰが接続電極ＥＬ２を有している場合、パッシベーション膜ＰＶ１には、開口ＯＰ３及び開口ＯＰ４がさらに形成されていてもよい。開口ＯＰ３及び開口ＯＰ４は、パッシベーション膜ＰＶ１を厚さ方向に貫通している。開口ＯＰ３は第３領域Ｒ３に位置しており、開口ＯＰ４は第４領域Ｒ４に位置している。オーバーパッドメタル膜ＯＰＭ３及びオーバーパッドメタル膜ＯＰＭ４は、開口ＯＰ３及び開口ＯＰ４の間にあるパッシベーション膜ＰＶ１の部分により相互に分離されている。   When the semiconductor chip CHP has the connection electrode EL2, the opening OP3 and the opening OP4 may be further formed in the passivation film PV1. The openings OP3 and OP4 penetrate the passivation film PV1 in the thickness direction. The opening OP3 is located in the third region R3, and the opening OP4 is located in the fourth region R4. The overpad metal film OPM3 and the overpad metal film OPM4 are separated from each other by a portion of the passivation film PV1 between the openings OP3 and OP4.

上記においては、オーバーパッドメタル膜ＯＰＭ１〜オーバーパッドメタル膜ＯＰＭ４の平面形状（第１領域Ｒ１〜第４領域Ｒ４の形状）が矩形形状である場合を例として示したが、図４及び図５に示されるように、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２（オーバーパッドメタル膜ＯＰＭ３及びオーバーパッドメタル膜ＯＰＭ４）の平面形状は、多角形形状又は円形形状であってもよい。この場合、オーバーパッドメタル膜ＯＰＭ１とボール部ＢＷ１ｂとの接合面積は、平面視におけるオーバーパッドメタル膜ＯＰＭ１の面積の０．１倍以上０．９９倍以下であってもよい。   In the above description, the case where the planar shape (the shape of the first region R1 to the fourth region R4) of the overpad metal film OPM1 to the overpad metal film OPM4 is a rectangular shape is shown as an example. As shown, the planar shapes of the over-pad metal films OPM1 and OPM2 (the over-pad metal films OPM3 and OPM4) may be polygonal or circular. In this case, the bonding area between the overpad metal film OPM1 and the ball portion BW1b may be 0.1 to 0.99 times the area of the overpad metal film OPM1 in plan view.

以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図６に示されるように、第１実施形態に係る半導体装置の製造方法は、半導体ウェハ準備工程Ｓ１と、パッシベーション膜形成工程Ｓ２と、下地膜成膜工程Ｓ３と、オーバーパッドメタル膜成膜工程Ｓ４と、検査工程Ｓ５と、ダイシング工程Ｓ６と、ワイヤボンディング工程Ｓ７とを有している。 Hereinafter, a method for manufacturing the semiconductor device according to the first embodiment will be described.
As shown in FIG. 6, the method for manufacturing a semiconductor device according to the first embodiment includes a semiconductor wafer preparing step S1, a passivation film forming step S2, a base film forming step S3, and an overpad metal film forming step. S4, an inspection step S5, a dicing step S6, and a wire bonding step S7.

図７に示されるように、半導体ウェハ準備工程Ｓ１においては、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２が形成された半導体ウェハＷＦが準備される。図８に示されるように、パッシベーション膜形成工程においては、パッシベーション膜ＰＶ１が形成される。パッシベーション膜ＰＶ１の形成においては、第１に、ボンディングパッドＢＰ１を覆うように、パッシベーション膜ＰＶ１を構成する材料が、ＣＶＤ（Chemical Vapor Deposition）等で成膜される。パッシベーション膜ＰＶ１の形成においては、第２に、成膜されたパッシベーション膜ＰＶ１を構成する材料に対してフォトリソグラフィ及びエッチングを行うことにより、開口ＯＰ１及び開口ＯＰ２（開口ＯＰ３及び開口ＯＰ４）が形成される。   As shown in FIG. 7, in a semiconductor wafer preparation step S1, a semiconductor wafer WF on which bonding pads BP1 and BP2 are formed is prepared. As shown in FIG. 8, in the passivation film forming step, a passivation film PV1 is formed. In forming the passivation film PV1, first, a material constituting the passivation film PV1 is formed by CVD (Chemical Vapor Deposition) or the like so as to cover the bonding pad BP1. In the formation of the passivation film PV1, second, openings OP1 and OP2 (openings OP3 and OP4) are formed by performing photolithography and etching on the material constituting the formed passivation film PV1. You.

図９に示されるように、下地膜成膜工程Ｓ３においては、無電解めっき法を用いてニッケル膜及びパラジウム膜を順次成膜することにより、下地膜ＵＦ１及び下地膜ＵＦ２（下地膜ＵＦ３及び下地膜ＵＦ４）が成膜される。ニッケル膜は、例えば置換型の無電解めっき法で成膜される。パラジウム膜は、例えば自己触媒型の無電解めっき法で成膜される。   As shown in FIG. 9, in the base film forming step S3, a nickel film and a palladium film are sequentially formed using an electroless plating method, so that the base film UF1 and the base film UF2 (the base film UF3 and the lower film UF3) are formed. The base film UF4) is formed. The nickel film is formed by, for example, a substitution type electroless plating method. The palladium film is formed, for example, by an autocatalytic electroless plating method.

図１０に示されるように、オーバーパッドメタル膜成膜工程Ｓ４においては、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２（オーバーパッドメタル膜ＯＰＭ３及びオーバーパッドメタル膜ＯＰＭ４）が成膜される。オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２（オーバーパッドメタル膜ＯＰＭ３及びオーバーパッドメタル膜ＯＰＭ４）は、例えば自己触媒型の無電解めっき法で成膜される。   As shown in FIG. 10, in the overpad metal film forming step S4, an overpad metal film OPM1 and an overpad metal film OPM2 (overpad metal films OPM3 and OPM4) are formed. The overpad metal film OPM1 and the overpad metal film OPM2 (the overpad metal film OPM3 and the overpad metal film OPM4) are formed by, for example, a self-catalytic electroless plating method.

なお、オーバーパッドメタル膜成膜工程Ｓ４を電解めっき法で行うとともに、その後に後述するエッチング工程Ｓ８を行うことにより、電解めっきでオーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２（オーバーパッドメタル膜ＯＰＭ３及びオーバーパッドメタル膜ＯＰＭ４）を成膜することも可能である。   Note that the over-pad metal film OPM1 and the over-pad metal film OPM2 (over-pad metal film OPM3) are formed by electrolytic plating by performing the over-pad metal film forming step S4 by an electrolytic plating method and thereafter performing an etching step S8 described later. It is also possible to form the over pad metal film OPM4).

検査工程Ｓ５においては、半導体ウェハＷＦの電気検査が行われる。半導体ウェハＷＦの電気検査は、プローブカードに形成されたプローブニードルを接続電極ＥＬ１（接続電極ＥＬ２）に接触させることにより行われる。その結果、図１１に示されるように、プローブ痕ＰＭ１（プローブ痕ＰＭ２）が、オーバーパッドメタル膜ＯＰＭ２（オーバーパッドメタル膜ＯＰＭ４）にそれぞれ形成される。   In the inspection step S5, an electrical inspection of the semiconductor wafer WF is performed. The electrical inspection of the semiconductor wafer WF is performed by bringing a probe needle formed on a probe card into contact with the connection electrode EL1 (connection electrode EL2). As a result, as shown in FIG. 11, probe marks PM1 (probe marks PM2) are formed on the overpad metal film OPM2 (overpad metal film OPM4).

ダイシング工程Ｓ６においては、半導体ウェハＷＦのダイシングが行われる。これにより、半導体ウェハＷＦが半導体チップＣＨＰに個片化される。半導体ウェハＷＦのダイシングは、例えば、ダイシングブレード又はレーザを用いて行われる。なお、個片化された半導体チップＣＨＰは、例えば、リードフレーム（図示せず）のダイパッド上に載置される。   In the dicing step S6, dicing of the semiconductor wafer WF is performed. Thereby, the semiconductor wafer WF is singulated into the semiconductor chips CHP. Dicing of the semiconductor wafer WF is performed using, for example, a dicing blade or a laser. The singulated semiconductor chip CHP is mounted, for example, on a die pad of a lead frame (not shown).

ワイヤボンディング工程Ｓ７においては、オーバーパッドメタル膜ＯＰＭ１にボンディングワイヤＢＷ１が接続される（オーバーパッドメタル膜ＯＰＭ３にボンディングワイヤＢＷ２が接続される）。ボンディングワイヤＢＷ１（ボンディングワイヤＢＷ２）の接続は、例えば、ボール部ＢＷ１ｂ（ボール部ＢＷ２ｂ）がオーバーパッドメタル膜ＯＰＭ１（オーバーパッドメタル膜ＯＰＭ３）に押し付けられた状態で、ボール部ＢＷ１ｂ（ボール部ＢＷ２ｂ）に超音波を印加することにより行われる。以上により、図１〜図３に示される第１実施形態に係る半導体装置の構造が形成される。   In the wire bonding step S7, the bonding wire BW1 is connected to the over-pad metal film OPM1 (the bonding wire BW2 is connected to the over-pad metal film OPM3). The connection of the bonding wire BW1 (bonding wire BW2) is performed, for example, in a state where the ball portion BW1b (ball portion BW2b) is pressed against the overpad metal film OPM1 (overpad metal film OPM3). Is performed by applying ultrasonic waves. As described above, the structure of the semiconductor device according to the first embodiment shown in FIGS. 1 to 3 is formed.

以下に、第１実施形態に係る半導体装置の効果を、比較例と対比しながら説明する。
図１２に示されるように、比較例に係る半導体装置は、半導体チップＣＨＰと、ボンディングワイヤＢＷとを有している。半導体チップＣＨＰには、接続電極ＥＬ及びパッシベーション膜ＰＶが形成されている。接続電極ＥＬは、ボンディングパッドＢＰ１と、下地膜ＵＦと、オーバーパッドメタル膜ＯＰＭを有している。 Hereinafter, effects of the semiconductor device according to the first embodiment will be described in comparison with a comparative example.
As shown in FIG. 12, the semiconductor device according to the comparative example has a semiconductor chip CHP and bonding wires BW. The connection electrode EL and the passivation film PV are formed on the semiconductor chip CHP. The connection electrode EL has a bonding pad BP1, a base film UF, and an overpad metal film OPM.

パッシベーション膜ＰＶは、ボンディングパッドＢＰ１を覆うように形成されており、かつ開口ＯＰを有している。開口ＯＰは、パッシベーション膜ＰＶを厚さ方向に貫通している。   The passivation film PV is formed so as to cover the bonding pad BP1, and has an opening OP. The opening OP penetrates the passivation film PV in the thickness direction.

下地膜ＵＦは、例えば、ニッケル膜とパラジウム膜を積層することにより形成されている。下地膜ＵＦは、第１領域Ｒ１にあるボンディングパッドＢＰ１上及び第２領域Ｒ２上にあるボンディングパッドＢＰ１上に跨って形成されている。すなわち、下地膜ＵＦは、第１領域Ｒ１と第２領域Ｒ２との間にあるボンディングパッドＢＰ１上にも形成されている。   The base film UF is formed, for example, by stacking a nickel film and a palladium film. The base film UF is formed over the bonding pad BP1 in the first region R1 and the bonding pad BP1 in the second region R2. That is, the base film UF is also formed on the bonding pad BP1 between the first region R1 and the second region R2.

オーバーパッドメタル膜ＯＰＭは、金を含有する材料（金又は金合金）で形成されている。下地膜ＵＦ１上に形成されている。すなわち、第１領域Ｒ１にあるオーバーパッドメタル膜ＯＰＭと第２領域Ｒ２にあるオーバーパッドメタル膜ＯＰＭとは、互いに分離されていない。   The overpad metal film OPM is formed of a material containing gold (gold or a gold alloy). It is formed on the base film UF1. That is, the overpad metal film OPM in the first region R1 and the overpad metal film OPM in the second region R2 are not separated from each other.

ボンディングワイヤＢＷは、銅を含有する材料（銅又は銅合金）で形成されている。ボンディングワイヤＢＷは、下地膜ＵＦを介して第１領域Ｒ１にあるボンディングパッドＢＰ１上に形成されたオーバーパッドメタル膜ＯＰＭに接続されている。   The bonding wire BW is formed of a material containing copper (copper or copper alloy). The bonding wire BW is connected to the overpad metal film OPM formed on the bonding pad BP1 in the first region R1 via the base film UF.

比較例に係る半導体装置においては、第１領域Ｒ１にあるオーバーパッドメタル膜ＯＰＭが第２領域Ｒ２にあるオーバーパッドメタル膜ＯＰＭと分離されていない。そのため、ボンディングワイヤＢＷ中の銅は、第１領域Ｒ１にあるボンディングパッドＢＰ１上に形成されたオーバーパッドメタル膜ＯＰＭを介して、第２領域Ｒ２にあるボンディングパッドＢＰ１上に形成されたオーバーパッドメタル膜ＯＰＭ中まで拡散する。   In the semiconductor device according to the comparative example, the overpad metal film OPM in the first region R1 is not separated from the overpad metal film OPM in the second region R2. Therefore, the copper in the bonding wire BW passes through the over pad metal film OPM formed on the bonding pad BP1 in the first region R1, and the over pad metal formed on the bonding pad BP1 in the second region R2. It diffuses into the membrane OPM.

その結果、ボンディングワイヤＢＷから拡散する銅の量が相対的に多くなり、ボンディングワイヤＢＷ中に空隙が生じやすい。すなわち、比較例に係る半導体装置においては、ボンディングワイヤＢＷに断線が生じる懸念が相対的に大きい。   As a result, the amount of copper diffused from the bonding wire BW becomes relatively large, and voids are easily generated in the bonding wire BW. That is, in the semiconductor device according to the comparative example, there is a relatively large possibility that the bonding wire BW is disconnected.

他方で、第１実施形態に係る半導体装置においては、オーバーパッドメタル膜ＯＰＭ１とオーバーパッドメタル膜ＯＰＭ２とは、開口ＯＰ１及び開口ＯＰ２の間にあるパッシベーション膜ＰＶ１の部分で分離されているため、ボンディングワイヤＢＷ１からオーバーパッドメタル膜ＯＰＭ１中へ拡散した銅は、オーバーパッドメタル膜ＯＰＭ２まで到達することができない。   On the other hand, in the semiconductor device according to the first embodiment, since the over-pad metal film OPM1 and the over-pad metal film OPM2 are separated by the portion of the passivation film PV1 between the openings OP1 and OP2, bonding is performed. Copper diffused from the wire BW1 into the overpad metal film OPM1 cannot reach the overpad metal film OPM2.

その結果、ボンディングワイヤＢＷ１から拡散する銅の量が相対的に少なくなり、ボンディングワイヤＢＷ１中における空隙の発生が抑制される。このように、第１実施形態に係る半導体装置によると、ボンディングワイヤＢＷ１に断線が生じることを抑制できる。   As a result, the amount of copper diffused from bonding wire BW1 is relatively reduced, and the generation of voids in bonding wire BW1 is suppressed. As described above, according to the semiconductor device of the first embodiment, it is possible to suppress the occurrence of disconnection of the bonding wire BW1.

第１実施形態に係る半導体装置においては、ボンディングパッドＢＰ１がパッシベーション膜ＰＶ１でマスクされているため、下地膜ＵＦ１、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２（下地膜ＵＦ２、オーバーパッドメタル膜ＯＰＭ３及びオーバーパッドメタル膜ＯＰＭ４）を無電解めっきで形成することができる。すなわち、第１実施形態に係る半導体装置においては、これらの膜を別途パターンニングする必要がないため、プロセスプロ―を簡略化することができる。   In the semiconductor device according to the first embodiment, since the bonding pad BP1 is masked by the passivation film PV1, the base film UF1, the overpad metal film OPM1, and the overpad metal film OPM2 (the base film UF2 and the overpad metal film OPM3) are formed. And the overpad metal film OPM4) can be formed by electroless plating. That is, in the semiconductor device according to the first embodiment, it is not necessary to separately pattern these films, so that the process process can be simplified.

第１実施形態に係る半導体装置においては、第２領域Ｒ２にあるボンディングパッドＢＰ１上に下地膜ＵＦ２及びオーバーパッドメタル膜ＯＰＭ２が形成されているため、プローブニードルによりボンディングパッドＢＰ１が損傷すること及び第２領域Ｒ２にあるボンディングパッドＢＰ１の表面が酸化されることを抑制できる。   In the semiconductor device according to the first embodiment, since the base film UF2 and the over-pad metal film OPM2 are formed on the bonding pad BP1 in the second region R2, the bonding pad BP1 is damaged by the probe needle, and Oxidation of the surface of the bonding pad BP1 in the two regions R2 can be suppressed.

ボンディングワイヤＢＷ１中の銅は、オーバーパッドメタル膜ＯＰＭ１との接合部の端部を介してオーバーパッドメタル膜ＯＰＭ１中へと拡散するため、ボール部ＢＷ１ｂのサイズを大きくすることにより、ボンディングワイヤＢＷ１からオーバーパッドメタル膜ＯＰＭ１へと拡散する銅の量を減らすことができる。そのため、オーバーパッドメタル膜ＯＰＭ１とボール部ＢＷ１ｂとの接合面積が平面視におけるオーバーパッドメタル膜ＯＰＭ１の面積の０．１倍以上０．８倍以下である場合には、ボンディングワイヤＢＷ１に断線が生じることをさらに抑制できる。   The copper in the bonding wire BW1 diffuses into the overpad metal film OPM1 through the end of the bonding portion with the overpad metal film OPM1, so that by increasing the size of the ball portion BW1b, the copper from the bonding wire BW1 is reduced. The amount of copper that diffuses into the overpad metal film OPM1 can be reduced. Therefore, when the bonding area between the overpad metal film OPM1 and the ball portion BW1b is 0.1 to 0.8 times the area of the overpad metal film OPM1 in a plan view, the bonding wire BW1 is disconnected. Can be further suppressed.

平面視におけるオーバーパッドメタル膜ＯＰＭ３の面積は平面視におけるオーバーパッドメタル膜ＯＰＭ１の面積よりも大きいため、直径Ｄ１及び直径Ｄ２が等しい場合、ボンディングワイヤＢＷ２中の銅は、相対的にオーバーパッドメタル膜ＯＰＭ３中へと拡散しやすい。しかしながら、直径Ｄ２が直径Ｄ１よりも大きい場合、ボンディングワイヤＢＷ２中からオーバーパッドメタル膜ＯＰＭ３中へと拡散する銅の量を減らすことができるため、ボンディングワイヤＢＷ２に断線が生じることをさらに抑制できる。   Since the area of the over-pad metal film OPM3 in plan view is larger than the area of the over-pad metal film OPM1 in plan view, when the diameters D1 and D2 are equal, copper in the bonding wire BW2 is relatively over-pad metal film. It is easy to diffuse into OPM3. However, when the diameter D2 is larger than the diameter D1, the amount of copper diffused from the bonding wire BW2 into the overpad metal film OPM3 can be reduced, so that the occurrence of disconnection in the bonding wire BW2 can be further suppressed.

以下に、第２実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。   Hereinafter, the configuration of the semiconductor device according to the second embodiment will be described. Note that points different from the configuration of the semiconductor device according to the first embodiment will be mainly described, and overlapping description will not be repeated.

図１３に示されるように、第２実施形態に係る半導体装置は、半導体チップＣＨＰと、ボンディングワイヤＢＷ１とを有している。半導体チップＣＨＰは、半導体基板（図示せず）と、接続電極ＥＬ１と、層間絶縁膜ＩＬＤと、パッシベーション膜ＰＶ１とをさらに有している。接続電極ＥＬ１は、ボンディングパッドＢＰ１と、下地膜ＵＦ１と、オーバーパッドメタル膜ＯＰＭ１とを有している。これらの点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。   As shown in FIG. 13, the semiconductor device according to the second embodiment has a semiconductor chip CHP and bonding wires BW1. The semiconductor chip CHP further includes a semiconductor substrate (not shown), a connection electrode EL1, an interlayer insulating film ILD, and a passivation film PV1. The connection electrode EL1 has a bonding pad BP1, a base film UF1, and an overpad metal film OPM1. In these respects, the configuration of the semiconductor device according to the second embodiment is common to the configuration of the semiconductor device according to the first embodiment.

第２実施形態に係る半導体装置は、オーバーパッドメタル膜ＯＰＭ２を有していない。また、第２実施形態に係る半導体装置においては、第２領域Ｒ２にあるボンディングパッドＢＰ１上に下地膜ＵＦ２が形成されていない。すなわち、第２領域Ｒ２にあるボンディングパッドＢＰ１の表面には、プローブ痕ＰＭ１が形成されている。   The semiconductor device according to the second embodiment does not have the over-pad metal film OPM2. Further, in the semiconductor device according to the second embodiment, the base film UF2 is not formed on the bonding pad BP1 in the second region R2. That is, the probe mark PM1 is formed on the surface of the bonding pad BP1 in the second region R2.

さらに、下地膜ＵＦ１はスパッタ膜であり、オーバーパッドメタル膜ＯＰＭ１は電解めっき膜である。下地膜ＵＦ１は、チタン膜及びパラジウム膜を積層することで形成されている。これらの点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。   Further, the base film UF1 is a sputter film, and the overpad metal film OPM1 is an electrolytic plating film. The base film UF1 is formed by stacking a titanium film and a palladium film. In these respects, the configuration of the semiconductor device according to the second embodiment is different from the configuration of the semiconductor device according to the first embodiment.

以下に、第２実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。   Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment will be described. Note that points different from the method of manufacturing the semiconductor device according to the first embodiment will be mainly described, and overlapping description will not be repeated.

図１４に示されるように、第２実施形態に係る半導体装置の製造方法は、半導体ウェハ準備工程Ｓ１と、パッシベーション膜形成工程Ｓ２と、下地膜成膜工程Ｓ３と、オーバーパッドメタル膜成膜工程Ｓ４と、検査工程Ｓ５と、ダイシング工程Ｓ６と、ワイヤボンディング工程Ｓ７とを有している。この点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。   As shown in FIG. 14, the method for manufacturing a semiconductor device according to the second embodiment includes a semiconductor wafer preparation step S1, a passivation film formation step S2, a base film formation step S3, and an overpad metal film formation step. S4, an inspection step S5, a dicing step S6, and a wire bonding step S7. In this regard, the method for manufacturing a semiconductor device according to the second embodiment is common to the method for manufacturing a semiconductor device according to the first embodiment.

第２実施形態に係る半導体装置の製造方法は、エッチング工程Ｓ８を有している点に関して第１実施形態に係る半導体装置の製造方法と異なっている。また、第２実施形態に係る半導体装置の製造方法は、下地膜成膜工程Ｓ３及びオーバーパッドメタル膜成膜工程Ｓ４の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。   The method for manufacturing a semiconductor device according to the second embodiment is different from the method for manufacturing a semiconductor device according to the first embodiment in having an etching step S8. The method of manufacturing the semiconductor device according to the second embodiment is different from the method of manufacturing the semiconductor device according to the first embodiment in details of the base film forming step S3 and the over-pad metal film forming step S4.

図１５に示されるように、下地膜成膜工程Ｓ３においては、スパッタリングでチタン膜及びパラジウム膜を順次積層することにより、下地膜ＵＦ１が形成される。下地膜ＵＦ１は、半導体ウェハＷＦ上に全面的に形成される。   As shown in FIG. 15, in the base film forming step S3, the base film UF1 is formed by sequentially laminating a titanium film and a palladium film by sputtering. The base film UF1 is formed entirely on the semiconductor wafer WF.

図１６に示されるように、オーバーパッドメタル膜成膜工程Ｓ４においては、電解めっき法を用いて、オーバーパッドメタル膜ＯＰＭ１のみが成膜される。電解めっきが行われる前に、開口を有するフォトレジストＰＲが下地膜ＵＦ１上に形成される。開口は、第１領域Ｒ１にあるボンディングパッドＢＰ１の上方に形成されている。そのため、電解めっきを行うことにより、オーバーパッドメタル膜ＯＰＭ１は、第１領域Ｒ１にあるボンディングパッドＢＰ１上にのみ形成されることになる。なお、オーバーパッドメタル膜ＯＰＭ１の形成後、フォトレジストＰＲは除去される。   As shown in FIG. 16, in the overpad metal film forming step S4, only the overpad metal film OPM1 is formed by using an electrolytic plating method. Before the electrolytic plating is performed, a photoresist PR having an opening is formed on the base film UF1. The opening is formed above the bonding pad BP1 in the first region R1. Therefore, by performing the electrolytic plating, the over pad metal film OPM1 is formed only on the bonding pad BP1 in the first region R1. After the formation of the overpad metal film OPM1, the photoresist PR is removed.

エッチング工程Ｓ８は、オーバーパッドメタル膜成膜工程Ｓ４が行われた後に、行われる。図１７に示されるように、エッチング工程Ｓ８は、オーバーパッドメタル膜ＯＰＭ１をマスクとして下地膜ＵＦ１をエッチングすることにより行われる。このエッチングにより、オーバーパッドメタル膜ＯＰＭ１の下にある下地膜ＵＦ１のみが残存する。このエッチングは、ドライエッチングであることが好ましい。   The etching step S8 is performed after the overpad metal film forming step S4 is performed. As shown in FIG. 17, the etching step S8 is performed by etching the base film UF1 using the over-pad metal film OPM1 as a mask. Due to this etching, only the base film UF1 under the over-pad metal film OPM1 remains. This etching is preferably dry etching.

以下に、第２実施形態に係る半導体装置の効果を説明する。
第２実施形態に係る半導体装置においては、オーバーパッドメタル膜ＯＰＭ１中にしかボンディングワイヤＢＷ１中の銅が拡散しえないので、ボンディングワイヤＢＷ１から拡散する銅の量が相対的に少なくなる。そのため、第２実施形態に係る半導体装置によっても、ボンディングワイヤＢＷ１中に空隙が生じること、ひいては、ボンディングワイヤＢＷ１に断線が生じることを抑制できる。 Hereinafter, effects of the semiconductor device according to the second embodiment will be described.
In the semiconductor device according to the second embodiment, since the copper in the bonding wire BW1 can only diffuse into the over-pad metal film OPM1, the amount of copper diffused from the bonding wire BW1 is relatively small. Therefore, also in the semiconductor device according to the second embodiment, it is possible to suppress the generation of a gap in the bonding wire BW1 and the occurrence of disconnection in the bonding wire BW1.

なお、第２実施形態に係る半導体装置においては、オーバーパッドメタル膜ＯＰＭ１が電解めっきで形成されているため、オーバーパッドメタル膜ＯＰＭ１を緻密に形成することができる。その結果、オーバーパッドメタル膜ＯＰＭ１に対するワイヤボンディング性を改善することができる。   In the semiconductor device according to the second embodiment, since the overpad metal film OPM1 is formed by electrolytic plating, the overpad metal film OPM1 can be formed densely. As a result, the wire bonding property with respect to the overpad metal film OPM1 can be improved.

（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。 (Third embodiment)
Hereinafter, the configuration of the semiconductor device according to the third embodiment will be described. Note that points different from the configuration of the semiconductor device according to the first embodiment will be mainly described, and overlapping description will not be repeated.

図１８に示されるように、第３実施形態に係る半導体装置は、半導体チップＣＨＰと、ボンディングワイヤＢＷ１とを有している。半導体チップＣＨＰは、半導体基板（図示せず）と、接続電極ＥＬ１と、層間絶縁膜ＩＬＤと、パッシベーション膜ＰＶ１とをさらに有している。接続電極ＥＬ１は、ボンディングパッドＢＰ１と、下地膜ＵＦ１及び下地膜ＵＦ２と、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２とを有している。これらの点に関して、第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。   As shown in FIG. 18, the semiconductor device according to the third embodiment has a semiconductor chip CHP and bonding wires BW1. The semiconductor chip CHP further includes a semiconductor substrate (not shown), a connection electrode EL1, an interlayer insulating film ILD, and a passivation film PV1. The connection electrode EL1 has a bonding pad BP1, a base film UF1 and a base film UF2, and an overpad metal film OPM1 and an overpad metal film OPM2. In these respects, the configuration of the semiconductor device according to the third embodiment is common to the configuration of the semiconductor device according to the first embodiment.

第３実施形態に係る半導体装置において、パッシベーション膜ＰＶ１は、開口ＯＰ１及び開口ＯＰ２に代えて、開口ＯＰ５を有している。開口ＯＰ５は、平面視において、その内側に第１領域Ｒ１及び第２領域Ｒ２の双方が含まれるように形成されている。   In the semiconductor device according to the third embodiment, the passivation film PV1 has an opening OP5 instead of the openings OP1 and OP2. The opening OP5 is formed so as to include both the first region R1 and the second region R2 inside the opening OP5 in plan view.

第３実施形態に係る半導体装置においては、接続電極ＥＬ１の表面に溝ＴＲが形成されている。溝ＴＲは、平面視において、第１領域Ｒ１と第２領域Ｒ２との間にある。溝ＴＲの底部からは、ボンディングパッドＢＰ１が露出している。すなわち、下地膜ＵＦ１及び下地膜ＵＦ２は溝ＴＲで分離されており、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２は溝ＴＲで分離されている。   In the semiconductor device according to the third embodiment, the trench TR is formed on the surface of the connection electrode EL1. The groove TR is between the first region R1 and the second region R2 in a plan view. The bonding pad BP1 is exposed from the bottom of the groove TR. That is, the base film UF1 and the base film UF2 are separated by the trench TR, and the overpad metal film OPM1 and the overpad metal film OPM2 are separated by the trench TR.

第３実施形態に係る半導体装置において、下地膜ＵＦ１及び下地膜ＵＦ２はスパッタ膜であり、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２は電解めっき膜である。これらの点に関して、第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。   In the semiconductor device according to the third embodiment, the underlying films UF1 and UF2 are sputtered films, and the overpad metal films OPM1 and OPM2 are electrolytic plating films. In these respects, the configuration of the semiconductor device according to the third embodiment is different from the configuration of the semiconductor device according to the first embodiment.

以下に、第３実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。   Hereinafter, a method for manufacturing a semiconductor device according to the third embodiment will be described. Note that points different from the method of manufacturing the semiconductor device according to the first embodiment will be mainly described, and overlapping description will not be repeated.

図１９に示されるように、第３実施形態に係る半導体装置の製造方法は、半導体ウェハ準備工程Ｓ１と、パッシベーション膜形成工程Ｓ２と、下地膜成膜工程Ｓ３と、オーバーパッドメタル膜成膜工程Ｓ４と、検査工程Ｓ５と、ダイシング工程Ｓ６と、ワイヤボンディング工程Ｓ７とを有している。この点に関して、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。   As shown in FIG. 19, the method for manufacturing a semiconductor device according to the third embodiment includes a semiconductor wafer preparing step S1, a passivation film forming step S2, a base film forming step S3, and an over-pad metal film forming step. S4, an inspection step S5, a dicing step S6, and a wire bonding step S7. In this regard, the method for manufacturing a semiconductor device according to the third embodiment is common to the method for manufacturing a semiconductor device according to the first embodiment.

第３実施形態に係る半導体装置の製造方法は、エッチング工程Ｓ８を有している点に関して第１実施形態に係る半導体装置の製造方法と異なっている。また、第３実施形態に係る半導体装置の製造方法は、下地膜成膜工程Ｓ３及びオーバーパッドメタル膜成膜工程Ｓ４の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。   The method for manufacturing a semiconductor device according to the third embodiment is different from the method for manufacturing a semiconductor device according to the first embodiment in having an etching step S8. Further, the method for manufacturing a semiconductor device according to the third embodiment differs from the method for manufacturing a semiconductor device according to the first embodiment in details of a base film forming step S3 and an over-pad metal film forming step S4.

図２０に示されるように、下地膜成膜工程Ｓ３においては、スパッタリングでチタン膜及びパラジウム膜を順次積層することにより、下地膜ＵＦ５が形成される。下地膜ＵＦ５は、半導体ウェハＷＦ上に全面的に形成される。   As shown in FIG. 20, in the base film forming step S3, the base film UF5 is formed by sequentially laminating a titanium film and a palladium film by sputtering. The base film UF5 is formed over the entire surface of the semiconductor wafer WF.

図２１に示されるように、オーバーパッドメタル膜成膜工程Ｓ４においては、電解めっき法を用いて、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２が成膜される。   As shown in FIG. 21, in the overpad metal film forming step S4, an overpad metal film OPM1 and an overpad metal film OPM2 are formed by using an electrolytic plating method.

電解めっきが行われる前に、開口を有するフォトレジストＰＲが下地膜ＵＦ５上に形成される。開口は、第１領域Ｒ１にあるボンディングパッドＢＰ１の上方及び第２領域Ｒ２にあるボンディングパッドＢＰ１の上方に形成されている。そのため、電解めっきを行うことにより、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２は、第１領域Ｒ１にあるボンディングパッドＢＰ１上及び第２領域Ｒ２にあるボンディングパッドＢＰ２上にそれぞれ形成されることになる。なお、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２の形成後、フォトレジストＰＲは除去される。   Before the electrolytic plating is performed, a photoresist PR having an opening is formed on the base film UF5. The opening is formed above the bonding pad BP1 in the first region R1 and above the bonding pad BP1 in the second region R2. Therefore, by performing the electrolytic plating, the over-pad metal film OPM1 and the over-pad metal film OPM2 are formed on the bonding pad BP1 in the first region R1 and on the bonding pad BP2 in the second region R2, respectively. Become. After the formation of the over-pad metal films OPM1 and OPM2, the photoresist PR is removed.

エッチング工程Ｓ８は、オーバーパッドメタル膜成膜工程Ｓ４が行われた後に、行われる。図２２に示されるように、エッチング工程Ｓ８は、オーバーパッドメタル膜ＯＰＭ１をマスクとして下地膜ＵＦ５をエッチングすることにより行われる。このエッチングは、ドライエッチングであることが好ましい。   The etching step S8 is performed after the overpad metal film forming step S4 is performed. As shown in FIG. 22, the etching step S8 is performed by etching the base film UF5 using the over-pad metal film OPM1 as a mask. This etching is preferably dry etching.

上記のとおり、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２は、第１領域Ｒ１及び第２領域Ｒ２の間にあるボンディングパッドＢＰ１の上方には形成されていない。そのため、エッチング工程Ｓ８におけるエッチングにより、下地膜ＵＦ５を下地膜ＵＦ１及び下地膜ＵＦ２に分離する溝ＴＲが形成されるとともに、不要な下地膜ＵＦ５が除去される。   As described above, the overpad metal film OPM1 and the overpad metal film OPM2 are not formed above the bonding pad BP1 between the first region R1 and the second region R2. Therefore, the trench TR separating the base film UF5 into the base film UF1 and the base film UF2 is formed by the etching in the etching step S8, and the unnecessary base film UF5 is removed.

以下に、第３実施形態に係る半導体装置の効果を説明する。
第３実施形態に係る半導体装置においては、オーバーパッドメタル膜ＯＰＭ１及びオーバーパッドメタル膜ＯＰＭ２が溝ＴＲによって分離されているため、オーバーパッドメタル膜ＯＰＭ１中にしかボンディングワイヤＢＷ１中の銅が拡散しえない。すなわち、第３実施形態に係る半導体装置においては、ボンディングワイヤＢＷ１から拡散する銅の量が相対的に少なくなる。そのため、第３実施形態に係る半導体装置によっても、ボンディングワイヤＢＷ１中に空隙が生じること、ひいては、ボンディングワイヤＢＷ１に断線が生じることを抑制できる。 Hereinafter, effects of the semiconductor device according to the third embodiment will be described.
In the semiconductor device according to the third embodiment, since the over-pad metal film OPM1 and the over-pad metal film OPM2 are separated by the trench TR, copper in the bonding wire BW1 can diffuse only into the over-pad metal film OPM1. Absent. That is, in the semiconductor device according to the third embodiment, the amount of copper diffused from the bonding wire BW1 is relatively small. Therefore, even with the semiconductor device according to the third embodiment, it is possible to suppress the generation of a gap in the bonding wire BW1, and further, the prevention of the disconnection of the bonding wire BW1.

（第４実施形態）
以下に、第４実施形態に係る半導体装置の構成を説明する。なお、第３実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。 (Fourth embodiment)
Hereinafter, the configuration of the semiconductor device according to the fourth embodiment will be described. Note that points different from the configuration of the semiconductor device according to the third embodiment will be mainly described, and overlapping description will not be repeated.

図２３に示されるように、第４実施形態に係る半導体装置は、半導体チップＣＨＰと、ボンディングワイヤＢＷ１とを有している。半導体チップＣＨＰは、半導体基板（図示せず）と、接続電極ＥＬ１と、層間絶縁膜ＩＬＤと、パッシベーション膜ＰＶ１とをさらに有している。接続電極ＥＬ１は、ボンディングパッドＢＰ１と、下地膜ＵＦ１と、オーバーパッドメタル膜ＯＰＭ１とを有している。パッシベーション膜ＰＶ１には、開口ＯＰ５が形成されている。これらの点に関して、第４実施形態に係る半導体装置の構成は、第３実施形態に係る半導体装置の構成と共通している。   As shown in FIG. 23, the semiconductor device according to the fourth embodiment has a semiconductor chip CHP and bonding wires BW1. The semiconductor chip CHP further includes a semiconductor substrate (not shown), a connection electrode EL1, an interlayer insulating film ILD, and a passivation film PV1. The connection electrode EL1 has a bonding pad BP1, a base film UF1, and an overpad metal film OPM1. An opening OP5 is formed in the passivation film PV1. In these respects, the configuration of the semiconductor device according to the fourth embodiment is common to the configuration of the semiconductor device according to the third embodiment.

第３実施形態に係る半導体装置は、下地膜ＵＦ１及びオーバーパッドメタル膜ＯＰＭ２を有していない。この点に関して、第４実施形態に係る半導体装置の構成は、第３実施形態に係る半導体装置の構成と異なっている。   The semiconductor device according to the third embodiment does not include the base film UF1 and the overpad metal film OPM2. In this regard, the configuration of the semiconductor device according to the fourth embodiment is different from the configuration of the semiconductor device according to the third embodiment.

以下に、第４実施形態に係る半導体装置の製造方法を説明する。なお、第３実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。   Hereinafter, a method for manufacturing a semiconductor device according to the fourth embodiment will be described. Note that points different from the method of manufacturing the semiconductor device according to the third embodiment will be mainly described, and overlapping description will not be repeated.

第４実施形態に係る半導体装置の製造方法は、第３実施形態に係る半導体装置の製造方法と同様に、半導体ウェハ準備工程Ｓ１と、パッシベーション膜形成工程Ｓ２と、下地膜成膜工程Ｓ３と、オーバーパッドメタル膜成膜工程Ｓ４と、検査工程Ｓ５と、ダイシング工程Ｓ６と、ワイヤボンディング工程Ｓ７と、エッチング工程Ｓ８とを有している。   The method for manufacturing a semiconductor device according to the fourth embodiment includes a semiconductor wafer preparing step S1, a passivation film forming step S2, a base film forming step S3, as in the semiconductor device manufacturing method according to the third embodiment. It has an overpad metal film forming step S4, an inspection step S5, a dicing step S6, a wire bonding step S7, and an etching step S8.

しかしながら、図２４に示されるように、オーバーパッドメタル膜成膜工程Ｓ４においては、フォトレジストＰＲの開口が第１領域Ｒ１にあるボンディングパッドＢＰ１の上方にのみ形成されることにより、オーバーパッドメタル膜ＯＰＭ１が第１領域Ｒ１にあるボンディングパッドＢＰ１上にのみ形成される。   However, as shown in FIG. 24, in the overpad metal film forming step S4, the opening of the photoresist PR is formed only above the bonding pad BP1 in the first region R1, so that the overpad metal film is formed. OPM1 is formed only on the bonding pad BP1 in the first region R1.

その結果、エッチング工程Ｓ８においては、図２５に示されるように、オーバーパッドメタル膜ＯＰＭ１の下にある下地膜ＵＦ５のみが残存して下地膜ＵＦ１となり、その他の不要な下地膜ＵＦ５が除去される。この点に関して、第４実施形態に係る半導体装置の製造方法は、第３実施形態に係る半導体装置の製造方法と異なっている。   As a result, in the etching step S8, as shown in FIG. 25, only the base film UF5 under the over-pad metal film OPM1 remains to form the base film UF1, and other unnecessary base films UF5 are removed. . In this regard, the method for manufacturing a semiconductor device according to the fourth embodiment is different from the method for manufacturing a semiconductor device according to the third embodiment.

以下に、第４実施形態に係る半導体装置の効果を説明する。
第４実施形態に係る半導体装置においては、オーバーパッドメタル膜ＯＰＭ１中にしかボンディングワイヤＢＷ１中の銅が拡散しえないので、ボンディングワイヤＢＷ１から拡散する銅の量が相対的に少なくなる。そのため、第４実施形態に係る半導体装置によっても、ボンディングワイヤＢＷ１中に空隙が生じること、ひいては、ボンディングワイヤＢＷ１に断線が生じることを抑制できる。 Hereinafter, effects of the semiconductor device according to the fourth embodiment will be described.
In the semiconductor device according to the fourth embodiment, since the copper in the bonding wire BW1 can diffuse only into the over-pad metal film OPM1, the amount of copper diffused from the bonding wire BW1 is relatively small. Therefore, also in the semiconductor device according to the fourth embodiment, it is possible to suppress the generation of a gap in the bonding wire BW1, and further, the prevention of the disconnection of the bonding wire BW1.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.

ＢＰ１，ＢＰ２ ボンディングパッド、ＢＷ，ＢＷ１，ＢＷ２ ボンディングワイヤ、ＢＷ１ａ，ＢＷ２ａ ワイヤ部、ＢＷ１ｂ，ＢＷ２ｂ ボール部、Ｄ１，Ｄ２ 直径、ＥＬ，ＥＬ１，ＥＬ２ 接続電極、ＩＬＤ 層間絶縁膜、ＯＰ，ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５ 開口、ＯＰＭ１，ＯＰＭ２，ＯＰＭ３，ＯＰＭ４ オーバーパッドメタル膜、ＰＭ１，ＰＭ２ プローブ痕、ＰＲ フォトレジスト、ＰＶ，ＰＶ１ パッシベーション膜、Ｒ１ 第１領域、Ｒ２ 第２領域、Ｒ３ 第３領域、Ｒ４ 第４領域、Ｓ１ 半導体ウェハ準備工程、Ｓ２ パッシベーション膜形成工程、Ｓ３ 下地膜成膜工程、Ｓ４ オーバーパッドメタル膜成膜工程、Ｓ５ 検査工程、Ｓ６ ダイシング工程、Ｓ７ ワイヤボンディング工程、Ｓ８ エッチング工程、ＴＲ 溝、ＵＦ，ＵＦ１，ＵＦ２，ＵＦ３，ＵＦ４，ＵＦ５ 下地膜、ＷＦ 半導体ウェハ、ＣＨＰ 半導体チップ。   BP1, BP2 bonding pad, BW, BW1, BW2 bonding wire, BW1a, BW2a wire portion, BW1b, BW2b ball portion, D1, D2 diameter, EL, EL1, EL2 connection electrode, ILD interlayer insulating film, OP, OP1, OP2 OP3, OP4, OP5 opening, OPM1, OPM2, OPM3, OPM4 over pad metal film, PM1, PM2 probe mark, PR photoresist, PV, PV1 passivation film, R1 first region, R2 second region, R3 third region, R4 fourth region, S1 semiconductor wafer preparation step, S2 passivation film formation step, S3 underlayer film formation step, S4 over pad metal film formation step, S5 inspection step, S6 dicing step, S7 wire bonding step, S8 etching step TR groove, UF, UF1, UF2, UF3, UF4, UF5 base film, WF semiconductor wafer, CHP semiconductor chip.

Claims (10)

第１ボンディングパッドと、金を含有する材料で形成された第１膜とを含む第１接続電極を有する半導体チップと、
銅を含有する材料で形成された第１ボンディングワイヤとを備え、
前記第１ボンディングパッドは、平面視において、第１領域と、前記第１領域から離間して配置された第２領域とを有し、
前記第１膜は、前記第１領域にある前記第１ボンディングパッド上にのみ形成され、かつ前記第１ボンディングワイヤに接続されている、半導体装置。 A semiconductor chip having a first connection electrode including a first bonding pad and a first film formed of a material containing gold;
A first bonding wire formed of a copper-containing material,
The first bonding pad includes a first region and a second region spaced apart from the first region in a plan view,
The semiconductor device, wherein the first film is formed only on the first bonding pad in the first region and is connected to the first bonding wire. 前記第２領域にある前記第１ボンディングパッドの表面には、プローブ痕が形成されている、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a probe mark is formed on a surface of the first bonding pad in the second region. 前記半導体チップは、前記第１ボンディングパッドを覆うように形成されたパッシベーション膜をさらに有し、
前記パッシベーション膜には、平面視において前記第１領域と重なるように配置された第１開口と、平面視において前記第２領域に重なるように配置された第２開口とが形成されている、請求項１に記載の半導体装置。 The semiconductor chip further includes a passivation film formed to cover the first bonding pad,
The passivation film is formed with a first opening arranged so as to overlap the first region in a plan view and a second opening arranged so as to overlap the second region in a plan view. Item 2. The semiconductor device according to item 1. 前記第１接続電極は、前記第２領域にある前記第１ボンディングパッド上にのみ形成され、かつ金を含有する材料で形成された第２膜をさらに含む、請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the first connection electrode is formed only on the first bonding pad in the second region, and further includes a second film formed of a material containing gold. 前記第１膜及び前記第２膜は、無電解めっき膜又は電解めっき膜である、請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the first film and the second film are an electroless plating film or an electrolytic plating film. 前記第１接続電極は、前記第２領域にある前記第１ボンディングパッド上にのみ形成され、かつ金を含有する材料で形成された第２膜をさらに含む、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first connection electrode is formed only on the first bonding pad in the second region, and further includes a second film formed of a material containing gold. 前記第１接続電極の表面には、前記第１膜と前記第２膜とを分離する溝が形成されており、
前記溝の底部からは、前記第１領域と前記第２領域との間にある前記第１ボンディングパッドが露出している、請求項６に記載の半導体装置。 A groove for separating the first film and the second film is formed on a surface of the first connection electrode,
The semiconductor device according to claim 6, wherein the first bonding pad between the first region and the second region is exposed from a bottom of the groove. 平面視において、前記第２領域の面積は、前記第１領域の面積の０．４倍以上２．３倍以下である、請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein an area of the second region is at least 0.4 times and at most 2.3 times an area of the first region in plan view. 前記第１ボンディングワイヤは、前記第１膜に接続されている第１ボール部を有し、
平面視において、前記第１ボール部と前記第１膜との接合面積は、前記第１膜の面積の０．１倍以上０．８倍以下である、請求項１に記載の半導体装置。 The first bonding wire has a first ball portion connected to the first film,
2. The semiconductor device according to claim 1, wherein in a plan view, a bonding area between the first ball portion and the first film is not less than 0.1 times and not more than 0.8 times the area of the first film. 銅を含有する材料で形成された第２ボンディングワイヤとをさらに備え、
前記半導体チップは、第２ボンディングパッドと、金を含有する材料で形成された第３膜とをさらに有し、
前記第２ボンディングパッドは、平面視において、第３領域と、前記第３領域から離間して配置された第４領域とを有し、
前記第３膜は、前記第３領域にある前記第１ボンディングパッド上にのみ形成され、かつ前記第２ボンディングワイヤに接続されており、
平面視において、前記第１膜の面積は、前記第３膜の面積よりも小さく、
前記第１ボンディングワイヤは、前記第１膜に接続された第１ボール部を有しており、
前記第２ボンディングワイヤは、前記第３膜に接続された第２ボール部を有しており、
平面視における前記第１ボール部の径は、平面視における前記第２ボール部の径よりも小さい、請求項１に記載の半導体装置。 A second bonding wire formed of a material containing copper,
The semiconductor chip further includes a second bonding pad and a third film formed of a material containing gold.
The second bonding pad includes a third region and a fourth region spaced apart from the third region in plan view,
The third film is formed only on the first bonding pad in the third region, and is connected to the second bonding wire;
In plan view, the area of the first film is smaller than the area of the third film,
The first bonding wire has a first ball portion connected to the first film,
The second bonding wire has a second ball portion connected to the third film,
The semiconductor device according to claim 1, wherein a diameter of the first ball portion in a plan view is smaller than a diameter of the second ball portion in a plan view.
JP2018139895A 2018-07-26 2018-07-26 Semiconductor device Pending JP2020017642A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018139895A JP2020017642A (en) 2018-07-26 2018-07-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018139895A JP2020017642A (en) 2018-07-26 2018-07-26 Semiconductor device

Publications (1)

Publication Number Publication Date
JP2020017642A true JP2020017642A (en) 2020-01-30

Family

ID=69580815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018139895A Pending JP2020017642A (en) 2018-07-26 2018-07-26 Semiconductor device

Country Status (1)

Country Link
JP (1) JP2020017642A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021136334A (en) * 2020-02-27 2021-09-13 ルネサスエレクトロニクス株式会社 Manufacturing method for semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021136334A (en) * 2020-02-27 2021-09-13 ルネサスエレクトロニクス株式会社 Manufacturing method for semiconductor device
US11456264B2 (en) 2020-02-27 2022-09-27 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP7335184B2 (en) 2020-02-27 2023-08-29 ルネサスエレクトロニクス株式会社 Semiconductor device manufacturing method

Similar Documents

Publication Publication Date Title
TWI315107B (en) Method for manufacturing vertically structured light emitting diode
JP5658582B2 (en) Semiconductor device manufacturing method and semiconductor device
TW201133736A (en) Semiconductor device including a stress buffer material formed above a low-k metallization system
CN103681238B (en) The manufacture method of semiconductor device and semiconductor device
US11456265B2 (en) Semiconductor device and method of manufacturing the same
JP2006261643A (en) Semiconductor device and method of fabricating the same
JP5040035B2 (en) Low on-resistance power FETs using fused metal layers
US9893036B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2007184553A (en) Semiconductor device and its fabrication process
US7279720B2 (en) Large bumps for optical flip chips
TW201001650A (en) Semiconductor with bottom-side wrap-around flange contact
US11387172B2 (en) Semiconductor device and method for manufacturing the same
JP5627835B2 (en) Semiconductor device and manufacturing method of semiconductor device
TW200832580A (en) Power MOSFET wafer level chip-scale pakage
KR20080107386A (en) Cap layer for an aluminum copper bond pad
KR100833194B1 (en) Semiconductor package with redistribution layer of semiconductor chip direcltly contacted with substrate and method for fabricating the same
TW201225300A (en) Chip package and manufacturing method thereof
JP3767585B2 (en) Semiconductor device
JP2020017642A (en) Semiconductor device
JP5716415B2 (en) Manufacturing method of semiconductor device
TW201005826A (en) Semiconductor device, semiconductor chip, manufacturing methods thereof, and stack package
US10658272B2 (en) Method for manufacturing semiconductor device
US11410926B2 (en) E-fuse enhancement by underlayer layout design
JP2019029581A (en) Semiconductor device manufacturing method
JP2007115853A (en) Semiconductor device and method of manufacturing same