JP2020017281A - ニューラルネットワークプロセッサにおけるベクトル計算ユニット - Google Patents
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Abstract
Description
本明細書は、ハードウェアにおいてニューラルネットワーク推測値を計算することに関する。
全体として、本明細書では、ニューラルネットワーク推測値を計算する特定目的ハードウェア回路について説明する。
正規化値を格納し、上記プール回路は、全てのクロックサイクルの後に、所与の正規化値を後続のレジスタまたはメモリユニットにシフトするように構成され、上記プール回路は、上記正規化値から上記プール値を生成するように構成される。プール回路は、上記活性化値を受け取るように構成され、上記活性化値をプールしてプール値を生成するように構成される。上記プール回路は、上記複数の活性化値を複数のレジスタおよび複数のメモリユニットに格納するように構成され、上記複数のレジスタおよび上記複数のメモリユニットは、直列に接続され、各々のレジスタは、1つの正規化値を格納し、各々のメモリユニットは、複数の活性化値を格納し、上記プール回路は、全てのクロックサイクルの後に、所与の活性化値を後続のレジスタまたはメモリユニットにシフトするように構成され、上記プール回路は、上記活性化値から上記プール値を生成するように構成される。
本明細書の主題の1つ以上の実施形態の詳細が添付の図面および以下の説明に記載されている。主題の他の特徴、局面および利点は、説明、図面および特許請求の範囲から明らかになるであろう。
詳細な説明
複数の層を有するニューラルネットワークは、推測値の計算に使用することができる。たとえば、入力を前提として、ニューラルネットワークは当該入力について推測値を計算することができる。ニューラルネットワークは、ニューラルネットワークの各層を介して入力を処理することによってこの推測値を計算する。特に、ニューラルネットワークの層は、各々が重みのそれぞれのセットを有する状態で、ある順序で配置される。各層は、入力を受け取って、当該層の重みのセットに従って入力を処理して、出力を生成する。
理して、推測値を生成し、1つのニューラルネットワーク層からの出力は、次のニューラルネットワーク層への入力として提供される。ニューラルネットワーク層へのデータ入力、たとえばニューラルネットワークへの入力または当該順序内の当該層の下方にある層の、ニューラルネットワーク層への出力、は、当該層への活性化入力と称することができる。
ットとのドット積を計算することができる。
、たとえば乗算および加算を実行することができる他の回路であってもよい。いくつかの実現例では、行列計算ユニット212は、汎用行列プロセッサである。
いては、図4を参照して以下でさらに説明する。
号に基づいて重み入力を重みレジスタ402に送信することができる。重みレジスタ402は、たとえば活性化レジスタ406を介して複数のクロックサイクルにわたって活性化入力がセルに送信されるときに重み入力がセル内にとどまって隣接するセルに送信されないように、重み入力を静的に格納することができる。したがって、重み入力は、たとえば乗算回路408を使用して複数の活性化入力に適用可能であり、それぞれの累積値は、隣接するセルに送信されることができる。
として機能することができる。ゼロレジスタ635および638は、ゼロレジスタの列612に含まれ得る。互い違いに配置されたグループ内の値の一例については、図7を参照して以下でさらに説明する。
,0のための正規化値であり得る。
性化値802とを掛け合わせて、正規化値を生成することができる。いくつかの実現例では、正規化値は、次いで、プール回路、たとえば図5のプール回路508に送られる。
つかの実現例では、プール回路は、新たな正規化値が最後の最上部のレジスタ、たとえばレジスタ916に格納されるまで新たな正規化値をシフトする。
コンピュータによって実行されてもよく、当該1つ以上のプログラム可能なコンピュータは、入力データ上で動作して出力を生成することによって機能を実行するように1つ以上のコンピュータプログラムを実行する。また、当該プロセスおよび論理フローは、特定目的論理回路、たとえばFPGA(フィールドプログラマブルゲートアレイ)またはASIC(特定用途向け集積回路)によって実行されてもよく、装置は、特定目的論理回路、たとえばFPGAまたはASICとして実現されてもよい。
:GPS)受信機で実施されてもよく、または携帯型記憶装置、たとえばユニバーサルシリアルバス(universal serial bus:USB)フラッシュドライブで実施されてもよい。
と対話できるグラフィカルユーザインターフェイスもしくはウェブブラウザを有するクライアントコンピュータを含む計算システムで実現されてもよく、または1つ以上のこのようなバックエンドコンポーネント、ミドルウェアコンポーネントもしくはフロントエンドコンポーネントのいずれかの組み合わせを含む計算システムで実現されてもよい。当該システムのコンポーネント同士は、デジタルデータ通信のいずれかの形態または媒体、たとえば通信ネットワークによって相互接続されてもよい。通信ネットワークの例としては、ローカルエリアネットワーク(local area network:LAN)および広域ネットワーク(wide area network:WAN)、たとえばインターネットが挙げられる。
Claims (12)
- 複数の層を備えるニューラルネットワークについてニューラルネットワーク計算を実行するための回路であって、
累積値のベクトルを受け取るように構成され、関数を各々の累積値に適用して活性化値のベクトルを生成するように構成された活性化回路と、
前記活性化回路に結合され、各々の活性化値についてそれぞれの正規化値を生成するように構成された正規化回路とを備える、回路。 - 前記活性化回路は、前記回路内のシストリックアレイから前記累積値のベクトルを受け取る、請求項1に記載の回路。
- 前記正規化回路は、複数の正規化レジスタ列を備え、各々の正規化レジスタ列は、直列に接続された複数の正規化レジスタを備え、各々の正規化レジスタ列は、それぞれの活性化値を受け取るように構成され、前記正規化回路は、1つ以上の正規化レジスタのまわりにグループを形成するように構成され、各々のグループは、正規化ユニットに対応し、各々の正規化ユニットは、前記それぞれの活性化値についてそれぞれの正規化値を算出するように構成される、請求項1または2に記載の回路。
- 各々の正規化レジスタは、前記個別の活性化値を隣接する正規化列に渡すように構成される、請求項3に記載の回路。
- 各々のグループは、正規化半径パラメータを使用して形成される、請求項3または4に記載の回路。
- 各々の正規化ユニットは、
前記それぞれの活性化値を受け取るように構成され、
前記それぞれの活性化値からそれぞれの中間正規化値を生成するように構成され、
前記それぞれの中間正規化値を1つ以上の隣接する正規化ユニットに送るように構成される、請求項3〜5のいずれか1項に記載の回路。 - 前記それぞれの中間正規化値を生成することは、前記それぞれの活性化値の二乗を生成することを備える、請求項6に記載の回路。
- 各々の正規化ユニットはさらに、
活性化値から生成された1つ以上の中間正規化値を1つ以上の隣接する正規化ユニットから受け取るように構成され、
各々の中間正規化値を合計して、インデックスを生成するように構成され、
前記インデックスを使用して、ルックアップテーブルから1つ以上の値にアクセスするように構成され、
前記1つ以上の値および前記インデックスからスケーリングファクタを生成するように構成され、
前記スケーリングファクタおよび前記それぞれの活性化値から前記それぞれの正規化値を生成するように構成される、請求項6または7に記載の回路。 - 前記正規化値を受け取るように構成され、前記正規化値をプールしてプール値を生成するように構成されたプール回路をさらに備える、請求項1〜8のいずれか1項に記載の回路。
- 前記プール回路は、前記複数の正規化値を複数のレジスタおよび複数のメモリユニット
に格納するように構成され、
前記複数のレジスタおよび前記複数のメモリユニットは、直列に接続され、各々のレジスタは、1つの正規化値を格納し、各々のメモリユニットは、複数の正規化値を格納し、
前記プール回路は、全てのクロックサイクルの後に、所与の正規化値を後続のレジスタまたはメモリユニットにシフトするように構成され、
前記プール回路は、前記正規化値から前記プール値を生成するように構成される、請求項9に記載の回路。 - 前記活性化値を受け取るように構成され、前記活性化値をプールしてプール値を生成するように構成されたプール回路をさらに備える、請求項1〜8のいずれか1項に記載の回路。
- 前記プール回路は、前記複数の活性化値を複数のレジスタおよび複数のメモリユニットに格納するように構成され、
前記複数のレジスタおよび前記複数のメモリユニットは、直列に接続され、各々のレジスタは、1つの正規化値を格納し、各々のメモリユニットは、複数の活性化値を格納し、
前記プール回路は、全てのクロックサイクルの後に、所与の活性化値を後続のレジスタまたはメモリユニットにシフトするように構成され、
前記プール回路は、前記活性化値から前記プール値を生成するように構成される、請求項11に記載の回路。
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