JP2019216599A - Semiconductor device, power conversion device, and vehicle - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置、電力変換装置、及び、車両に関する。 Embodiments of the present invention relate to a semiconductor device, a power conversion device, and a vehicle.
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）等の半導体装置を用いた電力変換装置の開発は盛んに行われている。 2. Description of the Related Art Power conversion devices using semiconductor devices such as MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have been actively developed.
上述の電力変換装置においては、半導体装置のターンオフ時又はターンオン時にサージなどの電圧変動が生ずる場合がある。大きな電圧変動が生じると、半導体装置の破壊が生じ問題となる。従って電圧変動の抑制が求められる。しかし、電圧変動の抑制と半導体装置の高速動作は相反するおそれがある。すなわち、高速動作はスイッチング損失を低減するので、サージ等の電圧変動抑制とスイッチング損失抑制は一般的に相反する。 In the above-described power converter, a voltage fluctuation such as a surge may occur when the semiconductor device is turned off or turned on. When a large voltage fluctuation occurs, the semiconductor device is destroyed, which is a problem. Therefore, suppression of voltage fluctuation is required. However, suppression of voltage fluctuation and high-speed operation of the semiconductor device may be in conflict. That is, since high-speed operation reduces switching loss, suppression of voltage fluctuations such as surges and suppression of switching loss generally contradict each other.
本発明が解決しようとする課題は、高速動作と電圧変動抑制が両立可能な半導体装置、電力変換装置、及び、車両を提供することである。 An object of the present invention is to provide a semiconductor device, a power conversion device, and a vehicle that can achieve both high-speed operation and suppression of voltage fluctuation.
実施形態の半導体装置は、第１の電極と、第２の電極と、第１の制御電極と、を有しスイッチング動作する第１のトランジスタと、第３の電極と、前記第１の電極に電気的に接続された第４の電極と、第２の制御電極と、を有しアナログ動作する第２のトランジスタと、前記第２の電極に電気的に接続された第５の電極と、第６の電極と、第３の制御電極と、を有する第３のトランジスタと、前記第３の電極に電気的に接続された第７の電極と、前記第５の電極に電気的に接続された第８の電極と、第４の制御電極と、を有する第４のトランジスタと、を備える。 A semiconductor device according to an embodiment includes a first transistor that has a first electrode, a second electrode, and a first control electrode, and that performs a switching operation, a third electrode, and a first electrode. A second transistor having a fourth electrode electrically connected thereto, a second control electrode, and performing an analog operation; a fifth electrode electrically connected to the second electrode; A third transistor having a sixth electrode and a third control electrode; a seventh electrode electrically connected to the third electrode; and a third electrode electrically connected to the fifth electrode. A fourth transistor having an eighth electrode and a fourth control electrode.
以下、図面を用いて本発明の実施形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、第１の制御電極と、を有しスイッチング動作する第１のトランジスタと、第３の電極と、前記第１の電極に電気的に接続された第４の電極と、第２の制御電極と、を有しアナログ動作する第２のトランジスタと、前記第２の電極に電気的に接続された第５の電極と、第６の電極と、第３の制御電極と、を有する第３のトランジスタと、前記第３の電極に電気的に接続された第７の電極と、前記第５の電極に電気的に接続された第８の電極と、第４の制御電極と、を有する第４のトランジスタと、を備える。
(1st Embodiment)
The semiconductor device according to the present embodiment includes a first transistor that has a first electrode, a second electrode, and a first control electrode and performs a switching operation, a third electrode, and the first electrode. A second transistor that has a fourth electrode electrically connected to the second transistor and a second control electrode and performs an analog operation, a fifth electrode electrically connected to the second electrode, A third transistor having a sixth electrode and a third control electrode; a seventh electrode electrically connected to the third electrode; and a third electrode electrically connected to the fifth electrode. And a fourth transistor having an eighth electrode and a fourth control electrode.
図１は、本実施形態の電力変換システム９００の模式図である。 FIG. 1 is a schematic diagram of a power conversion system 900 according to the present embodiment.
電力変換システム９００は、電力変換装置８００と、モーター８１０と、を備える。 The power conversion system 900 includes a power conversion device 800 and a motor 810.
電力変換装置８００は、アーム２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆと、直流電源３００と、コンバータ４００と、平滑コンデンサ５００と、を備える。 Power conversion device 800 includes arms 200a, 200b, 200c, 200d, 200e, and 200f, DC power supply 300, converter 400, and smoothing capacitor 500.
直流電源３００は、直流電圧を出力する。コンバータ４００はＤＣ−ＤＣコンバータであり、直流電源３００が出力した直流電圧を、他の直流電圧に変換する。平滑コンデンサ５００は、コンバータ４００によって出力された電圧を平滑化する。 DC power supply 300 outputs a DC voltage. Converter 400 is a DC-DC converter, and converts a DC voltage output from DC power supply 300 to another DC voltage. Smoothing capacitor 500 smoothes the voltage output by converter 400.
アーム２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆのそれぞれは、後述する半導体装置１００を有する。アーム２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆにより、平滑コンデンサ５００によって平滑化された直流電圧は交流に変換される。 Each of the arms 200a, 200b, 200c, 200d, 200e, and 200f has a semiconductor device 100 described later. The DC voltage smoothed by the smoothing capacitor 500 is converted into AC by the arms 200a, 200b, 200c, 200d, 200e and 200f.
例えば、アーム２００ａは、第１のアーム電極２０２と第２のアーム電極２０４を有する。また、アーム２００ｂは第３のアーム電極２０６と第４のアーム電極２０８を有する。アーム２００ａとアーム２００ｂは、第１のアーム電極２０２と第４のアーム電極２０８が電気的に接続されることにより、互いに電気的に接続されている。同様に、アーム２００ｃとアーム２００ｄ及びアーム２００ｅとアーム２００ｆはそれぞれ互いに電気的に接続されている。 For example, the arm 200a has a first arm electrode 202 and a second arm electrode 204. Further, the arm 200b has a third arm electrode 206 and a fourth arm electrode 208. The arm 200a and the arm 200b are electrically connected to each other by electrically connecting the first arm electrode 202 and the fourth arm electrode 208. Similarly, the arm 200c and the arm 200d and the arm 200e and the arm 200f are electrically connected to each other.
モーター８１０は、コイル８１０ｕ、８１０ｖ及び８１０ｗを有する。コイル８１０ｕ、８１０ｗ及び８１０ｖの一端は互いに中性点８２０において電気的に接続されている。 Motor 810 has coils 810u, 810v, and 810w. One ends of the coils 810u, 810w, and 810v are electrically connected to each other at a neutral point 820.
コイル８１０ｕの他端はアーム２００ａとアーム２００ｂの間に電気的に接続されている。コイル８１０ｖの他端はアーム２００ｃとアーム２００ｄの間に電気的に接続されている。また、コイル８１０ｗの他端はアーム２００ｅとアーム２００ｆの間に電気的に接続されている。 The other end of the coil 810u is electrically connected between the arm 200a and the arm 200b. The other end of the coil 810v is electrically connected between the arm 200c and the arm 200d. The other end of the coil 810w is electrically connected between the arm 200e and the arm 200f.
なお、本実施形態の電力変換装置８００におけるグランドは、例えば、複数設けられた平滑コンデンサ５００の間に電気的に接続されている。また、電力変換装置８００におけるグランドは、例えば、アーム２００ｂとアーム２００ｄとアーム２００ｆが互いに電気的に接続された電線に、電気的に接続されている。 The ground in the power converter 800 of the present embodiment is electrically connected, for example, between a plurality of provided smoothing capacitors 500. The ground in the power converter 800 is electrically connected to, for example, an electric wire in which the arm 200b, the arm 200d, and the arm 200f are electrically connected to each other.
図２は、本実施形態の半導体装置１００の模式図である。 FIG. 2 is a schematic diagram of the semiconductor device 100 of the present embodiment.
半導体装置１００は、第１のトランジスタ１０（ＳＷ１）と、第２のトランジスタ１２（Ｑ１）と、第３のトランジスタ１４（ＳＷ２）と、第５のトランジスタ１８（Ｑ２）と、第１の抵抗３０（Ｒ１）と、可変電源４０（Ｖ１）と、電圧源５０（Ｖ２）と、第１の制御部６０と、検出部６４と、第３の制御部６６と、第１のバッファ８０と、第２のバッファ８２と、第１の交流信号源９０（交流信号源９０）と、を備える。 The semiconductor device 100 includes a first transistor 10 (SW 1 ), a second transistor 12 (Q 1 ), a third transistor 14 (SW 2 ), a fifth transistor 18 (Q 2 ), 1 resistor 30 (R 1 ), variable power supply 40 (V 1 ), voltage source 50 (V 2 ), first control unit 60, detection unit 64, third control unit 66, A first buffer 80, a second buffer 82, and a first AC signal source 90 (AC signal source 90) are provided.
第１のトランジスタ１０は、例えばｎ型ＭＯＳＦＥＴである。第１のトランジスタ１０は、第１の電極１０ａと、第２の電極１０ｂと、第１の制御電極１０ｃと、を有する。第１の電極１０ａはｎ型ＭＯＳＦＥＴのソース電極、第２の電極１０ｂはｎ型ＭＯＳＦＥＴのドレイン電極、第１の制御電極１０ｃはｎ型ＭＯＳＦＥＴのゲート電極である。 The first transistor 10 is, for example, an n-type MOSFET. The first transistor 10 has a first electrode 10a, a second electrode 10b, and a first control electrode 10c. The first electrode 10a is a source electrode of the n-type MOSFET, the second electrode 10b is a drain electrode of the n-type MOSFET, and the first control electrode 10c is a gate electrode of the n-type MOSFET.
第２のトランジスタ１２は、例えばｎ型ＭＯＳＦＥＴである。第２のトランジスタ１２は、第３の電極１２ａと、第４の電極１２ｂと、第２の制御電極１２ｃと、を有する。第３の電極１２ａはｎ型ＭＯＳＦＥＴのソース電極、第４の電極１２ｂはｎ型ＭＯＳＦＥＴのドレイン電極、第２の制御電極１２ｃはｎ型ＭＯＳＦＥＴのゲート電極である。 The second transistor 12 is, for example, an n-type MOSFET. The second transistor 12 has a third electrode 12a, a fourth electrode 12b, and a second control electrode 12c. The third electrode 12a is a source electrode of the n-type MOSFET, the fourth electrode 12b is a drain electrode of the n-type MOSFET, and the second control electrode 12c is a gate electrode of the n-type MOSFET.
第３の電極１２ａは、第２の電極１０ｂに電気的に接続されている。 The third electrode 12a is electrically connected to the second electrode 10b.
第３のトランジスタ１４は、例えばｐ型ＭＯＳＦＥＴである。第３のトランジスタ１４は、第５の電極１４ａと、第６の電極１４ｂと、第３の制御電極１４ｃと、を有する。第５の電極１４ａはｐ型ＭＯＳＦＥＴのドレイン電極、第６の電極１４ｂはｐ型ＭＯＳＦＥＴのソース電極、第３の制御電極１４ｃはｐ型ＭＯＳＦＥＴのゲート電極である。 The third transistor 14 is, for example, a p-type MOSFET. The third transistor 14 has a fifth electrode 14a, a sixth electrode 14b, and a third control electrode 14c. The fifth electrode 14a is a drain electrode of the p-type MOSFET, the sixth electrode 14b is a source electrode of the p-type MOSFET, and the third control electrode 14c is a gate electrode of the p-type MOSFET.
第５の電極１４ａは、第４の電極１２ｂに電気的に接続されている。 The fifth electrode 14a is electrically connected to the fourth electrode 12b.
第５のトランジスタ１８は、例えばｎ型ＭＯＳＦＥＴである。第５のトランジスタ１８は、第９の電極１８ａと、第１０の電極１８ｂと、第５の制御電極１８ｃと、を有する。第９の電極１８ａはｎ型ＭＯＳＦＥＴのソース電極、第１０の電極１８ｂはｎ型ＭＯＳＦＥＴのドレイン電極、第５の制御電極１８ｃはｎ型ＭＯＳＦＥＴのゲート電極である。 The fifth transistor 18 is, for example, an n-type MOSFET. The fifth transistor 18 has a ninth electrode 18a, a tenth electrode 18b, and a fifth control electrode 18c. The ninth electrode 18a is a source electrode of the n-type MOSFET, the tenth electrode 18b is a drain electrode of the n-type MOSFET, and the fifth control electrode 18c is a gate electrode of the n-type MOSFET.
図１のアーム２００ａにおいては、第９の電極１８ａは第１のアーム電極２０２と、第１０の電極１８ｂは第２のアーム電極２０４と、それぞれ電気的に接続されている。また、アーム２００ｂにおいては、第９の電極１８ａは第３のアーム電極２０６と、第１０の電極１８ｂは第４のアーム電極２０８と、電気的に接続されている。 In the arm 200a of FIG. 1, the ninth electrode 18a is electrically connected to the first arm electrode 202, and the tenth electrode 18b is electrically connected to the second arm electrode 204. In the arm 200b, the ninth electrode 18a is electrically connected to the third arm electrode 206, and the tenth electrode 18b is electrically connected to the fourth arm electrode 208.
このため、アーム２００ｂの半導体装置１００（一方の半導体装置１００）の第１０の電極１８ｂは、アーム２００ａの半導体装置１００（他方の半導体装置１００）の第９の電極１８ａと、電気的に接続されている。 Therefore, the tenth electrode 18b of the semiconductor device 100 of the arm 200b (one semiconductor device 100) is electrically connected to the ninth electrode 18a of the semiconductor device 100 of the arm 200a (other semiconductor device 100). ing.
第１の寄生容量２４と第２の寄生容量２６は、第５のトランジスタ１８が有する寄生容量である。 The first parasitic capacitance 24 and the second parasitic capacitance 26 are the parasitic capacitances of the fifth transistor 18.
第１のトランジスタ１０としては、ＭＯＳＦＥＴの他にも、例えばＩＧＢＴ、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）又はＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ：バイポーラジャンクショントランジスタ）を用いることが出来る。 As the first transistor 10, for example, an IGBT, a JFET (Junction FET) or a BJT (Bipolar Junction Transistor) can be used in addition to the MOSFET.
第２のトランジスタ１２としては、ＭＯＳＦＥＴの他にも、例えばＩＧＢＴやＪＦＥＴを用いることが出来る。 As the second transistor 12, for example, an IGBT or a JFET can be used in addition to the MOSFET.
第３のトランジスタ１４としては、ＭＯＳＦＥＴの他にも、例えばＩＧＢＴ、ＪＦＥＴを用いることが出来る。 As the third transistor 14, for example, an IGBT or a JFET can be used in addition to the MOSFET.
第５のトランジスタ１８としては、ＭＯＳＦＥＴの他にも、例えばＩＧＢＴ、ＪＦＥＴを用いることが出来る。 As the fifth transistor 18, for example, an IGBT or a JFET can be used in addition to the MOSFET.
第１の抵抗３０は、ゲートシリーズ抵抗である。第１の抵抗３０は、第１の抵抗電極３０ａと、第２の抵抗電極３０ｂと、を有する。 The first resistor 30 is a gate series resistor. The first resistor 30 has a first resistor electrode 30a and a second resistor electrode 30b.
第１の抵抗電極３０ａは第４の電極１２ｂ及び第５の電極１４ａと電気的に接続されている。第２の抵抗電極３０ｂは第５の制御電極１８ｃと電気的に接続されている。これにより、第５の制御電極１８ｃは、第１の抵抗３０を介して、第４の電極１２ｂ及び第５の電極１４ａと電気的に接続されている。 The first resistance electrode 30a is electrically connected to the fourth electrode 12b and the fifth electrode 14a. The second resistance electrode 30b is electrically connected to the fifth control electrode 18c. As a result, the fifth control electrode 18c is electrically connected to the fourth electrode 12b and the fifth electrode 14a via the first resistor 30.
なお、第１の抵抗３０を設けることは、必ずしも必須ではない。言い換えれば、第１の抵抗３０の抵抗値は０Ωでも良い。 Note that the provision of the first resistor 30 is not always essential. In other words, the resistance value of the first resistor 30 may be 0Ω.
可変電源４０は、例えば可変電圧源又は可変電流源である。可変電源４０は、例えば、電圧源と、電圧源に電気的に接続された可変抵抗器を有する。あるいは、可変電源４０は、例えば、電流源と、電流源に電気的に接続された可変抵抗器を有する。可変電源４０は、第２の制御電極１２ｃに電気的に接続されている。 The variable power supply 40 is, for example, a variable voltage source or a variable current source. The variable power supply 40 has, for example, a voltage source and a variable resistor electrically connected to the voltage source. Alternatively, the variable power supply 40 has, for example, a current source and a variable resistor electrically connected to the current source. The variable power supply 40 is electrically connected to the second control electrode 12c.
可変電源４０は、第２の制御電極１２ｃに、可変するゲート電圧を入力する。 The variable power supply 40 inputs a variable gate voltage to the second control electrode 12c.
ゲート電圧を第２のトランジスタ１２の閾値付近に制御すれば、第２のトランジスタ１２は可変抵抗として動作する。このため、第２のトランジスタ１２はアナログ動作を行うことが出来る。 If the gate voltage is controlled near the threshold value of the second transistor 12, the second transistor 12 operates as a variable resistor. Therefore, the second transistor 12 can perform an analog operation.
また、第２のトランジスタ１２のゲート電圧（第２の制御電極１２ｃの電圧）は、第１のトランジスタ１０のゲート電圧（第１の制御電極１０ｃの電圧）のハイレベル電圧以下になるように、可変電源４０は制御される。 Further, the gate voltage of the second transistor 12 (the voltage of the second control electrode 12c) is lower than the high-level voltage of the gate voltage of the first transistor 10 (the voltage of the first control electrode 10c). The variable power supply 40 is controlled.
これにより、第２のトランジスタ１２のゲート電圧を、第２のトランジスタ１２の閾値付近に制御することが可能となる。そのため、第２のトランジスタ１２はアナログ動作を行うことが出来る。 Thus, the gate voltage of the second transistor 12 can be controlled to be close to the threshold value of the second transistor 12. Therefore, the second transistor 12 can perform an analog operation.
なお、第２のトランジスタ１２のゲート電圧の制御に用いる機器は、上述の可変電源４０に限定されない。第２の制御電極１２ｃに、可変するゲート電圧を入力することが可能である機器であれば、可変電源４０として適用することが可能である。 Note that the device used to control the gate voltage of the second transistor 12 is not limited to the variable power supply 40 described above. Any device that can input a variable gate voltage to the second control electrode 12c can be applied as the variable power supply 40.
検出部６４は、例えば電圧計又は電流計である。検出部６４は、第９の電極１８ａと第１０の電極１８ｂの間に流れる電流又は第９の電極１８ａと第１０の電極１８ｂの間の電圧を測定する。言い換えれば、検出部６４は、第５のトランジスタ１８のソース−ドレイン間電流又はソース−ドレイン間電圧を測定する。 The detection unit 64 is, for example, a voltmeter or an ammeter. The detection unit 64 measures a current flowing between the ninth electrode 18a and the tenth electrode 18b or a voltage between the ninth electrode 18a and the tenth electrode 18b. In other words, the detecting unit 64 measures the source-drain current or the source-drain voltage of the fifth transistor 18.
第３の制御部６６は、検出部６４により測定された上述の電流又は電圧に基づいて、可変電源４０が出力する電圧を制御する。例えば可変電源４０が上述の可変抵抗器を含む場合、第３の制御部６６は、可変抵抗器の抵抗値を可変させるためのマイコン、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、回路基板又はそれらの組合せである。 The third control unit 66 controls the voltage output from the variable power supply 40 based on the above-described current or voltage measured by the detection unit 64. For example, when the variable power supply 40 includes the above-described variable resistor, the third control unit 66 includes a microcomputer for varying the resistance value of the variable resistor, a PC (Personal Computer), an FPGA (Field-Programmable Gate Array), A circuit board or a combination thereof.
これにより、第２の制御電極１２ｃの電圧は、第９の電極１８ａと第１０の電極１８ｂの間に流れる電流又は第９の電極１８ａと第１０の電極１８ｂの間の電圧に基づいて決定される。 Thereby, the voltage of the second control electrode 12c is determined based on the current flowing between the ninth electrode 18a and the tenth electrode 18b or the voltage between the ninth electrode 18a and the tenth electrode 18b. You.
なお、第３の制御部６６は、他の電圧、電流等の情報に基づいて、可変電源４０が出力する電圧を制御することが出来る。 The third control unit 66 can control the voltage output from the variable power supply 40 based on other information such as voltage and current.
電圧源５０は、第６の電極１４ｂに電気的に接続される。電圧源５０は、第６の電極１４ｂに電圧Ｖ２を印加する。 The voltage source 50 is electrically connected to the sixth electrode 14b. Voltage source 50 applies a voltage V 2 to the sixth electrode 14b.
第１の交流信号源９０は、第１の制御電極１０ｃに第２のバッファ８２を介して電気的に接続されている。第１の交流信号源９０は、第１のトランジスタ１０をスイッチング動作させるための信号、例えば方形波信号を、第１の制御電極１０ｃに入力する。 The first AC signal source 90 is electrically connected to the first control electrode 10c via a second buffer 82. The first AC signal source 90 inputs a signal for causing the first transistor 10 to perform a switching operation, for example, a square wave signal, to the first control electrode 10c.
また、第１の交流信号源９０は、第３の制御電極１４ｃに第１のバッファ８０を介して電気的に接続されている。第１の交流信号源９０は、第３のトランジスタ１４をスイッチング動作させるための信号、例えば方形波信号を、第３の制御電極１４ｃに入力する。 Further, the first AC signal source 90 is electrically connected to the third control electrode 14c via the first buffer 80. The first AC signal source 90 inputs a signal for causing the third transistor 14 to perform a switching operation, for example, a square wave signal, to the third control electrode 14c.
第１の交流信号源９０からの信号により、第１のトランジスタ１０と第３のトランジスタ１４はスイッチング動作を行う。 In response to a signal from the first AC signal source 90, the first transistor 10 and the third transistor 14 perform a switching operation.
第１のバッファ８０及び第２のバッファ８２は、第１の交流信号源９０により入力された信号の論理をそのまま出力する。第１のトランジスタ１０と第３のトランジスタ１４は排他動作する。第１のトランジスタ１０と第３のトランジスタ１４を適切に排他動作させるため、第１のバッファ８０は、レベルシフトの機能を有していても良い。なお第１のトランジスタ１０と第３のトランジスタ１４を排他動作させる構成は、上述の構成に限定されない。 The first buffer 80 and the second buffer 82 output the logic of the signal input from the first AC signal source 90 as it is. The first transistor 10 and the third transistor 14 operate exclusively. The first buffer 80 may have a level shift function in order to appropriately perform the exclusive operation of the first transistor 10 and the third transistor 14. Note that the structure in which the first transistor 10 and the third transistor 14 operate exclusively is not limited to the above structure.
第１の制御部６０は、第１の交流信号源９０に電気的に接続されている。第１の制御部６０は、第１の交流信号源９０により発生される、第１のトランジスタ１０及び第３のトランジスタ１４のオンオフを制御する信号の制御を行う。 The first control unit 60 is electrically connected to the first AC signal source 90. The first control unit 60 controls a signal that is generated by the first AC signal source 90 and controls on / off of the first transistor 10 and the third transistor 14.
第１の制御部６０は、例えば、マイコン、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、回路基板又はそれらの組合せである。これにより、第１の交流信号源９０は、マイコン又はＦＰＧＡにより発生された信号を受け取る事が出来る。 The first control unit 60 is, for example, a microcomputer, a PC (Personal Computer), an FPGA (Field-Programmable Gate Array), a circuit board, or a combination thereof. Thereby, the first AC signal source 90 can receive the signal generated by the microcomputer or the FPGA.
次に、本実施形態の作用効果について説明する。 Next, the operation and effect of the present embodiment will be described.
本実施形態の半導体装置１００では、パワー半導体のスイッチング動作時に生ずる電圧変動を抑制する技術である、いわゆるアクティブゲートコントロール技術を用いている。アクティブゲートコントロール技術は、パワートランジスタのゲート電圧を動的に制御する。アクティブゲートコントロール技術を適用することにより、パワートランジスタのスイッチング動作時のピーク電圧を抑制し、半導体装置や電力変換装置の破壊を防ぐことが可能となる。 In the semiconductor device 100 of the present embodiment, a so-called active gate control technique is used, which is a technique for suppressing a voltage fluctuation occurring during a switching operation of a power semiconductor. Active gate control technology dynamically controls the gate voltage of a power transistor. By applying the active gate control technique, it is possible to suppress a peak voltage at the time of a switching operation of a power transistor and prevent a semiconductor device or a power conversion device from being damaged.
例えば、図２の半導体装置１００で、第５のトランジスタ１８のゲート電圧を動的に制御する場合を考える。ゲート電圧を動的に制御するためには、第５の制御電極１８ｃに、ゲート電圧を動的に制御することを可能にする機器を電気的に接続する。 For example, consider the case where the gate voltage of the fifth transistor 18 is dynamically controlled in the semiconductor device 100 of FIG. In order to dynamically control the gate voltage, a device that enables the gate voltage to be dynamically controlled is electrically connected to the fifth control electrode 18c.
例えば、オペアンプを第５の制御電極１８ｃに電気的に接続することによりゲート電圧を制御しようとする場合を考える。この場合、オペアンプのスルーレートで第５のトランジスタ１８の制御速度が制限されてしまう。従って、ゲート電圧の高速な動的制御は困難になる。 For example, let us consider a case where the gate voltage is to be controlled by electrically connecting an operational amplifier to the fifth control electrode 18c. In this case, the control speed of the fifth transistor 18 is limited by the slew rate of the operational amplifier. Therefore, high-speed dynamic control of the gate voltage becomes difficult.
また、例えば、スイッチング動作する第１のトランジスタ１０とスイッチング動作する第３のトランジスタ１４を第５の制御電極１８ｃに電気的に接続する場合を考える。この場合、ゲート電圧をより高速に変化させることは可能である。しかし、第１のトランジスタ１０と第３のトランジスタ１４のいずれもいわばオン／オフするスイッチとして動作するため、精密なゲート電圧制御を行うことは困難である。 Further, for example, a case is considered where the first transistor 10 that performs the switching operation and the third transistor 14 that performs the switching operation are electrically connected to the fifth control electrode 18c. In this case, it is possible to change the gate voltage more quickly. However, since both the first transistor 10 and the third transistor 14 operate as switches that are turned on / off, it is difficult to perform precise gate voltage control.
本実施形態では、第１のトランジスタ１０と第３のトランジスタ１４の間に、第２のトランジスタ１２を設ける。そして、第１のトランジスタ１０はスイッチング動作し、第２のトランジスタ１２はアナログ動作する。このような構成とすることにより、第２のトランジスタ１２により、第５のトランジスタ１８のゲート電極に存在している電荷の放電を制御出来る。従って、スイッチング動作時のピーク電圧が抑制され、高速動作をさせてもゲート電圧の動的制御が可能となる。よって、高速動作と電圧変動抑制が両立可能である。 In the present embodiment, a second transistor 12 is provided between the first transistor 10 and the third transistor 14. Then, the first transistor 10 performs a switching operation, and the second transistor 12 performs an analog operation. With such a structure, discharge of electric charge existing in the gate electrode of the fifth transistor 18 can be controlled by the second transistor 12. Therefore, the peak voltage at the time of the switching operation is suppressed, and the gate voltage can be dynamically controlled even at the time of high-speed operation. Therefore, both high-speed operation and suppression of voltage fluctuation can be achieved.
図３は、本実施形態の半導体装置１００の作用効果の説明図である。図３は、第５のトランジスタ１８のドレイン−ソース間電圧の立ち下がりを示す。 FIG. 3 is an explanatory diagram of the operation and effect of the semiconductor device 100 of the present embodiment. FIG. 3 shows the falling of the drain-source voltage of the fifth transistor 18.
ドレイン−ソース間電圧の立ち下がりは、最も高速な場合のデータで、図３中Ａ点における１．０４μｓｅｃからＢ点における１．０５５μｓｅｃまでの１５ｎｓｅｃ程度の間に、２１Ｖから０Ｖまで変化している。本実施形態の半導体装置１００により、極めて高速なスイッチング動作が実現されている。 The fall of the drain-source voltage is the data at the highest speed, and changes from 21 V to 0 V in about 15 nsec from 1.04 μsec at point A to 1.055 μsec at point B in FIG. . An extremely high-speed switching operation is realized by the semiconductor device 100 of the present embodiment.
以上のように、本実施形態の半導体装置によれば、高速動作と電圧変動抑制が両立可能な半導体装置の提供が可能になる。 As described above, according to the semiconductor device of the present embodiment, it is possible to provide a semiconductor device that can achieve both high-speed operation and suppression of voltage fluctuation.
（第２の実施形態）
本実施形態の半導体装置は、第４の電極１２ｂは第１の電極１０ａに電気的に接続されており、第２の電極１０ｂは第５の電極１４ａに電気的に接続されている点で、第１の実施形態と異なっている。ここで、第１の実施形態と重複する点については、記載を省略する。
(Second Embodiment)
The semiconductor device of the present embodiment is different in that the fourth electrode 12b is electrically connected to the first electrode 10a, and the second electrode 10b is electrically connected to the fifth electrode 14a. This is different from the first embodiment. Here, description of the same points as in the first embodiment will be omitted.
図４は、本実施形態の半導体装置１１０の模式図である。 FIG. 4 is a schematic diagram of the semiconductor device 110 of the present embodiment.
本実施形態の半導体装置１１０においては、スイッチング動作する第１のトランジスタ１０が第１の抵抗３０を介して第５のトランジスタ１８と電気的に接続されている。そして、アナログ動作する第２のトランジスタ１２は、第１のトランジスタ１０を介して第５のトランジスタ１８と電気的に接続されている。 In the semiconductor device 110 of the present embodiment, the first transistor 10 that performs the switching operation is electrically connected to the fifth transistor 18 via the first resistor 30. The second transistor 12 that performs analog operation is electrically connected to the fifth transistor 18 via the first transistor 10.
本実施形態の半導体装置１１０においては、第１の実施形態と異なり、可変電源４０と第２のトランジスタ１２の間に第１のトランジスタ１０が接続されていない。そのため、安定した電圧を第２の制御電極１２ｃに印加することが可能となる。よって、第２のトランジスタ１２を安定して動作させることが出来る。 In the semiconductor device 110 of the present embodiment, unlike the first embodiment, the first transistor 10 is not connected between the variable power supply 40 and the second transistor 12. Therefore, it is possible to apply a stable voltage to the second control electrode 12c. Therefore, the second transistor 12 can operate stably.
以上のように、本実施形態の半導体装置１１０によれば、第１の実施形態の半導体装置１００と同様に、スイッチング動作時のピーク電圧が抑制され、高速動作をさせてもゲート電圧の動的制御が可能となる。よって、高速動作と電圧変動抑制が両立可能な半導体装置の提供が可能になる。 As described above, according to the semiconductor device 110 of the present embodiment, similarly to the semiconductor device 100 of the first embodiment, the peak voltage at the time of the switching operation is suppressed, and even if the high-speed operation is performed, the dynamic of the gate voltage is reduced. Control becomes possible. Therefore, it is possible to provide a semiconductor device capable of achieving both high-speed operation and suppression of voltage fluctuation.
また、本実施形態の半導体装置１１０によれば、アナログ動作するトランジスタをさらに安定駆動させることにより、さらに高速動作と電圧変動抑制が両立可能な半導体装置の提供が可能になる。 In addition, according to the semiconductor device 110 of the present embodiment, it is possible to provide a semiconductor device that can achieve both high-speed operation and suppression of voltage fluctuation by further stably driving a transistor that performs analog operation.
（第３の実施形態）
本実施形態の半導体装置は、第２の制御電極１２ｃと第１の電極１０ａの間に電気的に接続されたコンデンサをさらに備える点で、第１の実施形態と異なっている。ここで、第１乃至第２の実施形態と重複する点については、記載を省略する。
(Third embodiment)
The semiconductor device of the present embodiment is different from the first embodiment in that the semiconductor device of the present embodiment further includes a capacitor electrically connected between the second control electrode 12c and the first electrode 10a. Here, description of the same points as in the first and second embodiments will be omitted.
図５は、本実施形態の半導体装置１２０の模式図である。 FIG. 5 is a schematic diagram of the semiconductor device 120 of the present embodiment.
第２の実施形態の半導体装置１１０の場合は、第１の電極１０ａの電圧が、第３の電極１２ａと第４の電極１２ｂの間の電圧により変化する。そのため、第１のトランジスタ１０の動作が不安定になるという問題がある。 In the case of the semiconductor device 110 of the second embodiment, the voltage of the first electrode 10a changes according to the voltage between the third electrode 12a and the fourth electrode 12b. Therefore, there is a problem that the operation of the first transistor 10 becomes unstable.
第１の実施形態の半導体装置１００の場合は、第２の実施形態の半導体装置１１０と逆に、第１のトランジスタ１０を安定し動作させることが出来る。しかし、第３の電極１２ａの電圧が、第１の電極１０ａと第２の電極１０ｂの間の電圧により変化する。そのため、第２のトランジスタ１２の動作が不安定になるという問題がある。 In the case of the semiconductor device 100 of the first embodiment, contrary to the semiconductor device 110 of the second embodiment, the first transistor 10 can be operated stably. However, the voltage of the third electrode 12a changes due to the voltage between the first electrode 10a and the second electrode 10b. Therefore, there is a problem that the operation of the second transistor 12 becomes unstable.
また、本実施形態の半導体装置１２０においては、コンデンサ３４を設けることにより、第２のトランジスタ１２のゲート電位を安定化させることが出来る。これにより、第５のトランジスタ１８がスイッチング動作する時のパルス幅を維持することが可能になる。 Further, in the semiconductor device 120 of the present embodiment, by providing the capacitor 34, the gate potential of the second transistor 12 can be stabilized. This makes it possible to maintain the pulse width when the fifth transistor 18 performs a switching operation.
図６は、本実施形態の半導体装置の作用効果を説明する図である。図６（ａ）はコンデンサ３４を設けない場合の第５のトランジスタ１８のドレイン−ソース間電圧の変化、図６（ｂ）はコンデンサ３４を設けた場合の第５のトランジスタ１８のドレイン−ソース間電圧の変化である。 FIG. 6 is a diagram illustrating the operation and effect of the semiconductor device of the present embodiment. FIG. 6A shows the change in the voltage between the drain and the source of the fifth transistor 18 when the capacitor 34 is not provided, and FIG. 6B shows the change between the drain and the source of the fifth transistor 18 when the capacitor 34 is provided. It is a change in voltage.
ここで、図６（ａ）の”ａ１”及び図６（ｂ）の”ｂ１”は、同一の可変電源４０の電圧Ｖ１の変化条件におけるドレイン−ソース間電圧の変化である。一方、図６（ａ）の”ａ２”及び図６（ｂ）の”ｂ２”は、図６（ａ）の”ａ１”及び図６（ｂ）の”ｂ１”と比較して、可変電源４０の電圧Ｖ１をより高速に増加させることにより、第２のトランジスタ１２のゲート抵抗を、より急速に減少させているものである。これにより、第５のトランジスタ１８のゲート電極に存在している電荷を、より急速に放電させている。 Here, "b1" in FIG. "A1" and FIG. 6 (a) 6 (b) is a drain in the change condition of the voltage V 1 of the same variable power source 40 - is a change in the source voltage. On the other hand, “a2” in FIG. 6A and “b2” in FIG. 6B are different from “a1” in FIG. 6A and “b1” in FIG. by increasing the voltages V 1 to faster, the gate resistance of the second transistor 12, those that more rapidly reduced. As a result, the charge existing at the gate electrode of the fifth transistor 18 is discharged more rapidly.
図６（ａ）の“ａ１”で示したデータにおいては、１．４μｓｅｃ程度までドレイン−ソース間電圧が高い電圧を保っている。一方、図６（ｂ）の“ｂ１”で示したデータでは、１．２μｓｅｃ付近で急激に降下しはじめている。 In the data indicated by “a1” in FIG. 6A, the voltage between the drain and the source is kept high until about 1.4 μsec. On the other hand, in the data indicated by "b1" in FIG. 6B, the data begins to drop rapidly around 1.2 μsec.
また、図６（ａ）の“ａ２”で示したデータにおいては、ドレイン−ソース電圧が０Ｖになるのは１．５μｓｅｃ付近である。一方、図６（ｂ）の“ｂ２”で示したデータでは、１．３μｓｅｃ付近でドレイン−ソース電圧が０Ｖになっている。 In the data indicated by “a2” in FIG. 6A, the drain-source voltage becomes 0 V around 1.5 μsec. On the other hand, in the data indicated by “b2” in FIG. 6B, the drain-source voltage becomes 0 V around 1.3 μsec.
図６の結果は、コンデンサ３４を設けることにより、第５のトランジスタ１８のドレイン−ソース間電圧がより速く安定化するため、第５のトランジスタ１８がスイッチング動作する場合のパルス幅を維持することが出来るということを示している。 The result of FIG. 6 shows that the provision of the capacitor 34 stabilizes the drain-source voltage of the fifth transistor 18 faster, so that the pulse width when the fifth transistor 18 performs a switching operation can be maintained. It indicates that you can do it.
さらに、図６（ａ）の“ａ１”と図６（ａ）の”ａ２”のいずれの可変電源４０の制御条件であっても、図７（ａ）の“ｂ１”と図７（ｂ）の”ｂ２”のようにパルス幅を維持出来ている点は、コンデンサ３４の効果が可変電源４０の制御条件に依存しないということを示している。 Further, regardless of the control conditions of the variable power supply 40 of “a1” in FIG. 6A and “a2” in FIG. 6A, “b1” in FIG. 7A and FIG. The fact that the pulse width can be maintained as in "b2" indicates that the effect of the capacitor 34 does not depend on the control condition of the variable power supply 40.
本実施形態の半導体装置１２０によれば、第１の実施形態の半導体装置１００と同様に、スイッチング動作時のピーク電圧が抑制され、高速動作をさせてもゲート電圧の動的制御が可能となる。よって、高速動作と電圧変動抑制が両立可能な半導体装置の提供が可能になる。 According to the semiconductor device 120 of the present embodiment, similarly to the semiconductor device 100 of the first embodiment, the peak voltage at the time of the switching operation is suppressed, and the gate voltage can be dynamically controlled even when the semiconductor device is operated at high speed. . Therefore, it is possible to provide a semiconductor device capable of achieving both high-speed operation and suppression of voltage fluctuation.
また、本実施形態の半導体装置１２０によれば、アナログ動作するトランジスタとスイッチング動作するトランジスタを安定駆動させることにより、さらに高速動作と電圧変動抑制が両立可能な半導体装置の提供が可能になる。 Further, according to the semiconductor device 120 of the present embodiment, it is possible to provide a semiconductor device that can achieve both high-speed operation and suppression of voltage fluctuation by stably driving the transistor that performs analog operation and the transistor that performs switching operation.
（第４の実施形態）
本実施形態の半導体装置は、第１の電極１０ａに電気的に接続された第７の電極１６ａと、第５の電極１４ａに電気的に接続された第８の電極１６ｂと、第４の制御電極１６ｃと、を有する第４のトランジスタ１６をさらに備える点で第１乃至第３の実施形態と異なっている。ここで、第１乃至第３の実施形態と重複する点については、記載を省略する。
(Fourth embodiment)
The semiconductor device according to the present embodiment includes a seventh electrode 16a electrically connected to the first electrode 10a, an eighth electrode 16b electrically connected to the fifth electrode 14a, and a fourth control device. The third embodiment is different from the first to third embodiments in further including a fourth transistor 16 having an electrode 16c. Here, description of points overlapping with the first to third embodiments will be omitted.
図７は、本実施形態の半導体装置１３０の模式図である。 FIG. 7 is a schematic diagram of the semiconductor device 130 of the present embodiment.
第４のトランジスタ１６は、例えばｎ型ＭＯＳＦＥＴである。又は、第４のトランジスタ１６は、例えばＩＧＢＴ、ＪＦＥＴ又はＢＪＴである。 The fourth transistor 16 is, for example, an n-type MOSFET. Alternatively, the fourth transistor 16 is, for example, an IGBT, a JFET, or a BJT.
第２の交流信号源９２は、第４の制御電極１６ｃに電気的に接続されている。第２の交流信号源９２は、第４のトランジスタ１６を動作させるための信号を第４の制御電極１６ｃに入力する。 The second AC signal source 92 is electrically connected to the fourth control electrode 16c. The second AC signal source 92 inputs a signal for operating the fourth transistor 16 to the fourth control electrode 16c.
第２の制御部６２（制御部６２）は、第２の交流信号源９２に電気的に接続されている。第２の制御部６２は、第２の交流信号源９２が発生する信号の制御を行う。 The second control unit 62 (control unit 62) is electrically connected to the second AC signal source 92. The second control unit 62 controls a signal generated by the second AC signal source 92.
第２の制御部６２は、例えばマイコン、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、回路基板又はそれらの組合せである。これにより、第２の交流信号源９２は、マイコン又はＦＰＧＡにより発生された信号を受け取る事が出来る。 The second control unit 62 is, for example, a microcomputer, a PC (Personal Computer), an FPGA (Field-Programmable Gate Array), a circuit board, or a combination thereof. Thus, the second AC signal source 92 can receive a signal generated by the microcomputer or the FPGA.
図８は、本実施形態の別態様の半導体装置１４０の模式図である。 FIG. 8 is a schematic diagram of a semiconductor device 140 according to another embodiment of the present embodiment.
第４のトランジスタ１６は、第１の抵抗３０と第５の制御電極１８ｃの間に、一端が電気的に接続された第２の抵抗３２を介して、電気的に接続されていても良い。 The fourth transistor 16 may be electrically connected between the first resistor 30 and the fifth control electrode 18c via a second resistor 32 whose one end is electrically connected.
なお、第２の抵抗３２が設けられていなくても良い。 Note that the second resistor 32 may not be provided.
次に、本実施形態の作用効果について説明する。 Next, the operation and effect of the present embodiment will be described.
第５のトランジスタ１８のゲート電圧は、余裕を持って第５のトランジスタ１８を駆動させるために、閾値より十分に高い電圧に設定している。 The gate voltage of the fifth transistor 18 is set to a voltage sufficiently higher than the threshold value in order to drive the fifth transistor 18 with a margin.
この場合、第５のトランジスタ１８を所定のタイミングでオフさせる際に、その所定のタイミングで第５のトランジスタ１８がオフにならず、所定の時間差を有して第５のトランジスタ１８がオフになることがある。 In this case, when the fifth transistor 18 is turned off at a predetermined timing, the fifth transistor 18 does not turn off at the predetermined timing, and the fifth transistor 18 turns off with a predetermined time difference. Sometimes.
特に、第５のトランジスタ１８を、時間をかけて放電させる際には、この所定の時間差がさらに大きくなる。このために、電力変換トランジスタをインバータ等に組み込む際のデッドタイムの設定の仕方が複雑になる。 In particular, when the fifth transistor 18 is discharged over time, the predetermined time difference is further increased. For this reason, the method of setting the dead time when incorporating the power conversion transistor into an inverter or the like becomes complicated.
そこで、本実施形態の半導体装置１４０においては、第４のトランジスタ１６を設ける。第５のトランジスタ１８をオフする際には、第４のトランジスタ１６をオンにする。これにより、第４の制御電極１６ｃの電荷を、第１のトランジスタ１０及び第２のトランジスタ１２を用いた場合よりも速く放電させることが出来る。 Therefore, the fourth transistor 16 is provided in the semiconductor device 140 of the present embodiment. When turning off the fifth transistor 18, the fourth transistor 16 is turned on. Accordingly, the charge of the fourth control electrode 16c can be discharged faster than the case where the first transistor 10 and the second transistor 12 are used.
さらに、目的に応じてさらに第４のトランジスタ１６をオフにすることにより、上述の所定の時間差を制御することも可能である。 Further, the predetermined time difference can be controlled by further turning off the fourth transistor 16 according to the purpose.
図９は、本実施形態の半導体装置１３０の制御方法を示す模式図である。Ｉｄ、Ｖｄ、Ｖｇはそれぞれ第４のトランジスタ１６のドレイン電流、ドレイン電圧及びゲート電圧である。 FIG. 9 is a schematic diagram illustrating a control method of the semiconductor device 130 of the present embodiment. Id, Vd, and Vg are a drain current, a drain voltage, and a gate voltage of the fourth transistor 16, respectively.
本実施形態の半導体装置１３０の制御の一例は、第２の制御部６２が、第５の制御電極１８ｃの電圧が低下し始めた後の第１所定時間ｔ１の間に、第４のトランジスタ１６をオンにすることである。 An example of control of the semiconductor device 130 of this embodiment, the second control unit 62, during a first predetermined time t 1 after the voltage of the fifth control electrode 18c begins to decrease, the fourth transistor 16 is turned on.
ここでｔ１は、例えば、第１の抵抗３０の抵抗と、第４のトランジスタ１６のオン抵抗と、第２のトランジスタ１２のオン抵抗と、第３のトランジスタ１４のオン抵抗と、第１の寄生容量２４と、第２の寄生容量２６と、から計算した時定数に基づいて決めることが出来る。なお、第５の制御電極１８ｃの電圧は、例えば第５の制御電極１８ｃと第９の電極１８ａの電位の差である。 Here, t 1 is, for example, the resistance of the first resistor 30, the ON resistance of the fourth transistor 16, the ON resistance of the second transistor 12, the ON resistance of the third transistor 14, and the first resistance. It can be determined based on the time constant calculated from the parasitic capacitance 24 and the second parasitic capacitance 26. Note that the voltage of the fifth control electrode 18c is, for example, the difference between the potentials of the fifth control electrode 18c and the ninth electrode 18a.
また、第５の制御電極１８ｃの電圧が低下し始めた後、第５のトランジスタ１８のドレイン電圧（第１０の電極１８ｂの電圧）は増加し始める。本実施形態の半導体装置１３０の制御の他の一例は、第５のトランジスタ１８のドレイン電圧が増加し始めた後の第２所定時間ｔ２の間に、第２の制御部６２が第４のトランジスタ１６をオンにすることである。 After the voltage of the fifth control electrode 18c starts to decrease, the drain voltage of the fifth transistor 18 (the voltage of the tenth electrode 18b) starts to increase. Another example of control of the semiconductor device 130 of this embodiment, during a second predetermined time t 2 after the drain voltage of the fifth transistor 18 begins to increase, the second control unit 62 of the fourth That is, the transistor 16 is turned on.
特に、電力変換システム９００に電気的に接続された負荷が、インダクタやモーターのような誘導性負荷の場合は、Ｖｇが低下し第１所定時間ｔ１が経過すると、Ｖｇが時間により変化しない時間帯が生じる。 In particular, electrically connected to a load in the power conversion system 900, in the case of an inductor or inductive load such as a motor, when Vg has elapsed the first predetermined time t 1 decreases, the time Vg does not change with time A band occurs.
この時間帯の間にＶｄが増加し始める。そこで、Ｖｄに所定の閾値を設けて、所定の閾値をＶｄが上回るまで第４のトランジスタ１６をオンにする制御を行う。なお、第１０の電極１８ｂの電圧は、例えば第１０の電極１８ｂと第９の電極１８ａの電位の差である。 Vd starts to increase during this time period. Therefore, a predetermined threshold is provided for Vd, and control is performed to turn on the fourth transistor 16 until Vd exceeds the predetermined threshold. Note that the voltage of the tenth electrode 18b is, for example, the difference between the potentials of the tenth electrode 18b and the ninth electrode 18a.
本実施形態の半導体装置１３０の制御の他の一例は、第２の制御部６２が、第５の制御電極１８ｃの電圧がゼロの時に第４のトランジスタ１６をオンにすることである。 Another example of the control of the semiconductor device 130 of the present embodiment is that the second control unit 62 turns on the fourth transistor 16 when the voltage of the fifth control electrode 18c is zero.
アーム２００ａとアーム２００ｂが半導体装置１３０を有する場合を考える。そして、アーム２００ｂにおける第５のトランジスタ１８がオフになっている状態でアーム２００ａにおける第５のトランジスタ１８がオンになった場合を考える。 It is assumed that the arm 200a and the arm 200b have the semiconductor device 130. Then, it is assumed that the fifth transistor 18 in the arm 200a is turned on while the fifth transistor 18 in the arm 200b is turned off.
この時には、アーム２００ｂの第２の寄生容量２６を通してアーム２００ｂの第５の制御電極１８ｃに電荷が入り、アーム２００ｂの第５のトランジスタ１８がオンになってしまう現象が発生することがある。この現象は誤点弧と呼ばれる。 At this time, a charge may enter the fifth control electrode 18c of the arm 200b through the second parasitic capacitance 26 of the arm 200b, causing a phenomenon that the fifth transistor 18 of the arm 200b is turned on. This phenomenon is called false firing.
第４のトランジスタ１６をオンにすることにより、第２の寄生容量２６を通してアーム２００ｂの第５の制御電極１８ｃに入った電荷は、第４のトランジスタ１６を通して除去することが出来る。そのため、上述の誤点弧を防止することが可能となる。 By turning on the fourth transistor 16, the electric charge that has entered the fifth control electrode 18 c of the arm 200 b through the second parasitic capacitance 26 can be removed through the fourth transistor 16. Therefore, it is possible to prevent the erroneous firing described above.
本実施形態の半導体装置１３０によれば、第１の実施形態の半導体装置１００と同様に、スイッチング動作時のピーク電圧が抑制され、高速動作をさせてもゲート電圧の動的制御が可能となる。よって、高速動作と電圧変動抑制が両立可能な半導体装置の提供が可能になる。 According to the semiconductor device 130 of the present embodiment, similarly to the semiconductor device 100 of the first embodiment, the peak voltage at the time of the switching operation is suppressed, and the gate voltage can be dynamically controlled even at high speed operation. . Therefore, it is possible to provide a semiconductor device capable of achieving both high-speed operation and suppression of voltage fluctuation.
また、本実施形態の半導体装置１３０においては、第４のトランジスタ１６を設けることにより、第５のトランジスタ１８のゲート電圧を精密に制御することが可能となる。そのため、さらに高速動作と電圧変動抑制が両立可能な半導体装置の提供が可能になる。 Further, in the semiconductor device 130 of the present embodiment, the provision of the fourth transistor 16 makes it possible to precisely control the gate voltage of the fifth transistor 18. Therefore, it is possible to provide a semiconductor device that can achieve both high-speed operation and voltage fluctuation suppression.
（第５の実施形態）
本実施形態のパッケージは、第１乃至第４の実施形態の半導体装置が、単一のパッケージに実装され、単一パッケージによるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化がされている点で、第１乃至第４の実施形態と異なっている。ここで、第１乃至第４の実施形態と重複する点については、記載を省略する。
(Fifth embodiment)
The package according to the present embodiment is different from the first to fourth embodiments in that the semiconductor device according to the first to fourth embodiments is mounted in a single package and is integrated (IC) by a single package. Is different from the embodiment. Here, description of points overlapping with the first to fourth embodiments will be omitted.
図１０は、本実施形態のパッケージ６００の模式図である。 FIG. 10 is a schematic diagram of the package 600 of the present embodiment.
第１乃至第４の実施形態の半導体装置は、当該半導体装置の電気回路に適したＩＣプロセスを用いて、ダイ７００内に実装されている。ダイ７００は、１枚のパッケージ基板６１０上に設けられることにより、単一パッケージに実装されＩＣ化されている。 The semiconductor devices according to the first to fourth embodiments are mounted in the die 700 by using an IC process suitable for an electric circuit of the semiconductor device. The die 700 is mounted on a single package substrate 610 to be mounted on a single package and integrated.
ダイ７００上及びパッケージ基板６１０にはそれぞれボンディングパッド６１４及びボンディングパッド６１２が設けられている。ボンディングパッド６１４とボンディングパッド６１２は、結合線６１６により電気的に接続されている。 Bonding pads 614 and 612 are provided on the die 700 and on the package substrate 610, respectively. The bonding pad 614 and the bonding pad 612 are electrically connected by a connection line 616.
なお、第５のトランジスタ１８はダイ７００内に内蔵されていても良いし、内蔵されていなくても良い。 The fifth transistor 18 may or may not be built in the die 700.
本実施形態のパッケージによれば、高速動作と電圧変動抑制が両立可能な半導体装置が単一のパッケージに実装されたパッケージが、提供される。 According to the package of the present embodiment, a package is provided in which a semiconductor device capable of achieving both high-speed operation and suppression of voltage fluctuation is mounted in a single package.
（第６の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１乃至第４の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
(Sixth embodiment)
The inverter circuit and the driving device of the present embodiment are an inverter circuit and a driving device including the semiconductor device of the first to fourth embodiments.
図１１は、本実施形態の駆動装置の模式図である。駆動装置９６０は、モーター９２０と、インバータ回路９５０を備える。インバータ回路９５０は、電力変換システム９００に対応している。 FIG. 11 is a schematic diagram of the driving device of the present embodiment. The driving device 960 includes a motor 920 and an inverter circuit 950. Inverter circuit 950 corresponds to power conversion system 900.
インバータ回路９５０は、第１乃至第４の実施形態の半導体装置をスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター９２０が駆動する。 The inverter circuit 950 includes three semiconductor modules 100a, 100b, and 100c using the semiconductor devices of the first to fourth embodiments as switching elements. By connecting the three semiconductor modules 100a, 100b, and 100c in parallel, a three-phase inverter circuit 150 including three AC voltage output terminals U, V, and W is realized. The motor 920 is driven by the AC voltage output from the inverter circuit 150.
本実施形態によれば、高速動作と電圧変動抑制が両立可能な半導体装置を備えた駆動装置９６０が提供される。 According to the present embodiment, a driving device 960 including a semiconductor device capable of achieving both high-speed operation and voltage fluctuation suppression is provided.
（第７の実施形態）
本実施形態の車両は、第１乃至第４の実施形態の半導体装置を備える鉄道車両である。
(Seventh embodiment)
The vehicle of the present embodiment is a railway vehicle including the semiconductor device of the first to fourth embodiments.
図１１は、本実施形態の鉄道車両９１０の模式図である。鉄道車両９１０は、モーター９２０と、電力変換システム９００を備える。 FIG. 11 is a schematic diagram of a railway vehicle 910 of the present embodiment. The railway vehicle 910 includes a motor 920 and a power conversion system 900.
電力変換システム９００から出力される交流電圧により、モーター９２０が駆動する。モーター９２０により車輪９３０が回転する。 The motor 920 is driven by the AC voltage output from the power conversion system 900. The wheel 930 is rotated by the motor 920.
本実施形態によれば、高速動作と電圧変動抑制が両立可能な半導体装置を備えた鉄道車両９１０が提供される。 According to the present embodiment, a railway vehicle 910 provided with a semiconductor device capable of achieving both high-speed operation and voltage fluctuation suppression is provided.
（第８の実施形態）
本実施形態の車両は、第１乃至第４の実施形態の半導体装置を備える自動車である。
(Eighth embodiment)
The vehicle of the present embodiment is an automobile including the semiconductor device of the first to fourth embodiments.
図１２は、本実施形態の自動車９４０の模式図である。自動車９４０は、モーター９２０と、電力変換システム９００を備える。 FIG. 12 is a schematic diagram of an automobile 940 according to the present embodiment. The vehicle 940 includes a motor 920 and a power conversion system 900.
電力変換システム９００から出力される交流電圧により、モーター９２０が駆動する。モーター９２０により車輪９３０が回転する。 The motor 920 is driven by the AC voltage output from the power conversion system 900. The wheel 930 is rotated by the motor 920.
本実施形態によれば、高速動作と電圧変動抑制が両立可能な半導体装置を備えた自動車９４０が提供される。 According to the present embodiment, an automobile 940 including a semiconductor device capable of achieving both high-speed operation and suppression of voltage fluctuation is provided.
（第９の実施形態）
本実施形態の昇降機は、第１乃至第４の実施形態の半導体装置を備える昇降機である。
(Ninth embodiment)
The elevator according to the present embodiment is an elevator including the semiconductor device according to the first to fourth embodiments.
図１３は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機９９０は、かご９５５、カウンターウエイト９６５、ワイヤロープ９７０、巻上機９８０、モーター９２０と、電力変換システム９００を備える。 FIG. 13 is a schematic diagram of an elevator (elevator) according to the present embodiment. The elevator 990 of this embodiment includes a car 955, a counterweight 965, a wire rope 970, a hoist 980, a motor 920, and a power conversion system 900.
電力変換システム９００から出力される交流電圧により、モーター９２０が駆動する。モーター９２０により巻上機９８０が回転し、かご９５５が昇降する。 The motor 920 is driven by the AC voltage output from the power conversion system 900. The hoisting machine 980 is rotated by the motor 920, and the car 955 is moved up and down.
本実施形態によれば、高速動作と電圧変動抑制が両立可能な半導体装置を備えた昇降機９９０が提供される。 According to the present embodiment, there is provided an elevator 990 including a semiconductor device capable of achieving both high-speed operation and voltage fluctuation suppression.
以上述べた少なくとも一つの実施形態の半導体装置によれば、第１の電極と、第２の電極と、第１の制御電極と、を有しスイッチング動作する第１のトランジスタと、第２の電極に電気的に接続された第３の電極と、第４の電極と、第２の制御電極と、を有しアナログ動作する第２のトランジスタと、第４の電極に電気的に接続された第５の電極と、第６の電極と、第３の制御電極と、を有する第３のトランジスタと、を備えることにより、高速動作が可能な半導体装置の提供が可能となる。 According to the semiconductor device of at least one embodiment described above, the first transistor having the first electrode, the second electrode, and the first control electrode and performing a switching operation, and the second electrode A second transistor having a third electrode, a fourth electrode, and a second control electrode electrically connected to the second transistor and operating analogly, and a third transistor electrically connected to the fourth electrode. By including the third transistor including the fifth electrode, the sixth electrode, and the third control electrode, a semiconductor device which can operate at high speed can be provided.
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態及び実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態や実施例及びその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 While some embodiments and examples of the present invention have been described, these embodiments have been presented by way of example only, and are not intended to limit the scope of the inventions. These new embodiments and examples can be implemented in other various forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments, examples and modifications thereof are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.
１０ 第１のトランジスタ
１０ａ 第１の電極
１０ｂ 第２の電極
１０ｃ 第１の制御電極
１２ 第２のトランジスタ
１２ａ 第３の電極
１２ｂ 第４の電極
１２ｃ 第２の制御電極
１４ 第３のトランジスタ
１４ａ 第５の電極
１４ｂ 第６の電極
１４ｃ 第３の制御電極
１６ 第４のトランジスタ
１６ａ 第７の電極
１６ｂ 第８の電極
１６ｃ 第４の制御電極
１８ 第５のトランジスタ
１８ａ 第９の電極
１８ｂ 第１０の電極
１８ｃ 第５の制御電極
３０ 第１の抵抗
３０ａ 第１の抵抗電極
３０ｂ 第２の抵抗電極
３４ コンデンサ
４０ 可変電源
６０ 第１の制御部
６２ 第２の制御部（制御部）
６６ 第３の制御部
９０ 第１の交流信号源
９２ 第２の交流信号源
１００ 半導体装置
１１０ 半導体装置
１２０ 半導体装置
１３０ 半導体装置
６００ パッケージ
８００ 電力変換装置
９００ 電力変換システム
９１０ 鉄道車両
９４０ 自動車
10 first transistor 10a first electrode 10b second electrode 10c first control electrode 12 second transistor 12a third electrode 12b fourth electrode 12c second control electrode 14 third transistor 14a fifth Electrode 14b sixth electrode 14c third control electrode 16 fourth transistor 16a seventh electrode 16b eighth electrode 16c fourth control electrode 18 fifth transistor 18a ninth electrode 18b tenth electrode 18c Fifth control electrode 30 First resistor 30a First resistance electrode 30b Second resistance electrode 34 Capacitor 40 Variable power supply 60 First control unit 62 Second control unit (control unit)
66 Third control unit 90 First AC signal source 92 Second AC signal source 100 Semiconductor device 110 Semiconductor device 120 Semiconductor device 130 Semiconductor device 600 Package 800 Power conversion device 900 Power conversion system 910 Railroad vehicle 940 Automobile
Claims (12)
第３の電極と、前記第１の電極に電気的に接続された第４の電極と、第２の制御電極と、を有しアナログ動作する第２のトランジスタと、
前記第２の電極に電気的に接続された第５の電極と、第６の電極と、第３の制御電極と、を有する第３のトランジスタと、
前記第３の電極に電気的に接続された第７の電極と、前記第５の電極に電気的に接続された第８の電極と、第４の制御電極と、を有する第４のトランジスタと、
を備える半導体装置。 A first transistor having a first electrode, a second electrode, and a first control electrode and performing a switching operation;
A second transistor having a third electrode, a fourth electrode electrically connected to the first electrode, and a second control electrode, and performing an analog operation;
A third transistor having a fifth electrode electrically connected to the second electrode, a sixth electrode, and a third control electrode;
A fourth transistor having a seventh electrode electrically connected to the third electrode, an eighth electrode electrically connected to the fifth electrode, and a fourth control electrode; ,
A semiconductor device comprising:
第３の電極と、前記第１の電極に電気的に接続された第４の電極と、第２の制御電極と、を有する第２のトランジスタと、
前記第２の電極に電気的に接続された第５の電極と、第６の電極と、第３の制御電極と、を有する第３のトランジスタと、
前記第１の制御電極に電気的に接続された交流信号源と、
前記第２の制御電極に電気的に接続された可変電源と、
前記第３の電極に電気的に接続された第７の電極と、前記第５の電極に電気的に接続された第８の電極と、第４の制御電極と、を有する第４のトランジスタと、
を備える半導体装置。 A first transistor having a first electrode, a second electrode, and a first control electrode;
A second transistor having a third electrode, a fourth electrode electrically connected to the first electrode, and a second control electrode;
A third transistor having a fifth electrode electrically connected to the second electrode, a sixth electrode, and a third control electrode;
An AC signal source electrically connected to the first control electrode;
A variable power supply electrically connected to the second control electrode;
A fourth transistor having a seventh electrode electrically connected to the third electrode, an eighth electrode electrically connected to the fifth electrode, and a fourth control electrode; ,
A semiconductor device comprising:
第３の電極と、前記第１の電極に電気的に接続された第４の電極と、第２の制御電極と、を有しアナログ動作する第２のトランジスタと、
前記第２の電極に電気的に接続された第５の電極と、第６の電極と、第３の制御電極と、を有する第３のトランジスタと、
第９の電極と、第１０の電極と、前記第５の電極に電気的に接続された第５の制御電極と、を有する第５のトランジスタの、前記第９の電極と前記第１０の電極の間に流れる電流又は前記第９の電極と前記第１０の電極の間の電圧に基づいて前記第２の制御電極の電圧を決定する制御部と、
を備える半導体装置。 A first transistor having a first electrode, a second electrode, and a first control electrode and performing a switching operation;
A second transistor having a third electrode, a fourth electrode electrically connected to the first electrode, and a second control electrode, and performing an analog operation;
A third transistor having a fifth electrode electrically connected to the second electrode, a sixth electrode, and a third control electrode;
The ninth electrode and the tenth electrode of a fifth transistor having a ninth electrode, a tenth electrode, and a fifth control electrode electrically connected to the fifth electrode; A control unit that determines a voltage of the second control electrode based on a current flowing between them or a voltage between the ninth electrode and the tenth electrode;
A semiconductor device comprising:
第３の電極と、前記第１の電極に電気的に接続された第４の電極と、第２の制御電極と、を有する第２のトランジスタと、
前記第２の電極に電気的に接続された第５の電極と、第６の電極と、第３の制御電極と、を有する第３のトランジスタと、
前記第１の制御電極に電気的に接続された交流信号源と、
前記第２の制御電極に電気的に接続された可変電源と、
第９の電極と、第１０の電極と、前記第５の電極に電気的に接続された第５の制御電極と、を有する第５のトランジスタの、前記第９の電極と前記第１０の電極の間に流れる電流又は前記第９の電極と前記第１０の電極の間の電圧に基づいて前記第２の制御電極の電圧を決定する制御部と、
を備える半導体装置。 A first transistor having a first electrode, a second electrode, and a first control electrode;
A second transistor having a third electrode, a fourth electrode electrically connected to the first electrode, and a second control electrode;
A third transistor having a fifth electrode electrically connected to the second electrode, a sixth electrode, and a third control electrode;
An AC signal source electrically connected to the first control electrode;
A variable power supply electrically connected to the second control electrode;
The ninth electrode and the tenth electrode of a fifth transistor having a ninth electrode, a tenth electrode, and a fifth control electrode electrically connected to the fifth electrode; A control unit that determines a voltage of the second control electrode based on a current flowing between them or a voltage between the ninth electrode and the tenth electrode;
A semiconductor device comprising:
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