JP2019213430A - Drive circuit - Google Patents
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- 230000000903 blocking effect Effects 0.000 claims description 29
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 18
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000002596 correlated effect Effects 0.000 claims description 2
- 230000005856 abnormality Effects 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 11
- 238000001514 detection method Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 9
- 230000000875 corresponding effect Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000009499 grossing Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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Abstract
Description
この明細書における開示は、駆動回路に関する。 The disclosure in this specification relates to a drive circuit.
特許文献1には、並列接続されたスイッチング素子の駆動回路が開示されている。特許文献1では、MOSFETとIGBTが並列接続されている。駆動回路は、負荷に流れる電流に応じてゲート電極に印加する電圧を変化させる。これにより、小電流域ではMOSFETのみをオンさせ、大電流域ではMOSFETとIGBTの両方をオンさせる。
並列接続されたスイッチング素子は、上下アーム回路の1つのアームを構成する。上下アーム回路の場合、たとえば上アームのスイッチング素子に短絡が生じると、下アームのスイッチング素子がオンのタイミングで下アームに大電流が流れる。 The switching elements connected in parallel constitute one arm of the upper and lower arm circuits. In the case of the upper and lower arm circuit, for example, when a short circuit occurs in the switching element of the upper arm, a large current flows in the lower arm at the timing when the switching element of the lower arm is turned on.
しかしながら、特許文献1に開示された駆動回路では、たとえば上アームに短絡が生じた場合に、下アーム側の並列接続されたスイッチング素子を適切に保護することができない。
However, the drive circuit disclosed in
本開示はこのような課題に鑑みてなされたものであり、並列接続されたスイッチング素子を適切に短絡保護することができる駆動回路を提供することを目的とする。 The present disclosure has been made in view of such a problem, and an object thereof is to provide a drive circuit capable of appropriately short-circuiting switching elements connected in parallel.
本開示は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。 The present disclosure employs the following technical means to achieve the above object. In addition, the code | symbol in parenthesis shows the corresponding relationship with the specific means as described in embodiment mentioned later as one aspect | mode, Comprising: The technical scope is not limited.
本開示のひとつは、上下アーム回路(5a)の1つのアーム(5b)を構成し、ミラー期間が互いに異なり、並列接続された複数のスイッチング素子(6,7)を駆動させる駆動回路であって、
複数のスイッチング素子それぞれに流れる電流に相関する電流相関値と、上下アーム回路を構成する他の1つのアームで短絡が生じたことを判定するための閾値とを比較する比較部(26,36)と、
電流相関値が閾値を上回る状態が、所定のフィルタ期間の終了後も続くことを条件として、条件を満たすスイッチング素子をオフさせる遮断部(27,37)と、
を備え、
フィルタ期間がミラー期間の長さに応じて設定され、ミラー期間が短いスイッチング素子ほどフィルタ期間が短くされている。
One of the disclosures is a drive circuit that configures one arm (5b) of the upper and lower arm circuit (5a), drives a plurality of switching elements (6, 7) connected in parallel with different mirror periods. ,
A comparison unit (26, 36) that compares a current correlation value correlated with a current flowing through each of the plurality of switching elements and a threshold value for determining that a short circuit has occurred in the other arm constituting the upper and lower arm circuits. When,
On condition that the state where the current correlation value exceeds the threshold value continues even after the end of the predetermined filter period, a blocking unit (27, 37) that turns off the switching element that satisfies the condition;
With
The filter period is set according to the length of the mirror period, and the filter period is shortened as the switching element has a shorter mirror period.
フィルタ期間の短いスイッチング素子はミラー期間も短いため、通常スイッチング動作時には、電流相関値がフィルタ期間内に閾値以下になる。したがって、フィルタ期間を短くしても、短絡の誤検出を抑制することができる。 Since a switching element with a short filter period also has a short mirror period, during normal switching operation, the current correlation value falls below the threshold within the filter period. Therefore, even if the filter period is shortened, erroneous detection of a short circuit can be suppressed.
また、ミラー期間の短いスイッチング素子についてはフィルタ期間を短くしているため、他のアームに短絡が生じたときに、早くオフさせることができる。これにより、他のアームに短絡異常が発生した状態において、オンしてから遮断(オフ)するまでの短絡エネルギを小さくすることができる。 In addition, since the switching period of the switching element having a short mirror period is shortened, it can be quickly turned off when a short circuit occurs in another arm. Thereby, in a state where a short-circuit abnormality has occurred in the other arm, the short-circuit energy from turning on to shut-off (off) can be reduced.
以上より、並列接続されたスイッチング素子を適切に短絡保護することができる。 As described above, the switching elements connected in parallel can be appropriately short-circuit protected.
図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び/又は構造的に対応する部分には同一の参照符号を付与する。 A plurality of embodiments will be described with reference to the drawings. In several embodiments, functionally and / or structurally corresponding parts are given the same reference numerals.
(第1実施形態) (First embodiment)
(電力変換装置の概略構成)
図1に示す電力変換装置1は、たとえば電気自動車やハイブリッド自動車に搭載される。電力変換装置1は、車両に搭載された直流電源2から供給される直流電圧を、三相交流に変換して、三相交流方式のモータ3に出力するように構成されている。モータ3は、車両の走行駆動源として機能する。電力変換装置1は、モータ3により発電された電力を、直流に変換して直流電源2に充電することもできる。このように、電力変換装置1は、双方向の電力変換が可能となっている。
(Schematic configuration of power converter)
A
電力変換装置1は、平滑コンデンサ4と、電力変換器であるインバータ5を備えている。平滑コンデンサ4の正極側端子は、直流電源2の高電位側の電極である正極に接続され、負極側端子は、直流電源2の低電位側の電極である負極に接続されている。インバータ5は、入力された直流電力を所定周波数の三相交流に変換し、モータ3に出力する。インバータ5は、モータ3により発電された交流電力を、直流電力に変換する。
The
インバータ5は、三相分の上下アーム回路5aを備えて構成されている。各相の上下アーム回路5aは、平滑コンデンサ4の正極側端子と負極側端子との間で、2つのアーム5bが直列に接続されてなる。インバータ5は、6つのアーム5bを有している。
The inverter 5 includes an upper and
各アーム5bは、IGBT6と、MOSFET7を有している。IGBT6とMOSFET7は、互いに並列接続されている。IGBT6及びMOSFET7が、並列接続された複数のスイッチング素子に相当する。IGBT6は、シリコン基板に形成されている。IGBT6には、還流用のダイオードであるFWD8が逆並列に接続されている。本実施形態では、IGBT6として、FWD8が一体的に形成されたRC(Reverse Conducting)−IGBTを採用している。以下、IGBT6をSi−IGBTとも示す。IGBT6が、第1スイッチング素子に相当する。
Each
MOSFET7は、シリコンカーバイド基板に形成されている。以下、MOSFET7を、SiC−MOSFETとも示す。MOSFET7が、第2スイッチング素子に相当する。本実施形態では、IGBT6及びMOSFET7として、いずれもnチャネル型を採用している。IGBT6は、主電流が流れる主電極として、コレクタ電極及びエミッタ電極を有している。MOSFET7は、主電流が流れる主電極として、ドレイン電極及びソース電極を有している。 MOSFET 7 is formed on a silicon carbide substrate. Hereinafter, the MOSFET 7 is also referred to as a SiC-MOSFET. MOSFET 7 corresponds to a second switching element. In the present embodiment, as the IGBT 6 and the MOSFET 7, both n-channel types are adopted. The IGBT 6 has a collector electrode and an emitter electrode as main electrodes through which a main current flows. The MOSFET 7 has a drain electrode and a source electrode as main electrodes through which a main current flows.
ハイサイド側のアーム5bである上アームにおいて、IGBT6のコレクタ電極及びMOSFET7のドレイン電極は、平滑コンデンサ4の正極側端子に接続されている。ローサイド側のアーム5bである下アームにおいて、IGBT6のエミッタ電極及びMOSFET7のソース電極は、平滑コンデンサ4の負極側端子に接続されている。下アームにおけるIGBT6のコレクタ電極及びMOSFET7のドレイン電極は、上アームにおけるIGBT6のエミッタ電極及びMOSFET7のソース電極に接続されている。各相の上下アーム回路5aにおいて、上アームと下アームの接続点は、モータ3の対応する相のコイル(巻線)に接続されている。
In the upper arm, which is the high-
電力変換装置1は、制御回路9と、駆動IC10をさらに備えている。制御回路9は、インバータ5のスイッチング素子を動作させるための駆動指令を生成し、駆動IC10に出力する。制御IC9は、たとえば、図示しない上位ECUから入力されるトルク要求、図示しない電流センサにより検出された相電流、図示しない回転角センサにより検出されたロータの回転角などに基づいて、駆動指令を生成する。具体的には、駆動指令として、PWM信号を出力する。制御IC9は、たとえばマイコンを備えて構成されている。
The
駆動IC10は、制御回路9からの駆動指令に基づいて駆動信号を生成する。駆動IC10は、生成した駆動信号を、対応するアーム5bのIGBT6及びMOSFET7に出力する。同じアームを構成するIGBT6及びMOSFET7それぞれのゲート電極は、互いに同じ駆動IC10に電気的に接続されている。
The
このように、駆動IC10は、並列接続されたIGBT6及びMOSFET7を駆動、すなわちオン駆動、オフ駆動させる。駆動IC10が、駆動回路に相当する。駆動IC10は、ドライバとも称される。本実施形態では、駆動IC10が、インバータ5を構成する各アームに対して個別に設けられている。なお、本実施形態では、駆動回路として駆動IC10を採用しているが、IC(1チップ)に限定されるものではない。
Thus, the
(スイッチング素子の特性)
図2は、駆動IC10の駆動対象となるスイッチング素子のI−V特性を示している。図2の横軸Vは主電極間の電圧を示し、縦軸Iは主電極間を流れる電流、すなわち主電流を示している。電圧Vは、IGBT6においてコレクタ電圧Vce、MOSFET7においてドレイン電圧Vdsである。電圧Vは、オン電圧とも称される。図2中の破線は、Si−IGBTのI−V特性を示している。実線は、SiC−MOSFETのI−V特性を示している。
(Characteristics of switching element)
FIG. 2 shows the IV characteristics of the switching element to be driven by the driving
図2に示すように、小電流域では、SiC−MOSFETのほうがSi−IGBTよりも電圧Vが低く、損失特性が良い。一方、大電流域では、Si−IGBTのほうがSiC−MOSFETよりも電圧Vが低く、損失特性が良い。本実施形態では、小電流域においてSiC−MOSFETのみがオンし、大電流域においてSiC−MOSFETとSi−IGBTの両方がオンするように、制御回路9及び駆動IC10が、インバータ5を動作させる。並列接続されたスイッチング素子それぞれの損失特性に優れる領域を用いるため、全体として損失を低減することができる。
As shown in FIG. 2, in the small current region, the SiC-MOSFET has a lower voltage V than the Si-IGBT, and has better loss characteristics. On the other hand, in the large current region, the Si-IGBT has a lower voltage V than the SiC-MOSFET and has better loss characteristics. In the present embodiment, the
図2では、SiC−MOSFETについて、ゲート電圧Vgsが異なる2水準を示している。ゲート電圧Vgsは、ゲート電極とソース電極との間の電圧を示す。高Vgsは、低Vgsよりも高い電圧を示す。たとえば低Vgsが10V、高Vgsが20Vである。 FIG. 2 shows two levels of the SiC-MOSFET with different gate voltages Vgs. The gate voltage Vgs indicates a voltage between the gate electrode and the source electrode. High Vgs indicates a higher voltage than low Vgs. For example, the low Vgs is 10V and the high Vgs is 20V.
SiC−MOSFETは、ゲート電圧Vgsが高いほど、飽和電流が高くなる特性を有している。このため、印加するゲート電圧Vgsを高くすると、より高い電流域まで、SiC−MOSFETによって主電流を流すことができる。すなわち、SiC−MOSFETによる損失低減効果の範囲を広げることができる。本実施形態の駆動IC10は、図2に示す一点鎖線のようなI−V特性を示すように、Si−IGBT及びSiC−MOSFETを駆動させる。
The SiC-MOSFET has a characteristic that the saturation current increases as the gate voltage Vgs increases. For this reason, if the gate voltage Vgs to apply is made high, a main current can be sent by SiC-MOSFET to a higher electric current range. That is, the range of the loss reduction effect by the SiC-MOSFET can be expanded. The driving
図3は、Si−IGBTのターンオン時における信号波形を示している。Vgeはゲート電極6gとエミッタ電極6eとの間のゲート電圧を示す。Iceは、コレクタ電極6cとエミッタ電極6eとの間を流れるコレクタ電流を示し、Vceはコレクタ電極6cとエミッタ電極6eとの間のコレクタ電圧を示している。Vseは、電流センス用のセンス端子6stとエミッタ電極6eとの間のセンス電圧を示している。センス電圧Vseは、コレクタ電流Iceに比例した電圧である。このセンス電圧Vseが、電流相関値に相当する。
FIG. 3 shows a signal waveform when the Si-IGBT is turned on. Vge represents a gate voltage between the
図4は、SiC−MOSFETのターンオン時における信号波形を示している。Vgsはゲート電極7gとソース電極7sとの間のゲート電圧を示す。Idsは、ドレイン電極7dとソース電極7sとの間を流れるドレイン電流を示し、Vdsはドレイン電極7dとソース電極7sとの間のドレイン電圧を示している。Vseは、電流センス用のセンス端子7stとソース電極7sとの間のセンス電圧を示している。センス電圧Vseは、ドレイン電流Idsに比例した電圧である。このセンス電圧Vseも、電流相関値に相当する。
FIG. 4 shows a signal waveform when the SiC-MOSFET is turned on. Vgs represents a gate voltage between the
図3及び図4に示すように、IGBT6及びMOSFET7は、他アームの短絡による過電流から自身を保護するために、電流センス用のセンス端子6st,7stをそれぞれ有している。センス電圧Vseは、ターンオンの立ち上がり開始時において、電圧が持ち上がる特性を有している。センス電圧Vseは、リカバリ電流発生時、及び、ミラー期間中において、電圧が持ち上がる。このように、少なくともミラー期間において、センス電圧Vseが持ち上がる。 As shown in FIGS. 3 and 4, the IGBT 6 and the MOSFET 7 have current sensing sense terminals 6st and 7st, respectively, in order to protect themselves from an overcurrent caused by a short circuit of the other arm. The sense voltage Vse has a characteristic that the voltage rises at the start of turn-on rise. The sense voltage Vse rises when the recovery current is generated and during the mirror period. Thus, at least in the mirror period, the sense voltage Vse is raised.
ミラー期間Tm1,Tm2は、ゲート電圧Vge,Vgsがフラットとなる期間である。IGBT6のミラー期間Tm1は、ゲート電極6gの充電中、具体的には、ゲート電極6gとコレクタ電極6cとの間の容量Cgc、及び、コレクタ電極6cとエミッタ電極6eとの間の容量Cceの充電中に発生する。なお、図3中の符号Cgeは、ゲート電極6gとエミッタ電極6eとの間の容量を示している。
The mirror periods Tm1 and Tm2 are periods in which the gate voltages Vge and Vgs are flat. The mirror period Tm1 of the IGBT 6 is during charging of the
MOSFET7のミラー期間T2は、ゲート電極7gの充電中、具体的には、ゲート電極7gとドレイン電極7dとの間の容量Cgd、及び、主電極であるドレイン電極7dとソース電極7sとの間の容量Cdsの充電中に発生する。なお、図4中の符号Cgsは、ゲート電極7gとソース電極7sとの間の容量を示している。ミラー期間T1,T2に関する容量Cgc,Cce,Cgd,Cdsは、少なくとも寄生容量によって構成されている。本実施形態では、寄生容量のみによって構成されている。
The mirror period T2 of the MOSFET 7 is during the charging of the
図5及び図6を用いて、ゲート電極の充電とミラー期間について詳細に説明する。ここでは、IGBT6について説明するが、MOSFET7についても同様である。たとえば、図5に示す期間Taが、図6(a)に対応する。 The charging of the gate electrode and the mirror period will be described in detail with reference to FIGS. Here, the IGBT 6 will be described, but the same applies to the MOSFET 7. For example, the period Ta shown in FIG. 5 corresponds to FIG.
図5に示す期間Taは、駆動開始前の期間である。期間Taでは、図6(a)に示すように、ゲート電極6gへ駆動電流(充電電流)は流れていない。
A period Ta shown in FIG. 5 is a period before the start of driving. In the period Ta, as shown in FIG. 6A, the drive current (charging current) does not flow to the
図5に示す期間Tbは、充電開始直後であり、IGBT6がオフ状態の期間である。充電開始により、ゲート電圧Vgeが上昇するも、コレクタ電極6cのほうがゲート電極6gより電位が高いため、図6(b)に示すように、容量Cgeのみ充電される。容量Cge、換言すればゲート電極と低電位側の主電極との間の容量を、入力容量とも称する。
A period Tb shown in FIG. 5 is a period immediately after the start of charging, and the IGBT 6 is in an off state. Although the gate voltage Vge is increased by the start of charging, the
図5に示す期間Tcは、IGBT6がオン状態となった期間である。オンにより、コレクタ電極6cのほうがゲート電極6gより電位が低くなるため、図6(c)に示すように、容量Cgc及び容量Cceも充電される。容量Cgc,Cceに、ゲート閾値電圧分の電荷が充電されるまでは、ゲート閾値付近の電圧が維持される。よって、期間Tcにおいて、ゲート電圧Vgeがフラットとなる。この期間Tcが、ミラー期間Tm1に相当する。なお、容量Cgc、換言すればゲート電極と高電位側の主電極との間の容量を、帰還容量とも称する。容量Cce、換言すれば主電極間の容量を出力容量とも称する。
A period Tc shown in FIG. 5 is a period during which the IGBT 6 is turned on. Since the potential of the
図5に示す期間Tdは、ゲート閾値電圧分の電荷が充電されてから、駆動IC10の出力電圧に至るまでの期間である。図6(d)に示すように、充電が継続され、ゲート電圧Vgeが上昇する。
A period Td shown in FIG. 5 is a period from when the charge corresponding to the gate threshold voltage is charged until the output voltage of the driving
図5に示す期間Teは、充電が完了した期間である。駆動IC10の出力電圧まで充電が完了すると、図6(e)に示すように、駆動電流はなくなる。
A period Te shown in FIG. 5 is a period in which charging is completed. When the charging is completed up to the output voltage of the driving
ここで、ミラー期間は、同じ基板から構成されたIGBTとMOSFETでも異なる。特に本実施形態では、コスト低減のため、MOSFET7の形成されるSiC基板のチップ面積を、IGBT6の形成されるSi基板よりも小さくしている。一般的に、チップサイズを小さくすると放熱面積が減るため発熱に対して厳しくなるが、SiCはSiよりも熱定格が高い特性を有するため、チップサイズを小さくすることができる。 Here, the mirror period is different for IGBTs and MOSFETs formed from the same substrate. Particularly in this embodiment, the chip area of the SiC substrate on which the MOSFET 7 is formed is made smaller than that on the Si substrate on which the IGBT 6 is formed in order to reduce costs. In general, when the chip size is reduced, the heat radiation area is reduced and heat generation becomes severer. However, since SiC has a higher thermal rating than Si, the chip size can be reduced.
このように、SiCのチップサイズが小さいため、SiCのほうがSiよりも寄生容量が小さい。このため、SiCのほうが容量の充電にかかる時間が短い。このようなSi,SiCの特性が大きく反映されて、SiC−MOSFETとSi−IGBTとのミラー期間Tm1,Tm2が異なっている。具体的には、SiC−MOSFETのミラー期間Tm2がSi−IGBTのミラー期間Tm1よりも短くされている。さらに、ミラー期間Tm2を含むMOSFET側のセンス電圧Vseの持ち上がり期間が、ミラー期間Tm1を含むIGBT側のセンス電圧Vseの持ち上がり期間よりも短くなっている。 Thus, since the chip size of SiC is small, the parasitic capacitance of SiC is smaller than that of Si. For this reason, SiC takes less time to charge the capacity. Such characteristics of Si and SiC are largely reflected, and the mirror periods Tm1 and Tm2 of the SiC-MOSFET and the Si-IGBT are different. Specifically, the mirror period Tm2 of the SiC-MOSFET is shorter than the mirror period Tm1 of the Si-IGBT. Furthermore, the rising period of the sense voltage Vse on the MOSFET side including the mirror period Tm2 is shorter than the rising period of the sense voltage Vse on the IGBT side including the mirror period Tm1.
(短絡、短絡エネルギ、及び短絡耐量)
IGBT6及びMOSFET7が並列接続されてなるアーム5bは、上記したように上下アーム回路5aを構成する。上下アーム回路5aの場合、1つのアーム5bのスイッチング素子に短絡が生じると、他の1つのアーム5bに、そのオンタイミングにおいて大電流が流れてしまう。
(Short circuit, short circuit energy, and short circuit tolerance)
The
図7は、上下アーム回路の参考例を示している。図7では、便宜上、MOSFETを省略して図示している。参考例では、本実施形態の関連する要素の符号に対し、末尾にrを付与している。図7では、下アーム側のIGBTの信号波形を示している。 FIG. 7 shows a reference example of the upper and lower arm circuits. In FIG. 7, the MOSFET is not shown for convenience. In the reference example, r is given to the end of the reference numerals of the related elements in the present embodiment. FIG. 7 shows the signal waveform of the IGBT on the lower arm side.
上下アーム回路5arのうち、上アームに時刻t10で短絡が発生している。短絡発生後、時刻t11で下アームの駆動指令がオフからオンに切り替わる。これにより、ゲート電圧Vgeが立ち上がり、コレクタ電流Iceとして大電流が流れる。コレクタ電流Iceは、たとえば正常時において最大電流が数100A程度であるのに対し、短絡異常時において数1000A流れる。 Among the upper and lower arm circuits 5ar, a short circuit has occurred in the upper arm at time t10. After the occurrence of a short circuit, the lower arm drive command is switched from OFF to ON at time t11. As a result, the gate voltage Vge rises and a large current flows as the collector current Ice. For example, the collector current Ice has a maximum current of about several hundreds A in a normal state, and flows several thousand A in a short circuit abnormality.
下アーム側において、たとえば上アームで発生した短絡を検出できず、これによりIGBT6rを強制的にオフ(遮断)できないと、コレクタ電流Iceとして一点鎖線に示すように大電流が流れ続ける。すなわち、短絡エネルギも一点鎖線で示すように大きくなる。短絡エネルギとは、他のアーム5brに短絡が生じた状態で駆動開始してから遮断するまでの期間に、コレクタ電圧Vceとコレクタ電流Iceとの積を時間で積分したものである。なお、MOSFETの場合、ドレイン電圧Vdsとドレイン電流Idsとの積を時間で積分したものとなる。
On the lower arm side, for example, if a short circuit occurring in the upper arm cannot be detected, and thus the
大電流が流れ続け、時刻t12で、短絡エネルギが下アーム側のIGBT6r(Si−IGBT)の短絡耐量を超えると、下アーム側のIGBT6rも故障してしまう。このように、上下アーム回路5arでは、1つのアーム5brに短絡が生じると、他の1つのアーム5brがとも連れで故障する虞がある。本実施形態の駆動IC10は、以下に示すように、とも連れ故障を抑制する構成となっている。
When a large current continues to flow and the short-circuit energy exceeds the short-circuit tolerance of the
(駆動IC詳細)
図8に示すように、本実施形態の駆動IC10は、IGBT6(Si−IGBT)を駆動させるIGBT駆動部20と、MOSFET7(SiC−MOSFET)を駆動させるMOS駆動部30を有している。
(Drive IC details)
As shown in FIG. 8, the
IGBT駆動部20は、通常スイッチング動作をさせる通常駆動回路として、オン駆動部21と、オフ駆動部22を有している。本実施形態では、オン駆動部21としてpチャネル型のMOSFETを採用し、オフ駆動部22としてnチャネル型のMOSFETを採用している。オン駆動部21及びオフ駆動部22は、電源とグランド(GND)との間で直列に接続されている。
The IGBT drive unit 20 includes an on
オン駆動部21及びオフ駆動部22の接続点23とオン駆動部21との間には抵抗24が設けられ、接続点23とオフ駆動部22との間には抵抗25が設けられている。オン駆動部21のドレイン電極は、抵抗24、及び接続点23を介して、IGBT6のゲート電極6gに接続されている。オフ駆動部22のドレイン電極は、抵抗25、及び接続点23を介して、IGBT6のゲート電極6gに接続されている。
A
たとえば駆動指令(PWM信号)がLレベルにおいて、オン駆動部21がオン、オフ駆動部22がオフとなる。これにより、電源からゲート電極6gに駆動電流(充電電流)が流れてゲート電極6gが充電され、IGBT6がオンされる。一方、駆動指令がHレベルにおいて、オン駆動部21がオフ、オフ駆動部22がオンとなる。これにより、ゲート電極6gの電荷がグランドに引き抜かれ、IGBT6がオフされる。
For example, when the drive command (PWM signal) is at the L level, the
IGBT駆動部20は、さらに短絡保護回路として、コンパレータ26と、遮断部27を有している。
The IGBT driving unit 20 further includes a
コンパレータ26は、IGBT6のセンス端子6stにより検出されるセンス電圧Vseと、短絡保護用の閾値電圧Vthとを比較し、比較結果を遮断部27に出力する。すなわち、コンパレータ26は、上下アーム回路5aを構成する他のアーム5bに発生した短絡異常を検出する。コンパレータ26が比較部に相当し、閾値電圧Vthが閾値に相当する。コンパレータ26は、たとえば、センス電圧Vseが閾値電圧Vth以下においてHレベルの信号を出力し、センス電圧Vseが閾値電圧を超えるとLレベルの信号を出力する。
The
遮断部27は、フィルタ27aと、ソフト遮断部27bを有している。ソフト遮断部27bは、短絡異常が確定したときにIGBT6を強制的にオフ(遮断)させる。本実施形態では、ソフト遮断部27bとして、nチャネル型のMOSFETを採用している。
The blocking
フィルタ27aは、コンパレータ26により短絡異常が検出されても、直ぐにソフト遮断部27bによってIGBT6がオフされないように、所定のフィルタ期間を設定する。フィルタ27aは、タイマカウンタによって構成されている。なお、タイマカウンタ以外にも、RCフィルタなどを採用することもできる。
The
図9は、通常スイッチング動作時の信号波形を示している。図9は、IGBT6のターンオン時の信号波形を示している。通常スイッチング動作時にも、ミラー期間Tm1においてセンス電圧Vseの持ち上がりが発生する。センス電圧Vseの持ち上がりとは、閾値電圧Vthよりも高い電圧を示す状態である。 FIG. 9 shows signal waveforms during normal switching operation. FIG. 9 shows a signal waveform when the IGBT 6 is turned on. Even during the normal switching operation, the sense voltage Vse rises during the mirror period Tm1. The increase in the sense voltage Vse is a state indicating a voltage higher than the threshold voltage Vth.
フィルタ27aは、センス電圧Vseの持ち上がりによる通常スイッチング動作時の短絡誤検出を防ぐために、所定のフィルタ期間Tf1を設定する。フィルタ期間Tf1は、IGBT6のオン開始の時刻t20から時刻t21までの期間である。フィルタ期間Tf1は、ミラー期間Tm1を含む持ち上がり期間よりも長く設定されている。オン開始直後においてセンス電圧Vseが閾値電圧Vthを超えるが、フィルタ期間Tf1内であるため、短絡異常を誤検出することはない。短絡異常が生じていなければ、フィルタ期間Tf1が終了した時点で、センス電圧Vseは閾値電圧Vth以下になる。よって、IGBT6を通常駆動させることができる。
The
図10は、短絡異常時の信号波形を示している。図10も、IGBT6の信号波形を示している。短絡異常時には、コレクタ電流Iceとして大電流が流れる。このため、センス電圧Vseは、閾値電圧Vthよりも高い値を示す。フィルタ期間Tf1が終了した時点で、センス電圧Vseが閾値電圧Vthを上回っていると、短絡異常が確定し、フィルタ27aの出力によりソフト遮断部27bがオンされる。フィルタ27aは、センス電圧Vseが閾値電圧Vthを上回る状態が、フィルタ期間Tf1の終了後も続くと、短絡異常であることを確定し、Hレベルの信号を出力する。
FIG. 10 shows a signal waveform when the short circuit is abnormal. FIG. 10 also shows the signal waveform of the IGBT 6. When the short circuit is abnormal, a large current flows as the collector current Ice. For this reason, the sense voltage Vse is higher than the threshold voltage Vth. If the sense voltage Vse exceeds the threshold voltage Vth at the end of the filter period Tf1, a short circuit abnormality is determined, and the
ソフト遮断部27bがオンされると、ゲート電極6gの電荷が、抵抗27c及びソフト遮断部27bを介してグランドに引き抜かれ、IGBT6がオフされる。たとえば抵抗25よりも抵抗27cのほうが抵抗値が高いため、ソフト遮断部27bによる遮断速度は、オフ駆動部22の遮断速度よりも緩やかである。緩やかな遮断により、サージ電圧を低減することができる。
When the soft shut-off
MOS駆動部30も、IGBT駆動部20と同様に構成されている。MOS駆動部30は、通常スイッチング動作をさせる通常駆動回路として、オン駆動部31と、オフ駆動部32を有している。本実施形態では、オン駆動部31としてpチャネル型のMOSFETを採用し、オフ駆動部32としてnチャネル型のMOSFETを採用している。オン駆動部31及びオフ駆動部32は、電源とグランドとの間で直列に接続されている。
The
オン駆動部31及びオフ駆動部32の接続点33とオン駆動部31との間には抵抗34が設けられ、接続点33とオフ駆動部32との間には抵抗35が設けられている。オン駆動部31のドレイン電極は、抵抗34、及び接続点33を介して、MOSFET7のゲート電極7gに接続されている。オフ駆動部32のドレイン電極は、抵抗35、及び接続点33を介して、MOSFET7のゲート電極7gに接続されている。
A
たとえば駆動指令(PWM信号)がLレベルにおいて、オン駆動部31がオン、オフ駆動部32がオフとなる。これにより、電源からゲート電極7gに駆動電流(充電電流)が流れてゲート電極7gが充電され、MOSFET7がオンされる。一方、駆動指令がHレベルにおいて、オン駆動部31がオフ、オフ駆動部32がオンとなる。これにより、ゲート電極7gの電荷がグランドに引き抜かれ、MOSFET7がオフされる。
For example, when the drive command (PWM signal) is at the L level, the
MOS駆動部30は、さらに短絡保護回路として、コンパレータ36と、遮断部37を有している。
The
コンパレータ36は、MOSFET7のセンス端子7stにより検出されるセンス電圧Vseと、短絡保護用の閾値電圧Vthとを比較し、比較結果を遮断部37に出力する。すなわち、コンパレータ36は、上下アーム回路5aを構成する他のアーム5bに発生した短絡異常を検出する。コンパレータ36が比較部に相当し、閾値電圧Vthが閾値に相当する。コンパレータ36は、たとえば、センス電圧Vseが閾値電圧Vth以下においてHレベルの信号を出力し、センス電圧Vseが閾値電圧を超えるとLレベルの信号を出力する。
The
遮断部37は、フィルタ37aと、ソフト遮断部37bを有している。ソフト遮断部37bは、短絡異常が検出されたときにMOSFET6を強制的にオフさせる。本実施形態では、ソフト遮断部37bとして、nチャネル型のMOSFETを採用している。
The blocking
フィルタ37aは、コンパレータ36により短絡異常が検出されても、直ぐにソフト遮断部37bによってMOSFET7がオフされないように、所定のフィルタ期間を設定する。フィルタ37aは、タイマカウンタによって構成されている。なお、タイマカウンタ以外にも、RCフィルタなどを採用することもできる。
The
フィルタ37aは、センス電圧Vseの持ち上がりによる通常スイッチング動作時の短絡誤検出を防ぐために、図示しないフィルタ期間Tf2を設定する。フィルタ期間Tf2は、MOSFET7のオン開始から所定の期間である。フィルタ期間Tf2は、ミラー期間Tm2を含む持ち上がり期間よりも長く設定されている。オン開始直後においてセンス電圧Vseが閾値電圧Vthを超えるが、フィルタ期間Tf2内であるため、短絡異常を誤検出することはない。短絡異常が生じていなければ、フィルタ期間Tf2が終了した時点で、センス電圧Vseは閾値電圧Vth以下になる。よって、MOSFET7を通常駆動させることができる。
The
一方、短絡異常時には、ドレイン電流Idsとして大電流が流れる。このため、センス電圧Vseは、閾値電圧Vthよりも高い値を示す。フィルタ37aは、センス電圧Vseが閾値電圧Vthを上回る状態が、フィルタ期間Tf2の終了後も続くと、短絡異常であることを確定し、Hレベルの信号を出力する。これにより、ソフト遮断部37bがオンされる。
On the other hand, when a short circuit is abnormal, a large current flows as the drain current Ids. For this reason, the sense voltage Vse is higher than the threshold voltage Vth. If the state in which the sense voltage Vse exceeds the threshold voltage Vth continues after the end of the filter period Tf2, the
ソフト遮断部37bがオンされると、ゲート電極7gの電荷が、抵抗37c及びソフト遮断部37bを介してグランドに引き抜かれ、MOSFET7がオフされる。たとえば抵抗35よりも抵抗37cのほうが抵抗値が高いため、ソフト遮断部37bによる遮断速度は、オフ駆動部32の遮断速度よりも緩やかである。緩やかな遮断により、サージ電圧を低減することができる。遮断部27,37が、遮断部に相当する。
When the soft shut-off
本実施形態では、並列接続されたIGBT6とMOSFET7とで、ミラー期間Tm1,Tm2の長さが異なっている。そして、フィルタ期間Tf1,Tf2は、ミラー期間Tm1,Tm2の長さに応じて設定されている。具体的には、図3及び図4に示すように、短いミラー期間Tm2を有するMOSFET7側のフィルタ期間Tf2が、長いミラー期間Tm1を有するIGBT6側のフィルタ期間Tf1よりも短くされている。このように、ミラー期間が短いほど、フィルタ期間が短くされている。 In the present embodiment, the lengths of the mirror periods Tm1 and Tm2 are different between the IGBT 6 and the MOSFET 7 connected in parallel. The filter periods Tf1 and Tf2 are set according to the lengths of the mirror periods Tm1 and Tm2. Specifically, as shown in FIGS. 3 and 4, the filter period Tf2 on the MOSFET 7 side having the short mirror period Tm2 is shorter than the filter period Tf1 on the IGBT 6 side having the long mirror period Tm1. Thus, the shorter the mirror period, the shorter the filter period.
MOSFET7のミラー期間Tm2は、IGBT6のミラー期間Tm1よりも短いため、フィルタ期間Tf2を短くしても、通常スイッチング動作時において、センス電圧Vseがフィルタ期間Tf2内に閾値電圧Vth以下になる。したがって、短絡の誤検出を抑制することができる。一方、長いミラー期間Tm1を有するIGBT6については、フィルタ期間Tf1がフィルタ期間Tf2より長いため、短絡の誤検出を抑制することができる。 Since the mirror period Tm2 of the MOSFET 7 is shorter than the mirror period Tm1 of the IGBT 6, even when the filter period Tf2 is shortened, the sense voltage Vse is equal to or lower than the threshold voltage Vth within the filter period Tf2 even during normal switching operation. Therefore, erroneous detection of a short circuit can be suppressed. On the other hand, for the IGBT 6 having the long mirror period Tm1, since the filter period Tf1 is longer than the filter period Tf2, it is possible to suppress erroneous detection of a short circuit.
また、フィルタ期間Tf2を短くすることで、他のアーム5bに短絡が生じたときに、短いミラー期間Tm2のMOSFET7を早くオフさせることができる。これにより、短絡エネルギを小さくすることができる。したがって、短絡エネルギが短絡耐量を超え、MOSFET7が破損するのを抑制することができる。
Further, by shortening the filter period Tf2, the MOSFET 7 in the short mirror period Tm2 can be quickly turned off when a short circuit occurs in the
以上より、本実施形態の駆動IC10によれば、並列接続されたIGBT6及びMOSFET7を適切に短絡保護することができる。
As described above, according to the
本実施形態では、ゲート電極と高電位側の主電極との間の容量及び主電極間の容量が小さいほど、フィルタ期間が短くされている。具体的には、図8に示すように、IGBT6の容量Cgc,Cceの和C1よりも、MOSFET7の容量Cgd,Cdsの和C2ほうが小さくされている。そして、容量C2<容量C1によって、フィルタ期間Tf2のほうがフィルタ期間Tf1よりも短くされている。スイッチング素子の容量が小さいほどミラー期間が短いため、上記した効果を奏することができる。 In this embodiment, the filter period is shortened as the capacitance between the gate electrode and the main electrode on the high potential side and the capacitance between the main electrodes are smaller. Specifically, as shown in FIG. 8, the sum C2 of the capacitances Cgd and Cds of the MOSFET 7 is made smaller than the sum C1 of the capacitances Cgc and Cce of the IGBT 6. The filter period Tf2 is shorter than the filter period Tf1 because of the capacity C2 <capacitance C1. Since the mirror period is shorter as the capacitance of the switching element is smaller, the above-described effects can be achieved.
本実施形態では、IGBT6がSi基板に形成され、MOSFET7がSiC基板に形成されている。そして、SiC−MOSFETのフィルタ期間Tf2が、Si−IGBTのフィルタ期間Tf1よりも短くされている。上記したように、SiCは、Siに較べて寄生容量が小さく、これにより容量の充電にかかる時間が短い。したがって、SiC側のフィルタ期間Tf2を短くしても、短絡の誤検出を抑制することができる。一方、Si側については、フィルタ期間Tf1が長いため、短絡の誤検出を抑制することができる。 In the present embodiment, the IGBT 6 is formed on the Si substrate, and the MOSFET 7 is formed on the SiC substrate. The filter period Tf2 of the SiC-MOSFET is shorter than the filter period Tf1 of the Si-IGBT. As described above, SiC has a smaller parasitic capacitance than Si, and thus takes less time to charge the capacitance. Therefore, even if the SiC-side filter period Tf2 is shortened, erroneous detection of a short circuit can be suppressed. On the other hand, on the Si side, since the filter period Tf1 is long, erroneous detection of a short circuit can be suppressed.
また、図11に示すように、SiとSiCでは短絡耐量が異なる。たとえばSiCのチップサイズがSiよりも小さいため、SiCのほうが短絡耐量が小さい。図11に示す破線位置が、Si、SiCの短絡耐量を示している。短絡耐量が小さいSiC側のフィルタ期間Tf2を短くするため、短絡エネルギを小さくして、これにより短絡耐量を超えるのを抑制することができる。また、Siは、短絡耐量がSiCよりも大きいため、フィルタ期間Tf1を長くしても、短絡エネルギが短絡耐量を超えるのを抑制することができる。 Further, as shown in FIG. 11, the short-circuit tolerance is different between Si and SiC. For example, since the chip size of SiC is smaller than that of Si, SiC has a smaller short-circuit tolerance. The broken line position shown in FIG. 11 indicates the short circuit tolerance of Si and SiC. Since the SiC-side filter period Tf2 with a short-circuit withstand capability is shortened, the short-circuit energy can be reduced, thereby preventing the short-circuit withstand capability from being exceeded. Moreover, since Si has a short-circuit tolerance larger than that of SiC, even if the filter period Tf1 is lengthened, the short-circuit energy can be prevented from exceeding the short-circuit tolerance.
本実施形態では、寄生容量のみによって、MOSFET7の容量Cgd,Cds、IGBT6の容量Cgc,Cceが構成される例を示したが、これに限定されない。寄生容量を模擬して電極間に接続された容量、たとえば外付けの容量を含んでもよい。 In the present embodiment, an example in which the capacitances Cgd and Cds of the MOSFET 7 and the capacitances Cgc and Cce of the IGBT 6 are configured only by the parasitic capacitances is not limited to this. A capacitance connected between the electrodes by simulating a parasitic capacitance, for example, an external capacitance may be included.
ソフト遮断部27bをオフ駆動部22とを別に設ける例を示したが、共用とすることもできる。たとえばORゲートに対して制御回路9からの駆動指令とフィルタ27aからの出力が入力され、共用のスイッチング素子のゲート電極に出力する構成としてもよい。ソフト遮断部37bとオフ駆動部32についても同様である。
Although the example which provided the soft interruption | blocking
(第2実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路10と共通する部分についての説明は省略する。
(Second Embodiment)
This embodiment can refer to the preceding embodiment. For this reason, the description of the parts common to the
図12に示すように、本実施形態では、ゲート電極6g,7gを充電する駆動電流I1,I2に応じて、フィルタ期間Tf1,Tf2が設定されている。駆動電流が大きいほうが、対応するゲート電極が早く充電される。すなわち、駆動電流が大きいほど、ミラー期間が短くなる。
As shown in FIG. 12, in this embodiment, filter periods Tf1 and Tf2 are set according to drive currents I1 and I2 for charging the
具体的には、オン駆動部31側の駆動電流I2を、オン駆動部21側の駆動電流I1よりも大きくしている。オン駆動部21,31には、互いにほぼ等しい駆動電圧(電源電圧)が供給される。抵抗24の抵抗値R1と抵抗34の抵抗値R2を異ならせる、具体的には、抵抗値R2を抵抗値R1よりも小さくすることで、駆動電流I2を駆動電流I1よりも大きくしている。そして、駆動電流I2が流れるMOSFET7側のフィルタ期間Tf2が、駆動電流I1が流れるIGBT6側のフィルタ期間Tf1よりも短くされている。それ以外の構成は、先行実施形態と同じである。
Specifically, the drive current I2 on the
MOSFET7のゲート電極7gには、駆動電流I1よりも大きい駆動電流I2が供給されるため、ミラー期間Tm2は、IGBT6のミラー期間Tm1よりも短くなる。したがって、MOSFET7側のフィルタ期間Tf2を短くしても、短絡の誤検出を抑制することができる。
Since the drive current I2 larger than the drive current I1 is supplied to the
また、フィルタ期間Tf2を短くすることで、他のアーム5bに短絡が生じたときに、短いミラー期間Tm2のMOSFET7を早くオフさせることができる。これにより、短絡エネルギを小さくすることができる。したがって、短絡エネルギが短絡耐量を超え、MOSFET7が破損するのを抑制することができる。
Further, by shortening the filter period Tf2, the MOSFET 7 in the short mirror period Tm2 can be quickly turned off when a short circuit occurs in the
なお、駆動電圧により、駆動電流I1,I2を異ならせてもよい。具体的には、オン駆動部31に供給する駆動電圧を、オン駆動部21に供給する駆動電圧よりも高くすることで、駆動電流I2を駆動電流I1より大きくしてもよい。駆動電圧及び抵抗値の組み合わせにより、駆動電流I1,I2を異ならせてもよい。
The drive currents I1 and I2 may be varied depending on the drive voltage. Specifically, the drive current I2 may be made larger than the drive current I1 by making the drive voltage supplied to the
並列接続されるスイッチング素子が同じ構成、換言すれば容量C1,C2が互いにほぼ等しい構成に、本実施形態に示した構成を組み合わせてもよい。 The configuration shown in this embodiment may be combined with a configuration in which switching elements connected in parallel are the same, in other words, a configuration in which the capacitors C1 and C2 are substantially equal to each other.
(第3実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路10と共通する部分についての説明は省略する。
(Third embodiment)
This embodiment can refer to the preceding embodiment. For this reason, the description of the parts common to the
本実施形態では、IGBT6がSi基板に形成され、MOSFET7がSiC基板に形成されている。上記したように、SiCのほうが、Siよりも短絡耐量が小さい。駆動IC10は、短絡耐量が小さいSiC−MOSFETのほうが、短絡耐量が大きいSi−IGBTよりも、短絡異常検出時の遮断速度が速くなるように構成されている。それ以外の構成は、第1実施形態と同じである。
In the present embodiment, the IGBT 6 is formed on the Si substrate, and the MOSFET 7 is formed on the SiC substrate. As described above, SiC has a smaller short-circuit tolerance than Si. The
具体的には、図13に示すように、遮断部27の抵抗27cの抵抗値R3と、遮断部37の抵抗37cの抵抗値R4を異ならせている。抵抗値R4を抵抗値R3よりも小さくすることで、SiC−MOSFETの遮断速度をSi−IGBTより速めている。
Specifically, as shown in FIG. 13, the resistance value R3 of the
Si−IGBTのセンス電圧Vseに基づくコンパレータ26の短絡異常検出タイミングと、SiC−MOSFETのセンス電圧Vseに基づくコンパレータ36の短絡異常検出タイミングは、ほぼ同じである。また、上記したように、抵抗値R4が抵抗値R3よりも小さいため、ゲート電極7gのほうが、ゲート電極6gよりも電荷を引き抜きやすい。したがって、SiC−MOSFETを先に遮断させることができる。このように、短絡耐量の小さいスイッチング素子を先に遮断させることができる。これにより、短絡耐量の大きいSi−IGBT側から短絡耐量の小さいSiC−MOSFET側に主電流が流れ込むことを防止し、ひいてはSiC−MOSFETの短絡エネルギを小さくすることができる。
The short circuit abnormality detection timing of the
本実施形態に示した構成は、第1実施形態に示した構成との組み合わせに限定されない。第2実施形態に示した構成との組み合わせも可能である。 The configuration shown in the present embodiment is not limited to the combination with the configuration shown in the first embodiment. A combination with the configuration shown in the second embodiment is also possible.
(第4実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路10と共通する部分についての説明は省略する。
(Fourth embodiment)
This embodiment can refer to the preceding embodiment. For this reason, the description of the parts common to the
本実施形態の駆動IC10は、第1実施形態に示した構成に加えて、短絡耐量が小さいスイッチング素子の電流相関値が閾値を上回った後に閾値以下になると、短絡耐量が大きいスイッチング素子をオフさせるように構成されている。
In addition to the configuration shown in the first embodiment, the driving
具体的には、図14に示すように、遮断部27が、ANDゲート27dを有している。ANDゲート27dには、フィルタ27aの出力と、コンパレータ36の出力が入力される。そして、ANDゲート27dの出力が、ソフト遮断部27bのゲートに入力される。
Specifically, as shown in FIG. 14, the blocking
上記したように、コンパレータ26,36は、センス電圧Vseが閾値電圧Vth以下においてHレベルの信号を出力し、センス電圧Vseが閾値電圧を超えるとLレベルの信号を出力する。フィルタ27a,37aは、センス電圧Vseが閾値電圧を上回る状態が、フィルタ期間終了後も続くと、短絡異常であることを確定し、Hレベルの信号を出力する。ANDゲート27dは、フィルタ27a及びコンパレータ36の出力がともにHレベルの場合に、Hレベルの信号を出力する。これにより、ソフト遮断部27bを構成するMOSFETがオンし、Si−IGBTが遮断(オフ)される。
As described above, the
このように、本実施形態では、短絡耐量が小さいSiC−MOSFETのセンス電圧Vseが閾値電圧Vthを上回った後に閾値以下になってから、すなわち、コンパレータ36による短絡異常検出が解除されてから、短絡耐量が大きいSi−IGBTの遮断を開始する。したがって、第3実施形態に示した構成よりも確実に、SiC−MOSFETを先に遮断させることができる。これにより、SiC−MOSFETの短絡エネルギをさらに小さくすることができる。
Thus, in this embodiment, after the sense voltage Vse of the SiC-MOSFET having a small short-circuit resistance exceeds the threshold voltage Vth after the threshold voltage Vth is reached, that is, after the detection of the short-circuit abnormality by the
本実施形態では、抵抗37cの抵抗値(R4)と抵抗27cの抵抗値(R3)との関係については特に限定されない。たとえば抵抗値R3,R4を互いにほぼ等しくすることができる。このように、第3実施形態よりも抵抗値R4の値を大きくした場合、これによりサージ電圧を低減することができる。
In the present embodiment, the relationship between the resistance value (R4) of the
本実施形態に示した構成は、第1実施形態に示した構成との組み合わせに限定されない。それ以外の先行実施形態である第2実施形態、第3実施形態に示した構成との組み合わせも可能である。 The configuration shown in the present embodiment is not limited to the combination with the configuration shown in the first embodiment. Other combinations with the configurations shown in the second and third embodiments, which are the preceding embodiments, are also possible.
(第5実施形態)
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路10と共通する部分についての説明は省略する。
(Fifth embodiment)
This embodiment can refer to the preceding embodiment. For this reason, the description of the parts common to the
本実施形態では、第1実施形態に示した構成に加えて、遮断部27,37は、IGBT6及びMOSFET7の少なくとも1つのセンス電圧Vseに基づいて他のアーム5bの短絡異常を確定すると、IGBT6及びMOSFET7のすべてを遮断させる。
In the present embodiment, in addition to the configuration shown in the first embodiment, when the blocking
具体的には、図15に示すように、遮断部が配線部40を有している。そして、配線部40により、フィルタ27a,37aの出力同士、換言すれば、ソフト遮断部27b,37bを構成するMOSFETのゲート電極同士が接続されている。たとえばフィルタ37aで短絡異常が確定すると、Hレベルの信号がソフト遮断部37bだけでなく、ソフト遮断部27bにも入力される。
Specifically, as shown in FIG. 15, the blocking part has a
したがって、短いフィルタ期間Tf2のMOSFET7だけでなく、IGBT6も同じタイミングで遮断される。これにより、長いフィルタ期間Tf1のIGBT6についても、短絡エネルギを小さくすることができる。これによれば、最も早い短絡異常の確定に基づいて、すべてのスイッチング素子を遮断するため、すべてのスイッチング素子について短絡エネルギを小さくすることができる。 Therefore, not only the MOSFET 7 in the short filter period Tf2 but also the IGBT 6 is cut off at the same timing. Thereby, also about IGBT6 of long filter period Tf1, short circuit energy can be made small. According to this, since all the switching elements are shut off based on the determination of the earliest short-circuit abnormality, the short-circuit energy can be reduced for all the switching elements.
この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。 The disclosure of this specification is not limited to the illustrated embodiments. The disclosure encompasses the illustrated embodiments and variations by those skilled in the art based thereon. For example, the disclosure is not limited to the combination of elements shown in the embodiments. The disclosure can be implemented in various combinations. The technical scope disclosed is not limited to the description of the embodiments. The several technical scopes disclosed are indicated by the description of the claims, and should be understood to include all modifications within the meaning and scope equivalent to the description of the claims. .
駆動IC10による駆動対象は、インバータ5の上下アーム回路5aを構成するスイッチング素子に限定されない。それ以外の上下アーム回路を構成するスイッチング素子にも適用できる。たとえば、直流電源2から供給される直流電圧を昇圧する昇圧コンバータにおいて、上下アーム回路のスイッチング素子にも適用できる。
An object to be driven by the
並列接続されるスイッチング素子の構成は、上記したSi−IGBT、SiC−IGBTの組み合わせに限定されない。並列接続されるスイッチング素子の数も2つに限定されない。並列接続される複数のスイッチング素子について、ミラー期間が互いに異なればよい。 The configuration of the switching elements connected in parallel is not limited to the combination of Si-IGBT and SiC-IGBT described above. The number of switching elements connected in parallel is not limited to two. The mirror periods may be different from each other for a plurality of switching elements connected in parallel.
1…電力変換装置、2…直流電源、3…モータ、4…平滑コンデンサ、5…インバータ、5a…上下アーム回路、5b…アーム、6…IGBT、7…MOSFET、8…FWD、9…制御回路、10…駆動IC、20…IGBT駆動部、21…オン駆動部、22…オフ駆動部、23…接続点、24,25…抵抗、26…コンパレータ、27…遮断部、27a…フィルタ、27b…ソフト遮断部、27c…抵抗、27d…ANDゲート、30…MOS駆動部、31…オン駆動部、32…オフ駆動部、33…接続点、34,35…抵抗、36…コンパレータ、37…遮断部、37a…フィルタ、37b…ソフト遮断部、37c…抵抗、40…配線部
DESCRIPTION OF
Claims (8)
複数の前記スイッチング素子それぞれに流れる電流に相関する電流相関値と、前記上下アーム回路を構成する他の1つのアームで短絡が生じたことを判定するための閾値とを比較する比較部(26,36)と、
前記電流相関値が前記閾値を上回る状態が、所定のフィルタ期間の終了後も続くことを条件として、前記条件を満たす前記スイッチング素子をオフさせる遮断部(27,37)と、
を備え、
前記フィルタ期間が前記ミラー期間の長さに応じて設定され、前記ミラー期間が短い前記スイッチング素子ほど前記フィルタ期間が短くされている駆動回路。 A drive circuit that constitutes one arm (5b) of the upper and lower arm circuits (5a) and drives a plurality of switching elements (6, 7) connected in parallel with different mirror periods,
A comparison unit that compares a current correlation value correlated with a current flowing through each of the plurality of switching elements and a threshold value for determining that a short circuit has occurred in the other arm constituting the upper and lower arm circuits (26, 36)
On condition that the state where the current correlation value exceeds the threshold value continues even after the end of a predetermined filter period, a blocking unit (27, 37) for turning off the switching element that satisfies the condition;
With
The drive circuit in which the filter period is set according to the length of the mirror period, and the filter period is shortened as the switching element has a shorter mirror period.
前記第2スイッチング素子の前記フィルタ期間が、前記第1スイッチング素子の前記フィルタ期間よりも短くされている請求項2に記載の駆動回路。 A plurality of the switching elements including a first switching element formed in silicon and a second switching element formed in silicon carbide;
The drive circuit according to claim 2, wherein the filter period of the second switching element is shorter than the filter period of the first switching element.
前記駆動電流が大きい前記スイッチング素子ほど、前記フィルタ期間が短くされている請求項1〜3いずれか1項に記載の駆動回路。 In order to turn on the switching element, an on-drive unit (21, 31) for charging the gate electrode of the switching element with a driving current is provided for each switching element,
The drive circuit according to any one of claims 1 to 3, wherein the filter period is shortened as the switching element has a larger drive current.
前記短絡耐量が小さい前記スイッチング素子ほど、前記遮断部による遮断速度が速い請求項1〜4いずれか1項に記載の駆動回路。 The plurality of switching elements have different short circuit tolerances,
The drive circuit according to any one of claims 1 to 4, wherein the switching element having a smaller short-circuit tolerance has a higher blocking speed by the blocking unit.
前記第2スイッチング素子の遮断速度のほうが、前記第1スイッチング素子の遮断速度よりも速い請求項5に記載の駆動回路。 A plurality of the switching elements including a first switching element formed in silicon and a second switching element formed in silicon carbide;
The drive circuit according to claim 5, wherein a cutoff speed of the second switching element is faster than a cutoff speed of the first switching element.
前記遮断部は、前記短絡耐量が小さい前記スイッチング素子の前記電流相関値が前記閾値を上回った後に前記閾値以下になると、前記短絡耐量が大きい前記スイッチング素子をオフさせる請求項1〜6いずれか1項に記載の駆動回路。 The plurality of switching elements have different short circuit tolerances,
The said interruption | blocking part turns off the said switching element with a large said short circuit tolerance, when the said current correlation value of the said switching element with a small said short circuit tolerance becomes less than the said threshold value after exceeding the said threshold value. The drive circuit according to the item.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018110444A JP6844587B2 (en) | 2018-06-08 | 2018-06-08 | Drive circuit |
PCT/JP2019/019025 WO2019235144A1 (en) | 2018-06-08 | 2019-05-14 | Drive circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018110444A JP6844587B2 (en) | 2018-06-08 | 2018-06-08 | Drive circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019213430A true JP2019213430A (en) | 2019-12-12 |
JP6844587B2 JP6844587B2 (en) | 2021-03-17 |
Family
ID=68770713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018110444A Active JP6844587B2 (en) | 2018-06-08 | 2018-06-08 | Drive circuit |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6844587B2 (en) |
WO (1) | WO2019235144A1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022255008A1 (en) * | 2021-05-31 | 2022-12-08 | 株式会社デンソー | Gate drive device |
US11683032B2 (en) | 2021-05-31 | 2023-06-20 | Mitsubishi Electric Corporation | Power semiconductor device |
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- 2018-06-08 JP JP2018110444A patent/JP6844587B2/en active Active
-
2019
- 2019-05-14 WO PCT/JP2019/019025 patent/WO2019235144A1/en active Application Filing
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US11683032B2 (en) | 2021-05-31 | 2023-06-20 | Mitsubishi Electric Corporation | Power semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP6844587B2 (en) | 2021-03-17 |
WO2019235144A1 (en) | 2019-12-12 |
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