JP2019205296A - Power reception apparatus and wireless power transmission system - Google Patents
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Abstract
Description
本発明は、受電装置及び無線電力伝送システムに関する。 The present invention relates to a power receiving apparatus and a wireless power transmission system.
従来、無線電力伝送システムでは、受電装置の状態を送電装置へフィードバックするために、Bluetooth(登録商標)などの無線通信が利用されている。送電装置が、受電装置からのフィードバックに基づいて送電する電力を調整することにより、受電装置における過電圧の発生を抑制することができる。 Conventionally, in a wireless power transmission system, wireless communication such as Bluetooth (registered trademark) is used to feed back a state of a power receiving device to a power transmitting device. By adjusting the power transmitted by the power transmission device based on feedback from the power reception device, it is possible to suppress the occurrence of overvoltage in the power reception device.
しかしながら、無線通信の通信頻度では、負荷変動などによる受電装置の状態の急変に対応できず、受電装置で過電圧が発生するおそれがあった。 However, the communication frequency of wireless communication cannot cope with a sudden change in the state of the power receiving device due to load fluctuation or the like, and there is a possibility that an overvoltage occurs in the power receiving device.
本発明は、上記の課題に鑑みてなされたものであり、受電装置における過電圧の発生を抑制することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to suppress the occurrence of overvoltage in a power receiving apparatus.
一実施形態に係る受電装置は、送電装置から電力を無線で受電する共振回路と、前記共振回路の出力電流を整流する整流回路と、前記整流回路と負荷との間に接続される過電圧検出回路と、を備え、前記過電圧検出回路は、前記整流回路と前記負荷との間に接続される第1スイッチ素子と、前記第1スイッチ素子と並列に接続される第1容量素子と、前記負荷と並列に接続される第2容量素子と、前記過電圧検出回路の出力電圧が第1閾値電圧以上になると、前記第1スイッチ素子をオフにする制御回路と、を備える。 A power receiving device according to an embodiment includes a resonance circuit that wirelessly receives power from a power transmission device, a rectification circuit that rectifies an output current of the resonance circuit, and an overvoltage detection circuit that is connected between the rectification circuit and a load. And the overvoltage detection circuit includes a first switch element connected between the rectifier circuit and the load, a first capacitor element connected in parallel with the first switch element, and the load. A second capacitance element connected in parallel; and a control circuit that turns off the first switch element when an output voltage of the overvoltage detection circuit is equal to or higher than a first threshold voltage.
本発明の各実施形態によれば、受電装置における過電圧の発生を抑制することができる。 According to each embodiment of the present invention, it is possible to suppress the occurrence of overvoltage in the power receiving device.
以下、本発明の各実施形態について、添付の図面を参照しながら説明する。なお、各実施形態に係る明細書及び図面の記載に関して、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重畳した説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In addition, regarding the description of the specification and the drawings according to each embodiment, constituent elements having substantially the same functional configuration are denoted by the same reference numerals and overlapping description is omitted.
<第1実施形態>
第1実施形態に係る無線電力伝送システム100について、図1〜図4を参照して説明する。本実施形態に係る無線電力伝送システム100は、磁界共鳴方式により送電装置1から受電装置2に無線で電力を送電するシステムである。
<First Embodiment>
A wireless
図1は、無線電力伝送システム100の一例を示す図である。図1の無線電力伝送システム100は、送電装置1と、受電装置2と、負荷3と、を備える。
FIG. 1 is a diagram illustrating an example of a wireless
送電装置1は、受電装置2に無線で電力を送電する装置であり、共振回路11と、駆動回路12と、電源13と、制御回路14と、を備える。
The power transmission device 1 is a device that wirelessly transmits power to the power reception device 2, and includes a
共振回路11は、交流磁界を発生させる回路であり、容量素子C1と、コイルL1と、を備える。容量素子C1は、第1端子と、第2端子と、を備える。容量素子C1の第1端子は、駆動回路12の第1出力端子に接続され、容量素子C1の第2端子は、コイルL1の第1端子に接続される。コイルL1は、送電コイルであり、交流磁界を発生させる。コイルL1は、第1端子と、第2端子と、を備える。コイルL1の第1端子は、容量素子C1の第2端子に接続され、コイルL1の第2端子は、駆動回路12の第2出力端子に接続される。
The
駆動回路12は、共振回路11に交流電流I1を供給し、共振回路11に交流磁界を発生させる回路であり、スイッチ素子S1,S2を備える。スイッチ素子S1,S2は、回路を開閉可能な素子であり、それぞれ第1端子と、第2端子と、制御端子と、を備える。スイッチ素子S1の第1端子は、電源13の第1端子に接続され、スイッチ素子S1の第2端子は、スイッチ素子S2の第1端子に接続され、制御端子は制御回路14に接続される。スイッチ素子S2の第1端子は、スイッチ素子S1の第2端子に接続され、スイッチ素子S2の第2端子は、電源13の第2端子に接続され、制御端子は制御回路14に接続される。スイッチ素子S1の第2端子及びスイッチ素子S2の第1端子の接続点は、駆動回路12の第1出力端子に相当する。スイッチ素子S2の第2端子は、駆動回路12の第2出力端子に相当する。
The
スイッチ素子S1,S2が交互に開閉することにより、共振回路11に交流電流I1が供給される。スイッチ素子S1,S2は、例えば、バイポーラトランジスタ、又はMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であるが、これに限られない。スイッチ素子S1,S2として、回路を開閉可能な任意の素子を利用できる。
The alternating current I1 is supplied to the
電源13は、定電圧源であり、第1端子と、第2端子と、を備える。電源13の第1端子(高圧側端子)は、スイッチ素子S1の第1端子に接続され、電源13の第2端子(低圧側端子)は、スイッチ素子S2の第2端子に接続される。
The
制御回路14は、スイッチ素子S1,S2の開閉を制御することにより、共振回路11に供給する交流電流I1の周波数を制御し、共振回路11が発生させる交流磁界の周波数を制御する回路である。制御回路14は、共振回路11に流れる交流電流I1に基づいて、受電装置2で発生した過電圧を検出する。制御回路14は、過電圧を検出すると、スイッチ素子S1,S2の少なくとも一方をオフにし、送電を停止させる。制御回路14は、マイコンであってもよいし、ハードウェアであってもよい。
The
なお、送電装置1の構成は、図1の例に限られない。例えば、送電装置1は、BluetoothやWi−Fi(登録商標)などの所定の通信方式で受電装置2と無線通信するための無線通信モジュールを備えてもよいし、電力を外部電源から供給されてもよい。 In addition, the structure of the power transmission apparatus 1 is not restricted to the example of FIG. For example, the power transmission device 1 may include a wireless communication module for wirelessly communicating with the power receiving device 2 by a predetermined communication method such as Bluetooth or Wi-Fi (registered trademark), or power is supplied from an external power source. Also good.
受電装置2は、共振回路21と、整流回路22と、過電圧検出回路23と、制御回路24と、を備える。
The power receiving device 2 includes a
共振回路21は、共振回路11から無線で電力を受電する回路である。共振回路21は、容量素子C2と、コイルL2と、を備える。容量素子C2は、第1端子と、第2端子と、を備える。容量素子C2の第1端子は、コイルL2の第1端子に接続され、容量素子C2の第2端子は、整流回路22の第1入力端子に接続される。コイルL2は、受電コイルであり、コイルL1が発生させた交流磁界により交流電流を発生させ、整流回路22に入力する。コイルL2は、第1端子と、第2端子と、を備える。コイルL2の第1端子は、容量素子C2の第1端子に接続され、コイルL2の第2端子は、整流回路22の第2入力端子に接続される。
The
整流回路22は、共振回路21から入力された交流電流を整流し、整流により得られた出力電流の電圧を第1出力端子から出力電圧V1として出力する回路である。出力電圧V1は、過電圧検出回路23に入力される。整流回路22は、第1入力端子と、第2入力端子と、第1出力端子と、第2出力端子と、を備える。整流回路22の第1入力端子は、容量素子C2の第1端子に接続され、整流回路22の第2入力端子は、コイルL2の第2端子に接続される。また、整流回路22の第1出力端子は、過電圧検出回路23の第1入力端子に接続され、整流回路22の第2出力端子は、過電圧検出回路23の第2入力端子に接続される。整流回路22は、例えば、ダイオードブリッジであるが、これに限られない。整流回路22として、交流電流を整流可能な任意の回路を利用できる。
The
過電圧検出回路23は、過電圧を検出する回路である。ここでいう過電圧は、過電圧検出回路23の出力電圧V2が閾値電圧Vth1(第1閾値電圧)以上になることをいう。過電圧検出回路23は、第1入力端子と、第2入力端子と、第1出力端子と、第2出力端子と、を備える。過電圧検出回路23の第1入力端子は、整流回路22の第1出力端子(高圧側出力端子)に接続され、過電圧検出回路23の第2入力端子は、整流回路22の第2出力端子(低圧側出力端子)に接続される。また、過電圧検出回路23の第1出力端子は、負荷3の第1端子(高圧側端子)に接続され、過電圧検出回路23の第2出力端子は、負荷3の第2端子(低圧側端子)に接続される。すなわち、過電圧検出回路23は、整流回路22と負荷3との間に接続される。過電圧検出回路23は、整流回路22から入力された出力電圧V1に応じた出力電圧V2を出力する。出力電圧V2は、負荷3に入力される。過電圧検出回路23は、スイッチ素子S3(第1スイッチ素子)と、容量素子C3(第1容量素子)と、容量素子C4(第2容量素子)と、制御回路24と、を備える。
The
スイッチ素子S3は、回路を開閉可能な素子であり、第1端子と、第2端子と、制御端子と、を備える。スイッチ素子S3の第1端子は、整流回路22の第1出力端子及び容量素子C3の第1端子(高圧側端子)に接続され、スイッチ素子S3の第2端子は、負荷3の第1端子、容量素子C3の第2端子(低圧側端子)、及び容量素子C4の第1端子(高圧側端子)に接続される。すなわち、スイッチ素子S3は、整流回路22と負荷3との間に直列に接続される。スイッチ素子S3の制御端子は、スイッチ素子S3の開閉を制御する制御信号を入力される。スイッチ素子S3の第1端子は、過電圧検出回路23の第1入力端子に相当し、スイッチ素子S3の第2端子は、過電圧検出回路23の第1出力端子に相当する。以下、スイッチ素子S3の第1端子、及び容量素子C3の第1端子の接続点をノードN1と称する。また、スイッチ素子S3の第2端子、容量素子C3の第2端子、及び容量素子C4の第1端子の接続点を、ノードN2と称する。ノードN1の電圧は、整流回路22の出力電圧V1に相当し、ノードN2の電圧は、過電圧検出回路23の出力電圧V2に相当する。スイッチ素子S3は、例えば、バイポーラトランジスタ、又はMOSFETであるが、これに限られない。スイッチ素子S3として、回路を開閉可能な任意の素子を利用できる。
The switch element S3 is an element that can open and close a circuit, and includes a first terminal, a second terminal, and a control terminal. The first terminal of the switch element S3 is connected to the first output terminal of the
容量素子C3は、第1端子と、第2端子と、を備える。容量素子C3の第1端子は、ノードN1に接続され、容量素子C3の第2端子は、ノードN2に接続される。すなわち、容量素子C3は、スイッチ素子S3と並列に接続される。 The capacitive element C3 includes a first terminal and a second terminal. A first terminal of the capacitive element C3 is connected to the node N1, and a second terminal of the capacitive element C3 is connected to the node N2. That is, the capacitive element C3 is connected in parallel with the switch element S3.
容量素子C4は、第1端子と、第2端子と、を備える。容量素子C4の第1端子は、ノードN2に接続され、容量素子C4の第2端子(低圧側端子)は、整流回路22の第2出力端子及び負荷3の第2端子に接続される。すなわち、容量素子C4は、負荷3と並列に接続される。容量素子C4の第2端子は、過電圧検出回路23の第2入力端子及び第2出力端子に相当する。以下、容量素子C4の第2端子、整流回路22、及び負荷3の接続点をノードN3と称する。ノードN3は、グラウンドに接続されてもよい。
The capacitive element C4 includes a first terminal and a second terminal. The first terminal of the capacitive element C4 is connected to the node N2, and the second terminal (low voltage side terminal) of the capacitive element C4 is connected to the second output terminal of the
制御回路24は、過電圧を検出すると共に、スイッチ素子S3の開閉を制御することにより、過電圧の検出結果を送電装置1に通知する回路である。制御回路24は、通常時にはスイッチ素子S3をオンにし、過電圧を検出するとスイッチ素子S3をオフにする。スイッチ素子S3をオフにすると、過電圧検出回路23の負荷容量が小さくなり、出力電圧V1が急激に上昇する。出力電圧V1が上昇すると、送電装置1が供給する交流電流I1が急激に増加する。したがって、送電装置1は、交流電流I1の大きさに基づいて、受電装置2で発生した過電圧を検出することができる。制御回路24は、マイコンであってもよいし、ハードウェアであってもよい。
The
なお、受電装置2の構成は、図1の例に限られない。例えば、受電装置2は、BluetoothやWi−Fiなどの所定の通信方式で送電装置1と無線通信するための無線通信モジュール、フィルタ回路、増幅回路などを備えてもよい。 Note that the configuration of the power receiving device 2 is not limited to the example of FIG. For example, the power receiving device 2 may include a wireless communication module, a filter circuit, an amplifier circuit, and the like for wirelessly communicating with the power transmitting device 1 using a predetermined communication method such as Bluetooth or Wi-Fi.
負荷3は、受電装置2が無線で受電した電力を供給される。負荷3は、第1端子と、第2端子と、を備える。負荷3の第1端子は、ノードN2に接続され、負荷3の第2端子は、ノードN3に接続される。負荷3は、例えば、IC(Integrated Circuit)、バッテリ、又はセンサであるが、これに限られない。
The
図2は、受電装置2の具体例を示す図である。図2の例では、スイッチ素子S3は、PチャネルのMOSFET(以下「PMOS」という。)であり、ソース端子(第1端子)と、ドレイン端子(第2端子)と、ゲート端子(制御端子)と、を備える。スイッチ素子S3のソース端子はノードN1に接続され、スイッチ素子S3のドレイン端子はノードN2に接続され、スイッチ素子S3のゲート端子は抵抗素子R1の第2端子、抵抗素子R2の第1端子、及びスイッチ素子S4(第2スイッチ素子)のドレイン端子に接続されている。以下、スイッチ素子S3のゲート端子、抵抗素子R1の第2端子、抵抗素子R2の第1端子、及びスイッチ素子S4のドレイン端子の接続点をノードN4と称する。スイッチ素子S3のゲート端子には、出力電圧V1に応じた電圧(ノードN4の電圧)が入力される。 FIG. 2 is a diagram illustrating a specific example of the power receiving device 2. In the example of FIG. 2, the switch element S3 is a P-channel MOSFET (hereinafter referred to as “PMOS”), a source terminal (first terminal), a drain terminal (second terminal), and a gate terminal (control terminal). And comprising. The source terminal of the switch element S3 is connected to the node N1, the drain terminal of the switch element S3 is connected to the node N2, the gate terminal of the switch element S3 is the second terminal of the resistor element R1, the first terminal of the resistor element R2, and The drain terminal of the switch element S4 (second switch element) is connected. Hereinafter, a connection point of the gate terminal of the switch element S3, the second terminal of the resistor element R1, the first terminal of the resistor element R2, and the drain terminal of the switch element S4 is referred to as a node N4. A voltage corresponding to the output voltage V1 (the voltage at the node N4) is input to the gate terminal of the switch element S3.
図2の例では、制御回路24は、抵抗素子R1〜R6と、スイッチ素子S4と、スイッチ素子S5(第3スイッチ素子)と、を備える。
In the example of FIG. 2, the
抵抗素子R1,R2は、第1端子と、第2端子と、をそれぞれ備える。抵抗素子R1の第1端子はノードN1に接続され、抵抗素子R1の第2端子はノードN4に接続される。抵抗素子R2の第1端子はノードN4に接続され、抵抗素子R2の第2端子はノードN3に接続される。すなわち、抵抗素子R1,R2は、ノードN1とノードN3との間に直列に接続されており、出力電圧V1を分圧した電圧(ノードN4の電圧)をスイッチ素子S3のゲート端子に入力する分圧回路(第1分圧回路)を構成している。 The resistance elements R1 and R2 each include a first terminal and a second terminal. A first terminal of resistance element R1 is connected to node N1, and a second terminal of resistance element R1 is connected to node N4. A first terminal of resistance element R2 is connected to node N4, and a second terminal of resistance element R2 is connected to node N3. That is, the resistance elements R1 and R2 are connected in series between the node N1 and the node N3, and the voltage obtained by dividing the output voltage V1 (the voltage at the node N4) is input to the gate terminal of the switch element S3. A pressure circuit (first voltage dividing circuit) is configured.
スイッチ素子S4は、PMOSであり、ソース端子(第1端子)と、ドレイン端子(第2端子)と、ゲート端子(制御端子)と、を備える。スイッチ素子S4のソース端子はノードN1に接続され、スイッチ素子S4のドレイン端子はノードN4に接続され、スイッチ素子S4のゲート端子は抵抗素子R3の第2端子及び抵抗素子R4の第1端子に接続されている。以下、抵抗素子R3の第2端子及び抵抗素子R4の第1端子の接続点をノードN5と称する。スイッチ素子S4のゲート端子には、スイッチ素子S5がオンの際に出力電圧V1に応じた電圧(ノードN5の電圧)が入力される。 The switch element S4 is a PMOS and includes a source terminal (first terminal), a drain terminal (second terminal), and a gate terminal (control terminal). The source terminal of the switch element S4 is connected to the node N1, the drain terminal of the switch element S4 is connected to the node N4, and the gate terminal of the switch element S4 is connected to the second terminal of the resistor element R3 and the first terminal of the resistor element R4. Has been. Hereinafter, a connection point between the second terminal of the resistor element R3 and the first terminal of the resistor element R4 is referred to as a node N5. A voltage corresponding to the output voltage V1 (the voltage at the node N5) is input to the gate terminal of the switch element S4 when the switch element S5 is on.
抵抗素子R3,R4は、第1端子と、第2端子と、をそれぞれ備える。抵抗素子R3の第1端子はノードN1に接続され、抵抗素子R3の第2端子はノードN5に接続される。抵抗素子R4の第1端子はノードN5に接続され、抵抗素子R4の第2端子はスイッチ素子S5のドレイン端子に接続される。すなわち、抵抗素子R3,R4は、ノードN1とスイッチ素子S5のドレイン端子との間に直列に接続されており、出力電圧V1とスイッチ素子S5のドレイン電圧との差を分圧した電圧(ノードN5の電圧)をスイッチ素子S4のゲート端子に入力する分圧回路(第2分圧回路)を構成している。 The resistance elements R3 and R4 each include a first terminal and a second terminal. A first terminal of resistance element R3 is connected to node N1, and a second terminal of resistance element R3 is connected to node N5. The first terminal of the resistor element R4 is connected to the node N5, and the second terminal of the resistor element R4 is connected to the drain terminal of the switch element S5. That is, the resistance elements R3 and R4 are connected in series between the node N1 and the drain terminal of the switch element S5, and a voltage (node N5) obtained by dividing the difference between the output voltage V1 and the drain voltage of the switch element S5. Voltage divider circuit (second voltage divider circuit) is input to the gate terminal of the switch element S4.
スイッチ素子S5は、NチャネルのMOSFET(以下「NMOS」という。)であり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を備える。スイッチ素子S5のドレイン端子は抵抗素子R4の第2端子に接続され、スイッチ素子S5のソース端子はノードN3に接続され、スイッチ素子S5のゲート端子は抵抗素子R5の第2端子及び抵抗素子R6の第1端子に接続されている。以下、抵抗素子R5の第2端子及び抵抗素子R6の第1端子の接続点をノードN6と称する。スイッチ素子S5のゲート端子には、出力電圧V2に応じた電圧(ノードN6の電圧)が入力される。 The switch element S5 is an N-channel MOSFET (hereinafter referred to as “NMOS”), and includes a drain terminal (first terminal), a source terminal (second terminal), and a gate terminal (control terminal). The drain terminal of the switch element S5 is connected to the second terminal of the resistor element R4, the source terminal of the switch element S5 is connected to the node N3, and the gate terminal of the switch element S5 is the second terminal of the resistor element R5 and the resistor element R6. Connected to the first terminal. Hereinafter, a connection point between the second terminal of the resistor element R5 and the first terminal of the resistor element R6 is referred to as a node N6. A voltage corresponding to the output voltage V2 (the voltage at the node N6) is input to the gate terminal of the switch element S5.
抵抗素子R5,R6は、第1端子と、第2端子と、をそれぞれ備える。抵抗素子R5の第1端子はノードN2に接続され、抵抗素子R5の第2端子はノードN6に接続される。抵抗素子R6の第1端子はノードN6に接続され、抵抗素子R6の第2端子はノードN3に接続される。すなわち、抵抗素子R5,R6は、ノードN2とノードN3との間に直列に接続されており、出力電圧V2を分圧した電圧(ノードN6の電圧)をスイッチ素子S5のゲート端子に入力する分圧回路(第3分圧回路)を構成している。 Resistor elements R5 and R6 each include a first terminal and a second terminal. A first terminal of resistance element R5 is connected to node N2, and a second terminal of resistance element R5 is connected to node N6. A first terminal of resistance element R6 is connected to node N6, and a second terminal of resistance element R6 is connected to node N3. That is, the resistance elements R5 and R6 are connected in series between the node N2 and the node N3, and the voltage obtained by dividing the output voltage V2 (the voltage at the node N6) is input to the gate terminal of the switch element S5. A pressure circuit (third voltage dividing circuit) is configured.
次に、無線電力伝送システム100の動作について説明する。図3は、無線電力伝送システム100の動作の一例を示すタイミングチャートである。
Next, the operation of the wireless
まず、送電装置1が無線による送電を開始する。具体的には、制御回路14が、駆動回路12の駆動(スイッチ素子S1,S2の開閉制御)を開始する。これにより、図2に示すように、所定の周波数を有する交流電流I1が共振回路11に供給される。共振回路11に交流電流I1が供給されると、コイルL1が交流電流I1と同一の周波数を有する交流磁界を発生させる。
First, the power transmission device 1 starts power transmission wirelessly. Specifically, the
送電中の送電装置1に受電装置2が接近すると、コイルL2が交流磁界により、交流電流を発生させ、当該交流電流を整流回路22に入力する。整流回路22は、交流電流を入力されると、当該交流電流を整流し、整流により得られた出力電流を抵抗素子R1,R2に流すことにより出力電圧V1を発生させる。過電圧検出回路23は、整流回路22から出力電圧V1が入力されると、出力電圧V1に応じた出力電圧V2を出力する。この出力電圧V2が負荷3にされ、出力電圧V2に応じた電力が負荷3に供給される。
When the power receiving device 2 approaches the power transmitting device 1 during power transmission, the coil L2 generates an alternating current by an alternating magnetic field and inputs the alternating current to the
ここで、図2の過電圧検出回路23の動作について詳細に説明する。過電圧検出回路23のスイッチ素子S1〜S3は、出力電圧V2が出力されていない場合、受電装置2が受電を開始するまで、いずれもオフである。受電装置2が受電を開始すると、容量素子C3,C4が充電され、図3に示すように、出力電圧V1,V2が上昇する。
Here, the operation of the
出力電圧V1が閾値電圧Vth3(第3閾値電圧)以上になると、スイッチ素子S3のゲート−ソース間電圧(ノードN1,N4間の電位差)がゲート閾値電圧以上となり、図3に示すように、スイッチ素子S3がオンになる。これにより、過電圧検出回路23の負荷容量から容量素子C3が除去され、負荷容量が大きくなる。閾値電圧Vth3は、抵抗素子R1,R2により、閾値電圧Vth1,Vth2より低く設定される。
When the output voltage V1 becomes equal to or higher than the threshold voltage Vth3 (third threshold voltage), the gate-source voltage of the switch element S3 (potential difference between the nodes N1 and N4) becomes equal to or higher than the gate threshold voltage, and as shown in FIG. Element S3 is turned on. Thereby, the capacitive element C3 is removed from the load capacitance of the
一方、出力電圧V2が閾値電圧Vth2(第2閾値電圧)以上になると、スイッチ素子S5のゲート−ソース間電圧(ノードN3,N6間の電位差)がゲート閾値電圧以上となり、図3に示すように、スイッチ素子S5がオンになる。これにより、抵抗素子R3,R4及びスイッチ素子S5に電流が流れだし、ノードN5の電圧が低下する。閾値電圧Vth2は、抵抗素子R5,R6により、閾値電圧Vth1より低く設定される。 On the other hand, when the output voltage V2 becomes equal to or higher than the threshold voltage Vth2 (second threshold voltage), the gate-source voltage (potential difference between the nodes N3 and N6) of the switch element S5 becomes equal to or higher than the gate threshold voltage, as shown in FIG. The switch element S5 is turned on. As a result, current starts to flow through the resistance elements R3 and R4 and the switch element S5, and the voltage at the node N5 decreases. The threshold voltage Vth2 is set lower than the threshold voltage Vth1 by the resistance elements R5 and R6.
以降、整流回路22及び過電圧検出回路23から、負荷3に応じた出力電圧V1,V2がそれぞれ出力される。出力電圧V2は、スイッチ素子S3がオンである間、出力電圧V1に伴って変動する。
Thereafter, output voltages V1, V2 corresponding to the
受電装置2の受電中に負荷3が変動し、出力電圧V2が閾値電圧Vth1以上になる(過電圧が検出される)と、スイッチ素子S4のゲート−ソース間電圧(ノードN1,N5間の電位差)がゲート閾値電圧以上となり、図3に示すように、スイッチ素子S4がオンになる。これにより、スイッチ素子S4に電流が流れだし、スイッチ素子S3のゲート−ソース間電圧(ノードN1,N4間の電位差)がゲート閾値電圧未満となり、図3に示すように、スイッチ素子S3がオフになる。以降、スイッチ素子S4は、当該スイッチ素子S4がオンの間、スイッチ素子S3がオン不能となるように設計される。
When the
スイッチ素子S3がオフになると、容量素子C3が容量素子C4に直列に接続されることにより、過電圧検出回路23の負荷容量が小さくなり、図3に示すように、出力電圧V1が急激に上昇する。出力電圧V1が上昇すると、共振回路21の交流電圧が上昇し、図3に示すように、送電装置1が供給する交流電流I1が急激に増加する。この際、負荷3に出力される出力電圧V2は、容量素子C3,C4の容量比に応じて出力電圧V1よりも緩やかに上昇するため、負荷側への過電圧は抑制される。なお、容量素子C3の容量は、容量素子C4の容量よりも小さくなるように設定されている。
When the switch element S3 is turned off, the capacitive element C3 is connected in series to the capacitive element C4, so that the load capacity of the
送電装置1の制御回路14は、交流電流I1が閾値電流Ith以上になったことを検出すると、受電装置2で過電圧が発生したと判断し、スイッチ素子S1,S2の少なくとも一方をオフにし、送電を停止する。送電装置1からの送電は、出力電圧V2が少なくとも閾値電圧Vth1未満になるまで停止させることが好ましい。具体的には、出力電圧V2が閾値電圧Vth2以下になった場合に送電の停止を解除すればよい。なお、送電装置1は、送電を停止する代わりに、送電周波数の変更や、電源13の電圧を低下させることにより、受電装置2への電力の供給量を減らしてもよい。
When the
送電装置1からの送電が停止されると、受電装置2の出力電圧V1,V2は低下する。以降、出力電圧V2が閾値電圧Vth2以上である間、スイッチ素子S3はオフのままであり、スイッチ素子S4,S5がオンのままである。 When power transmission from the power transmission device 1 is stopped, the output voltages V1 and V2 of the power reception device 2 decrease. Thereafter, while the output voltage V2 is equal to or higher than the threshold voltage Vth2, the switch element S3 remains off, and the switch elements S4 and S5 remain on.
出力電圧V2が閾値電圧Vth2未満になると、スイッチ素子S5のゲート−ソース間電圧(ノードN3,N6間の電位差)がゲート閾値電圧未満となり、図3に示すように、スイッチ素子S5がオフになる。スイッチ素子S5がオフになると、抵抗素子R3,R4に電流が流れなくなるため、スイッチ素子S4のゲート−ソース間電圧(ノードN1,N5間の電位差)が0(ゲート閾値電圧未満)となり、図3に示すように、スイッチ素子S4がオフになる。 When the output voltage V2 becomes less than the threshold voltage Vth2, the gate-source voltage of the switch element S5 (potential difference between the nodes N3 and N6) becomes less than the gate threshold voltage, and the switch element S5 is turned off as shown in FIG. . When the switch element S5 is turned off, no current flows through the resistance elements R3 and R4, so that the gate-source voltage (potential difference between the nodes N1 and N5) of the switch element S4 becomes 0 (less than the gate threshold voltage). As shown, the switch element S4 is turned off.
スイッチ素子S4がオフになると、スイッチ素子S3がオン可能となる。したがって、閾値電圧Vth3が閾値電圧Vth2より低く設定されている場合、スイッチ素子S4がオフになると、図3に示すように、スイッチ素子S3がオンになる。 When the switch element S4 is turned off, the switch element S3 can be turned on. Therefore, when the threshold voltage Vth3 is set lower than the threshold voltage Vth2, when the switch element S4 is turned off, the switch element S3 is turned on as shown in FIG.
なお、送電装置1は、受電装置2で発生した過電圧を検出し、送電を停止した場合、所定時間後に自動的に送電を再開してもよいし、無線通信により受電装置2から送電を要求された場合に送電を再開してもよい。送電再開時に出力電圧V2が閾値電圧Vth1よりも高かった場合、上記の通り、交流電流I1が急激に増加するため、送電装置1により再び過電圧が検出される。 When the power transmission device 1 detects an overvoltage generated in the power reception device 2 and stops power transmission, the power transmission device 1 may automatically resume power transmission after a predetermined time, or the power reception device 2 is requested to transmit power by wireless communication. The power transmission may be resumed in the event of a failure. When the output voltage V2 is higher than the threshold voltage Vth1 when power transmission is resumed, as described above, the alternating current I1 increases rapidly, and thus the power transmission device 1 detects the overvoltage again.
以上説明した通り、本実施形態に係る受電装置2は、過電圧を検出すると、スイッチ素子S3をオフにし、過電圧検出回路23の負荷容量を小さくし、負荷3に出力される出力電圧V2を閾値電圧Vth1以上にならないように抑制するとともに、出力電圧V1を上昇させ、交流電流I1を増大させることにより、過電圧の発生を送電装置1に通知する。これにより、受電装置2は、過電圧の発生を送電装置1に瞬時に(無線通信の通信間隔より短い時間で)通知することができる。この結果、送電装置1は、受電装置2で過電圧が発生した場合、迅速に送電を停止し、受電装置2における過電圧の発生を抑制することができる。
As described above, when the power receiving device 2 according to the present embodiment detects an overvoltage, the power receiving device 2 turns off the switch element S3, reduces the load capacity of the
なお、図2の例では、制御回路24がハードウェアにより実現されているが、上述の通り、制御回路24は、プログラムを実行するマイコンにより実現されてもよい。
In the example of FIG. 2, the
また、抵抗素子R1は、単一の抵抗素子であってもよいし、直列又は並列に接続された複数の抵抗素子の組み合わせであってもよい。これは、抵抗素子R2〜R6についても同様である。 Further, the resistance element R1 may be a single resistance element or a combination of a plurality of resistance elements connected in series or in parallel. The same applies to the resistance elements R2 to R6.
また、容量素子C1は、単一の容量素子であってもよいし、直列又は並列に接続された複数の容量素子の組み合わせであってもよい。これは、容量素子C2〜C4についても同様である。 Further, the capacitive element C1 may be a single capacitive element or a combination of a plurality of capacitive elements connected in series or in parallel. The same applies to the capacitive elements C2 to C4.
また、図2の例では、スイッチ素子S3〜S5は、MOSFETであるが、バイポーラトランジスタであってもよい。この場合、上記の「Nチャネル」、「Pチャネル」、「ソース」、「ドレイン」、及び「ゲート」を、それぞれ「NPN型」、「PNP型」、「エミッタ」、「コレクタ」、及び「ベース」に読み替えればよい。 In the example of FIG. 2, the switch elements S3 to S5 are MOSFETs, but may be bipolar transistors. In this case, the above “N channel”, “P channel”, “source”, “drain”, and “gate” are respectively referred to as “NPN type”, “PNP type”, “emitter”, “collector”, and “collector”. It may be read as “base”.
また、図2の例では、スイッチ素子S3は、高圧側に設けられたが、低圧側に設けられてもよい。図4は、図2の受電装置2の変形例を示す図である。図4に示すように、スイッチ素子S3を低圧側に設ける場合には、図2の受電装置2の素子間の接続関係を維持したまま、スイッチ素子S3,S4をNMOSとし、スイッチ素子S5をPMOSとする。また、ノードN1を整流回路22の第2出力端子(低圧側出力端子)に接続し、ノードN2を負荷3の第2端子(低圧側端子)に接続し、ノードN3を整流回路22の第1出力端子(高圧側出力端子)及び負荷3の第1端子(高圧側端子)に接続する。また、容量素子C4の第1端子を低圧側端子とし、容量素子C4の第2端子を高圧側端子とする、というように、過電圧検出回路23の各素子の各端子の高圧側及び低圧側を入れ替える。また、過電圧検出回路23には、整流回路22の第2出力端子から出力電圧V3が入力され、過電圧検出回路23は、出力電圧V3に応じた出力電圧V4をノードN2から出力する。このような構成により、図4の受電装置2によれば、図2の受電装置2と同様の効果が得られる。なお、図4の例では、ノードN3の代わりに、ノードN2がグラウンドに接続されてもよい。
In the example of FIG. 2, the switch element S3 is provided on the high voltage side, but may be provided on the low voltage side. FIG. 4 is a diagram illustrating a modification of the power receiving device 2 of FIG. As shown in FIG. 4, when the switch element S3 is provided on the low voltage side, the switch elements S3 and S4 are NMOS and the switch element S5 is PMOS while maintaining the connection relationship between the elements of the power receiving device 2 of FIG. And Further, the node N1 is connected to the second output terminal (low voltage side output terminal) of the
<第2実施形態>
第2実施形態に係る無線電力伝送システム100について、図5及び図6を参照して説明する。本実施形態では、制御回路24の他の例について説明する。図5は、受電装置2の具体例を示す図である。図5の例では、制御回路24は、抵抗素子R7,R8と、スイッチ素子S6と、比較器Cmp1,Cmp2と、を備える。他の構成は、図2の制御回路24と同様である。
Second Embodiment
A wireless
抵抗素子R7,R8は、第1端子と、第2端子と、をそれぞれ備える。抵抗素子R7の第1端子はノードN1に接続され、抵抗素子R7の第2端子は抵抗素子R8の第1端子、スイッチ素子S6のドレイン端子、及び比較器Cmp1の比反転入力端子に接続される。以下、抵抗素子R7の第2端子、抵抗素子R8の第1端子、及び比較器Cmp1の非反転入力端子の接続点をノードN7と称する。また、抵抗素子R8の第1端子はノードN7に接続され、抵抗素子R8の第2端子はノードN3に接続される。すなわち、抵抗素子R7,R8は、ノードN1とノードN3との間に直列に接続されており、出力電圧V1を分圧した電圧(ノードN7の電圧)を比較器Cmp1の非反転入力端子に入力する分圧回路を構成している。 The resistance elements R7 and R8 each include a first terminal and a second terminal. The first terminal of the resistor element R7 is connected to the node N1, and the second terminal of the resistor element R7 is connected to the first terminal of the resistor element R8, the drain terminal of the switch element S6, and the ratio inverting input terminal of the comparator Cmp1. . Hereinafter, a connection point of the second terminal of the resistance element R7, the first terminal of the resistance element R8, and the non-inverting input terminal of the comparator Cmp1 is referred to as a node N7. The first terminal of the resistor element R8 is connected to the node N7, and the second terminal of the resistor element R8 is connected to the node N3. That is, the resistance elements R7 and R8 are connected in series between the node N1 and the node N3, and a voltage obtained by dividing the output voltage V1 (voltage of the node N7) is input to the non-inverting input terminal of the comparator Cmp1. A voltage dividing circuit is configured.
スイッチ素子S6は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を備える。スイッチ素子S6のドレイン端子はノードN7に接続され、スイッチ素子S6のソース端子はノードN3に接続され、スイッチ素子S6のゲート端子は比較器Cmp2の出力端子に接続されている。 The switch element S6 is an NMOS and includes a drain terminal (first terminal), a source terminal (second terminal), and a gate terminal (control terminal). The drain terminal of the switch element S6 is connected to the node N7, the source terminal of the switch element S6 is connected to the node N3, and the gate terminal of the switch element S6 is connected to the output terminal of the comparator Cmp2.
比較器Cmp1は、コンパレータにより構成され、受電装置2の補助電源電圧Vccにより駆動される。比較器Cmp1は、非反転入力端子と、反転入力端子と、出力端子と、を備える。比較器Cmp1の非反転入力端子はノードN7に接続され、比較器Cmp1の反転入力端子は参照電圧Vref1を入力され、比較器Cmp1の出力端子はスイッチ素子S5のゲート端子に接続される。比較器Cmp1は、ノードN7の電圧と、参照電圧Vref1と、を比較し、比較結果を出力する。比較器Cmp1は、ノードN7の電圧が参照電圧Vref1より高い場合、1(補助電源電圧Vcc)を出力し、ノードN7の電圧が参照電圧Vref1より低い場合、0(ノードN3の電圧(例えば、接地電圧))を出力する。比較器Cmp1の比較結果(1又は0の出力信号)は、スイッチ素子S5のゲート端子に入力される。スイッチ素子S5は、比較器Cmp1から1を入力されるとオンになり、比較器Cmp1から0を入力されるとオフになる。 The comparator Cmp1 is configured by a comparator and is driven by the auxiliary power supply voltage Vcc of the power receiving device 2. The comparator Cmp1 includes a non-inverting input terminal, an inverting input terminal, and an output terminal. The non-inverting input terminal of the comparator Cmp1 is connected to the node N7, the inverting input terminal of the comparator Cmp1 is supplied with the reference voltage Vref1, and the output terminal of the comparator Cmp1 is connected to the gate terminal of the switch element S5. The comparator Cmp1 compares the voltage at the node N7 with the reference voltage Vref1, and outputs a comparison result. The comparator Cmp1 outputs 1 (auxiliary power supply voltage Vcc) when the voltage of the node N7 is higher than the reference voltage Vref1, and 0 (voltage of the node N3 (for example, ground) when the voltage of the node N7 is lower than the reference voltage Vref1. Voltage)). The comparison result (output signal of 1 or 0) of the comparator Cmp1 is input to the gate terminal of the switch element S5. The switch element S5 is turned on when 1 is input from the comparator Cmp1, and is turned off when 0 is input from the comparator Cmp1.
比較器Cmp2は、コンパレータにより構成され、受電装置2の補助電源電圧Vccにより駆動される。比較器Cmp2は、非反転入力端子と、反転入力端子と、出力端子と、を備える。比較器Cmp2の反転入力端子はノードN6に接続され、比較器Cmp2の非反転入力端子は参照電圧Vref2を入力され、比較器Cmp2の出力端子はスイッチ素子S6のゲート端子に接続される。比較器Cmp2は、ノードN6の電圧と、参照電圧Vref2と、を比較し、比較結果を出力する。比較器Cmp2は、ノードN6の電圧が参照電圧Vref2より低い場合、1(補助電源電圧Vcc)を出力し、ノードN6の電圧が参照電圧Vref2より高い場合、0(ノードN3の電圧(例えば、接地電圧))を出力する。比較器Cmp2の比較結果(1又は0の出力信号)は、スイッチ素子S6のゲート端子に入力される。スイッチ素子S6は、比較器Cmp2から1を入力されるとオンになり、比較器Cmp2から0を入力されるとオフになる。 The comparator Cmp2 includes a comparator and is driven by the auxiliary power supply voltage Vcc of the power receiving device 2. The comparator Cmp2 includes a non-inverting input terminal, an inverting input terminal, and an output terminal. The inverting input terminal of the comparator Cmp2 is connected to the node N6, the non-inverting input terminal of the comparator Cmp2 is input with the reference voltage Vref2, and the output terminal of the comparator Cmp2 is connected to the gate terminal of the switch element S6. The comparator Cmp2 compares the voltage at the node N6 with the reference voltage Vref2, and outputs a comparison result. The comparator Cmp2 outputs 1 (auxiliary power supply voltage Vcc) when the voltage at the node N6 is lower than the reference voltage Vref2, and 0 (voltage at the node N3 (for example, ground) when the voltage at the node N6 is higher than the reference voltage Vref2. Voltage)). The comparison result (output signal of 1 or 0) of the comparator Cmp2 is input to the gate terminal of the switch element S6. The switch element S6 is turned on when 1 is input from the comparator Cmp2, and is turned off when 0 is input from the comparator Cmp2.
以上のような構成により、本実施形態によれば、第1実施形態に比べて、閾値電圧Vth1,Vth2を正確に設定することができる。 With the configuration as described above, according to the present embodiment, the threshold voltages Vth1 and Vth2 can be set more accurately than in the first embodiment.
なお、抵抗素子R7は、単一の抵抗素子であってもよいし、直列又は並列に接続された複数の抵抗素子の組み合わせであってもよい。これは、抵抗素子R8についても同様である。 The resistance element R7 may be a single resistance element or a combination of a plurality of resistance elements connected in series or in parallel. The same applies to the resistance element R8.
また、図5の例では、スイッチ素子S6は、MOSFETであるが、バイポーラトランジスタであってもよい。 In the example of FIG. 5, the switch element S6 is a MOSFET, but may be a bipolar transistor.
また、図5の例では、スイッチ素子S3は、高圧側に設けられたが、低圧側に設けられてもよい。図6は、図5の受電装置2の変形例を示す図である。図6に示すように、スイッチ素子S3を低圧側に設ける場合には、図5の受電装置2の素子間の接続関係を維持したまま、スイッチ素子S3,S4をPMOSとする。また、ノードN1を整流回路22の第2出力端子(低圧側出力端子)に接続し、ノードN2を負荷3の第2端子(低圧側端子)に接続し、ノードN3を整流回路22の第1出力端子(高圧側出力端子)及び負荷3の第1端子(高圧側端子)に接続する。また、容量素子C4の第1端子を低圧側端子とし、容量素子C4の第2端子を高圧側端子とする、というように、過電圧検出回路23の各素子の各端子の高圧側及び低圧側を入れ替える。また、過電圧検出回路23には、整流回路22の第2出力端子から出力電圧V3が入力され、過電圧検出回路23は、出力電圧V3に応じた出力電圧V4をノードN2から出力する。また、過電圧検出回路23は、抵抗素子R3,R4,R7,R8、スイッチ素子S5,S6、及び比較器Cmp1の代わりに、抵抗素子R9〜R12、スイッチ素子S7,S8、及び比較器Cmp3を備える。
In the example of FIG. 5, the switch element S3 is provided on the high voltage side, but may be provided on the low voltage side. FIG. 6 is a diagram illustrating a modification of the power receiving device 2 of FIG. As shown in FIG. 6, when the switch element S3 is provided on the low voltage side, the switch elements S3 and S4 are PMOS while maintaining the connection relationship between the elements of the power receiving device 2 of FIG. Further, the node N1 is connected to the second output terminal (low voltage side output terminal) of the
抵抗素子R9,R10は、第1端子と、第2端子と、をそれぞれ備える。抵抗素子R9の第1端子はノードN1に接続され、抵抗素子R9の第2端子は抵抗素子R10の第1端子及び比較器Cmp3の非反転入力端子に接続される。以下、抵抗素子R9の第2端子、抵抗素子R10の第2端子、及び比較器Cmp3の非反転入力端子の接続点をノードN8と称する。抵抗素子R10の第1端子はノードN8に接続され、抵抗素子R10の第2端子はスイッチ素子S7のソース端子に接続される。 The resistance elements R9 and R10 each include a first terminal and a second terminal. The first terminal of the resistor element R9 is connected to the node N1, and the second terminal of the resistor element R9 is connected to the first terminal of the resistor element R10 and the non-inverting input terminal of the comparator Cmp3. Hereinafter, a connection point of the second terminal of the resistor element R9, the second terminal of the resistor element R10, and the non-inverting input terminal of the comparator Cmp3 is referred to as a node N8. The first terminal of the resistor element R10 is connected to the node N8, and the second terminal of the resistor element R10 is connected to the source terminal of the switch element S7.
スイッチ素子S7は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を備える。スイッチ素子S7のドレイン端子はノードN3に接続され、スイッチ素子S7のソース端子は抵抗素子R10の第2端子に接続され、スイッチ素子S7のゲート端子は抵抗素子R11の第2端子及び抵抗素子R12の第1端子に接続される。以下、抵抗素子R11の第2端子及び抵抗素子R12の第1端子の接続点をノードN9と称する。 The switch element S7 is an NMOS and includes a drain terminal (first terminal), a source terminal (second terminal), and a gate terminal (control terminal). The drain terminal of the switch element S7 is connected to the node N3, the source terminal of the switch element S7 is connected to the second terminal of the resistor element R10, and the gate terminal of the switch element S7 is the second terminal of the resistor element R11 and the resistor element R12. Connected to the first terminal. Hereinafter, a connection point between the second terminal of the resistor element R11 and the first terminal of the resistor element R12 is referred to as a node N9.
比較器Cmp3は、コンパレータにより構成され、受電装置2の補助電源電圧Vccにより駆動される。比較器Cmp3は、非反転入力端子と、反転入力端子と、出力端子と、を備える。比較器Cmp3の非反転入力端子はノードN8に接続され、比較器Cmp3の反転入力端子は参照電圧Vref3を入力され、比較器Cmp3の出力端子はスイッチ素子S4のゲート端子に接続される。比較器Cmp3は、ノードN8の電圧と、参照電圧Vref3と、を比較し、比較結果を出力する。比較器Cmp3は、ノードN4の電圧が参照電圧Vref3より高い場合、1(補助電源電圧Vcc)を出力し、ノードN4の電圧が参照電圧Vref3より低い場合、0(ノードN1の電圧)を出力する。比較器Cmp3の比較結果(1又は0の出力信号)は、スイッチ素子S4のゲート端子に入力される。スイッチ素子S4は、比較器Cmp3から1を入力されるとオンになり、比較器Cmp3から0を入力されるとオフになる。 The comparator Cmp3 is constituted by a comparator and is driven by the auxiliary power supply voltage Vcc of the power receiving device 2. The comparator Cmp3 includes a non-inverting input terminal, an inverting input terminal, and an output terminal. The non-inverting input terminal of the comparator Cmp3 is connected to the node N8, the inverting input terminal of the comparator Cmp3 is input with the reference voltage Vref3, and the output terminal of the comparator Cmp3 is connected to the gate terminal of the switch element S4. The comparator Cmp3 compares the voltage at the node N8 with the reference voltage Vref3 and outputs a comparison result. The comparator Cmp3 outputs 1 (auxiliary power supply voltage Vcc) when the voltage at the node N4 is higher than the reference voltage Vref3, and outputs 0 (voltage at the node N1) when the voltage at the node N4 is lower than the reference voltage Vref3. . The comparison result (output signal of 1 or 0) of the comparator Cmp3 is input to the gate terminal of the switch element S4. The switch element S4 is turned on when 1 is input from the comparator Cmp3, and is turned off when 0 is input from the comparator Cmp3.
抵抗素子R11,R12は、第1端子と、第2端子と、をそれぞれ備える。抵抗素子R11の第1端子はスイッチ素子S8のドレイン端子に接続され、抵抗素子R11の第2端子はノードN9に接続される。抵抗素子R12の第1端子はノードN9に接続され、抵抗素子R12の第2端子はノードN3に接続される。 The resistance elements R11 and R12 each include a first terminal and a second terminal. The first terminal of the resistor element R11 is connected to the drain terminal of the switch element S8, and the second terminal of the resistor element R11 is connected to the node N9. A first terminal of resistance element R12 is connected to node N9, and a second terminal of resistance element R12 is connected to node N3.
スイッチ素子S8は、NMOSであり、ドレイン端子(第1端子)と、ソース端子(第2端子)と、ゲート端子(制御端子)と、を備える。スイッチ素子S8のソース端子はノードN2に接続され、スイッチ素子S8のドレイン端子は抵抗素子R11の第1端子に接続され、スイッチ素子S8のゲート端子は比較器Cmp2の出力端子に接続される。すなわち、図6の例では、比較器Cmp2の出力端子は、スイッチ素子S6のゲート端子の代わりに、スイッチ素子S8のゲート端子に接続される。 The switch element S8 is an NMOS and includes a drain terminal (first terminal), a source terminal (second terminal), and a gate terminal (control terminal). The source terminal of the switch element S8 is connected to the node N2, the drain terminal of the switch element S8 is connected to the first terminal of the resistor element R11, and the gate terminal of the switch element S8 is connected to the output terminal of the comparator Cmp2. That is, in the example of FIG. 6, the output terminal of the comparator Cmp2 is connected to the gate terminal of the switch element S8 instead of the gate terminal of the switch element S6.
このような構成により、図6の受電装置2によれば、図5の受電装置2と同様の効果が得られる。 With such a configuration, according to the power receiving device 2 of FIG. 6, the same effect as that of the power receiving device 2 of FIG. 5 can be obtained.
<第3実施形態>
第3実施形態に係る無線電力伝送システム100について、図7及び図8を参照して説明する。本実施形態では、制御回路24の他の例について説明する。図7は、受電装置2の具体例を示す図である。
<Third Embodiment>
A wireless
図7の制御回路24は、図5の制御回路24から抵抗素子R5,R6、スイッチ素子S6、及び比較器Cmp2を除去したものに相当する。言い換えると、図7の制御回路24は、図2の制御回路24から、抵抗素子R5,R6を除去し、抵抗素子R7,R8及び比較器Cmp1を追加したものに相当する。
The
以上のような構成により、本実施形態によれば、第1実施形態に比べて、閾値電圧Vth1,Vth2を正確に設定することができる。また、以上のような構成であっても、過電圧の検出後に、送電装置1からの送電を停止し、送電停止期間内に容量素子C3に溜まっている電荷をR1〜R8により放電することによって、過電圧検出回路23を受電前の初期状態にリセットすることができる。このことにより、図5の制御回路24から抵抗素子R5,R6、スイッチ素子S6、及び比較器Cmp2を除去しても同様の効果を得ることができる。なお、容量素子C3を放電することにより出力電圧V1と出力電圧V2は同電位になることから、出力電圧V1を検出することは、出力電圧V2を検出することと同等である。したがって、送電装置1は、出力電圧V1が閾値電圧Vth1未満になった後に送電の停止を解除すればよい。言い換えると。送電装置1は、送電を停止してから出力電圧V1が閾値電圧Vth1未満になる時間に相当する時間が経過した時に送電を再開すればよい。
With the configuration as described above, according to the present embodiment, the threshold voltages Vth1 and Vth2 can be set more accurately than in the first embodiment. Even in the configuration as described above, after detecting the overvoltage, by stopping the power transmission from the power transmission device 1 and discharging the charges accumulated in the capacitive element C3 within the power transmission stop period by R1 to R8, The
また、図7の例では、スイッチ素子S3は、高圧側に設けられたが、低圧側に設けられてもよい。図8は、図7の受電装置2の変形例を示す図である。 In the example of FIG. 7, the switch element S3 is provided on the high voltage side, but may be provided on the low voltage side. FIG. 8 is a diagram illustrating a modification of the power receiving device 2 of FIG.
図8の制御回路24は、図6の制御回路24から抵抗素子R5,R6,R11,R12、スイッチ素子S7,S8、及び比較器Cmp2を除去したものに相当する。言い換えると、図8の制御回路24は、図4の制御回路24から、抵抗素子R3〜R6及びスイッチ素子S5を除去し、抵抗素子R9,R10及び比較器Cmp3を追加したものに相当する。
The
このような構成により、図8の受電装置2によれば、図7の受電装置2と同様の効果が得られる。 With such a configuration, according to the power receiving device 2 of FIG. 8, the same effects as those of the power receiving device 2 of FIG. 7 can be obtained.
なお、本発明は、上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。 Note that the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying constituent elements without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. Further, for example, a configuration in which some components are deleted from all the components shown in each embodiment is also conceivable. Furthermore, you may combine suitably the component described in different embodiment.
1:送電装置
2:受電装置
3:負荷
11:共振回路
12:駆動回路
13:電源
14:制御回路
21:共振回路
22:整流回路
23:過電圧検出回路
24:制御回路
S:スイッチ素子
R:抵抗素子
C:容量素子
L:コイル
N:ノード
1: Power transmission device 2: Power reception device 3: Load 11: Resonance circuit 12: Drive circuit 13: Power supply 14: Control circuit 21: Resonance circuit 22: Rectifier circuit 23: Overvoltage detection circuit 24: Control circuit S: Switch element R: Resistance Element C: Capacitance element L: Coil N: Node
Claims (10)
前記共振回路の出力電流を整流する整流回路と、
前記整流回路と負荷との間に接続される過電圧検出回路と、
を備え、
前記過電圧検出回路は、
前記整流回路と前記負荷との間に接続される第1スイッチ素子と、
前記第1スイッチ素子と並列に接続される第1容量素子と、
前記負荷と並列に接続される第2容量素子と、
前記過電圧検出回路の出力電圧が第1閾値電圧以上になると、前記第1スイッチ素子をオフにする制御回路と、
を備える受電装置。 A resonant circuit that wirelessly receives power from the power transmission device;
A rectifier circuit for rectifying the output current of the resonant circuit;
An overvoltage detection circuit connected between the rectifier circuit and a load;
With
The overvoltage detection circuit
A first switch element connected between the rectifier circuit and the load;
A first capacitive element connected in parallel with the first switch element;
A second capacitive element connected in parallel with the load;
A control circuit that turns off the first switch element when an output voltage of the overvoltage detection circuit is equal to or higher than a first threshold voltage;
A power receiving apparatus comprising:
請求項1に記載の受電装置。 After the control circuit turns off the first switch element, the control circuit disables the first switch element until an output voltage of the overvoltage detection circuit becomes lower than a second threshold voltage lower than the first threshold voltage. The power receiving device according to claim 1.
請求項1又は請求項2に記載の受電装置。 The control circuit, when the first switch element can be turned on, turns on the first switch element when an output voltage of the rectifier circuit becomes equal to or higher than a third threshold voltage lower than the first threshold voltage. The power receiving device according to claim 1 or claim 2.
請求項1から請求項3までのいずれか1項に記載の受電装置。 The first switch element includes a first terminal connected to the rectifier circuit, a second terminal connected to the load, and a control terminal to which a voltage corresponding to the output voltage of the rectifier circuit is input. The power receiving device according to any one of claims 1 to 3.
請求項4に記載の受電装置。 The power receiving device according to claim 4, wherein the control circuit includes a first voltage dividing circuit that inputs a voltage corresponding to an output voltage of the rectifier circuit to a control terminal of the first switch element.
請求項4又は請求項5に記載の受電装置。 The control circuit includes a first terminal connected to the rectifier circuit, a second terminal connected to the control terminal of the first switch element, and a control terminal to which a voltage corresponding to the output voltage of the rectifier circuit is input. The power receiving device according to claim 4, further comprising: a second switch element including:
前記第2スイッチ素子の制御端子に前記整流回路の出力電圧に応じた電圧を入力する第2分圧回路と、
前記第2分圧回路に接続される第1端子と、前記整流回路に接続される第2端子と、前記過電圧検出回路の出力電圧に応じた電圧を入力される制御端子と、を備える第3スイッチ素子と、
を備える請求項6に記載の受電装置。 The control circuit includes:
A second voltage dividing circuit for inputting a voltage corresponding to an output voltage of the rectifier circuit to a control terminal of the second switch element;
A third terminal comprising: a first terminal connected to the second voltage dividing circuit; a second terminal connected to the rectifier circuit; and a control terminal to which a voltage corresponding to the output voltage of the overvoltage detection circuit is input. A switch element;
A power receiving device according to claim 6.
請求項7に記載の受電装置。 The power receiving device according to claim 7, wherein the control circuit includes a third voltage dividing circuit that inputs a voltage corresponding to an output voltage of the overvoltage detection circuit to a control terminal of the third switch element.
前記受電装置は、
前記送電装置から電力を無線で受電する共振回路と、
前記共振回路の出力電流を整流する整流回路と、
前記整流回路と負荷との間に接続される過電圧検出回路と、
を備え、
前記過電圧検出回路は、
前記整流回路と前記負荷との間に接続される第1スイッチ素子と、
前記第1スイッチ素子と並列に接続される第1容量素子と、
前記負荷と並列に接続される第2容量素子と、
前記過電圧検出回路の出力電圧が第1閾値電圧以上になると、前記第1スイッチ素子をオフにする制御回路と、
を備える無線電力伝送システム。 A wireless power transmission system including a power transmission device and a power reception device,
The power receiving device is:
A resonant circuit that wirelessly receives power from the power transmission device;
A rectifier circuit for rectifying the output current of the resonant circuit;
An overvoltage detection circuit connected between the rectifier circuit and a load;
With
The overvoltage detection circuit
A first switch element connected between the rectifier circuit and the load;
A first capacitive element connected in parallel with the first switch element;
A second capacitive element connected in parallel with the load;
A control circuit that turns off the first switch element when an output voltage of the overvoltage detection circuit is equal to or higher than a first threshold voltage;
A wireless power transmission system comprising:
請求項10に記載の無線電力伝送システム。 The wireless power transmission system according to claim 10, wherein after the first switch element is turned off, the power transmission device stops power transmission until an output voltage of the rectifier circuit becomes less than the first threshold voltage.
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