JP2019201349A

JP2019201349A - Switching circuit

Info

Publication number: JP2019201349A
Application number: JP2018095486A
Authority: JP
Inventors: 木村　修; Osamu Kimura; 修木村
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 2018-05-17
Filing date: 2018-05-17
Publication date: 2019-11-21

Abstract

To provide a switching circuit capable of suppressing self turn-on while securing a switching speed of a switching element.SOLUTION: A switching circuit (1) includes: a first switching element (Q1) that has a first drain electrode (D1), a first gate electrode (G1) and a first source electrode (S1); a second switching element (Q2) that has a second drain electrode (D2) connected with the first gate electrode, a second gate electrode (G2) and a second source electrode (S2); and a capacitor (C1) connected between the first source electrode and the second source electrode. The capacitor becomes in an electrical non-connection state to the first gate electrode when the second switching element is in an OFF state, and becomes in an electrical connection state to the first gate electrode when the second switching element is in an ON state.SELECTED DRAWING: Figure 1

Description

本発明は、スイッチング回路に関する。 The present invention relates to a switching circuit.

コンバータやインバータなどに用いられるスイッチング回路において、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）や、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子は、ゲート電極に入力される制御信号によってオンオフ駆動が制御されている。 In switching circuits used in converters and inverters, switching elements such as MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) are driven on and off by control signals input to the gate electrodes. It is controlled.

例えば、特許文献１には、第一のトランジスタを駆動するためのゲートドライバであって、第一、第二、及び第三のプッシュプル回路を含み、各々のプッシュプル回路は二つのトランジスタを直列接続した構成を有し、第一のプッシュプル回路の出力端は第一のトランジスタのゲートに接続され、第二のプッシュプル回路の出力端は第一のプッシュプル回路に含まれる第二のトランジスタのゲートに接続され、第三のプッシュプル回路の出力端は第一のプッシュプル回路に含まれる第三のトランジスタのゲートに接続されていることを特徴とするゲートドライバ、に関する技術が開示されている。特許文献１のゲートドライバによると、駆動対象であるトランジスタを高速に駆動することを実現できる、とされている。 For example, Patent Document 1 discloses a gate driver for driving a first transistor, which includes first, second, and third push-pull circuits, and each push-pull circuit connects two transistors in series. The output terminal of the first push-pull circuit is connected to the gate of the first transistor, and the output terminal of the second push-pull circuit is the second transistor included in the first push-pull circuit. And a gate driver characterized in that the output terminal of the third push-pull circuit is connected to the gate of a third transistor included in the first push-pull circuit. Yes. According to the gate driver of Patent Document 1, it is possible to drive a transistor to be driven at high speed.

特開２０１６−６６８５２号公報Japanese Patent Application Laid-Open No. 2006-66852

ところで、スイッチング素子のゲート電極に入力される制御信号にノイズ電圧が重畳することがある。制御信号に重畳したノイズ電圧は、スイッチング素子のセルフターンオンを誘発することがある。スイッチング回路において、スイッチング素子のスイッチングスピードを確保しつつ、セルフターンオンの発生を抑制することが望まれている。 By the way, a noise voltage may be superimposed on a control signal input to the gate electrode of the switching element. The noise voltage superimposed on the control signal may induce self-turn-on of the switching element. In a switching circuit, it is desired to suppress the occurrence of self-turn-on while ensuring the switching speed of the switching element.

本発明の目的は、スイッチング素子のスイッチングスピードを確保しつつ、セルフターンオンを抑制することができるスイッチング回路を提供することである。 The objective of this invention is providing the switching circuit which can suppress a self turn-on, ensuring the switching speed of a switching element.

本発明のスイッチング回路は、第一制御信号を出力する第一出力部と、第二制御信号を出力する第二出力部と、第一ドレイン電極、前記第一出力部に接続された第一ゲート電極、および第一ソース電極を有し、前記第一ゲート電極に対して出力された前記第一制御信号によってオンオフ駆動される第一スイッチング素子と、前記第一ゲート電極に接続された第二ドレイン電極、前記第二出力部に接続された第二ゲート電極、および第二ソース電極を有し、前記第二ゲート電極に対して出力された前記第二制御信号によってオンオフ駆動される第二スイッチング素子と、前記第一ソース電極と前記第二ソース電極との間に接続されたコンデンサと、を含み、前記コンデンサは、前記第二スイッチング素子がオフ状態のときに前記第一ゲート電極に対して電気的に非接続状態となり、前記第二スイッチング素子がオン状態のときに前記第一ゲート電極に対して電気的に接続状態となり、前記第一出力部および前記第二出力部は、第一動作および第二動作のうちの少なくとも何れか一方を行い、前記第二出力部は、第三動作を行い、前記第一動作では、前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とする前に前記第二出力部が前記第二スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とし、前記第二動作では、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする前に前記第二出力部が前記第二スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とし、前記第三動作では、前記第一出力部が前記第一スイッチング素子をオフ状態としている期間中において前記第二出力部が前記第二スイッチング素子をオン状態とすることを特徴とする。 The switching circuit of the present invention includes a first output unit that outputs a first control signal, a second output unit that outputs a second control signal, a first drain electrode, and a first gate connected to the first output unit. A first switching element having an electrode and a first source electrode and being turned on and off by the first control signal output to the first gate electrode; and a second drain connected to the first gate electrode A second switching element having an electrode, a second gate electrode connected to the second output portion, and a second source electrode, and being on-off driven by the second control signal output to the second gate electrode And a capacitor connected between the first source electrode and the second source electrode, wherein the capacitor is the first gate electrode when the second switching element is in an off state. In contrast, when the second switching element is in an on state, the first output unit and the second output unit are electrically connected to the first gate electrode when the second switching element is in an on state. At least one of one operation and second operation is performed, the second output unit performs a third operation, and in the first operation, the first output unit turns the first switching element from an on state. Before the second output unit turns off the second switching element before turning off, the first output unit turns the first switching element off from the on state. The first output unit turns the second switching element off before the first output part turns the first switching element from the off state to the on state. Elementary From the off state to the on state, and in the third operation, the second output unit turns on the second switching element during a period in which the first output unit turns off the first switching element. It is characterized by.

本発明に係るスイッチング回路においては、第一出力部および第二出力部が、第一動作および第二動作のうちの少なくとも何れか一方を行い、第二出力部が、第三動作を行う。第一動作では、第一出力部が第一スイッチング素子をオン状態からオフ状態とする前に第二出力部が第二スイッチング素子をオフ状態とした上で、第一出力部が第一スイッチング素子をオン状態からオフ状態とする。また、第二動作では、第一出力部が第一スイッチング素子をオフ状態からオン状態とする前に第二出力部が第二スイッチング素子をオフ状態とした上で、第一出力部が第一スイッチング素子をオフ状態からオン状態とする。そして、第三動作では、第一出力部が第一スイッチング素子をオフ状態としている期間中において第二出力部が第二スイッチング素子をオン状態とする。本発明に係るスイッチング回路によれば、スイッチングスピードを確保しつつ、セルフターンオンを抑制することができるという効果を奏する。 In the switching circuit according to the present invention, the first output unit and the second output unit perform at least one of the first operation and the second operation, and the second output unit performs the third operation. In the first operation, the first output unit turns the second switching element off before the first output part turns the first switching element from the on state to the off state, and then the first output unit From the on state to the off state. In the second operation, the first output unit turns the second switching element off before the first output part turns the first switching element from the off state to the on state. The switching element is changed from the off state to the on state. In the third operation, the second output unit turns on the second switching element during the period in which the first output unit turns off the first switching element. According to the switching circuit of the present invention, there is an effect that self-turn-on can be suppressed while ensuring the switching speed.

図１は、実施形態に係るスイッチング回路を示す回路図である。FIG. 1 is a circuit diagram illustrating a switching circuit according to the embodiment. 図２は、実施形態における第一制御信号の波形および第二制御信号の波形を示すタイミングチャートである。FIG. 2 is a timing chart showing the waveform of the first control signal and the waveform of the second control signal in the embodiment. 図３は、実施形態に係るスイッチング回路を用いたフルブリッジ回路を示す回路図である。FIG. 3 is a circuit diagram illustrating a full bridge circuit using the switching circuit according to the embodiment. 図４は、実施形態のフルブリッジ回路における各制御信号の波形および出力電圧の波形を示すタイミングチャートである。FIG. 4 is a timing chart showing waveforms of control signals and output voltages in the full bridge circuit of the embodiment.

以下に、本発明の実施形態に係るスイッチング回路につき図面を参照しつつ詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。また、下記の実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。 Hereinafter, switching circuits according to embodiments of the present invention will be described in detail with reference to the drawings. In addition, this invention is not limited by this embodiment. In addition, constituent elements in the following embodiments include those that can be easily assumed by those skilled in the art or those that are substantially the same.

［実施形態］
図１から図４を参照して、実施形態について説明する。実施形態は、スイッチング回路に関する。図１は、実施形態に係るスイッチング回路を示す回路図である。図２は、実施形態における第一制御信号の波形および第二制御信号の波形を示すタイミングチャートである。図３は、実施形態に係るスイッチング回路を用いたフルブリッジ回路を示す回路図である。図４は、実施形態のフルブリッジ回路における各制御信号の波形および出力電圧の波形を示すタイミングチャートである。 [Embodiment]
The embodiment will be described with reference to FIGS. 1 to 4. Embodiments relate to a switching circuit. FIG. 1 is a circuit diagram illustrating a switching circuit according to the embodiment. FIG. 2 is a timing chart showing the waveform of the first control signal and the waveform of the second control signal in the embodiment. FIG. 3 is a circuit diagram illustrating a full bridge circuit using the switching circuit according to the embodiment. FIG. 4 is a timing chart showing waveforms of control signals and output voltages in the full bridge circuit of the embodiment.

図１に示すように、スイッチング回路１は、第一スイッチング素子Ｑ１（メインスイッチング素子）、第二スイッチング素子Ｑ２（サブスイッチング素子）、第一出力部Ｐ１、第二出力部Ｐ２、およびコンデンサＣ１を含む。 As shown in FIG. 1, the switching circuit 1 includes a first switching element Q1 (main switching element), a second switching element Q2 (sub-switching element), a first output part P1, a second output part P2, and a capacitor C1. Including.

第一スイッチング素子Ｑ１は、ワイドバンドギャップ半導体素子である。ワイドバンドギャップ半導体素子としては、例えば、炭化珪素、窒化ガリウム系材料、ダイヤモンドのうちの少なくとも一つを用いて形成された半導体素子を用いることができる。実施形態の第一スイッチング素子Ｑ１は、ＧａＮ−ＨＥＭＴ（GaN-high Electron Mobility Transistor）である。第一スイッチング素子Ｑ１は、第一ドレイン電極Ｄ１、第一ゲート電極Ｇ１、および第一ソース電極Ｓ１を含んで構成されている。 The first switching element Q1 is a wide band gap semiconductor element. As the wide band gap semiconductor element, for example, a semiconductor element formed using at least one of silicon carbide, a gallium nitride-based material, and diamond can be used. The first switching element Q1 of the embodiment is a GaN-HEMT (GaN-high Electron Mobility Transistor). The first switching element Q1 includes a first drain electrode D1, a first gate electrode G1, and a first source electrode S1.

第二スイッチング素子Ｑ２は、Ｓｉ−ＭＯＳＦＥＴである。第二スイッチング素子Ｑ２は、第二ドレイン電極Ｄ２、第二ゲート電極Ｇ２、および第二ソース電極Ｓ２を含んで構成されている。第二ドレイン電極Ｄ２は、第一スイッチング素子Ｑ１の第一ゲート電極Ｇ１と接続されている。 The second switching element Q2 is a Si-MOSFET. The second switching element Q2 includes a second drain electrode D2, a second gate electrode G2, and a second source electrode S2. The second drain electrode D2 is connected to the first gate electrode G1 of the first switching element Q1.

第一出力部Ｐ１は、第一スイッチング素子Ｑ１の第一ゲート電極Ｇ１に接続されている。第一出力部Ｐ１は、第一スイッチング素子Ｑ１をオンオフ駆動させるための駆動制御信号である第一制御信号１Ｓ（図２参照）を生成する。第一制御信号１Ｓは、第一スイッチング素子Ｑ１に対して出力される。第一スイッチング素子Ｑ１は、第一制御信号１Ｓに基づいてオンオフ駆動する。第一制御信号１Ｓは、パルス電圧信号である。第一出力部Ｐ１と第一ゲート電極Ｇ１との間には、第一ゲート抵抗Ｒ１が設けられている。第一出力部Ｐ１と第一ゲート電極Ｇ１とは、第一ゲート抵抗Ｒ１を介して接続されている。実施形態において、第二ドレイン電極Ｄ２は、第一ゲート電極Ｇ１と第一ゲート抵抗Ｒ１との間の接続ノード１１に接続されている。つまり、第二ドレイン電極Ｄ２は、接続ノード１１を介して第一ゲート電極Ｇ１と接続されている。 The first output part P1 is connected to the first gate electrode G1 of the first switching element Q1. The first output unit P1 generates a first control signal 1S (see FIG. 2) that is a drive control signal for driving the first switching element Q1 on and off. The first control signal 1S is output to the first switching element Q1. The first switching element Q1 is turned on / off based on the first control signal 1S. The first control signal 1S is a pulse voltage signal. A first gate resistor R1 is provided between the first output part P1 and the first gate electrode G1. The first output part P1 and the first gate electrode G1 are connected via a first gate resistor R1. In the embodiment, the second drain electrode D2 is connected to the connection node 11 between the first gate electrode G1 and the first gate resistor R1. That is, the second drain electrode D2 is connected to the first gate electrode G1 via the connection node 11.

第一出力部Ｐ１と第一ゲート電極Ｇ１との間に第一ゲート抵抗Ｒ１が設けられることで、例えば、第一スイッチング素子Ｑ１へ流れる突入電流を低減することができる。第一ゲート抵抗Ｒ１の抵抗値は、第一スイッチング素子Ｑ１のスイッチングスピードなどを考慮して決定される。 By providing the first gate resistor R1 between the first output part P1 and the first gate electrode G1, for example, an inrush current flowing to the first switching element Q1 can be reduced. The resistance value of the first gate resistor R1 is determined in consideration of the switching speed of the first switching element Q1.

第二出力部Ｐ２は、第二スイッチング素子Ｑ２の第二ゲート電極Ｇ２に接続されている。第二出力部Ｐ２は、第二スイッチング素子Ｑ２をオンオフ駆動させるための駆動制御信号である第二制御信号２Ｓ（図２参照）を生成する。第二制御信号２Ｓは、第二出力部Ｐ２から第二スイッチング素子Ｑ２に対して出力される。第二スイッチング素子Ｑ２は、第二制御信号２Ｓに基づいてオンオフ駆動する。第二制御信号２Ｓは、パルス電圧信号である。 The second output part P2 is connected to the second gate electrode G2 of the second switching element Q2. The second output unit P2 generates a second control signal 2S (see FIG. 2) that is a drive control signal for driving the second switching element Q2 on and off. The second control signal 2S is output from the second output part P2 to the second switching element Q2. The second switching element Q2 is driven on / off based on the second control signal 2S. The second control signal 2S is a pulse voltage signal.

第二出力部Ｐ２と第二ゲート電極Ｇ２との間には、第二ゲート抵抗Ｒ２が設けられている。第二ゲート抵抗Ｒ２が設けられることで、例えば、第二スイッチング素子Ｑ２へ流れる突入電流を低減することができる。第二ゲート抵抗Ｒ２の抵抗値は、第二スイッチング素子Ｑ２のスイッチングスピードなどを考慮して決定される。 A second gate resistor R2 is provided between the second output part P2 and the second gate electrode G2. By providing the second gate resistor R2, for example, inrush current flowing to the second switching element Q2 can be reduced. The resistance value of the second gate resistor R2 is determined in consideration of the switching speed of the second switching element Q2.

コンデンサＣ１は、第一ソース電極Ｓ１と第二ソース電極Ｓ２との間に接続されている。コンデンサＣ１は、第二スイッチング素子Ｑ２および接続ノード１１を介して、第一ゲート電極Ｇ１と接続されている。コンデンサＣ１は、後述するノイズ電圧を吸収する電気容量として機能する。第二スイッチング素子Ｑ２が第二出力部Ｐ２によってオンオフ駆動されることで、第一ゲート電極Ｇ１へのコンデンサＣ１の電気的な接続が制御される。第二スイッチング素子Ｑ２がオン状態のときに、コンデンサＣ１は、第一ゲート電極Ｇ１に対して電気的に接続状態とされる。また、第二スイッチング素子Ｑ２がオフ状態のときに、コンデンサＣ１は、第一ゲート電極Ｇ１に対して電気的に非接続状態とされる。 The capacitor C1 is connected between the first source electrode S1 and the second source electrode S2. The capacitor C1 is connected to the first gate electrode G1 via the second switching element Q2 and the connection node 11. The capacitor C1 functions as an electric capacity that absorbs a noise voltage described later. The second switching element Q2 is turned on / off by the second output part P2, and thereby the electrical connection of the capacitor C1 to the first gate electrode G1 is controlled. When the second switching element Q2 is on, the capacitor C1 is electrically connected to the first gate electrode G1. Further, when the second switching element Q2 is in the off state, the capacitor C1 is electrically disconnected from the first gate electrode G1.

実施形態に係るスイッチング回路１には、第一出力部Ｐ１および第二出力部Ｐ２に接続された制御部ＣＲが設けられている。制御部ＣＲは、第一出力部Ｐ１および第二出力部Ｐ２から出力される制御信号（第一制御信号１Ｓ、第二制御信号２Ｓ）のタイミングを対応させて制御している。なお、例えば、第一出力部Ｐ１と第二出力部Ｐ２とが無線通信などで互いに通信することで制御信号のタイミングを対応させて制御することができる場合は、制御部ＣＲは設けられていなくてもよい。 The switching circuit 1 according to the embodiment is provided with a control unit CR connected to the first output unit P1 and the second output unit P2. The control unit CR controls the control signals (first control signal 1S, second control signal 2S) output from the first output unit P1 and the second output unit P2 in correspondence with each other. In addition, for example, when the first output unit P1 and the second output unit P2 can be controlled in correspondence with the timing of the control signal by communicating with each other by wireless communication or the like, the control unit CR is not provided. May be.

図２に示すタイミングチャートを参照して、実施形態に係るスイッチング回路１の動作について説明する。図２に示すように、第一制御信号１Ｓは、一定の周期Ｔ１でハイレベルとローレベルとを交互に繰り返す矩形波である。また、第二制御信号２Ｓは、一定の周期Ｔ２でハイレベルとローレベルとを交互に繰り返す矩形波である。周期Ｔ１の長さは、周期Ｔ２の長さと実質的に同じである。 The operation of the switching circuit 1 according to the embodiment will be described with reference to the timing chart shown in FIG. As shown in FIG. 2, the first control signal 1S is a rectangular wave that alternately repeats a high level and a low level at a constant period T1. The second control signal 2S is a rectangular wave that alternately repeats a high level and a low level at a constant period T2. The length of the period T1 is substantially the same as the length of the period T2.

第一制御信号１Ｓの周期Ｔ１は、第一制御信号１Ｓがハイレベル(ＨＬ)で出力される期間Ｈ１と、第一制御信号１Ｓがローレベル(ＬＯ)で出力される期間Ｌ１とを含む。また、第二制御信号２Ｓの周期Ｔ２は、第二制御信号２Ｓがローレベル(ＬＯ)で出力される期間Ｌ２と、第二制御信号２Ｓがハイレベル(ＨＬ)で出力される期間Ｈ２とを含む。 The period T1 of the first control signal 1S includes a period H1 in which the first control signal 1S is output at a high level (HL) and a period L1 in which the first control signal 1S is output at a low level (LO). The cycle T2 of the second control signal 2S includes a period L2 in which the second control signal 2S is output at a low level (LO) and a period H2 in which the second control signal 2S is output at a high level (HL). Including.

期間Ｈ１の長さ、および期間Ｌ１の長さは、第一スイッチング素子Ｑ１のオンオフ駆動における所望のタイミングなどを考慮して決定される。また、期間Ｌ２の長さ、および期間Ｈ２の長さは、第二スイッチング素子Ｑ２のオンオフ駆動における所望のタイミングなどを考慮して決定される。 The length of the period H1 and the length of the period L1 are determined in consideration of the desired timing in the on / off drive of the first switching element Q1. Further, the length of the period L2 and the length of the period H2 are determined in consideration of a desired timing in the on / off driving of the second switching element Q2.

実施形態において、第一制御信号１Ｓがハイレベルで出力されている期間Ｈ１、第二制御信号２Ｓは、ローレベルで出力される。そして、第一制御信号１Ｓがローレベルで出力される期間Ｌ１、第二制御信号２Ｓは、ハイレベルで出力される。 In the embodiment, the period H1 during which the first control signal 1S is output at a high level and the second control signal 2S are output at a low level. The period L1 during which the first control signal 1S is output at a low level and the second control signal 2S are output at a high level.

第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがハイレベルのとき、第一スイッチング素子Ｑ１は、オン状態となり、第一スイッチング素子Ｑ１におけるドレイン・ソース間が電気的に導通する。第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがローレベルのとき、第一スイッチング素子Ｑ１は、オフ状態となり、第一スイッチング素子Ｑ１におけるドレイン・ソース間の電気的な導通が遮断される。 When the first control signal 1S input to the first gate electrode G1 is at a high level, the first switching element Q1 is turned on, and the drain and source in the first switching element Q1 are electrically connected. When the first control signal 1S input to the first gate electrode G1 is at a low level, the first switching element Q1 is turned off, and electrical conduction between the drain and source in the first switching element Q1 is interrupted. .

また、第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがハイレベルのとき、第二スイッチング素子Ｑ２は、オン状態となり、第二スイッチング素子Ｑ２におけるドレイン・ソース間が電気的に導通する。第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがローレベル（ＬＯ）のとき、第二スイッチング素子Ｑ２は、オフ状態となり、第二スイッチング素子Ｑ２におけるドレイン・ソース間の電気的な導通が遮断される。 When the second control signal 2S input to the second gate electrode G2 is at a high level, the second switching element Q2 is turned on, and the drain and source in the second switching element Q2 are electrically connected. When the second control signal 2S input to the second gate electrode G2 is at a low level (LO), the second switching element Q2 is turned off, and electrical conduction between the drain and the source in the second switching element Q2 is reduced. Blocked.

図２に示す第一制御信号１Ｓおよび第二制御信号２Ｓは、第一出力部Ｐ１および第二出力部Ｐ２が行う第一動作Ｂ１および第二動作Ｂ２と、第二出力部Ｐ２が行う第三動作Ｂ３によって出力される。 The first control signal 1S and the second control signal 2S shown in FIG. 2 are the first operation B1 and the second operation B2 performed by the first output unit P1 and the second output unit P2, and the third operation performed by the second output unit P2. Output by operation B3.

第一動作Ｂ１とは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とする動作である。つまり、第一動作Ｂ１では、第一出力部Ｐ１から出力される第一制御信号１Ｓがハイレベルからローレベルに立ち下がる前に、第二出力部Ｐ２から出力される第二制御信号２Ｓがローレベルとされた上で、第一制御信号１Ｓがハイレベルからローレベルに立ち下がる。第一動作Ｂ１においては、コンデンサＣ１が第一ゲート電極Ｇ１に対して電気的に非接続状態とされた上で、第一スイッチング素子Ｑ１がオン状態からオフ状態とされる。 The first operation B1 means that the first output P1 turns the second switching element Q2 off before the first output P1 turns the first switching element Q1 from the on state to the first output B1. The part P1 is an operation for switching the first switching element Q1 from the on state to the off state. That is, in the first operation B1, the second control signal 2S output from the second output unit P2 is low before the first control signal 1S output from the first output unit P1 falls from the high level to the low level. After being set to the level, the first control signal 1S falls from the high level to the low level. In the first operation B1, the capacitor C1 is electrically disconnected from the first gate electrode G1, and the first switching element Q1 is changed from the on state to the off state.

第二動作Ｂ２とは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする動作である。第二動作Ｂ２では、第一出力部Ｐ１から出力される第一制御信号１Ｓがローレベルからハイレベルに立ち上がる前に、第二制御信号２Ｓがローレベルとされた上で、第一制御信号１Ｓがローレベルからハイレベルに立ち上がる。第二動作Ｂ２において、コンデンサＣ１が第一ゲート電極Ｇ１に対して電気的に非接続状態とされた上で、第一スイッチング素子Ｑ１がオフ状態からオン状態とされる。 The second operation B2 is the first output after the second output part P2 turns off the second switching element Q2 before the first output part P1 turns the first switching element Q1 from the off state to the on state. The part P1 is an operation for switching the first switching element Q1 from the off state to the on state. In the second operation B2, before the first control signal 1S output from the first output unit P1 rises from the low level to the high level, the second control signal 2S is set to the low level, and then the first control signal 1S. Rises from low level to high level. In the second operation B2, the capacitor C1 is electrically disconnected from the first gate electrode G1, and the first switching element Q1 is changed from the OFF state to the ON state.

ここで、実施形態とは別の例として、第二出力部、第二ゲート抵抗、および第二スイッチング素子が設けられていない構成が考えられる。この構成においては、第一スイッチング素子におけるゲート電極とソース電極との間にコンデンサが直接的に接続されている。この場合、第一スイッチング素子におけるゲート電極とソース電極との間に接続されているコンデンサが第一スイッチング素子のスイッチング特性に影響を及ぼすことがある。例えば、第一スイッチング素子におけるゲート電極とソース電極との間にコンデンサが電気的に接続されていない場合と比較して、第一スイッチング素子のスイッチングスピードがコンデンサの影響によって遅くなることがある。例えば、制御信号が第一スイッチング素子だけでなく、コンデンサにも入力されることで、第一スイッチング素子のオンオフ状態の切り替わりが鈍くなることがある。 Here, as an example different from the embodiment, a configuration in which the second output unit, the second gate resistor, and the second switching element are not provided is conceivable. In this configuration, a capacitor is directly connected between the gate electrode and the source electrode in the first switching element. In this case, the capacitor connected between the gate electrode and the source electrode in the first switching element may affect the switching characteristics of the first switching element. For example, compared with the case where a capacitor is not electrically connected between the gate electrode and the source electrode in the first switching element, the switching speed of the first switching element may be slower due to the influence of the capacitor. For example, when the control signal is input not only to the first switching element but also to the capacitor, switching of the on / off state of the first switching element may become dull.

一方で、実施形態に係るスイッチング回路１おいては、第一スイッチング素子Ｑ１のオンオフ状態が切り替えられるとき、コンデンサＣ１は、非接続状態とされている。したがって、実施形態に係るスイッチング回路１は、コンデンサＣ１の影響を受けることなく第一スイッチング素子Ｑ１のオンオフ状態を切り替えることができる。 On the other hand, in the switching circuit 1 according to the embodiment, when the on / off state of the first switching element Q1 is switched, the capacitor C1 is not connected. Therefore, the switching circuit 1 according to the embodiment can switch the on / off state of the first switching element Q1 without being affected by the capacitor C1.

第三動作Ｂ３とは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態としている期間中において、第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態とする動作である。つまり、第三動作Ｂ３では、第一出力部Ｐ１から出力される第一制御信号１Ｓがローレベルである期間中において、第二制御信号２Ｓがハイレベルとされる。したがって、第三動作Ｂ３によって、第一スイッチング素子Ｑ１がオフ状態である期間中、コンデンサＣ１は、第一ゲート電極Ｇ１に対して電気的に接続状態とされる。 The third operation B3 is an operation in which the second output unit P2 turns on the second switching element Q2 during the period in which the first output part P1 turns off the first switching element Q1. That is, in the third operation B3, the second control signal 2S is set to the high level during the period in which the first control signal 1S output from the first output unit P1 is at the low level. Therefore, the capacitor C1 is electrically connected to the first gate electrode G1 during the period in which the first switching element Q1 is in the OFF state by the third operation B3.

第三動作Ｂ３においては、第一スイッチング素子Ｑ１がオフ状態である期間中、コンデンサＣ１が第一ゲート電極Ｇ１に対して電気的に接続状態とされる。例えば、第一出力部Ｐ１と第一ゲート電極Ｇ１との間にノイズ電圧が発生した場合、ノイズ電圧は、コンデンサＣ１によって吸収される。したがって、実施形態に係るスイッチング回路１においては、第一出力部Ｐ１と第一ゲート電極Ｇ１との間で発生したノイズ電圧によって、第一スイッチング素子Ｑ１のセルフターンオンが誘発されることを抑制することができる。 In the third operation B3, the capacitor C1 is electrically connected to the first gate electrode G1 while the first switching element Q1 is in the off state. For example, when a noise voltage is generated between the first output part P1 and the first gate electrode G1, the noise voltage is absorbed by the capacitor C1. Therefore, in the switching circuit 1 according to the embodiment, the self-turn-on of the first switching element Q1 is suppressed from being induced by the noise voltage generated between the first output part P1 and the first gate electrode G1. Can do.

つまり、実施形態に係るスイッチング回路１においては、第一スイッチング素子Ｑ１がオフ状態である期間中は、コンデンサＣ１を第一ゲート電極Ｇ１に対して接続状態することで、第一スイッチング素子Ｑ１のセルフターンオンを抑制する。そして、第一スイッチング素子Ｑ１におけるオンオフ状態の切り替えを行う場合は、コンデンサＣ１を第一ゲート電極Ｇ１に対して非接続状態とした上で、第一スイッチング素子Ｑ１におけるオンオフ状態の切り替えが行われる。この構成によって、実施形態に係るスイッチング回路１は、第一スイッチング素子Ｑ１のスイッチングスピードを確保しつつ、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。 That is, in the switching circuit 1 according to the embodiment, during the period in which the first switching element Q1 is in the OFF state, the capacitor C1 is connected to the first gate electrode G1, thereby making the self-switching of the first switching element Q1. Suppress turn-on. When switching the on / off state in the first switching element Q1, the capacitor C1 is disconnected from the first gate electrode G1, and then the on / off state in the first switching element Q1 is switched. With this configuration, the switching circuit 1 according to the embodiment can suppress the self-turn-on of the first switching element Q1 while ensuring the switching speed of the first switching element Q1.

実施形態の第三動作Ｂ３は、第一動作Ｂ１と第二動作Ｂ２との間で行われる。第三動作Ｂ３において、第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態からオン状態とするタイミングは、第一動作Ｂ１において第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後である。また、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前である。そして、第三動作Ｂ３においてオン状態とされた第二スイッチング素子Ｑ２は、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とするまで、オン状態に維持される。 The third operation B3 of the embodiment is performed between the first operation B1 and the second operation B2. In the third operation B3, the timing at which the second output unit P2 turns the second switching element Q2 from the off state to the on state is the first output unit P1 in the first operation B1 from the on state to the off state. Immediately after. In the second operation B2, the second output unit P2 turns the second switching element Q2 from the on state to the off state immediately before the first output unit P1 changes the first switching element Q1 from the off state to the on state. is there. Then, the second switching element Q2 turned on in the third operation B3 is maintained in the on state until the second output unit P2 turns off the second switching element Q2 in the second operation B2.

ここで、「第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後」とは、第一スイッチング素子Ｑ１がオフ状態となった時から、第一スイッチング素子Ｑ１が連続してオフ状態となっている期間に対して十分に短い時間が経過した時を指す。また、「第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前」とは、第二スイッチング素子Ｑ２がオフ状態となってから第一スイッチング素子Ｑ１がオン状態となる間隔が、第一スイッチング素子Ｑ１が連続してオフ状態となっている期間に対して十分に短い時間であることを指す。 Here, “immediately after the first output unit P1 switches the first switching element Q1 from the on state to the off state” means that the first switching element Q1 is continuous after the first switching element Q1 is turned off. The time when a sufficiently short time has elapsed with respect to the off-period. Further, “immediately before the first output unit P1 turns the first switching element Q1 from the off state to the on state” means an interval at which the first switching element Q1 is turned on after the second switching element Q2 is turned off. Indicates that the time is sufficiently shorter than the period in which the first switching element Q1 is continuously turned off.

なお、第一スイッチング素子Ｑ１は、Ｓｉ−ＭＯＳＦＥＴ（Si-Metal-Oxide-Semiconductor Field-Effect Transistor）、又はＳｉ−ＩＧＢＴ（Si-Insulated Gate Bipolar Transistor）であってもよい。また、第二スイッチング素子Ｑ２は、Ｓｉ−ＩＧＢＴであってもよい。 The first switching element Q1 may be a Si-MOSFET (Si-Metal-Oxide-Semiconductor Field-Effect Transistor) or a Si-IGBT (Si-Insulated Gate Bipolar Transistor). Further, the second switching element Q2 may be a Si-IGBT.

次に、実施形態に係るスイッチング回路を用いたフルブリッジ回路について説明する。図３に示すように、実施形態のフルブリッジ回路２は、電源Ｅ１と、コイルＬと、４つのスイッチング回路１ａ、１ｂ、１ｃ、１ｄを含んで構成されている。ここで、４つのスイッチング回路１ａ、１ｂ、１ｃ、１ｄのそれぞれは、実施形態に係るスイッチング回路１に対応するものである。なお、図３において、制御部ＣＲの図示は省略されている。 Next, a full bridge circuit using the switching circuit according to the embodiment will be described. As shown in FIG. 3, the full bridge circuit 2 of the embodiment includes a power supply E1, a coil L, and four switching circuits 1a, 1b, 1c, and 1d. Here, each of the four switching circuits 1a, 1b, 1c, and 1d corresponds to the switching circuit 1 according to the embodiment. In FIG. 3, the control unit CR is not shown.

第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄは、フルブリッジ型に接続されている。第一スイッチング素子Ｑ１ａ、Ｑ１ｃは、上アームに相当し、第一スイッチング素子Ｑ１ｂ、Ｑ１ｄは、下アームに相当する。各スイッチング回路１ａ、１ｂ、１ｃ、１ｄにおける第一出力部Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄおよび第二出力部Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ、Ｐ２ｄは、１つの制御部ＣＲ（図示せず）によって、制御信号（第一制御信号１Ｓ、第二制御信号２Ｓ）のタイミングを対応させて出力する。 The first switching elements Q1a, Q1b, Q1c, Q1d are connected in a full bridge type. The first switching elements Q1a and Q1c correspond to the upper arm, and the first switching elements Q1b and Q1d correspond to the lower arm. The first output units P1a, P1b, P1c, P1d and the second output units P2a, P2b, P2c, P2d in each switching circuit 1a, 1b, 1c, 1d are controlled by one control unit CR (not shown). (First control signal 1S, second control signal 2S) are output in correspondence with each other.

図４には、各スイッチング回路１ａ、１ｂ、１ｃ、１ｄにおける制御信号として、第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄ、および第二制御信号２Ｓａ、Ｓ２ｂ、Ｓ２ｃ、Ｓ２ｄが示されている。図４の第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄは、フルブリッジ回路２をフェーズシフト動作させるための制御信号である。 FIG. 4 shows first control signals 1Sa, 1Sb, 1Sc, 1Sd and second control signals 2Sa, S2b, S2c, S2d as control signals in the respective switching circuits 1a, 1b, 1c, 1d. First control signals 1Sa, 1Sb, 1Sc, and 1Sd in FIG. 4 are control signals for causing the full bridge circuit 2 to perform a phase shift operation.

各第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄは、一定のデューティ比で出力される。実施形態においては、図４に示すように、各第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄは、５０パーセントのデューティ比で出力される。各スイッチング回路１ａ、１ｂ、１ｃ、１ｄの第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄは、それぞれ第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄに基づいてオンオフ駆動する。 The first control signals 1Sa, 1Sb, 1Sc, and 1Sd are output at a constant duty ratio. In the embodiment, as shown in FIG. 4, the first control signals 1Sa, 1Sb, 1Sc, and 1Sd are output at a duty ratio of 50%. The first switching elements Q1a, Q1b, Q1c, and Q1d of the switching circuits 1a, 1b, 1c, and 1d are turned on and off based on the first control signals 1Sa, 1Sb, 1Sc, and 1Sd, respectively.

実施形態のフルブリッジ回路２において、第一制御信号１Ｓａ、１Ｓｂの周期Ｔ１ａ、Ｔ１ｂは、互いに２分の１周期ずらして設定されており、第一制御信号１Ｓｃ、１Ｓｄの周期Ｔ１ｃ、Ｔ１ｄも同様に、互いに２分の１周期ずらして設定されている。また、第一制御信号１Ｓｃの周期Ｔ１ｃは、第一制御信号１Ｓａの周期Ｔ１ａに対して４分の１周期遅らせて設定されている。つまり、第一スイッチング素子Ｑ１ａ、Ｑ１ｂのオンオフ駆動の周期は、互いに２分の１周期ずらして設定されており、第一スイッチング素子Ｑ１ｃ、Ｑ１ｄのオンオフ駆動の周期も同様に、互いに２分の１周期ずらして設定されている。また、第一スイッチング素子Ｑ１ｃのオンオフ駆動の周期は、第一スイッチング素子Ｑ１ａのオンオフ駆動の周期に対して４分の１周期遅らせて設定されている。 In the full bridge circuit 2 of the embodiment, the periods T1a and T1b of the first control signals 1Sa and 1Sb are set so as to be shifted from each other by a half period, and the periods T1c and T1d of the first control signals 1Sc and 1Sd are the same. Are set to be shifted from each other by a half cycle. Further, the cycle T1c of the first control signal 1Sc is set to be delayed by a quarter of the cycle T1a of the first control signal 1Sa. That is, the on / off drive cycles of the first switching elements Q1a and Q1b are set so as to be shifted from each other by a half cycle. Similarly, the on / off drive cycles of the first switching elements Q1c and Q1d are also halved from each other. The period is set to be shifted. The on / off driving cycle of the first switching element Q1c is set to be delayed by a quarter of the on / off driving cycle of the first switching element Q1a.

第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄが、それぞれ第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄに基づいてオンオフ駆動することで、交流電圧Ｖ１がコイルＬに出力される。実施形態のフルブリッジ回路２において、第一スイッチング素子Ｑ１ａ、Ｑ１ｃが、共にオン状態のときには、正の電圧がコイルＬに出力される。また、第一スイッチング素子Ｑ１ｂ、Ｑ１ｄが、共にオン状態のときには、負の電圧がコイルＬに出力される。実施形態のフルブリッジ回路２において、第一スイッチング素子Ｑ１ａ、Ｑ１ｄが共にオン状態のとき、および第一スイッチング素子Ｑ１ｂ、Ｑ１ｃが共にオン状態のときには、コイルＬに電圧は出力されない。 The first switching elements Q1a, Q1b, Q1c, and Q1d are turned on and off based on the first control signals 1Sa, 1Sb, 1Sc, and 1Sd, respectively, so that the AC voltage V1 is output to the coil L. In the full bridge circuit 2 of the embodiment, when both the first switching elements Q1a and Q1c are in the on state, a positive voltage is output to the coil L. Further, when both the first switching elements Q1b and Q1d are on, a negative voltage is output to the coil L. In the full bridge circuit 2 of the embodiment, no voltage is output to the coil L when the first switching elements Q1a and Q1d are both on and when both the first switching elements Q1b and Q1c are on.

実施形態のフルブリッジ回路２において、第一制御信号１Ｓａ、１Ｓｂ、１Ｓｃ、１Ｓｄがローレベルで出力されている期間（期間Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄ）において、対応する第二制御信号２Ｓａ、２Ｓｂ、２Ｓｃ、２Ｓｄは、ハイレベルで出力される。つまり、第一スイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄがオフ状態の期間、対応する第二スイッチング素子Ｑ２ａ、Ｑ２ｂ、Ｑ２ｃ、Ｑ２ｄは、オン状態とされる。 In the full bridge circuit 2 of the embodiment, during the period (periods L1a, L1b, L1c, L1d) in which the first control signals 1Sa, 1Sb, 1Sc, 1Sd are output at a low level, the corresponding second control signals 2Sa, 2Sb 2Sc and 2Sd are output at a high level. That is, while the first switching elements Q1a, Q1b, Q1c, and Q1d are in the off state, the corresponding second switching elements Q2a, Q2b, Q2c, and Q2d are in the on state.

フルブリッジ回路においては、第一スイッチング素子の一つがオフ状態からオン状態に切り替わることで、隣り合う他の第一スイッチング素子の制御信号にノイズ電圧が重畳する場合がある。隣り合う他の第一スイッチング素子がオフ状態であった場合、ノイズ電圧によって、セルフターンオンが誘発されることがある。特に、ＧａＮ−ＨＥＭＴなどのワイドバンドギャップ半導体素子は、同耐圧、同容量のＳｉ−ＭＯＳＦＥＴと比較して、スイッチングスピードは速いが、ゲート容量が小さいため、わずかなノイズ電圧であってもセルフターンオンが誘発されることがある。 In a full bridge circuit, when one of the first switching elements is switched from the off state to the on state, a noise voltage may be superimposed on the control signal of another adjacent first switching element. When other adjacent first switching elements are in an off state, self turn-on may be induced by a noise voltage. In particular, wide bandgap semiconductor devices such as GaN-HEMT have faster switching speeds than Si-MOSFETs with the same breakdown voltage and capacitance, but the gate capacitance is small, so self-turn-on even with a slight noise voltage. May be triggered.

実施形態のフルブリッジ回路２においては、第一スイッチング素子Ｑ１がオフ状態である期間、対応する第二スイッチング素子Ｑ２がオン状態とされる。第二スイッチング素子Ｑ２がオン状態とされることで、オフ状態の第一スイッチング素子Ｑ１における第一ゲート電極Ｇ１に対して、コンデンサＣ１が電気的に接続状態とされる。したがって、ノイズ電圧が発生した場合であっても、ノイズ電圧は、第一ゲート電極Ｇ１に電気的に接続されたコンデンサＣ１によって吸収される。したがって、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。 In the full bridge circuit 2 of the embodiment, the corresponding second switching element Q2 is turned on while the first switching element Q1 is in the off state. When the second switching element Q2 is turned on, the capacitor C1 is electrically connected to the first gate electrode G1 in the first switching element Q1 in the off state. Therefore, even when a noise voltage is generated, the noise voltage is absorbed by the capacitor C1 electrically connected to the first gate electrode G1. Therefore, the self-turn-on of the first switching element Q1 can be suppressed.

以上説明したように、実施形態に係るスイッチング回路１は、第一制御信号１Ｓを出力する第一出力部Ｐ１と、第二制御信号２Ｓを出力する第二出力部Ｐ２と、第一ドレイン電極Ｄ１、第一出力部Ｐ１に接続された第一ゲート電極Ｇ１、および第一ソース電極Ｓ１を有し、第一ゲート電極Ｇ１に対して出力された第一制御信号１Ｓによってオンオフ駆動される第一スイッチング素子Ｑ１と、第一ゲート電極Ｇ１に接続された第二ドレイン電極Ｄ２、第二出力部Ｐ２に接続された第二ゲート電極Ｇ２、および第二ソース電極Ｓ２を有し、第二ゲート電極Ｇ２に対して出力された第二制御信号２Ｓによってオンオフ駆動される第二スイッチング素子Ｑ２と、第一ソース電極Ｓ１と第二ソース電極Ｓ２との間に接続されたコンデンサＣ１と、を含み、コンデンサＣ１は、第二スイッチング素子Ｑ２がオフ状態のときに第一ゲート電極Ｇ１に対して電気的に非接続状態となり、第二スイッチング素子Ｑ２がオン状態のときに第一ゲート電極Ｇ１に対して電気的に接続状態となり、第一出力部Ｐ１および第二出力部Ｐ２は、第一動作Ｂ１および第二動作Ｂ２のうちの少なくとも何れか一方を行い、第二出力部Ｐ２は、第三動作Ｂ３を行い、第一動作Ｂ１では、第一出力部が第一スイッチング素子Ｑ１をオン状態からオフ状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とし、第二動作Ｂ２では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とし、第三動作Ｂ３では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態としている期間中において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態とする。 As described above, the switching circuit 1 according to the embodiment includes the first output unit P1 that outputs the first control signal 1S, the second output unit P2 that outputs the second control signal 2S, and the first drain electrode D1. First switching having a first gate electrode G1 connected to the first output part P1 and a first source electrode S1 and being driven on / off by a first control signal 1S output to the first gate electrode G1 The second gate electrode G2 includes an element Q1, a second drain electrode D2 connected to the first gate electrode G1, a second gate electrode G2 connected to the second output part P2, and a second source electrode S2. A second switching element Q2 that is driven on and off by a second control signal 2S output to the capacitor, and a capacitor C1 connected between the first source electrode S1 and the second source electrode S2. The capacitor C1 is electrically disconnected from the first gate electrode G1 when the second switching element Q2 is in an off state, and is connected to the first gate electrode G1 when the second switching element Q2 is in an on state. The first output unit P1 and the second output unit P2 perform at least one of the first operation B1 and the second operation B2, and the second output unit P2 performs the third operation B3. In the first operation B1, the first output unit turns the second switching element Q2 off before the first output part turns the first switching element Q1 from the on state to the first switching element Q1. The output unit P1 changes the first switching element Q1 from the on state to the off state, and in the second operation B2, the first output unit P1 changes the first output unit P1 from the off state to the on state before the second output unit P1. Turns the second switching element Q2 off, and the first output part P1 changes the first switching element Q1 from the off state to the on state. In the third operation B3, the first output part P1 is switched to the first switching element Q1. The second output unit P2 turns on the second switching element Q2 during the period in which is turned off.

実施形態に係るスイッチング回路１においては、第一出力部Ｐ１および第二出力部Ｐ２が、第一動作Ｂ１および第二動作Ｂ２のうちの少なくとも何れか一方を行い、第二出力部Ｐ２が、第三動作Ｂ３を行う。第一動作Ｂ１では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子をオン状態からオフ状態とする。つまり、第一スイッチング素子Ｑ１がオン状態からオフ状態に切り替えられるときに、コンデンサＣ１は、第一ゲート電極Ｇ１に対して非接続状態とされている。したがって、第一スイッチング素子Ｑ１は、コンデンサＣ１の影響を受けることなくオフ状態に切り替えられる。この動作によって、コンデンサＣ１に第一制御信号１Ｓが入力されることが抑制され、例えば、第一スイッチング素子Ｑ１におけるオフ状態への立ち下がりの鈍りが抑制される。 In the switching circuit 1 according to the embodiment, the first output unit P1 and the second output unit P2 perform at least one of the first operation B1 and the second operation B2, and the second output unit P2 Three actions B3 are performed. In the first operation B1, the first output unit P1 turns the second switching element Q2 off before the first output part P1 turns the first switching element Q1 from the on state to the off state. P1 switches the first switching element from the on state to the off state. That is, when the first switching element Q1 is switched from the on state to the off state, the capacitor C1 is not connected to the first gate electrode G1. Therefore, the first switching element Q1 is switched to the off state without being affected by the capacitor C1. By this operation, the input of the first control signal 1S to the capacitor C1 is suppressed, and for example, the dull fall of the first switching element Q1 to the OFF state is suppressed.

また、第二動作Ｂ２では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする前に第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とした上で、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする。第一スイッチング素子Ｑ１がオフ状態からオン状態に切り替えられるときに、コンデンサＣ１は、非接続状態とされている。したがって、第一スイッチング素子Ｑ１は、コンデンサＣ１の影響を受けることなく、オン状態に切り替えられる。この動作によって、コンデンサＣ１に第一制御信号１Ｓが入力されることが抑制され、第一スイッチング素子Ｑ１におけるオン状態への立ち上がりの鈍りが抑制される。 In the second operation B2, the first output unit P1 turns the second switching element Q2 off before the first output part P1 turns the first switching element Q1 from the off state, The output unit P1 switches the first switching element Q1 from the off state to the on state. When the first switching element Q1 is switched from the off state to the on state, the capacitor C1 is in a disconnected state. Therefore, the first switching element Q1 is switched to the on state without being affected by the capacitor C1. By this operation, the input of the first control signal 1S to the capacitor C1 is suppressed, and the dull rise of the first switching element Q1 to the ON state is suppressed.

そして、第三動作Ｂ３では、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態としている期間中において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態とする。つまり、第一スイッチング素子Ｑ１がオフ状態である期間中、第一ゲート電極Ｇ１と第一ソース電極Ｓ１との間にコンデンサＣ１が電気的に接続される。第一出力部Ｐ１と第一ゲート電極Ｇ１との間にノイズ電圧が発生したとしても、コンデンサＣ１がノイズ電圧を吸収することで、第一スイッチング素子Ｑ１のセルフターンオンが抑制される。実施形態のスイッチング回路１によれば、スイッチングスピードを確保しつつ、セルフターンオンを抑制することができるという効果を奏する。 In the third operation B3, the second output unit P2 turns on the second switching element Q2 during the period in which the first output part P1 turns off the first switching element Q1. That is, the capacitor C1 is electrically connected between the first gate electrode G1 and the first source electrode S1 while the first switching element Q1 is in the off state. Even if a noise voltage is generated between the first output part P1 and the first gate electrode G1, the capacitor C1 absorbs the noise voltage, so that the self-turn-on of the first switching element Q1 is suppressed. According to the switching circuit 1 of the embodiment, there is an effect that self-turn-on can be suppressed while ensuring the switching speed.

また、実施形態に係るスイッチング回路１おいて、第三動作Ｂ３において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態からオン状態とするタイミングは、第一動作Ｂ１において第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後である。したがって、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後から、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。 In the switching circuit 1 according to the embodiment, the timing at which the second output unit P2 turns the second switching element Q2 from the OFF state to the ON state in the third operation B3 is the first output unit P1 in the first operation B1. Immediately after the first switching element Q1 is changed from the on state to the off state. Therefore, it is possible to suppress the self-turn-on of the first switching element Q1 immediately after the first output unit P1 switches the first switching element Q1 from the on state to the off state.

また、実施形態に係るスイッチング回路１において、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前である。したがって、第一出力部Ｐ１が第一スイッチング素子Ｑ１をオフ状態からオン状態とする直前まで。第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。 In the switching circuit 1 according to the embodiment, the timing at which the second output unit P2 turns the second switching element Q2 from the on state to the off state in the second operation B2 is that the first output unit P1 switches the first switching element Q1. Immediately before switching from the off state to the on state. Accordingly, until the first output unit P1 switches the first switching element Q1 from the off state to the on state. Self-turn-on of the first switching element Q1 can be suppressed.

また、実施形態に係るスイッチング回路１において、第三動作Ｂ３においてオン状態とされた第二スイッチング素子Ｑ２は、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とするまでオン状態に維持される。したがって、第三動作Ｂ３において、第二スイッチング素子Ｑ２がオン状態とされた後、第二動作Ｂ２でオフ状態とされるまで、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。 In the switching circuit 1 according to the embodiment, the second switching element Q2 turned on in the third operation B3 is changed until the second output unit P2 turns off the second switching element Q2 in the second operation B2. It remains on. Accordingly, in the third operation B3, the self-turn-on of the first switching element Q1 can be suppressed until the second switching element Q2 is turned on and then turned off in the second action B2.

また、実施形態に係るスイッチング回路１において、第一出力部Ｐ１および第二出力部Ｐ２は、第一動作Ｂ１および第二動作Ｂ２の両方を行い、第三動作Ｂ３は、第一動作Ｂ１において第一出力部Ｐ１が第一スイッチング素子Ｑ１をオン状態からオフ状態とした直後から、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオフ状態とするまで第二スイッチング素子Ｑ２をオン状態としておく動作であり、第二動作Ｂ２において第二出力部Ｐ２が第二スイッチング素子Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１が第一スイッチング素子をオフ状態からオン状態とする直前である。 In the switching circuit 1 according to the embodiment, the first output unit P1 and the second output unit P2 perform both the first operation B1 and the second operation B2, and the third operation B3 is the first operation B1 in the first operation B1. Immediately after one output part P1 turns the first switching element Q1 from the on state to the off state, the second switching element Q2 is turned on until the second output part P2 turns the second switching element Q2 off in the second operation B2. In the second operation B2, the second output unit P2 turns the second switching element Q2 from the on state to the off state. The first output unit P1 switches the first switching element from the off state to the on state. It is just before.

第一スイッチング素子Ｑ１におけるオンオフ状態の切り替え時に、第一ゲート電極Ｇ１に対してコンデンサＣ１を電気的に非接続状態とすることで、第一スイッチング素子Ｑ１のスイッチングスピードを保持することができる。更に、第一スイッチング素子Ｑ１がオフ状態である期間中は、第一ゲート電極Ｇ１に対してコンデンサＣ１を電気的に接続状態とすることで、第一スイッチング素子Ｑ１のセルフターンオンを抑制することができる。 When the on / off state of the first switching element Q1 is switched, the switching speed of the first switching element Q1 can be maintained by electrically disconnecting the capacitor C1 from the first gate electrode G1. Further, during the period in which the first switching element Q1 is in the OFF state, the capacitor C1 is electrically connected to the first gate electrode G1, thereby suppressing the self-turn-on of the first switching element Q1. it can.

また、実施形態に係るスイッチング回路１において、第一スイッチング素子Ｑ１は、炭化珪素、窒化ガリウム系材料、ダイヤモンドのうちの少なくとも一つを用いて形成された半導体素子である。 In the switching circuit 1 according to the embodiment, the first switching element Q1 is a semiconductor element formed using at least one of silicon carbide, a gallium nitride material, and diamond.

炭化珪素、窒化ガリウム系材料、ダイヤモンドなどのワイドバンドギャップ半導体を用いて形成された半導体素子は、同容量で同耐圧のＳｉ−ＭＯＳＦＥＴと比較して、スイッチングスピードは速いが、わずかなノイズ電圧によってセルフターンオンが誘発される。実施形態においては、第一スイッチング素子Ｑ１がオフ状態のときに、第一ゲート電極Ｇ１に対してコンデンサＣ１が電気的に接続状態とされるため、第一スイッチング素子Ｑ１のセルフターンオンが抑制される。そして、第一スイッチング素子Ｑ１のオンオフ状態が切り替えられるときには、コンデンサＣ１は、電気的に非接続状態とされる。したがって、第一スイッチング素子Ｑ１におけるオンオフ状態の切り替えは、コンデンサＣ１の影響を受けることなく行われる。したがって、ワイドギャップ半導体素子の特徴であるスイッチングスピードの速さを保持しつつ、セルフターンオンを抑制することができる。 A semiconductor element formed using a wide band gap semiconductor such as silicon carbide, gallium nitride-based material, diamond, etc. has a faster switching speed than a Si-MOSFET having the same capacitance and withstand voltage, but with a slight noise voltage. Self-turn-on is triggered. In the embodiment, since the capacitor C1 is electrically connected to the first gate electrode G1 when the first switching element Q1 is in the off state, the self-turn-on of the first switching element Q1 is suppressed. . When the on / off state of the first switching element Q1 is switched, the capacitor C1 is electrically disconnected. Therefore, switching of the on / off state in the first switching element Q1 is performed without being affected by the capacitor C1. Therefore, self-turn-on can be suppressed while maintaining the high switching speed that is a characteristic of the wide gap semiconductor element.

また、実施形態に係るスイッチング回路１において、第二スイッチング素子Ｑ２は、Ｓｉ−ＭＯＳＦＥＴ、またはＳｉ−ＩＧＢＴである。 In the switching circuit 1 according to the embodiment, the second switching element Q2 is a Si-MOSFET or Si-IGBT.

１スイッチング回路
２フルブリッジ回路
１１接続ノード
１Ｓ第一制御信号
２Ｓ第二制御信号
Ｄ１第一ドレイン電極
Ｇ１第一ゲート電極
Ｐ１第一出力部
Ｑ１第一スイッチング素子
Ｒ１第一ゲート抵抗
Ｓ１第一ソース電極
Ｄ２第二ドレイン電極
Ｇ２第二ゲート電極
Ｐ２第二出力部
Ｑ２第二スイッチング素子
Ｒ２第二ゲート抵抗
Ｓ２第二ソース電極 DESCRIPTION OF SYMBOLS 1 Switching circuit 2 Full bridge circuit 11 Connection node 1S 1st control signal 2S 2nd control signal D1 1st drain electrode G1 1st gate electrode P1 1st output part Q1 1st switching element R1 1st gate resistance S1 1st source electrode D2 2nd drain electrode G2 2nd gate electrode P2 2nd output part Q2 2nd switching element R2 2nd gate resistance S2 2nd source electrode

Claims

A first output unit for outputting a first control signal;
A second output unit for outputting a second control signal;
A first drain electrode, a first gate electrode connected to the first output unit, and a first source electrode, and is turned on and off by the first control signal output to the first gate electrode; A switching element;
A second drain electrode connected to the first gate electrode; a second gate electrode connected to the second output portion; and a second source electrode; A second switching element that is driven on and off by two control signals;
A capacitor connected between the first source electrode and the second source electrode;
With
The capacitor is electrically disconnected from the first gate electrode when the second switching element is in an off state, and is connected to the first gate electrode when the second switching element is in an on state. Become electrically connected,
The first output unit and the second output unit perform at least one of a first operation and a second operation,
The second output unit performs a third operation,
In the first operation, the first output unit turns the second switching element off before the first output part turns the first switching element from the on state to the first output. The first switching element from the on state to the off state,
In the second operation, the first output unit turns the second switching element off before the first output part turns the first switching element from the off state to the first output. The first switching element from the off state to the on state,
In the third operation, the second output unit turns on the second switching element during a period in which the first output unit turns off the first switching element.

The timing at which the second output unit turns the second switching element from the off state to the on state in the third operation is the timing at which the first output unit changes the first switching element from the on state to the off state in the first operation. The switching circuit according to claim 1, wherein the switching circuit is immediately after.

The timing at which the second output unit changes the second switching element from the on state to the off state in the second operation is immediately before the first output unit changes the first switching element from the off state to the on state. Item 3. The switching circuit according to Item 1 or 2.

The second switching element that is turned on in the third operation is maintained in an on state until the second output unit turns off the second switching element in the second operation. The switching circuit according to any one of the above.

The first output unit and the second output unit perform both the first operation and the second operation,
In the third operation, immediately after the first output unit changes the first switching element from the on state to the off state in the first operation, the second output unit turns on the second switching element in the second operation. It is an operation of turning on the second switching element until it is turned off,
The timing at which the second output unit changes the second switching element from the on state to the off state in the second operation is immediately before the first output unit changes the first switching element from the off state to the on state. Item 4. The switching circuit according to Item 1.

The switching circuit according to any one of claims 1 to 5, wherein the first switching element is a semiconductor element formed using at least one of silicon carbide, a gallium nitride-based material, and diamond.

The switching circuit according to claim 1, wherein the second switching element is a Si-MOSFET or a Si-IGBT.