JP2019179413A - Cache memory - Google Patents

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Abstract

To provide a cache memory that is used in a data processing apparatus provided with a general-purpose CPU and an accelerator, and that is capable of ensuring a memory bandwidth used by the accelerator.SOLUTION: A cache memory is configured to determine priorities of memory read/write requests from a plurality of requesting sources, and to limit the cache memory writing based on the determination results.SELECTED DRAWING: Figure 4

Description

本開示は、キャッシュメモリに関する。   The present disclosure relates to a cache memory.

メインＣＰＵとアクセラレータを設けたデータ処理装置が知られている（例えば、下記特許文献１参照）。下記特許文献１では、ＣＰＵからのアクセス要求に応答してメモリ動作を行う第１プリフェッチバッファに、当該第１プリフェッチバッファが必要なデータを保有していないとき第１プリフェッチバッファからの要求に従ってメモリ動作を行い且つ第１プリフェッチバッファよりも記憶容量の大きな第２プリフェッチバッファを配置し、第１プリフェッチバッファには連想アクセスで第２プリフェッチバッファから読込むデータ量を可変可能に制御する第１プリフェッチ制御部を、第２プリフェッチバッファには第１プリフェッチバッファからの要求に従ってメインメモリから読込むデータ量及び読込んだデータを保持する範囲を可変可能に制御する第２プリフェッチ制御部を設けている。   A data processing apparatus provided with a main CPU and an accelerator is known (for example, see Patent Document 1 below). In Patent Document 1 below, when a first prefetch buffer that performs a memory operation in response to an access request from a CPU does not have necessary data, the memory operation is performed according to a request from the first prefetch buffer. And a second prefetch buffer having a storage capacity larger than that of the first prefetch buffer, and a first prefetch control unit that controls the amount of data read from the second prefetch buffer by associative access to be variable in the first prefetch buffer The second prefetch buffer is provided with a second prefetch control unit that variably controls the amount of data read from the main memory and the range in which the read data is held in accordance with a request from the first prefetch buffer.

特開２０１１−１５４５２８号公報JP 2011-154528 A

特許文献１では、中央処理装置がアクセスするデータの単位が小さい場合にも、中央処理装置によるデータアクセスの高速化若しくは先読み予測が外れることによるペナルティーの削減が可能であるとされている。しかしながら、アクセラレータが処理を実行するにあたって、メインＣＰＵが処理する低優先度の処理にメモリが使われてしまい、アクセラレータの能力が十分に発揮されない場合があった。   In Patent Document 1, even when the unit of data accessed by the central processing unit is small, it is possible to increase the speed of data access by the central processing unit or to reduce the penalty due to the loss of prefetch prediction. However, when the accelerator executes processing, memory is used for low-priority processing processed by the main CPU, and the accelerator capability may not be fully exhibited.

本開示は、汎用ＣＰＵ及びアクセラレータが設けられているデータ処理装置に用いられるキャッシュメモリであって、アクセラレータが使用するメモリ帯域を確実に確保することが可能なキャッシュメモリを提供することを目的とする。   An object of the present disclosure is to provide a cache memory that is used in a data processing apparatus provided with a general-purpose CPU and an accelerator, and that can reliably secure a memory bandwidth used by the accelerator. .

本開示は、キャッシュメモリであって、汎用ＣＰＵ及びアクセラレータといった複数の要求元からのメモリ読出し、書込み要求に対して、その優先度を判断する判断部（３０５）と、判断部の判断結果に基づいて、キャッシュメモリ書込みを制限する制限部（３０６）と、を備える。   The present disclosure is a cache memory, and is based on a determination unit (305) that determines priority of a memory read / write request from a plurality of request sources such as a general-purpose CPU and an accelerator, and a determination result of the determination unit. And a limiting unit (306) for limiting cache memory writing.

複数のメモリ読出し、書込み要求に対して優先度に基づいたキャッシュメモリへの書込み制限をかけるので、アクセラレータからのキャッシュメモリへの書込みを優先させることで、アクセラレータが使用するキャッシュメモリ領域を確保することができ、それによってメモリ帯域を確実に確保することができる。   The cache memory area to be used by the accelerator should be secured by giving priority to the cache memory from the accelerator, because it restricts the write to the cache memory based on the priority for multiple memory read / write requests. As a result, the memory bandwidth can be surely secured.

尚、「課題を解決するための手段」及び「特許請求の範囲」に記載した括弧内の符号は、後述する「発明を実施するための形態」との対応関係を示すものであって、「課題を解決するための手段」及び「特許請求の範囲」が、後述する「発明を実施するための形態」に限定されることを示すものではない。   Reference numerals in parentheses described in “Means for Solving the Problems” and “Claims” indicate a correspondence relationship with “Mode for Carrying Out the Invention” described later, It does not indicate that “means for solving the problems” and “claims” are limited to “mode for carrying out the invention” described later.

本開示によれば、汎用ＣＰＵ及びアクセラレータが設けられているデータ処理装置に用いられるキャッシュメモリであって、アクセラレータが使用するメモリ帯域を確実に確保することが可能なキャッシュメモリを提供することができる。   According to the present disclosure, it is possible to provide a cache memory that can be used in a data processing apparatus provided with a general-purpose CPU and an accelerator, and that can reliably secure a memory bandwidth used by the accelerator. .

図１は、本実施形態の共用キャッシュを含むデータ処理装置の構成を示す図である。FIG. 1 is a diagram illustrating a configuration of a data processing apparatus including a shared cache according to the present embodiment. 図２は、従来の共用キャッシュを説明するための図である。FIG. 2 is a diagram for explaining a conventional shared cache. 図３は、従来の共用キャッシュの別例を説明するための図である。FIG. 3 is a diagram for explaining another example of a conventional shared cache. 図４は、本実施形態の共用キャッシュを説明するための図である。FIG. 4 is a diagram for explaining the shared cache of this embodiment.

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。   Hereinafter, the present embodiment will be described with reference to the accompanying drawings. In order to facilitate the understanding of the description, the same components are denoted by the same reference numerals as much as possible in the drawings, and redundant descriptions are omitted.

図１に示されるように、本開示におけるキャッシュメモリの一実施形態である共用キャッシュメモリ３０は、システムバス５０とメインメモリ４０との間に設けられている。システムバス５０には、汎用ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０と、アクセラレータ２０とが繋がれている。   As shown in FIG. 1, a shared cache memory 30 that is an embodiment of a cache memory according to the present disclosure is provided between a system bus 50 and a main memory 40. A general-purpose CPU (Central Processing Unit) 10 and an accelerator 20 are connected to the system bus 50.

アクセラレータ２０は、汎用ＣＰＵ１０の処理の一部を実行し、全体として高速に情報処理するためのプロセッサである。   The accelerator 20 is a processor for executing part of the processing of the general-purpose CPU 10 and processing information at high speed as a whole.

汎用ＣＰＵ１０又はアクセラレータ２０からは、共用キャッシュメモリ３０にデータの出力要求が送信される。共用キャッシュメモリ３０は、自己が格納しているデータが要求されていればそれを出力する。共用キャッシュメモリ３０は、メインメモリ４０が格納しているデータが要求されていれば、それを読み出してから汎用ＣＰＵ１０及びアクセラレータ２０に出力する。   A data output request is transmitted from the general-purpose CPU 10 or the accelerator 20 to the shared cache memory 30. The shared cache memory 30 outputs the data stored therein if requested. If the data stored in the main memory 40 is requested, the shared cache memory 30 reads the data and outputs it to the general-purpose CPU 10 and the accelerator 20.

図２を参照しながら、比較例としてのキャッシュメモリ３０Ａについて説明する。図２に示されるように、キャッシュメモリ３０Ａは、４ウェイのメモリとして構成されている。キャッシュメモリ３０Ａは、ＣＰＵからアドレス入力を受けて、ＣＰＵへデータ出力する。   A cache memory 30A as a comparative example will be described with reference to FIG. As shown in FIG. 2, the cache memory 30A is configured as a 4-way memory. The cache memory 30A receives an address input from the CPU and outputs data to the CPU.

キャッシュメモリ３０Ａは、アドレスデコーダ３０１Ａと、ワードセレクタ３０２Ａと、ウェイセレクタ３０３Ａと、比較器３０４Ａと、を備えている。   The cache memory 30A includes an address decoder 301A, a word selector 302A, a way selector 303A, and a comparator 304A.

例えば、キャッシュメモリ３０Ａが１ＭＢのデータ容量であり、６４バイトのキャッシュラインの４ウェイキャッシュの場合、ワードアドレスは６ビット、 エントリアドレスは１２ビット、 フレームアドレスは３２ビットアドレス空間の場合、１４ビットが割り当てられる。   For example, if the cache memory 30A has a data capacity of 1 MB and is a 4-way cache with a 64-byte cache line, the word address is 6 bits, the entry address is 12 bits, and the frame address is 32-bit address space. Assigned.

ＣＰＵからのアドレス入力のうち、エントリアドレスがアドレスデコーダに使われて、4つのウェイそれぞれからエントリアドレスに一致したデータとそれに紐づいたタグ(フレームアドレス)、フラグが出力される。フラグは、一般的には有効なデータを含んでいるか（Ｖａｌｉｄ）、保存されているデータが書き換えられているか(Ｄｉｒｔｙ)の情報を保持している。   Of the address inputs from the CPU, the entry address is used by the address decoder, and the data matching the entry address and the tag (frame address) and flag associated therewith are output from each of the four ways. The flag generally holds information indicating whether valid data is included (Valid) or stored data is rewritten (Dirty).

出力された４つのデータのうち、入力されたフレームアドレスと同一のタグが存在(かつＶａｌｉｄ)すればキャッシュヒットとなり、そのタグに紐づいたデータがＣＰＵへ出力される。フレームアドレスと同一のタグが存在しない(もしくはＶａｌｉｄでない)場合はキャッシュミスとなり、より下位レベルのメモリであるメインメモリにアクセスすることになる。アクセスサイズはキャッシュラインサイズよりも小さい場合はワードアドレスを用いて、キャッシュライン中の必要なデータを取り出す。   If the same tag as the input frame address exists (and valid) among the four output data, a cache hit occurs, and the data associated with the tag is output to the CPU. If the same tag as the frame address does not exist (or is not valid), a cache miss occurs, and the main memory, which is a lower level memory, is accessed. If the access size is smaller than the cache line size, the word address is used to retrieve necessary data in the cache line.

続いて、図３を参照しながら、ＣＰＵに加えてアクセラレータが設けられた場合の、比較例としてのキャッシュメモリ３０Ｂについて説明する。図３に示されるように、キャッシュメモリ３０Ｂは、４ウェイのメモリとして構成されている。キャッシュメモリ３０Ｂは、ＣＰＵ又はアクセラレータからアドレス入力を受けて、ＣＰＵ又はアクセラレータへデータ出力する。   Next, a cache memory 30B as a comparative example when an accelerator is provided in addition to the CPU will be described with reference to FIG. As shown in FIG. 3, the cache memory 30B is configured as a 4-way memory. The cache memory 30B receives an address input from the CPU or accelerator and outputs data to the CPU or accelerator.

キャッシュメモリ３０Ｂは、アドレスデコーダ３０１Ｂと、ワードセレクタ３０２Ｂと、ウェイセレクタ３０３Ｂと、比較器３０４Ｂと、キャッシュアクセス制御部３０５Ｂと、を備えている。   The cache memory 30B includes an address decoder 301B, a word selector 302B, a way selector 303B, a comparator 304B, and a cache access control unit 305B.

この例ではアクセラレータもしくはＣＰＵからのアドレス入力に対して、キャッシュ前段のキャッシュアクセス制御部３０５Ｂによって、例えば、アドレスの上位ビットによってキャッシュを使用したアクセスとするか、キャッシュをバイパスする非キャッシュアクセスにするかを制御することができる。例えば、アドレス上位４ビットが０ｘ０の場合は、キャッシュを使用したアクセス、アドレス上位４ビットが０ｘｆの場合は、非キャッシュアクセスというような制御ができる。   In this example, for the address input from the accelerator or the CPU, the cache access control unit 305B in the previous stage of the cache makes, for example, access using the cache by the upper bits of the address or non-cache access bypassing the cache. Can be controlled. For example, when the upper 4 bits of the address are 0x0, access using a cache can be performed, and when the upper 4 bits of the address are 0xf, non-cache access can be controlled.

続いて、図４を参照しながら、本実施形態の共用キャッシュメモリ３０について説明する。図４に示されるように、共用キャッシュメモリ３０は、４ウェイのメモリとして構成されている。共用キャッシュメモリ３０は、ＣＰＵ又はアクセラレータからアドレス入力を受けて、ＣＰＵ又はアクセラレータへデータ出力する。   Next, the shared cache memory 30 of this embodiment will be described with reference to FIG. As shown in FIG. 4, the shared cache memory 30 is configured as a 4-way memory. The shared cache memory 30 receives an address input from the CPU or accelerator and outputs data to the CPU or accelerator.

共用キャッシュメモリ３０は、アドレスデコーダ３０１と、ワードセレクタ３０２と、ウェイセレクタ３０３と、比較器３０４と、プロセスＩＤ入力部３０５と、マスク制御部３０６と、を備えている。   The shared cache memory 30 includes an address decoder 301, a word selector 302, a way selector 303, a comparator 304, a process ID input unit 305, and a mask control unit 306.

プロセスＩＤ入力部３０５は、一般的なキャッシュの例でのアドレス入力に加えて、汎用ＣＰＵ１０およびアクセラレータ２０が処理するプロセス(Ｋｅｒｎｅｌ)それぞれに紐づいたプロセスＩＤを入力する。   The process ID input unit 305 inputs a process ID associated with each process (Kernel) processed by the general-purpose CPU 10 and the accelerator 20 in addition to an address input in a general cache example.

マスク制御部３０６は、プロセスＩＤ毎に、ラインを入れ替えることで、プロセス毎のキャッシュ使用量を制限する部分である。   The mask control unit 306 is a part that limits the amount of cache used for each process by switching lines for each process ID.

例えば、プロセスＩＤが「０」の場合は、汎用ＣＰＵ１０が割り当てられており、ウェイ＃０のみを使用できるものとする。プロセスＩＤが「１」の場合は、アクセラレータ２０が割り当てられており、ウェイ＃１，２，３を使用できるものとする。マスク制御部３０６は、この定められた範囲でウェイの切り換えを実行する。プロセスＩＤが「２」の場合は、割り当て無しとする。このような割り当てとすることで、プロセスＩＤ「０」には１／４ＭＢ、プロセスＩＤ「１」には３／４ＭＢ、プロセスＩＤ「２」には０ＭＢのキャッシュサイズを割り当てることができる。   For example, when the process ID is “0”, the general-purpose CPU 10 is assigned, and only the way # 0 can be used. When the process ID is “1”, the accelerator 20 is assigned and the ways # 1, 2, 3 can be used. The mask control unit 306 executes way switching within the predetermined range. When the process ID is “2”, no assignment is made. With this assignment, a cache size of 1/4 MB can be assigned to the process ID “0”, 3/4 MB to the process ID “1”, and 0 MB to the process ID “2”.

この制御により、各プロセス毎のキャッシュ使用量を制限することができるため、複数プロセスが同時に動作した場合には優先実行必要なプロセスに多くのキャッシュ容量を割り当てることが可能となり、他の低優先プロセスに阻害される割合を低減することができる。   This control can limit the amount of cache used for each process, so if multiple processes operate simultaneously, it is possible to allocate a large amount of cache capacity to processes that require priority execution, and other low priority processes. The rate of inhibition can be reduced.

本実施形態の共用キャッシュメモリ３０は、本開示のキャッシュメモリに相当する。本実施形態のプロセスＩＤ入力部３０５は、本開示の判断部に相当する。本実施形態のマスク制御部３０６は、本開示の制限部に相当する。   The shared cache memory 30 of the present embodiment corresponds to the cache memory of the present disclosure. The process ID input unit 305 of the present embodiment corresponds to a determination unit of the present disclosure. The mask control unit 306 of the present embodiment corresponds to a limiting unit of the present disclosure.

本実施形態の共用キャッシュメモリ３０は、複数の要求元からのメモリ読出し、書込み要求に対して、その優先度を判断する判断部としてのプロセスＩＤ入力部３０５と、判断部としてのプロセスＩＤ入力部３０５の判断結果に基づいて、キャッシュメモリ書込みを制限する制限部としてのマスク制御部３０６と、を備える。   The shared cache memory 30 according to this embodiment includes a process ID input unit 305 as a determination unit that determines the priority of memory read / write requests from a plurality of request sources, and a process ID input unit as a determination unit. And a mask control unit 306 as a limiting unit for limiting cache memory writing based on the determination result of 305.

複数の要求元からのメモリ読出し、書込み要求に対して優先度に基づいたキャッシュメモリ書込み制限をかけるので、アクセラレータからのキャッシュメモリ書込みを優先させることで、アクセラレータが使用するメモリ帯域を確実に確保することができる。   Cache memory write restrictions based on priority are applied to memory read and write requests from multiple request sources, so that the memory bandwidth used by the accelerator is ensured by giving priority to the cache memory write from the accelerator. be able to.

本実施形態においては、判断部としてのプロセスＩＤ入力部３０５は、アクセラレータ２０からのメモリ読出し、書込み要求の優先度を汎用ＣＰＵ１０からのメモリ読出し、書込み要求の優先度よりも高め、制限部としてのマスク制御部３０６は、汎用ＣＰＵ１０に対するキャッシュメモリ書込みを制限する。   In the present embodiment, the process ID input unit 305 as a determination unit increases the priority of memory read / write requests from the accelerator 20 higher than the priority of memory read / write requests from the general-purpose CPU 10, and serves as a limiting unit. The mask control unit 306 limits cache memory writing to the general-purpose CPU 10.

本実施形態においては、判断部としてのプロセスＩＤ入力部３０５は、アクセラレータ２０からの複数のメモリ読出し、書込み要求に対して優先度を判断し、制限部としてのマスク制御部３０６は、優先度の低いメモリ読出し、書込み要求に対するキャッシュメモリ書込みを制限する。   In the present embodiment, the process ID input unit 305 serving as a determination unit determines priorities for a plurality of memory read / write requests from the accelerator 20, and the mask control unit 306 serving as a restriction unit Limit cache memory writes to low memory read and write requests.

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。例えば、異なるプロセスＩＤは同一のアクセラレータ又は汎用ＣＰＵ上で動作する異なるプロセス（Ｋｅｒｎｅｌ）に割り振られても良い。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。   The present embodiment has been described above with reference to specific examples. However, the present disclosure is not limited to these specific examples. For example, different process IDs may be assigned to different processes (Kernels) operating on the same accelerator or general-purpose CPU. Those in which those skilled in the art appropriately modify the design of these specific examples are also included in the scope of the present disclosure as long as they have the features of the present disclosure. Each element included in each of the specific examples described above and their arrangement, conditions, shape, and the like are not limited to those illustrated, and can be changed as appropriate. Each element included in each of the specific examples described above can be appropriately combined as long as no technical contradiction occurs.

３０５：プロセスＩＤ入力部（判断部）
３０６：マスク制御部（制限部） 305: Process ID input unit (determination unit)
306: Mask control unit (limitation unit)

Claims (3)

キャッシュメモリであって、
複数の要求元からのメモリ読出し、書込み要求に対して、その優先度を判断する判断部（３０５）と、
前記判断部の判断結果に基づいて、キャッシュメモリ書込みを制限する制限部（３０６）と、を備える、キャッシュメモリ。 Cache memory,
A determination unit (305) for determining the priority of memory read / write requests from a plurality of request sources;
A cache memory comprising: a limiting unit (306) that limits cache memory writing based on a determination result of the determination unit. 請求項１に記載のキャッシュメモリであって、
前記判断部は、アクセラレータからのメモリ読出し、書込み要求の優先度を汎用ＣＰＵからのメモリ読出し、書込み要求の優先度よりも高め、
前記制限部は、汎用ＣＰＵに対するキャッシュメモリ書込みを制限する、キャッシュメモリ。 The cache memory according to claim 1,
The determination unit is configured to increase the priority of the memory read from the accelerator and the write request higher than the priority of the memory read from the general-purpose CPU and the write request,
The limiting unit is a cache memory that limits cache memory writing to a general-purpose CPU. 請求項１に記載のキャッシュメモリであって、
前記判断部は、アクセラレータからの複数のメモリ読出し、書込み要求に対して優先度を判断し、
前記制限部は、優先度の低いメモリ読出し、書込み要求に対するキャッシュメモリ書込みを制限する、キャッシュメモリ。 The cache memory according to claim 1,
The determination unit determines a priority for a plurality of memory read and write requests from the accelerator,
The restriction unit is a cache memory that restricts cache memory writing to a memory read / write request having a low priority.
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