JP2019179164A - Display panel - Google Patents
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Abstract
Description
本開示は、表示パネルに関する。 The present disclosure relates to a display panel.
画像表示装置は、液晶パネル等の表示パネルを備える。表示パネルは、ゲート信号線及びソース信号線等の配線と複数の薄膜トランジスタＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）とを有する。また、表示パネルには、ドライバＩＣが実装されたフレキシブル基板（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）が接続されている。ドライバＩＣは、画像を表示するための駆動信号を表示パネルに出力する。具体的には、表示パネルには、ゲート信号線にゲート信号を供給するゲートドライバＩＣとソース信号線に映像信号を供給するソースドライバＩＣとが実装される。 The image display device includes a display panel such as a liquid crystal panel. The display panel includes wiring such as gate signal lines and source signal lines, and a plurality of thin film transistors (TFTs). In addition, a flexible substrate (Flexible Print Circuit) on which a driver IC is mounted is connected to the display panel. The driver IC outputs a drive signal for displaying an image to the display panel. Specifically, a gate driver IC that supplies a gate signal to the gate signal line and a source driver IC that supplies a video signal to the source signal line are mounted on the display panel.
ゲートドライバＩＣ及びソースドライバＩＣの実装方法としては、例えば、ゲートドライバＩＣ及びソースドライバＩＣをフレキシブル配線基板に実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）を表示パネルの額縁領域に接続するＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式、あるいは、ゲートドライバＩＣ及びソースドライバＩＣをＴＦＴ基板上に直接搭載するＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ ）方式が挙げられる。このため、表示パネルの額縁領域には、ゲートドライバＩＣ及びソースドライバＩＣを実装するための端子電極が形成されている。 As a mounting method of the gate driver IC and the source driver IC, for example, a COF (Chip On Film) that connects a TCP (Tape Carrier Package) in which the gate driver IC and the source driver IC are mounted on a flexible wiring board to a frame region of the display panel is used. Examples thereof include a COG (Chip On Glass) method in which a gate driver IC and a source driver IC are directly mounted on a TFT substrate. Therefore, terminal electrodes for mounting the gate driver IC and the source driver IC are formed in the frame region of the display panel.
一般的に、ゲートドライバＩＣ及びソースドライバＩＣは、矩形状の表示パネルの隣り合う２辺の額縁領域に実装されるが、近年、表示パネルの狭額縁化等を目的として、ゲートドライバＩＣ及びソースドライバＩＣを額縁領域の同じ辺に実装する技術が提案されている（例えば、特許文献１）。 In general, a gate driver IC and a source driver IC are mounted on a frame region on two adjacent sides of a rectangular display panel. In recent years, for the purpose of narrowing the frame of a display panel, the gate driver IC and the source driver IC. A technique for mounting a driver IC on the same side of a frame area has been proposed (for example, Patent Document 1).
ゲートドライバＩＣ及びソースドライバＩＣを額縁領域の同じ辺に実装する場合、例えば、ゲートドライバＩＣ及びソースドライバＩＣを列方向に対向する２つの辺のうちの一方の辺のみに実装することが考えられる。 When the gate driver IC and the source driver IC are mounted on the same side of the frame region, for example, it is conceivable that the gate driver IC and the source driver IC are mounted only on one of the two sides facing each other in the column direction. .
この場合、ゲートドライバＩＣと行方向に延在するゲート信号線とを電気的に接続するために、列方向に延在する複数のゲート引出線を別途形成し、直交する複数のゲート引出線と複数のゲート信号線とをコンタクトホールを介して接続する。これにより、ゲートドライバＩＣとソースドライバＩＣとを同じ辺に実装した場合でも、ゲート引出線を介してゲートドライバＩＣとゲート信号線とを電気的に接続することができる。 In this case, in order to electrically connect the gate driver IC and the gate signal line extending in the row direction, a plurality of gate lead lines extending in the column direction are separately formed, and a plurality of orthogonal gate lead lines and A plurality of gate signal lines are connected through contact holes. Thereby, even when the gate driver IC and the source driver IC are mounted on the same side, the gate driver IC and the gate signal line can be electrically connected via the gate lead line.
このとき、額縁領域には、ゲートドライバＩＣと複数のゲート引出線とを接続する複数のゲート中継配線と、ソースライバＩＣと複数のソース信号線とを接続する複数のゲート中継配線とが形成される。 At this time, a plurality of gate relay wirings connecting the gate driver IC and the plurality of gate lead lines and a plurality of gate relay wirings connecting the source driver IC and the plurality of source signal lines are formed in the frame region. The
複数のゲート中継配線は、ゲートドライバＩＣから画素領域に向かって放射状に形成される。同様に、複数のソース中継配線は、ソースドライバＩＣから画素領域に向かって放射状に形成される。このため、額縁領域で複数のゲート中継配線と複数のソース中継配線とが交差する。このゲート中継配線とソース中継配線との交差部では、配線の線幅の不均一や断線が発生しやすい。 The plurality of gate relay lines are formed radially from the gate driver IC toward the pixel region. Similarly, the plurality of source relay lines are formed radially from the source driver IC toward the pixel region. For this reason, the plurality of gate relay lines and the plurality of source relay lines intersect in the frame region. At the intersection between the gate relay wiring and the source relay wiring, the line width of the wiring is not uniform or disconnection is likely to occur.
特に、ゲート中継配線とソース中継配線とのなす角が小さくなると、フォトリソグラフィ法及びエッチング法によって配線をパターン形成する際に、中継配線とソース中継配線との交差部に配線の線幅の不均一や断線の発生頻度が高くなる。 In particular, when the angle between the gate relay wiring and the source relay wiring is reduced, the line width of the wiring is not uniform at the intersection between the relay wiring and the source relay wiring when the wiring is patterned by the photolithography method and the etching method. And the frequency of disconnection increases.
この結果、表示パネルに表示される画像に表示ムラが発生し、画質が低下するという課題がある。 As a result, there is a problem that display unevenness occurs in the image displayed on the display panel, and the image quality is deteriorated.
本開示は、このような課題を解決するためになされたものであり、ゲート中継配線とソース中継配線とが小さな角度で交差する交差部を出来る限り減らすことで、画像の表示ムラを抑制することができる表示パネルを提供することを目的とする。 The present disclosure has been made to solve such a problem, and suppresses image display unevenness by reducing the number of intersections where the gate relay wiring and the source relay wiring intersect at a small angle as much as possible. An object of the present invention is to provide a display panel that can be used.
上記目的を達成するために、本開示に係る表示パネルの一態様は、複数の画素によって構成された画素領域と、前記画素領域を囲む額縁領域と、を有する表示パネルであって、前記画素領域に設けられた、第１方向に延在する複数のゲート信号線と、前記第１方向と異なる第２方向に延在する複数のソース信号線と、前記額縁領域のうち、前記表示パネルの一辺に沿った領域に設けられた、前記複数のゲート信号線にゲート信号を供給する複数のゲート端子電極からなるゲート端子部と、前記複数のソース信号線に映像信号を供給する複数のソース端子電極からなるソース端子部と、前記複数のゲート信号線と前記複数のゲート端子電極とを接続する複数のゲート中継配線と、前記複数のソース信号線と前記複数のソース端子電極とを接続する複数のソース中継配線と、を備え、前記複数のゲート中継配線の各々は、前記第２方向とは異なる方向に延在するゲート主配線部を有し、前記複数のソース中継配線の各々は、前記第２方向とは異なる方向に延在するソース主配線部を有し、前記複数のゲート中継配線のうちの少なくとも一つの第１ゲート中継配線の前記ゲート主配線部は、前記複数のソース中継配線のうちの一つの第１ソース中継配線の前記ソース主配線部と交差し、かつ、前記複数のソース中継配線のうちの他の一つの第２ソース中継配線の前記ソース主配線部と略平行である。 In order to achieve the above object, one aspect of a display panel according to the present disclosure is a display panel including a pixel region including a plurality of pixels and a frame region surrounding the pixel region, wherein the pixel region A plurality of gate signal lines extending in a first direction, a plurality of source signal lines extending in a second direction different from the first direction, and one side of the display panel among the frame regions And a plurality of source terminal electrodes that supply video signals to the plurality of source signal lines, and a gate terminal portion that includes a plurality of gate terminal electrodes that supply gate signals to the plurality of gate signal lines. A plurality of gate relay lines connecting the plurality of gate signal lines and the plurality of gate terminal electrodes, and connecting the plurality of source signal lines and the plurality of source terminal electrodes. A plurality of source relay wirings, each of the plurality of gate relay wirings has a gate main wiring portion extending in a direction different from the second direction, and each of the plurality of source relay wirings is A source main wiring portion extending in a direction different from the second direction, wherein the gate main wiring portion of at least one of the plurality of gate relay wirings is the plurality of source relays; Crosses with the source main wiring portion of the first source relay wiring of one of the wirings and substantially parallel to the source main wiring portion of the other second source relay wiring of the plurality of source relay wirings It is.
本開示に係る表示パネルによれば、画像の表示ムラを抑制することができる。 According to the display panel according to the present disclosure, display unevenness of an image can be suppressed.
以下、本開示の実施の形態について説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、及び、構成要素の配置位置や接続形態などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。 Hereinafter, embodiments of the present disclosure will be described. Note that each of the embodiments described below shows a specific example of the present disclosure. Therefore, numerical values, shapes, materials, components, and arrangement positions and connection forms of the components shown in the following embodiments are merely examples, and are not intended to limit the present disclosure. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims indicating the highest concept of the present disclosure are described as arbitrary constituent elements.
各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。 Each figure is a schematic diagram and is not necessarily shown strictly. Accordingly, the scales and the like do not necessarily match in each drawing. Moreover, in each figure, the same code | symbol is attached | subjected to the substantially same structure, The overlapping description is abbreviate | omitted or simplified.
（実施の形態）
実施の形態に係る画像表示装置１０の概略構成について、図１及び図２を用いて説明する。図１は、実施の形態に係る画像表示装置１０の概略構成を模式的に示す図である。図２は、実施の形態に係る表示パネル１におけるＴＦＴ基板１０１の部分拡大図である。なお、図２は、ＴＦＴ基板１０１のゲート端子部ＧＴＰ及びソース端子部ＳＴＰの周辺部分を拡大している。
(Embodiment)
A schematic configuration of the
画像表示装置１０は、マトリクス状に配列された複数の画素によって構成された画素領域に画像（映像）を表示する。画像表示装置１０に表示される画像は、静止画像及び動画像のいずれであってもよい。
The
図１に示すように、画像表示装置１０は、表示パネル１と、ゲートＣＯＦ２と、ソースＣＯＦ３と、画像処理回路４とを備える。本実施の形態において、画像表示装置１０は、液晶表示装置であるので、表示パネル１は、液晶表示パネルである。したがって、図示しないが、画像表示装置１０は、表示パネル１の背面側に配置されたバックライトを備える。
As shown in FIG. 1, the
表示パネル１は、カラー画像を表示する液晶表示パネルであって、一対の基板間に液晶層が設けられた液晶セルと、液晶セルを挟む一対の偏光板とを含む。
The
一対の基板の一方は、ＴＦＴ及び配線等が形成されたＴＦＴ基板１０１であり、一対の基板の他方は、Ｒ（赤）、Ｇ（緑）及びＢ（青）の各々のカラーフィルタ（ＣＦ）が形成されたＣＦ基板１０２である。なお、表示パネル１の液晶駆動方式は、例えばＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式又はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式等の横電界方式であるが、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式又はＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式等であってもよい。
One of the pair of substrates is a
図１に示すように、表示パネル１は、複数の画素によって構成された画素領域１ａと、画素領域１ａを囲む額縁領域１ｂとを有する。複数の画素の各々には、ゲート電極、ソース電極及びドレイン電極を有するＴＦＴと、液晶層を駆動するための画素電極及び共通電極（コモン電極）とが設けられている。
As shown in FIG. 1, the
画素領域１ａは、画像が表示される画像表示領域である。額縁領域１ｂは、表示パネル１の周辺領域であって、画素領域１ａの外側に位置する領域である。本実施の形態において、表示パネル１の平面視形状は、矩形状である。したがって、画素領域１ａの形状は、矩形状であり、額縁領域１ｂの形状は、矩形枠状である。
The
表示パネル１は、第１方向に延在する複数のゲート信号線２１０と、第１方向とは異なる第２方向に延在する複数のソース信号線３１０とを備える。本実施の形態において、複数のゲート信号線２１０は、行方向に延在している。一方、複数のソース信号線３１０は、画素領域１ａの行方向に直交する方向である列方向に延在している。
The
行方向に延在するゲート信号線２１０は、行方向に並ぶ複数の画素の各々のＴＦＴのゲート電極に接続されている。一方、列方向に延在するソース信号線３１０は、列方向に並ぶ複数の画素の各々のＴＦＴのソース電極及びドレイン電極の一方に接続されている。なお、各画素において、ＴＦＴのソース電極及びドレイン電極の他方は、画素電極に接続されている。
The
表示パネル１は、さらに、第２方向に延在する複数のゲート引出線２２０を備える。具体的には、複数のゲート引出線２２０は、列方向に延在している。つまり、複数のゲート引出線２２０は、複数のソース信号線３１０と平行に形成されており、また、複数のゲート信号線２１０と直交している。このように、表示パネル１には、行方向に延在する横ゲート線であるゲート信号線２１０に加えて、列方向に延在する縦ゲート線であるゲート引出線２２０が設けられている。
The
複数のゲート信号線２１０、複数のソース信号線３１０及び複数のゲート引出線２２０は、少なくとも画素領域１ａに設けられている。具体的には、複数のゲート信号線２１０、複数のソース信号線３１０及び複数のゲート引出線２２０は、画素領域１ａの全域にわたって設けられている。
The plurality of
ゲート信号線２１０とソース信号線３１０とは平面視において直交するので、ゲート信号線２１０とソース信号線３１０とは異なるメタル層に形成されている。同様に、ゲート信号線２１０とゲート引出線２２０とは平面視において直交するので、ゲート信号線２１０とゲート引出線２２０とは異なるメタル層に形成されている。また、列方向に延在するソース信号線３１０とゲート引出線２２０とは、同層に配置されている（つまり同一のメタル層に形成されている）。
Since the
本実施の形態において、ゲート信号線２１０が形成される第１メタル層は、ソース信号線３１０及びゲート引出線２２０が形成される第２メタル層よりも下層である。具体的には、ゲート信号線２１０は、絶縁膜によって覆われており、ソース信号線３１０及びゲート引出線２２０は、この絶縁膜の上に配置されている。つまり、ゲート信号線２１０が形成される第１メタル層とソース信号線３１０及びゲート引出線２２０が形成される第２メタル層との間には、層間膜として絶縁膜が形成されている。
In the present embodiment, the first metal layer in which the
複数のゲート信号線２１０の各々は、１つ以上のゲート引出線２２０と電気的に接続されている。具体的には、複数のゲート信号線２１０と複数のゲート引出線２２０とは、画素領域１ａ内における複数のゲート信号線２１０と複数のゲート引出線２２０との複数の交差部のうちの少なくとも１箇所で接続されている。より具体的には、ゲート信号線２１０とゲート引出線２２０とは、第１メタル層と第２メタル層との間の絶縁膜にコンタクトホールを形成することによって構成されたコンタクト部２３１で接続されている。本実施の形態において、行方向に延在する１本のゲート信号線２１０は、列方向に延在する２本のゲート引出線２２０に接続されている。つまり、１本のゲート信号線２１０は、２箇所のコンタクト部２３１において２本のゲート引出線２２０に接続されている。なお、コンタクト部の数はこれに限らず、３箇所でも良く、少なくとも１箇所あれば良い。
Each of the plurality of
ゲートＣＯＦ２は、ＦＦＣ（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ）又はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃａｂｌｅ）等のフレキシブル基板にゲートドライバＩＣ２ａが実装されたＴＣＰであり、ＣＯＦ方式により、表示パネル１の額縁領域１ｂに実装されている。
The gate COF2 is a TCP in which a
具体的には、図２に示すように、表示パネル１の額縁領域１ｂの一辺には複数のゲート端子電極２４０からなるゲート端子部ＧＴＰが設けられており、ゲートＣＯＦ２は、例えばＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）圧着によりゲート端子電極２４０に接続される。具体的には、複数のゲート端子電極２４０からなるゲート端子部ＧＴＰは、ＴＦＴ基板１０１に設けられている。
Specifically, as shown in FIG. 2, a gate terminal portion GTP including a plurality of
ゲートＣＯＦ２のゲートドライバＩＣ２ａは、ゲート信号線２１０と電気的に接続されている。本実施の形態において、ゲートドライバＩＣ２ａは、ゲート引出線２２０を介してゲート信号線２１０と電気的に接続されている。具体的には、ゲートドライバＩＣ２ａは、表示パネル１の額縁領域１ｂに設けられたゲート中継配線２５０によってゲート信号線２１０及びゲート引出線２２０と電気的に接続されている。
The gate driver IC2a of the gate COF2 is electrically connected to the
図２に示すように、複数のゲート中継配線２５０は、複数のゲート引出線２２０と複数のゲート端子電極２４０とを接続している。ゲート中継配線２５０は、ゲート引出線２２０と異なるメタル層に形成されており、図３に示すように、コンタクト部２３２を介してゲート引出線２２０に接続されている。本実施の形態において、ゲート中継配線２５０は、ソース信号線３１０と同層に形成されている。したがって、コンタクト部２３２及び２３３は、ゲート信号線２１０が形成される第１メタル層と、ゲート中継配線２５０及びソース信号線３１０が形成される第２メタル層との間の絶縁膜に形成されたコンタクトホールによって構成されている。なお、図３では、ゲート中継配線２５０について、複数のゲート中継配線２５０のうちの１本のみが図示されている。
As shown in FIG. 2, the plurality of gate relay wirings 250 connect the plurality of
図１に示すように、ゲートドライバＩＣ２ａは、ゲート信号として、画像処理回路４から入力されるタイミング信号に応じて映像信号を書き込む画素のトランジスタをオンする電圧（ゲートオン電圧）をゲート信号線２１０に供給する。
As shown in FIG. 1, the
ソースＣＯＦ３は、ゲートＣＯＦ２と同様に、ＦＦＣ又はＦＰＣ等のフレキシブル基板にソースドライバＩＣ３ａが実装されたＴＣＰであり、ＣＯＦ方式により、表示パネル１の額縁領域１ｂに実装されている。
Similarly to the gate COF2, the source COF3 is a TCP in which a
具体的には、図２に示すように、表示パネル１の額縁領域１ｂにおけるゲート端子部と同じ辺には複数のソース端子電極３４０からなるソース端子部ＳＴＰが設けられており、ソースＣＯＦ３は、例えばＡＣＦ圧着によりソース端子電極３４０に接続される。具体的には、複数のソース端子電極３４０からなるソース端子部ＳＴＰは、ＴＦＴ基板１０１の端縁に設けられている。
Specifically, as shown in FIG. 2, a source terminal portion STP including a plurality of source
このように、ゲートＣＯＦ２が接続されるゲート端子部ＧＴＰとソースＣＯＦ３が接続されるソース端子部ＳＴＰとが額縁領域１ｂの同じ辺に設けられているので、ゲートＣＯＦ２とソースＣＯＦ３とは額縁領域１ｂの同じ辺に実装される。本実施の形態において、全てのゲートＣＯＦ２と全てのソースＣＯＦ３とは、額縁領域１ｂの４辺のうち列方向に対向する２つの辺のうちの一方の辺のみに接続されている。
Thus, since the gate terminal part GTP to which the gate COF2 is connected and the source terminal part STP to which the source COF3 is connected are provided on the same side of the
ソースＣＯＦ３のソースドライバＩＣ３ａは、ソース信号線３１０と電気的に接続されている。具体的には、ソースドライバＩＣ３ａは、表示パネル１の額縁領域１ｂに設けられたソース中継配線３５０によってソース信号線３１０と電気的に接続されている。
The
図２に示すように、複数のソース中継配線３５０は、複数のソース信号線３１０と複数のソース端子電極３４０とを接続している。ソース中継配線３５０は、ソース信号線３１０と同じメタル層に形成されており、ゲート中継配線２５０とは異なる層に形成されている。これにより、図３に示すように、ゲート中継配線２５０とソース中継配線３５０とは交差することができる。なお、図３では、ソース中継配線３５０については、複数のソース中継配線３５０のうちの１本のみが図示されている。また、ソース中継配線３５０とソース信号線３１０とが同じメタル層に形成されているので、ソース中継配線３５０とソース信号線３１０とはコンタクト部を介することなく連続的に形成されている。
As shown in FIG. 2, the plurality of source relay wirings 350 connect the plurality of
図１に示すように、ソースドライバＩＣ３ａは、ゲートドライバＩＣ２ａによるゲート信号線２１０の選択に合わせて、選択されたゲート信号線２１０に接続されるＴＦＴのそれぞれに、画像処理回路４から入力される各画素の階調値を表す映像信号に応じた電圧をソース信号線３１０に供給する。これにより、選択されたゲート信号線２１０に対応する画素に映像信号が書き込まれる。
As shown in FIG. 1, the
画像処理回路４は、ＣＰＵ等の演算処理回路と、ＲＯＭやＲＡＭ等のメモリとを備えている。画像処理回路４には映像データが入力される。画像処理回路４、ＣＰＵがメモリに格納されたプログラムを読み出して実行することにより各種の処理を実行する。具体的には、画像処理回路４は、映像データに対して色調整等の各種の画像信号処理を行って各画素の階調値を示す映像信号とタイミング信号を生成し、映像信号をソースドライバＩＣ３ａに出力するとともにタイミング信号をゲートドライバＩＣ２ａに出力する。
The
このように構成される表示パネル１では、ゲートドライバＩＣ２ａからゲートオン電圧がゲート信号線２１０に供給されると、選択された画素のトランジスタがオンし、このトランジスタに接続されたソース信号線３１０から映像信号が画素電極に供給される。そして、画素電極に供給された映像信号によるデータ電圧と、画素電極の対となる共通電極に供給されたコモン電圧との差により表示パネル１の液晶層に電界が生じる。この電界により各画素における液晶層の液晶分子の配向状態が変化し、表示パネル１を通過するバックライトの光の透過率が画素ごとに制御される。これにより、表示パネル１の画素領域１ａに所望の画像が表示される。
In the
ここで、本実施の形態に係る表示パネル１の詳細な構成について、図１及び図２を参照しつつ、図４及び図５を用いて説明する。図４は、図２の破線で囲まれる領域IVの拡大図であり、ゲート中継配線２５０とソース中継配線３５０とが交差する部分（交差部）を示している。図５は、図２の破線で囲まれる領域Vの拡大図であり、ゲート中継配線２５０とソース中継配線３５０とが平行な部分（平行部）を示している。
Here, a detailed configuration of the
図１及び図２に示すように、ゲート端子部ＧＴＰ及びソース端子部ＳＴＰは、表示パネル１の額縁領域１ｂの複数箇所に設けられている。各ゲート端子部ＧＴＰにはゲートドライバ２ａを有するゲートＣＯＦ２が接続されており、各ゲート端子部ＧＴＰは、ゲートドライバＩＣ２ａからのゲート信号を複数のゲート信号線２１０に供給する。また、各ソース端子部ＳＴＰにはソースドライバＩＣ３ａを有するソースＣＯＦ２が接続されており、各ソース端子部ＳＴＰは、ソースドライバＩＣ３ａからの映像信号を複数のソース信号線３１０に供給する。
As shown in FIGS. 1 and 2, the gate terminal portion GTP and the source terminal portion STP are provided at a plurality of locations in the
複数のゲート端子部ＧＴＰ及び複数のソース端子部ＳＴＰは、額縁領域１ｂのうち表示パネル１の一辺に沿った領域に設けられている。本実施の形態では、２つのソース端子部ＳＴＰの間に、１つのゲート端子部ＧＴＰが設けられている。
The plurality of gate terminal portions GTP and the plurality of source terminal portions STP are provided in a region along one side of the
また、各ゲート端子部ＧＴＰからはゲート中継配線２５０が引き出されており、各ソース端子部ＳＴＰからはソース中継配線３５０が引き出されている。ゲート中継配線２５０及びソース中継配線３５０についても、ゲート端子部ＧＴＰ及びソース端子部ＳＴＰと同様に、額縁領域１ｂのうち表示パネル１の一辺に沿った領域に設けられている。
A
図２に示すように、複数のゲート中継配線２５０の各々は、列方向とは異なる方向に延在するゲート主配線部２５１と、行方向とは異なる方向に延在する第１ゲート副配線部２５２及び第２ゲート副配線部２５３とを有する。
As shown in FIG. 2, each of the plurality of gate relay wirings 250 includes a gate
複数のゲート中継配線２５０のうちの少なくとも一つにおいて、ゲート主配線部２５１は、列方向に対して斜めに傾斜している。本実施の形態では、ほぼ全てのゲート中継配線２５０のゲート主配線部２５１が列方向に対して斜めに傾斜している。具体的には、複数のゲート中継配線２５０のゲート主配線部２５１は、１つのゲート端子部ＧＴＰを中心にして、ゲート端子部ＧＴＰから画素領域１ａに向かって左右対称に放射状に広がるように傾斜している。一例として、各ゲート主配線部２５１の傾斜角（行方向に対する傾斜角）は、約３．５°であり、左右各々において全て同じである。
In at least one of the plurality of gate relay wirings 250, the gate
ゲート中継配線２５０において、第１ゲート副配線部２５２は、ゲート引出線２２０とゲート主配線部２５１とを接続している部分であり、ゲート主配線部２５１のゲート引出線２２０側（画素領域１ａ側）の端部に接続されている。第２ゲート副配線部２５３は、ゲート端子電極２４０とゲート主配線部２５１とを接続している部分であり、ゲート主配線部２５１のゲート端子部ＧＴＰ側の端部に接続されている。本実施の形態において、第１ゲート副配線部２５２及び第２ゲート副配線部２５３は、列方向に延在している。なお、ゲート主配線部２５１、第１ゲート副配線部２５２及び第２ゲート副配線部２５３は、同一の線幅であるが、これに限らない。
In the
複数のソース中継配線３５０の各々は、ゲート中継配線２５０と同様に、列方向とは異なる方向に延在するソース主配線部３５１と、行方向とは異なる方向に延在する第１ソース副配線部３５２及び第２ソース副配線部３５３とを有する。
Similarly to the
複数のソース中継配線３５０のうちの少なくとも一つにおいて、ソース主配線部３５１は、列方向に対して斜めに傾斜している。本実施の形態では、ほぼ全てのソース中継配線３５０のソース主配線部３５１が列方向に対して斜めに傾斜している。具体的には、複数のソース中継配線３５０のソース主配線部３５１は、１つのソース端子部ＳＴＰを中心にして、ゲート端子部ＧＴＰから画素領域１ａに向かって左右対称に放射状に広がるように傾斜している。一例として、各ソース主配線部３５１の傾斜角（行方向に対する傾斜角）は、約３．５°であり、左右各々において全て同じである。また、ソース主配線部３５１の傾斜角とゲート主配線部２５１の傾斜は、左右各々において全て同じであるが、これに限らない。
In at least one of the plurality of source relay wirings 350, the source
ソース中継配線３５０において、第１ソース副配線部３５２は、ソース信号線３１０とソース主配線部３５１とを接続している部分であり、ソース主配線部３５１のソース信号線３１０側（画素領域１ａ側）の端部に接続されている。第２ソース副配線部３５３は、ソース端子電極３４０とソース主配線部３５１とを接続している部分であり、ソース主配線部３５１のソース端子部ＳＴＰ側の端部に接続されている。本実施の形態において、第１ソース副配線部３５２及び第２ソース副配線部３５３は、列方向に延在している。なお、ソース主配線部３５１、第１ソース副配線部３５２及び第２ソース副配線部３５３は、同一の線幅であるが、これに限らない。
In the
本実施の形態において、ゲート中継配線２５０のゲート主配線部２５１の幅は、ソース中継配線３５０のソース主配線部３５１の幅よりも大きい。一例として、ゲート中継配線２５０の幅は、１４μｍであり、ソース中継配線３５０の幅は、６μｍであり、ゲート中継配線２５０とソース中継配線３５０との間隔は、４．５μｍである。
In the present embodiment, the width of the gate
このような形状で形成される複数のゲート中継配線２５０及び複数のソース中継配線３５０においては、図２に示すように、複数のゲート中継配線２５０のうちの少なくとも一つのゲート中継配線２５０（例えば第１ゲート中継配線２５０ａ）のゲート主配線部２５１は、複数のソース中継配線３５０のうちの一つのソース中継配線３５０（例えば第１ソース中継配線３５０ａ）のソース主配線部３５１と交差し、かつ、複数のソース中継配線３５０のうちの他の一つのソース中継配線３５０（例えば第２ソース中継配線３５０ｂ）のソース主配線部３５１と略平行である。
In the plurality of gate relay wirings 250 and the plurality of source relay wirings 350 formed in such a shape, as shown in FIG. 2, at least one of the plurality of gate relay wirings 250 (for example, the first relay wirings 250) The gate
すなわち、第１ゲート中継配線２５０ａのゲート主配線部２５１には、第１ソース中継配線３５０ａのソース主配線部３５１と交差する部分（交差部）と、第２ソース中継配線３５０ｂのソース主配線部３５１と平行な部分（平行部）とが含まれる。
That is, the gate
なお、このような関係を有する第１ゲート中継配線２５０ａと第１ソース中継配線３５０ａと第２ソース中継配線３５０ｂとは、複数のゲート中継配線２５０及び複数のソース中継配線３５０のそれぞれにおいて任意に存在しうる。
The first
つまり、ゲート中継配線２５０の中には、図４及び図５に示すように、一のソース中継配線３５０のソース主配線部３５１と交差しつつ、かつ、他のソース中継配線３５０のソース主配線部３５１と略平行となっているゲート主配線部２５１を有するゲート中継配線２５０が少なくとも１つ以上含まれている。
That is, in the
この場合、主配線部同士が平行である第１ゲート中継配線２５０ａと第２ソース中継配線３５０ｂとについては、図５に示すように、第１ゲート中継配線２５０ａのゲート主配線部２５１は、第２ソース中継配線３５０ｂのソース主配線部３５１と、平面視において、少なくとも一部が重なっている。
In this case, for the first
本実施の形態では、ゲート中継配線２５０及びソース中継配線３５０の主配線部同士が平行な部分において、第２ソース中継配線３５０ｂのソース主配線部３５１は、その全体が第１ゲート中継配線２５０ａのゲート主配線部２５１によって隠れている。つまり、ゲート中継配線２５０のゲート主配線部２５１は、ソース中継配線３５０のソース主配線部３５１の全体を覆っている。
In the present embodiment, in the portion where the main wiring portions of the
なお、各ゲート中継配線２５０の第１ゲート副配線部２５２と各ソース中継配線３５０の第１ソース副配線部３５２とについては、いずれも列方向に沿って延在し、平行に形成されている。また、各ゲート中継配線２５０の第２ゲート副配線部２５３と各ソース中継配線３５０の第２ソース副配線部３５３とについても、いずれも列方向に延在し、平行に形成されている。
The first
また、複数のゲート中継配線２５０は互いの配線抵抗が同等であるとよい。このため、複数のゲート中継配線２５０の中には、配線長を同じにして配線抵抗を同等とするために、配線の途中に矩形の繰り返しにより構成された蛇行配線部を有するものが含まれている。複数のソース中継配線３５０についても同様に、複数のソース中継配線３５０の中には、配線長によって配線抵抗を同等とするために、配線の途中に矩形の繰り返しにより構成された蛇行配線部を有するものが含まれている。 The plurality of gate relay wirings 250 may have the same wiring resistance. For this reason, the plurality of gate relay wirings 250 include those having meandering wiring portions formed by repeating rectangles in the middle of the wiring in order to make the wiring length the same and make the wiring resistance equal. Yes. Similarly, the plurality of source relay wirings 350 have meandering wiring parts formed by repeating rectangles in the middle of the wiring in order to equalize the wiring resistance depending on the wiring length. Things are included.
また、上述のとおり、ゲート中継配線２５０は、コンタクト部２３２及び２３３を介してゲート引出線２２０に接続されている。本実施の形態において、ゲート中継配線２５０は、ゲート端子電極２４０からコンタクト部２３３を介して一段下層のメタル層に引き回されてからコンタクト部２３２を介して元のメタル層に戻ってゲート引出線２２０に接続される。
Further, as described above, the
具体的には、図６に示すように、ゲート引出線２２０は、ソース信号線３１０と同層であり、ゲート信号線２１０は、ソース信号線３１０と異なる層であり、ゲート中継配線２５０のゲート主配線部２５１は、ゲート信号線２１０と同層である。そして、ゲート中継配線２５０は、ゲート引出線２２０とコンタクトホール（コンタクト部２３２）を介して接続されており、また、ゲート端子電極２４０とコンタクトホール（コンタクト部２３３）を介して接続されている。これにより、ゲート中継配線２５０とソース中継配線３５０とを立体交差させることができる。
Specifically, as shown in FIG. 6, the
なお、図６に示すように、ＴＦＴ基板１０１は、ゲート信号線２１０、ゲート引出線２２０、ゲート端子電極２４０、ゲート中継配線２５０及びソース信号線３１０以外に、ゲート信号線２１０を覆うゲート絶縁膜ＧＩと、ゲート引出線２２０及びソース信号線３１０を覆う無機膜からなる第１絶縁膜ＰＡＳと、第１絶縁膜ＰＡＳを覆い且つ第１絶縁膜ＰＡＳよりも厚い有機膜からなる第２絶縁膜ＯＰＡＳと、第２絶縁膜ＯＰＡＳ上において複数の画素に共通して設けられた共通電極ＭＩＴと、共通電極ＭＩＴ上に形成され、共通電極に電気的に接続するコモン線ＣＭＴと、共通電極ＭＩＴ及びコモン線ＣＭＴを覆う無機膜からなる第３絶縁膜ＵＰＳと、第３絶縁膜ＵＰＳ上に形成される画素電極ＰＩＴと、画素電極ＰＩＴを覆う配向膜ＰＩとを備える。また、ＴＦＴ基板１０１とＣＦ基板１０２との間には液晶層ＬＣＬが充填されている。なお、コモン線ＣＭＴは、列方向に延在している。
As shown in FIG. 6, the
また、ゲート中継配線２５０の引き回し方は、図６に示す方法に限るものではない。例えば、ゲート中継配線２５０は、ゲート端子電極２４０からコンタクト部２３３を介して上層のメタル層に引き回されてからコンタクト部２３２を介して元のメタル層に戻ってゲート引出線２２０に接続されていてもよい。
Further, the way of routing the
具体的には、図７に示すように、ゲート中継配線２５０のゲート主配線部２５１は、コモン線ＣＭＴと同層であってもよい。この場合も、ゲート中継配線２５０は、ゲート引出線２２０とコンタクトホール（コンタクト部２３２）を介して接続されており、また、ゲート端子電極２４０とコンタクトホール（コンタクト部２３３）を介して接続されている。この場合も、ゲート中継配線２５０とソース中継配線３５０とを立体交差させることができる。しかも、ゲート中継配線２５０のゲート主配線部２５１を厚膜の第２絶縁膜ＯＰＡＳ上のコモン線ＣＭＴと同層にすることで、ゲート中継配線２５０とソース中継配線３５０とを離間させることができ、ゲート中継配線２５０とソース中継配線３５０との間の寄生容量を軽減することができる。
Specifically, as shown in FIG. 7, the gate
また、図示しないが、ゲート中継配線２５０のゲート主配線部２５１は、第１絶縁膜ＰＡＳ上に形成されていてもよい。この場合、ゲート中継配線２５０のゲート主配線部２５１は、第１絶縁膜ＰＡＳに形成されたコンタクトホール（コンタクト部２３２）を介してゲート引出線２２０に接続されており、また、第１絶縁膜ＰＡＳに形成された別のコンタクトホール（コンタクト部２３３）を介してゲート端子電極２４０に接続されている。
Although not shown, the gate
以上説明したように、本実施の形態に係る表示パネル１によれば、ゲートドライバＩＣ２ａ及びソースドライバＩＣ３ａが額縁領域１ｂの同じ辺に接続されていて、複数のゲート端子電極２４０と複数のゲート信号線２１０とを接続する複数のゲート中継配線２５０と、複数のソース端子電極３４０と複数のソース信号線３１０とを接続する複数のソース中継配線３５０とが無数に交差するレイアウトになった場合であっても、複数のゲート中継配線２５０のうちの少なくとも一つのゲート中継配線２５０（例えば第１ゲート中継配線２５０ａ）のゲート主配線部２５１が、複数のソース中継配線３５０のうちの一つのソース中継配線３５０（例えば第１ソース中継配線３５０ａ）のソース主配線部３５１と交差し、かつ、複数のソース中継配線３５０のうちの他の一つのソース中継配線３５０（例えば第２ソース中継配線３５０ｂ）のソース主配線部３５１と略平行となっている。
As described above, according to the
これにより、ゲート中継配線２５０のゲート主配線部２５１とソース中継配線３５０のソース主配線部３５１とが略平行となる部分が存在することになるので、ゲート中継配線２５０とソース中継配線３５０とが小さい角度で交差する交差部を減らすことができる。この結果、ゲート中継配線２５０とソース中継配線３５０とが小さな角度で交差することによって発生し易くなる配線の線幅が不均一になったり配線が断線したりすることを抑制できるので、表示パネル１に表示される画像の表示ムラを抑制することができる。したがって、画質の劣化を抑制することができる。
As a result, there is a portion in which the gate
特に、本実施の形態では、ゲート中継配線２５０及びソース中継配線３５０の主配線部同士の平行部分については、ゲート中継配線２５０のゲート主配線部２５１とソース中継配線３５０のソース主配線部３５１とは、列方向に対して斜めに延在している。
In particular, in the present embodiment, the gate
これにより、ゲート中継配線２５０及びソース中継配線３５０の配線長を極力短くすることができるので、配線抵抗の上昇を抑制することができる。したがって、画質の劣化を一層抑制することができる。
Thereby, the wiring length of the
（変形例）
以上、本開示に係る画像表示装置及び表示パネルについて、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。
(Modification)
As described above, the image display device and the display panel according to the present disclosure have been described based on the embodiments. However, the present disclosure is not limited to the above embodiments.
例えば、上記実施の形態では、ゲート中継配線２５０及びソース中継配線３５０の主配線部同士が平行な部分において、ゲート中継配線２５０のゲート主配線部２５１は、ソース中継配線３５０のソース主配線部３５１の全体を覆うように形成されていたが、これに限らない。
For example, in the above embodiment, the gate
具体的には、図８に示すように、複数のソース中継配線３５０が、第１ゲート中継配線２５０ａのゲート主配線部２５１と略平行な主配線部２５１を有する第２ソース中継配線３５０ｂに隣接する第３ソース中継配線３５０ｃをさらに含んでおり、第１ゲート中継配線２５０ａのゲート主配線部２５１の線幅方向の両端部が、第２ソース中継配線３５０ｂのソース主配線部３５１と第３ソース中継配線３５０ｃのソース主配線部３５１とに跨るようにして延在していてもよい。つまり、ゲート中継配線２５０及びソース中継配線３５０の主配線部同士が平行な部分において、１つのゲート中継配線２５０のゲート主配線部２５１の線幅方向の両端部が、隣り合う２つのソース中継配線３５０のソース主配線部３５１を跨るように形成されていていてもよい。
Specifically, as shown in FIG. 8, a plurality of source relay wirings 350 are adjacent to a second
あるいは、図９に示すように、複数のソース中継配線３５０が、第１ゲート中継配線２５０ａのゲート主配線部２５１と略平行なゲート主配線部２５１を有する第２ソース中継配線３５０ｂに隣接する第３ソース中継配線３５０ｃをさらに含んでおり、第１ゲート中継配線２５０ａのゲート主配線部２５１が、第２ソース中継配線３５０ｂのソース主配線部３５１と第３ソース中継配線３５０ｃのソース主配線部３５１とのいずれとも平面視において重なっておらず、かつ、第２ソース中継配線３５０ｂのソース主配線部３５１と第３ソース中継配線３５０ｃのソース主配線部３５１との間を延在していてもよい。つまり、ゲート中継配線２５０及びソース中継配線３５０の主配線部同士が平行な部分において、１つのゲート中継配線２５０のゲート主配線部２５１が、隣り合う２つのソース中継配線３５０のソース主配線部３５１と重なることなく、これらの隣り合う２つのソース中継配線３５０の間に形成されていてもよい。
Alternatively, as shown in FIG. 9, the plurality of
また、上記実施の形態では、ゲート中継配線２５０及びソース中継配線３５０の主配線部同士が平行な部分において、複数のゲート中継配線２５０の各々のゲート主配線部２５１と複数のソース中継配線３５０の各々のソース主配線部３５１とは、列方向に対して斜めに延在していたが、これに限らない。例えば、図１０に示すとおり、ゲート中継配線２５０及びソース中継配線３５０の主配線部同士が平行な部分において、複数のゲート中継配線２５０の各々のゲート主配線部２５１と複数のソース中継配線３５０の各々のソース主配線部３５１とは、行方向に延在していてもよい（つまり、列方向に直角であってもよい）。なお、ゲート中継配線２５０及びソース中継配線３５０の両方ではなく、ゲート中継配線２５０及びソース中継配線３５０の少なくとも一方の主配線部が行方向に延在していてもよい。
Further, in the above embodiment, the gate
また、上記実施の形態において、表示パネル１として液晶表示パネルを用いたが、これに限らない。例えば、表示パネル１は、有機ＥＬパネル又は無機ＥＬパネル等の他の表示デバイスであってもよい。
Moreover, in the said embodiment, although the liquid crystal display panel was used as the
また、上記実施の形態において、表示パネル１はアクティブマトリクス駆動型の表示パネルであり、表示パネル１を構成する一対の基板の一つが、複数のＴＦＴが設けられたＴＦＴアレイ基板であったが、これに限らない。例えば、表示パネル１はパッシブマトリクス駆動型の表示パネルであってもよい。
In the above embodiment, the
また、上記実施の形態において、ゲートドライバＩＣ２ａ及びソースドライバＩＣ３ａは、ＣＯＦ方式によって表示パネル１に実装されていたが、これに限らない。例えば、ゲートドライバＩＣ２ａ及びソースドライバＩＣ３ａは、ＣＯＧ方式によって表示パネル１に実装されていてもよい。
In the above embodiment, the
また、上記実施の形態において、ゲート中継配線２５０は、第１ゲート副配線部２５２及び第２ゲート副配線部２５３を有していたが、これに限らない。つまり、ゲート中継配線２５０は、ゲート主配線部２５１のみによって構成されていてもよい。あるいは、ゲート中継配線２５０は、ゲート主配線部２５１と、第１ゲート副配線部２５２及び第２ゲート副配線部２５３の一方のみとで構成されていてもよい。
In the above embodiment, the
ソース中継配線３５０についても同様に、ソース主配線部３５１のみによって構成されていてもよいし、ソース主配線部３５１と第１ソース副配線部３５２及び第２ソース副配線部３５３の一方のみとで構成されていてもよい。
Similarly, the
その他、上記実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。 Other forms obtained by subjecting the above embodiments to various modifications conceived by those skilled in the art, and forms realized by arbitrarily combining the components and functions in the embodiments without departing from the spirit of the present disclosure Are also included in this disclosure.
１ 表示パネル
１ａ 画素領域
１ｂ 額縁領域
２ ゲートＣＯＦ
２ａ ゲートドライバＩＣ
３ ソースＣＯＦ
３ａ ソースドライバＩＣ
４ 画像処理回路
１０ 画像表示装置
１０１ ＴＦＴ基板
１０２ ＣＦ基板
２１０ ゲート信号線
２２０ ゲート引出線
２３１、２３２、２３３、２３４ コンタクト部
２４０ ゲート端子電極
２５０ ゲート中継配線
２５１ ゲート主配線部
２５２ 第１ゲート副配線部
２５３ 第２ゲート副配線部
３１０ ソース信号線
３４０ ソース端子電極
３５０ ソース中継配線
３５１ ソース主配線部
３５２ 第１ソース副配線部
３５３ 第２ソース副配線部
ＧＴＰ ゲート端子部
ＳＴＰ ソース端子部
DESCRIPTION OF
2a Gate driver IC
3 Source COF
3a Source driver IC
4
Claims (11)
前記画素領域に設けられた、
第１方向に延在する複数のゲート信号線と、
前記第１方向と異なる第２方向に延在する複数のソース信号線と、
前記額縁領域のうち、前記表示パネルの一辺に沿った領域に設けられた、
前記複数のゲート信号線にゲート信号を供給する複数のゲート端子電極からなるゲート端子部と、
前記複数のソース信号線に映像信号を供給する複数のソース端子電極からなるソース端子部と、
前記複数のゲート信号線と前記複数のゲート端子電極とを接続する複数のゲート中継配線と、
前記複数のソース信号線と前記複数のソース端子電極とを接続する複数のソース中継配線と、を備え、
前記複数のゲート中継配線の各々は、前記第２方向とは異なる方向に延在するゲート主配線部を有し、
前記複数のソース中継配線の各々は、前記第２方向とは異なる方向に延在するソース主配線部を有し、
前記複数のゲート中継配線のうちの少なくとも一つの第１ゲート中継配線の前記ゲート主配線部は、前記複数のソース中継配線のうちの一つの第１ソース中継配線の前記ソース主配線部と交差し、かつ、前記複数のソース中継配線のうちの他の一つの第２ソース中継配線の前記ソース主配線部と略平行である、
表示パネル。 A display panel having a pixel region composed of a plurality of pixels and a frame region surrounding the pixel region,
Provided in the pixel region;
A plurality of gate signal lines extending in a first direction;
A plurality of source signal lines extending in a second direction different from the first direction;
Of the frame area, provided in an area along one side of the display panel,
A gate terminal portion comprising a plurality of gate terminal electrodes for supplying a gate signal to the plurality of gate signal lines;
A source terminal portion comprising a plurality of source terminal electrodes for supplying video signals to the plurality of source signal lines;
A plurality of gate relay lines connecting the plurality of gate signal lines and the plurality of gate terminal electrodes;
A plurality of source relay lines connecting the plurality of source signal lines and the plurality of source terminal electrodes, and
Each of the plurality of gate relay wirings has a gate main wiring portion extending in a direction different from the second direction,
Each of the plurality of source relay wirings has a source main wiring portion extending in a direction different from the second direction,
The gate main wiring portion of at least one first gate relay wiring among the plurality of gate relay wirings intersects the source main wiring portion of one first source relay wiring among the plurality of source relay wirings. And substantially parallel to the source main wiring portion of the other second source relay wiring among the plurality of source relay wirings,
Display panel.
請求項１に記載の表示パネル。 The gate main wiring portion of each of the plurality of gate relay wirings and the source main wiring portion of each of the plurality of source relay wirings extend obliquely with respect to the second direction.
The display panel according to claim 1.
請求項１又は２に記載の表示パネル。 The gate main wiring portion of the first gate relay wiring is at least partially overlapped with the source main wiring portion of the second source relay wiring in plan view.
The display panel according to claim 1 or 2.
前記第１ゲート中継配線の前記ゲート主配線部は、前記第２ソース中継配線の前記ソース主配線部と前記第３ソース中継配線の前記ソース主配線部との間を延在し、かつ、前記第２ソース中継配線の前記ソース主配線部と前記第３ソース中継配線の前記ソース主配線部のいずれとも平面視において重なっていない、
請求項１又は２に記載の表示パネル。 The plurality of source relay lines further include a third source relay line adjacent to the second source relay line,
The gate main wiring portion of the first gate relay wiring extends between the source main wiring portion of the second source relay wiring and the source main wiring portion of the third source relay wiring, and Neither the source main wiring portion of the second source relay wiring nor the source main wiring portion of the third source relay wiring overlaps in plan view,
The display panel according to claim 1 or 2.
前記複数のゲート引出線は、前記複数のゲート中継配線と接続されており、
前記複数のゲート信号線と前記複数のゲート引出線とは、前記画素領域内における前記複数のゲート信号線と前記複数のゲート引出線との複数の交差部のうちの少なくとも１箇所で接続されている、
請求項１〜４のいずれか１項に記載の表示パネル。 And a plurality of gate lead lines provided in the pixel region and extending in the second direction,
The plurality of gate lead lines are connected to the plurality of gate relay lines,
The plurality of gate signal lines and the plurality of gate lead lines are connected at at least one of a plurality of intersections between the plurality of gate signal lines and the plurality of gate lead lines in the pixel region. Yes,
The display panel of any one of Claims 1-4.
前記複数のゲート信号線は、前記複数のソース信号線と異なる層であり、
前記複数のゲート中継配線の各々の前記ゲート主配線部は、前記複数のゲート信号線と同層であり、
前記複数のゲート中継配線は、前記複数のゲート引出線とコンタクトホールを介して接続されている、
請求項５に記載の表示パネル。 The plurality of gate lead lines are in the same layer as the plurality of source signal lines,
The plurality of gate signal lines are different layers from the plurality of source signal lines,
The gate main wiring portion of each of the plurality of gate relay wirings is in the same layer as the plurality of gate signal lines,
The plurality of gate relay lines are connected to the plurality of gate lead lines via contact holes,
The display panel according to claim 5.
請求項６に記載の表示パネル。 The plurality of gate relay wirings are connected to the plurality of gate terminal electrodes through contact holes,
The display panel according to claim 6.
前記複数のゲート引出線と前記複数のソース信号線を覆う第１絶縁膜を備え、
前記複数のゲート引出線は、前記複数のソース信号線と同層であり、
前記複数のゲート中継配線の各々の前記ゲート主配線部は、前記第１絶縁膜上に形成されており、前記第１絶縁膜に形成されたコンタクトホールを介して前記複数のゲート引出線に接続されている、
請求項５に記載の表示パネル。 further,
A first insulating film covering the plurality of gate lead lines and the plurality of source signal lines;
The plurality of gate lead lines are in the same layer as the plurality of source signal lines,
The gate main wiring portion of each of the plurality of gate relay wirings is formed on the first insulating film and is connected to the plurality of gate lead lines through contact holes formed in the first insulating film. Being
The display panel according to claim 5.
請求項８に記載の表示パネル。 The gate main wiring portions of the plurality of gate relay wirings are connected to the plurality of gate terminal electrodes through contact holes formed in the first insulating film;
The display panel according to claim 8.
前記第１絶縁膜を覆い且つ前記第１絶縁膜よりも厚い第２絶縁膜と、
前記第２絶縁膜上において前記複数の画素に共通して設けられた共通電極と、
前記共通電極上に形成され、前記共通電極に電気的に接続するコモン線とを備え、
前記複数のゲート中継配線の各々の前記ゲート主配線部は、前記コモン線と同層である、
請求項８又は９に記載の表示パネル。 further,
A second insulating film that covers the first insulating film and is thicker than the first insulating film;
A common electrode provided in common to the plurality of pixels on the second insulating film;
A common line formed on the common electrode and electrically connected to the common electrode;
The gate main wiring portion of each of the plurality of gate relay wirings is in the same layer as the common line,
The display panel according to claim 8 or 9.
請求項１に記載の表示パネル。 The gate main wiring portion of the first gate relay wiring extends in the first direction;
The display panel according to claim 1.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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