JP2019169600A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
実施形態は、半導体装置及びその製造方法に関する。 Embodiments described herein relate generally to a semiconductor device and a manufacturing method thereof.
3次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、周辺回路と、を集積化した構造を有する。メモリセルアレイや周辺回路の周囲にはダイシングラインが設けられ、ダイシングラインに沿って切断することでメモリセルアレイ及び周辺回路をそれぞれ有する複数のチップが個片化される。このような半導体記憶装置では、メモリセルアレイや周辺回路と、ダイシングラインとの間には、メモリセルアレイを保護するための溝が形成されており、メモリセルアレイ及び周辺回路上の絶縁膜によって溝が変形するという問題がある。 A semiconductor memory device having a three-dimensional structure has a structure in which a memory cell array including a plurality of memory cells and a peripheral circuit are integrated. A dicing line is provided around the memory cell array and the peripheral circuit, and a plurality of chips each having the memory cell array and the peripheral circuit are separated into pieces by cutting along the dicing line. In such a semiconductor memory device, a groove for protecting the memory cell array is formed between the memory cell array and the peripheral circuit and the dicing line, and the groove is deformed by an insulating film on the memory cell array and the peripheral circuit. There is a problem of doing.
実施形態の目的は、信頼性の高い半導体装置及びその製造方法を提供することである。 An object of the embodiment is to provide a highly reliable semiconductor device and a manufacturing method thereof.
実施形態に係る半導体装置は、回路部と、前記回路部の周囲に設けられた絶縁部と、前記絶縁部内に設けられ、前記回路部を囲うように設けられた保護部材と、前記絶縁部内において前記保護部材に沿って設けられた応力緩和部と、を備える。 The semiconductor device according to the embodiment includes a circuit unit, an insulating unit provided around the circuit unit, a protective member provided in the insulating unit and provided to surround the circuit unit, and the insulating unit. A stress relieving portion provided along the protection member.
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
一例として、半導体装置が3次元構造の半導体記憶装置である場合について説明する。
Embodiments of the present invention will be described below with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
Note that, in the present specification and each drawing, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
As an example, a case where the semiconductor device is a three-dimensional semiconductor memory device will be described.
(本実施形態)
図1は、半導体装置1を示す平面図である。
半導体装置1においては、シリコン(Si)等を含む基板10が設けられている(図3(a)参照)。以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。基板10の上面10aに対して平行で且つ相互に直交する2方向を「X方向」及び「Y方向」とし、上面10aに対して垂直な方向を「Z方向」とする。
(This embodiment)
FIG. 1 is a plan view showing the semiconductor device 1.
In the semiconductor device 1, a
図1に示すように、半導体装置1には、セル領域(回路部)Rmcと、周辺領域Rsと、分断領域Rdと、が設けられている。
セル領域Rmcには、複数のメモリセルを含むメモリセルアレイ(図2のMCA)が設けられている。Z方向から見て、セル領域Rmcの形状は、例えば、矩形である。
As shown in FIG. 1, the semiconductor device 1 is provided with a cell region (circuit portion) Rmc, a peripheral region Rs, and a dividing region Rd.
In the cell region Rmc, a memory cell array (MCA in FIG. 2) including a plurality of memory cells is provided. When viewed from the Z direction, the shape of the cell region Rmc is, for example, a rectangle.
周辺領域Rsは、セル領域Rmcの周囲に位置する。周辺領域Rsには、ロウデコーダやセンスアンプ等の周辺回路(図2のPC)が設けられている。例えば、周辺回路は、メモリセルアレイのX方向及びY方向の両端の近傍に位置しても良く、メモリセルアレイのX方向及びY方向の少なくともいずれかの一端の近傍に位置しても良い。 The peripheral region Rs is located around the cell region Rmc. In the peripheral region Rs, peripheral circuits (PC in FIG. 2) such as a row decoder and a sense amplifier are provided. For example, the peripheral circuit may be located near both ends of the memory cell array in the X direction and the Y direction, or may be located near at least one end of the memory cell array in the X direction and the Y direction.
図1に示す例では、セル領域Rmcは、X方向及びY方向に沿って配列され、周辺領域Rsは、各セル領域Rmcの周囲に位置している。セル領域Rmc及び周辺領域Rsは、Y方向においてはスリットST1によって分けられており、X方向においてはスリットST2によって分けられている。 In the example illustrated in FIG. 1, the cell regions Rmc are arranged along the X direction and the Y direction, and the peripheral region Rs is positioned around each cell region Rmc. The cell region Rmc and the peripheral region Rs are separated by the slit ST1 in the Y direction and separated by the slit ST2 in the X direction.
分断領域Rdは、周辺領域Rsの周囲に位置する。例えば、分断領域Rdは、X方向及びY方向で隣り合う周辺領域Rs間に位置する。分断領域Rdには、破線で示すようなダイシングラインDLがX方向及びY方向に延びるように形成されている。 The divided region Rd is located around the peripheral region Rs. For example, the divided region Rd is located between the peripheral regions Rs adjacent in the X direction and the Y direction. In the dividing region Rd, a dicing line DL as shown by a broken line is formed so as to extend in the X direction and the Y direction.
図1に示す例では、2つのセル領域Rmc(メモリセルアレイ)と、各セル領域Rmcの周囲に位置する周辺領域Rs(周辺回路)と、によってチップ1A(半導体装置)が構成されている。なお、チップ1A内におけるセル領域Rmc及び周辺領域Rsの数は任意である。分断領域Rdにおいては、ダイシングラインDLに沿って切断することで、セル領域Rmc及び周辺領域Rsをそれぞれ有する複数のチップ1Aが個片化される。
In the example shown in FIG. 1, a
周辺領域Rs及び分断領域Rdの間には、溝部(保護部材)Tが設けられている。溝部Tは、メモリセルアレイや周辺回路と、ダイシングラインDLとの間に位置する。例えば、溝部Tは、各チップ1Aの外周部に位置する。溝部T内、及び、溝部Tの周囲に位置する要素については、後に詳細に説明する。
A groove (protective member) T is provided between the peripheral region Rs and the dividing region Rd. The trench T is located between the memory cell array and the peripheral circuit and the dicing line DL. For example, the groove part T is located in the outer peripheral part of each chip |
図2は、図1の領域Aの平面図である。
図3(a)は、図2の領域Bの拡大平面図であって、図3(b)は、柱状部CLの断面図である。
図4(a)は、図2の領域Cの拡大平面図であって、図4(b)は、図4(a)のD1−D2線の断面図である。
なお、図2において、分断領域Rd内のダイシングラインDLの図示を省略している。
図2に示すように、セル領域Rmcには、複数のメモリセルを含むメモリセルアレイMCAが設けられている。
FIG. 2 is a plan view of region A in FIG.
3A is an enlarged plan view of the region B in FIG. 2, and FIG. 3B is a cross-sectional view of the columnar portion CL.
4A is an enlarged plan view of a region C in FIG. 2, and FIG. 4B is a cross-sectional view taken along line D1-D2 in FIG. 4A.
In FIG. 2, the dicing line DL in the dividing region Rd is not shown.
As shown in FIG. 2, a memory cell array MCA including a plurality of memory cells is provided in the cell region Rmc.
図3(a)に示すように、セル領域Rmcにおいて、メモリセルアレイMCAには、積層体15と、柱状部CLと、絶縁部材55Aと、絶縁部材55Bとが設けられている。積層体15には複数の絶縁膜22及び複数の電極膜21が設けられており、絶縁膜22及び電極膜21が1層ずつ交互にZ方向に積層されている(図3(b)参照)。絶縁膜22及び電極膜21の積層数は、任意である。絶縁膜22は、例えばシリコン酸化物(SiO)を含む。電極膜21は、例えば、タングステン(W)を含む。絶縁膜22は、電極膜21の層間絶縁膜として機能し、電極膜21は、ソース側選択ゲート、ドレイン側選択ゲート及びワード線として機能する。
As shown in FIG. 3A, in the cell region Rmc, the memory cell array MCA is provided with a
柱状部CLは、積層体15内に設けられている。柱状部CLを複数設ける場合、例えば、複数の柱状部CLは、X方向及びY方向に格子状に配置される。
図3(b)に示すように、柱状部CLは、積層体15に形成されたメモリホールMH内に位置する。柱状部CLは、コア絶縁膜31と、チャネル32と、トンネル絶縁膜41と、電荷蓄積膜42と、ブロック絶縁膜43と、を有する。
The columnar portion CL is provided in the stacked
As shown in FIG. 3B, the columnar part CL is located in the memory hole MH formed in the stacked
コア絶縁膜31は、例えば、シリコン酸化物を含む。例えば、コア絶縁膜31は、柱状にZ方向に延びている。コア絶縁膜31は、柱状部CLに含まれなくても良い。
チャネル32は、コア絶縁膜31の周囲に設けられている。チャネル32は、半導体部であって、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル32は、筒状にZ方向に延びており、その下端は基板10に接している。
The
The
トンネル絶縁膜41は、チャネル32の周囲に設けられている。トンネル絶縁膜41は、例えば、シリコン酸化物を含む。
電荷蓄積膜42は、トンネル絶縁膜41の周囲に設けられている。電荷蓄積膜42は電荷を蓄積するための膜であり、例えば、シリコン窒化物(SiN)を含む。
ブロック絶縁膜43は、電荷蓄積膜42の周囲に設けられている。ブロック絶縁膜43は、例えば、シリコン酸化物を含む。
柱状部CLの上端は、コンタクト等を介してビット線(図示せず)に接続されている。
The
The
The
The upper end of the columnar part CL is connected to a bit line (not shown) via a contact or the like.
図3(a)に示すように、積層体15のX方向の端部15tの形状は、電極膜21にテラス21T及びステップ21Sが形成された階段状である。ここで、階段状の構造とは、水平面のテラス21T及び垂直面のステップ21Sが交互に配置された構造をいう。端部15tのテラス21T上には、コンタクト21Cが設けられている。コンタクト21Cは、Z方向に延びており、コンタクト21Cの下端は電極膜21に接続される。コンタクト21Cは、例えば、タングステン等の導電材料を含む。コンタクト21Cの上端は上層配線(図示せず)に接続される。例えば、電極膜21は、コンタクト21C及び上層配線を介して、積層体15の端部15tの近傍に位置する周辺回路に接続される。
As shown in FIG. 3A, the shape of the
絶縁部材55Aは、積層体15をX方向及びZ方向に延びるスリットST1内に位置する。絶縁部材55Bは、積層体15をY方向及びZ方向に延びるスリットST2内に位置する。絶縁部材55Aは、複数設けられており、積層体15内をX方向及びZ方向に延びる。絶縁部材55Bは、積層体15内をY方向及びZ方向に延びており、例えば、複数の絶縁部材55Aに交差する。絶縁部材55A、55Bは、例えば、シリコン酸化物を含む。スリットST1内の絶縁部材55A、及び、スリットST2内の絶縁部材55Bによって、積層体15内の素子(例えば、柱状部CL)がY方向及びX方向に分離されている。
The insulating
図2に示すように、周辺領域Rsには、周辺回路(回路部)PCが設けられている。例えば、周辺回路PCは、チャネル領域、ソース領域、ドレイン領域、ゲート電極及びゲート絶縁膜によってそれぞれ構成された複数のトランジスタを有する。セル領域Rmcと周辺回路PCを併せて「回路部」と呼ぶ。 As shown in FIG. 2, a peripheral circuit (circuit unit) PC is provided in the peripheral region Rs. For example, the peripheral circuit PC includes a plurality of transistors each formed by a channel region, a source region, a drain region, a gate electrode, and a gate insulating film. The cell region Rmc and the peripheral circuit PC are collectively referred to as a “circuit portion”.
セル領域Rmcにおいて、多数のメモリセルが、X方向、Y方向及びZ方向に沿って三次元マトリクス状に配列されることでメモリセルアレイMCAを構成し、各メモリセルにデータを記憶することができる。また、周辺領域Rsにおいては、コンタクト及び配線を介してメモリセルアレイMCAを周辺回路PCに接続する。 In the cell region Rmc, a large number of memory cells are arranged in a three-dimensional matrix along the X, Y, and Z directions to form a memory cell array MCA, and data can be stored in each memory cell. . In the peripheral region Rs, the memory cell array MCA is connected to the peripheral circuit PC through contacts and wiring.
周辺領域Rsにおいて、周辺回路PCの周囲には、絶縁膜(絶縁部)50が設けられている。例えば、周辺回路PC上には、絶縁膜を貫通するようにゲート電極に接続するコンタクトが設けられている。
絶縁膜は、セル領域Rmcにおいて、メモリセルアレイMCAの積層体15の端部15t上にも位置する。つまり、積層体15の端部15t上には、絶縁膜を貫通するように電極膜21に接続するコンタクト21Cが設けられている。また、絶縁膜50は、分断領域Rdに位置する。絶縁膜50は、例えば、シリコン酸化物を含む。絶縁膜50は、例えば、TEOS(tetraethoxysilane)により形成される。
周辺領域Rsにおいて周辺回路PCの外側の絶縁膜50及び分断領域Rdの絶縁膜50を「絶縁部」と呼ぶ。
In the peripheral region Rs, an insulating film (insulating portion) 50 is provided around the peripheral circuit PC. For example, a contact connected to the gate electrode is provided on the peripheral circuit PC so as to penetrate the insulating film.
The insulating film is also located on the
In the peripheral region Rs, the insulating
図2に示すように、溝部Tは、メモリセルアレイMCA及び周辺回路PCを囲む。ただし、溝部Tは、メモリセルアレイMCA及び周辺回路PCを連続的に囲むように形成する必要は必ずしもなく、メモリセルアレイMCA及び周辺回路PCを囲むように複数に分割されて断続的に形成してもよい。
図4(a)に示すように、溝部Tは、溝T1、溝T2、溝T3、溝T4及び溝T5によって構成される。図4(a)の例では、溝T1、溝T2、溝T3、溝T4及び溝T5は、互いに所定の間隔を有し、図2のメモリセルアレイMCA1からこの順番で離れるように位置する。つまり、溝部Tにおいて、溝T1、溝T2、溝T3、溝T4及び溝T5は、互いに所定の間隔を有し、ダイシングラインDLによって分断されたチップ内のメモリセルアレイMCA及び周辺回路PCからこの順番で離れるように位置することになる。Z方向から見て、溝T1、溝T2、溝T3、溝T4及び溝T5の形状は、例えば、環状である。
As shown in FIG. 2, the trench T surrounds the memory cell array MCA and the peripheral circuit PC. However, the trench T is not necessarily formed so as to continuously surround the memory cell array MCA and the peripheral circuit PC, and may be formed intermittently by being divided into a plurality of parts so as to surround the memory cell array MCA and the peripheral circuit PC. Good.
As shown in FIG. 4A, the groove T is constituted by a groove T1, a groove T2, a groove T3, a groove T4, and a groove T5. In the example of FIG. 4A, the trench T1, the trench T2, the trench T3, the trench T4, and the trench T5 are spaced apart from each other in this order from the memory cell array MCA1 in FIG. That is, in the trench portion T, the trench T1, the trench T2, the trench T3, the trench T4, and the trench T5 have a predetermined distance from each other, and in this order from the memory cell array MCA and the peripheral circuit PC in the chip divided by the dicing line DL. It will be located away. As viewed from the Z direction, the shapes of the groove T1, the groove T2, the groove T3, the groove T4, and the groove T5 are, for example, annular.
例えば、5つの溝T1〜溝T5のそれぞれの幅(例えば、溝T1の幅W1)は200ナノメートル程度であって、溝T1〜溝T5における溝間の距離(例えば、溝T1及び溝T2間の距離dt)は1000ナノメートル程度である。ここで、溝T1〜溝T5の幅とは、Z方向に垂直な方向であって、溝T1〜溝T5が延びる方向に垂直な方向における幅に相当する。また、溝T1〜溝T5における溝間の距離とは、隣り合う溝間の距離であって、Z方向と、溝T1〜溝T5が延びる方向とに垂直な方向における距離に相当する。 For example, each of the five grooves T1 to T5 (for example, the width W1 of the groove T1) is about 200 nanometers, and the distance between the grooves in the grooves T1 to T5 (for example, between the grooves T1 and T2). The distance dt) is about 1000 nanometers. Here, the widths of the grooves T1 to T5 correspond to the width in the direction perpendicular to the Z direction and perpendicular to the direction in which the grooves T1 to T5 extend. Further, the distance between the grooves in the grooves T1 to T5 is a distance between adjacent grooves, and corresponds to a distance in a direction perpendicular to the Z direction and the direction in which the grooves T1 to T5 extend.
溝部Tにおいて、溝T1〜溝T5は、メモリセルアレイMCAを保護するための溝として機能する。溝T1〜溝T5は、例えば、チップシール用の溝である。溝T1〜溝T5内には埋込部材70が設けられている。例えば、埋込部材70は、タングステン等の金属材料を含む。溝T1〜溝T5内に埋込部材70が形成されているので、メモリセルアレイMCAの周囲からメモリセルアレイMCAに水分等が入ることを抑制する。また、分断領域RdのダイシングラインDLに沿ってダイシングされると、分断領域Rdからセル領域Rmcに向かって亀裂が発生する場合がある。溝T1〜溝T5内に埋込部材70が形成されていると、分断領域Rdからセル領域Rmcに向かって亀裂が発生した場合に、セル領域RmcのメモリセルアレイMCAが損傷することを抑制する。なお、溝部Tは5つの溝T1〜溝T5によって構成されているが、溝部Tを構成する溝の数は任意である。
In the trench part T, the trenches T1 to T5 function as trenches for protecting the memory cell array MCA. The grooves T1 to T5 are, for example, chip seal grooves. An embedding
図2及び図4(a)に示すように、絶縁膜50内には支持部材(応力緩和部)60が設けられている。例えば、支持部材60は複数設けられ、複数の支持部材60が溝部Tに沿って配置されている。例えば、複数の支持部材60は、溝部Tの溝T1から所定の距離で溝T1に沿って配置されることが望ましい。また、例えば、複数の支持部材60は、溝部Tの溝T5から所定の距離で溝T5に沿って配置されることが望ましい。後述するように、絶縁膜50(TEOS膜)の圧縮応力によって、溝部Tの溝T1及び溝T5は溝T2〜溝T4と比較して変形し易いので、このように複数の支持部材60を配置すると、絶縁膜50の圧縮応力によって溝T1及び溝T5の幅が減少して変形することを抑制する。
As shown in FIGS. 2 and 4A, a support member (stress relaxation part) 60 is provided in the insulating
支持部材60は、例えば、溝部Tの角部Tpの近傍に位置することが望ましい。例えば、溝部Tの角部Tpが図4(a)のような形状を有する場合、溝部Tの角部Tpの一端Tp1からX方向に距離d1離れ、溝部Tの角部Tpの他端Tp2からY方向に距離d1離れて位置する位置点50Rtと、角部Tpの一端Tp1及び他端Tp2とで囲まれる領域50R内に支持部材60Aが位置することが望ましい。Z方向から見たときに領域50Rの形状は三角形であって、距離d1は20マイクロメートル程度である。支持部材60Aは、溝部T(溝T5)の外側に位置しているが、溝部T(溝T1)の内側に位置する支持部材60Bにおいても、支持部材60Aで設定した領域50Rのような領域内に位置することが望ましい。このように支持部材60A、60Bを配置すると、絶縁膜50の圧縮応力によって溝T1及び溝T5の幅が減少して変形することを抑制する。
Z方向から見て、支持部材60の形状は、例えば、円や楕円である。Z方向から見て、支持部材60の形状は、矩形でも良い。または、Z方向から見て、支持部材60の形状は、リング状でも良い。
The
When viewed from the Z direction, the shape of the
図4(b)に示すように、支持部材60は、絶縁膜50をZ方向に延びるホールH内に位置する。なお、ホールHを形成する代わりに、絶縁膜50に溝部Tに沿ったスリットを形成して、スリット内に支持部材60を形成しても良い。
As shown in FIG. 4B, the
Z方向と、Z方向に垂直な方向(例えば、X方向やY方向)との断面において、支持部材60の形状は、例えば、矩形である。図4(b)の例では、Z方向及びX方向の断面における支持部材60の形状が示されている。
In the cross section between the Z direction and a direction perpendicular to the Z direction (for example, the X direction or the Y direction), the shape of the
支持部材60の側面には絶縁膜50が位置する。支持部材60の上端上には、絶縁膜50が位置する。支持部材60の下端は、例えば、基板10上に位置する。絶縁膜50内に凹部を有するように支持部材60を形成しても良く、この場合、支持部材60の下端は絶縁膜50上に位置する。また、例えば、支持部材60の直下に、周辺領域Rsの周辺回路PCが位置する場合、支持部材60の下端は、周辺回路PCの素子と導通しないように、Z方向において周辺回路PCの素子との間で所定の距離を有するように位置することが望ましい。
The insulating
支持部材60は、絶縁膜50が有する応力と反対の応力を有する材料を含む。絶縁膜50が圧縮応力を有する材料(例えば、シリコン酸化物)を含む場合、支持部材60は、例えば、引張応力を有する材料を含む。引張応力を有する材料として、支持部材60は、例えば、シリコン窒化物(SiN)、アルミニウム酸化物(AlO)を含む。
The
引張応力を有する材料として、支持部材60は、例えば、タングステン(W)やチタン(Ti)等の金属を含む。また、支持部材60は、例えば、チタン窒化物(TiN)等の金属化合物を含んでも良い。支持部材60は、単層で形成されても良く、前述した材料の少なくともいずれかを含む層を積層させた積層体で形成されても良い。
As a material having a tensile stress, the
絶縁膜50内に引張応力を有する支持部材60を設けることによって、絶縁膜50による内部応力(圧縮応力)が緩和される。なお、以下において、絶縁膜50が圧縮応力を有する材料を含み、支持部材60が引張応力を有する材料を含む場合について説明するが、絶縁膜50が引張応力を有する材料を含み、支持部材60が圧縮応力を有する材料を含んでも良い。
あるいは、支持部材60は、単なる空洞であってもよい。すなわち、支持部材60は、絶縁膜50に形成されたホールやスリットであって、内部が充填されず空洞または空隙とされたものであってもよい。支持部材60として、このような空洞や空隙を設けることにより、絶縁膜50が有する圧縮応力または引っ張り応力を緩和することができる。
またあるいは、支持部材60は、剛性の高い材料により形成してもよい。すなわち、伸び縮みしにくい剛性の高い(固い)材料により支持部材60を形成すれば、後述する溝部Tにおける変形を抑制することが可能となる。
By providing the
Alternatively, the
Alternatively, the
本実施形態の半導体装置1において、メモリセルアレイMCAや周辺回路PCと、ダイシングラインDLとの間であって絶縁膜50内に、引張応力を有する材料を含む支持部材60が設けられている。例えば、支持部材60は複数設けられ、複数の支持部材60が溝部Tに沿って配置されている。このような支持部材60によって、溝部Tの溝T1〜溝T5の変形が抑制される。
In the semiconductor device 1 of the present embodiment, a
以下、溝部Tの溝T1〜溝T5の変形について説明する。
図5は、参考例に係る半導体装置100の一部を示す平面図である。
図6(a)、図6(b)、図7(a)、図7(b)及び図8は、溝の位置と幅の関係を示す図である。
図5に示される領域は、図2に示される領域に相当する。また、図5の半導体装置100の構成は、図2の半導体装置1において支持部材60が設けられていない構成に相当する。
Hereinafter, the deformation of the grooves T1 to T5 of the groove T will be described.
FIG. 5 is a plan view showing a part of the
FIG. 6A, FIG. 6B, FIG. 7A, FIG. 7B, and FIG. 8 are diagrams showing the relationship between the position and width of the groove.
The region shown in FIG. 5 corresponds to the region shown in FIG. 5 corresponds to a configuration in which the supporting
図6(a)、図6(b)、図7(a)、図7(b)及び図8は、図5の半導体装置100において、領域E1〜領域E5内の溝T1〜溝T5の上端における幅の値をそれぞれ示している。図6(a)、図6(b)、図7(a)、図7(b)及び図8において、縦軸は溝の幅の値を示しており、例えば、縦軸の一目盛りは1ナノメートルである。図6(a)、図6(b)、図7(a)、図7(b)及び図8において、横軸は溝T1〜溝T5を示している。なお、各図中では、溝T1〜溝T5の変形前(縮小前)の上端における幅の値が破線で示されている。
6A, FIG. 6B, FIG. 7A, FIG. 7B, and FIG. 8 show the upper ends of the grooves T1 to T5 in the regions E1 to E5 in the
図6(a)は、メモリセルアレイMCAのY方向の中央付近を示す領域E1における溝T1〜T5の上端の幅を表す。領域E1では、X方向において、溝T1は周辺領域Rs(セル領域Rmc)側に位置し、溝T5は分断領域Rd側に位置する。溝T1〜溝T5の幅を比較すると、溝T1及び溝T5の幅の値は、溝T2〜溝T4の幅の値より小さくなっている。したがって、領域E1では、溝T1及び溝T5の幅が小さくなって溝T1及び溝T5が変形していることが分かる。
なお、このような溝の変形(幅の変化)は、溝の深さ方向に沿って均一に生ずるわけではなく、溝の上端において変形が最大となる傾向がある。すなわち、溝の変形は溝の下方から上端に向かうに従って大きくなる傾向がある。
このように、溝の上端に向かうに従って、その幅が小さくなると、溝の上端がふさがってしまい、その後の工程において埋め込みが十分にできずに溝の内部に空洞が残留することもありうる。
FIG. 6A shows the widths of the upper ends of the grooves T1 to T5 in the region E1 indicating the vicinity of the center in the Y direction of the memory cell array MCA. In the region E1, in the X direction, the trench T1 is located on the peripheral region Rs (cell region Rmc) side, and the trench T5 is located on the dividing region Rd side. Comparing the widths of the grooves T1 to T5, the width values of the grooves T1 and T5 are smaller than the width values of the grooves T2 to T4. Therefore, it can be seen that in the region E1, the widths of the grooves T1 and T5 are reduced and the grooves T1 and T5 are deformed.
Note that such deformation (change in width) of the groove does not occur uniformly along the depth direction of the groove, and the deformation tends to be maximum at the upper end of the groove. That is, the deformation of the groove tends to increase as it goes from the lower side of the groove toward the upper end.
Thus, as the width decreases toward the upper end of the groove, the upper end of the groove is blocked, and in the subsequent process, the filling may not be sufficiently performed, and a cavity may remain inside the groove.
図6(b)は、周辺回路PCのY方向の中央付近を示す領域E2における溝T1〜T5の上端の幅を表す。領域E2では、X方向において、溝T1は周辺領域Rs側に位置し、溝T5は分断領域Rd側に位置する。溝T1〜溝T5の幅を比較すると、溝T1及び溝T5の幅の値は、溝T2〜溝T4の幅の値より小さくなっている。したがって、領域E2では、溝T1及び溝T5の上端の幅が小さくなって溝T1及び溝T5が変形していることが分かる。 FIG. 6B shows the widths of the upper ends of the grooves T1 to T5 in the region E2 indicating the vicinity of the center in the Y direction of the peripheral circuit PC. In the region E2, in the X direction, the groove T1 is located on the peripheral region Rs side, and the groove T5 is located on the dividing region Rd side. Comparing the widths of the grooves T1 to T5, the width values of the grooves T1 and T5 are smaller than the width values of the grooves T2 to T4. Therefore, it can be seen that in the region E2, the widths of the upper ends of the grooves T1 and T5 are reduced and the grooves T1 and T5 are deformed.
図7(a)は、周辺回路PCのX方向の中央付近を示す領域E3における溝T1〜T5の上端の幅を表す。領域E3では、Y方向において、溝T1は周辺領域Rs側に位置し、溝T5は分断領域Rd側に位置する。溝T1〜溝T5の幅を比較すると、溝T1及び溝T5の幅の値は、溝T2〜溝T4の幅の値より小さくなっている。したがって、領域E3では、溝T1及び溝T5の上端幅が小さくなって溝T1及び溝T5が変形していることが分かる。 FIG. 7A shows the widths of the upper ends of the grooves T1 to T5 in the region E3 indicating the vicinity of the center in the X direction of the peripheral circuit PC. In the region E3, in the Y direction, the groove T1 is located on the peripheral region Rs side, and the groove T5 is located on the dividing region Rd side. Comparing the widths of the grooves T1 to T5, the width values of the grooves T1 and T5 are smaller than the width values of the grooves T2 to T4. Therefore, it can be seen that in the region E3, the upper end widths of the grooves T1 and T5 are reduced and the grooves T1 and T5 are deformed.
図7(b)は、メモリセルアレイMCA(MCA1)のX方向の中央付近を示す領域E4における溝T1〜T5の上端の幅を表す。領域E4では、Y方向において、溝T1は周辺領域Rs(セル領域Rmc)側に位置し、溝T5は分断領域Rd側に位置する。溝T1〜溝T5の幅を比較すると、溝T1及び溝T5の幅の値は、溝T2〜溝T4の幅の値より小さくなっている。したがって、領域E4では、溝T1及び溝T5の上端の幅が小さくなって溝T1及び溝T5が変形していることが分かる。 FIG. 7B shows the width of the upper ends of the trenches T1 to T5 in the region E4 indicating the vicinity of the center in the X direction of the memory cell array MCA (MCA1). In the region E4, in the Y direction, the trench T1 is located on the peripheral region Rs (cell region Rmc) side, and the trench T5 is located on the dividing region Rd side. Comparing the widths of the grooves T1 to T5, the width values of the grooves T1 and T5 are smaller than the width values of the grooves T2 to T4. Therefore, it can be seen that in the region E4, the widths of the upper ends of the grooves T1 and T5 are reduced and the grooves T1 and T5 are deformed.
図8は、溝部Tの角部Tpを示す領域E5における溝T1〜T5の上端の幅を表す。領域E5では、溝T1は周辺領域Rs(セル領域Rmc)側に位置し、溝T5は分断領域Rd側に位置する。溝T1〜溝T5の幅を比較すると、溝T5の幅の値は、溝T1〜溝T4の幅の値より小さくなっている。したがって、領域E5では、溝T5の上端の幅が小さくなって溝T5が変形していることが分かる。 FIG. 8 shows the widths of the upper ends of the grooves T1 to T5 in the region E5 indicating the corner portion Tp of the groove T. In the region E5, the trench T1 is located on the peripheral region Rs (cell region Rmc) side, and the trench T5 is located on the dividing region Rd side. When the widths of the grooves T1 to T5 are compared, the width value of the groove T5 is smaller than the width values of the grooves T1 to T4. Therefore, it can be seen that in the region E5, the width of the upper end of the groove T5 is reduced and the groove T5 is deformed.
図6(a)、図6(b)、図7(a)、図7(b)8から、領域E1〜領域E4では、溝T1及び溝T5の上端の幅が小さくなって溝T1及び溝T5が変形していることが分かる。また、図8から、領域E5では、溝T5の上端の幅が小さくなって変形していることが分かる。
これは、セル領域Rmc、周辺領域Rs及び分断領域Rdに位置する絶縁膜50(TEOS膜)の圧縮応力によって、Z方向に垂直な方向であって、溝T1及び溝T5が延びる方向に垂直な方向(例えば、X方向やY方向)の溝T1及び溝T5の幅が小さくなるように溝T1及び溝T5が変形するからである。
これは溝T1〜T5のうちで、内側の溝T2〜T4よりも、外側の溝T1、T5に負荷される圧縮応力が大きいことに起因すると考えられる。すなわち、内側の溝T2〜T4の両側に存在する絶縁膜50の体積と比較すると、溝T1、T5の外側に存在する絶縁膜50の体積は、大きい。このために、外側の溝T1、T5には、より大きな圧縮応力がかかり、変形が顕著となるものと考えられる。
From FIG. 6A, FIG. 6B, FIG. 7A, and FIG.
This is a direction perpendicular to the Z direction and perpendicular to the direction in which the trenches T1 and T5 extend due to the compressive stress of the insulating film 50 (TEOS film) located in the cell region Rmc, the peripheral region Rs, and the dividing region Rd. This is because the grooves T1 and T5 are deformed so that the widths of the grooves T1 and T5 in the direction (for example, the X direction and the Y direction) are reduced.
This is considered to be because the compressive stress applied to the outer grooves T1 and T5 is larger than the inner grooves T2 to T4 among the grooves T1 to T5. That is, the volume of the insulating
続いて、要素の変位量について説明する。
図9は、溝T1〜T5の上端の面におけるX方向の要素の変位量を示す図である。
図9は、図5の半導体装置100において、周辺領域Rs内の位置点b1から矢印a1の方向(X方向)に動かした位置点にある要素のX方向の変位量を示している。図9の縦軸は、X方向の変位量の値を示しており、一目盛りは、例えば1ナノメートルである。図9の横軸は、位置点b1からの相対位置Pを示している。
Next, the amount of element displacement will be described.
FIG. 9 is a diagram illustrating the amount of displacement of the element in the X direction on the top surface of the grooves T1 to T5.
FIG. 9 shows the amount of displacement in the X direction of the element at the position point moved in the direction of the arrow a1 (X direction) from the position point b1 in the peripheral region Rs in the
ここで、X方向の変位量とは、要素が変形しない場合の基準位置の値を0として、基準位置から+X方向または−X方向に変形した量に相当する。図9において、変位量が0より大きい場合、基準位置から+X方向に要素が変形していることが示されており、変位量の値(正の値)が大きい程、要素が大きく変形していることが示されている。また、変位量が0より小さい場合、基準位置から−X方向に要素が変形していることが示されており、変位量の値(負の値)が小さい程、要素が大きく変形していることが示されている。 Here, the amount of displacement in the X direction corresponds to the amount of deformation from the reference position in the + X direction or the −X direction, with the value of the reference position when the element is not deformed being zero. In FIG. 9, when the displacement amount is larger than 0, it is shown that the element is deformed in the + X direction from the reference position. The larger the displacement amount (positive value), the more the element is deformed. It has been shown that In addition, when the displacement amount is smaller than 0, it is indicated that the element is deformed in the −X direction from the reference position. The smaller the displacement amount (negative value), the larger the element is deformed. It has been shown.
図9に示すように、位置P1では変位量の値(正の値)が大きく、位置P2では変位量の値(負の値)が小さくなっている。位置P1及び位置P2には、図5に示すような、溝部Ta1の溝T1及び溝T5がそれぞれ位置している。位置P1及び位置P2の間の部分(破線間の部分)は、溝部Ta1(溝T1〜溝T5)が位置する部分に相当する。 As shown in FIG. 9, the displacement amount value (positive value) is large at position P1, and the displacement amount value (negative value) is small at position P2. At the position P1 and the position P2, the groove T1 and the groove T5 of the groove portion Ta1 as shown in FIG. 5 are located, respectively. A portion between the position P1 and the position P2 (a portion between the broken lines) corresponds to a portion where the groove portion Ta1 (the groove T1 to the groove T5) is located.
したがって、溝部Ta1の溝T1は+X方向に大きく変形している。つまり、溝部Ta1の溝T1は、分断領域Rd側に大きく変形している。一方、溝部Ta1の溝T5は−X方向に大きく変形している。つまり、溝部Ta1の溝T5は、周辺領域Rs側に大きく変形している。溝部Ta1の溝T1及び溝T5は、上端において幅が小さくなるように変形している。 Therefore, the groove T1 of the groove portion Ta1 is greatly deformed in the + X direction. That is, the groove T1 of the groove portion Ta1 is greatly deformed toward the dividing region Rd side. On the other hand, the groove T5 of the groove portion Ta1 is greatly deformed in the −X direction. That is, the groove T5 of the groove portion Ta1 is greatly deformed toward the peripheral region Rs side. The groove T1 and the groove T5 of the groove portion Ta1 are deformed so that the width becomes smaller at the upper end.
図10は、溝T1〜T5の上端の面におけるY方向の要素の変位量を示す図である。
図10は、図5の半導体装置100において、セル領域Rmc内の位置点b2から矢印a2の方向(Y方向)に動かした位置点にある要素のY方向の変位量を示している。図10の縦軸は、Y方向の変位量の値を示しており、一目盛りは、例えば1ナノメートルである。図10の横軸は、位置点b2からの相対位置Pを示している。
FIG. 10 is a diagram illustrating the amount of displacement of the element in the Y direction on the top surface of the grooves T1 to T5.
FIG. 10 shows the amount of displacement in the Y direction of the element at the position point moved in the direction of the arrow a2 (Y direction) from the position point b2 in the cell region Rmc in the
ここで、Y方向の変位量とは、要素が変形しない場合の基準位置の値を0として、基準位置から+Y方向または−Y方向に変形した量に相当する。図10において、変位量が0より大きい場合、基準位置から+Y方向に要素が変形していることが示されており、変位量の値(正の値)が大きい程、要素が大きく変形していることが示されている。また、変位量が0より小さい場合、基準位置から−Y方向に要素が変形していることが示されており、変位量の値(負の値)が小さい程、要素が大きく変形していることが示されている。 Here, the amount of displacement in the Y direction corresponds to the amount of deformation from the reference position in the + Y direction or the −Y direction, with the value of the reference position when the element is not deformed being zero. In FIG. 10, when the displacement amount is larger than 0, it is shown that the element is deformed in the + Y direction from the reference position. The larger the displacement amount (positive value), the more the element is deformed. It has been shown that Further, when the displacement amount is smaller than 0, it is indicated that the element is deformed in the −Y direction from the reference position. The smaller the displacement amount (negative value), the larger the element is deformed. It has been shown.
図10に示すように、位置Ps1では変位量の値(負の値)が小さく、位置Ps2では変位量の値(正の値)が大きくなっている。位置Ps1及び位置Ps2には、図5に示すような、スリットST1a及びスリットST1bがそれぞれ位置している。 As shown in FIG. 10, the displacement value (negative value) is small at the position Ps1, and the displacement value (positive value) is large at the position Ps2. At positions Ps1 and Ps2, slits ST1a and ST1b as shown in FIG. 5 are located, respectively.
位置P3では変位量の値(正の値)が大きく、位置P4では変位量の値(負の値)が小さくなっている。位置P3及び位置P4には、図5に示すような、溝部Ta2の溝T1及び溝T5がそれぞれ位置している。位置P3及び位置P4の間の部分(破線間の部分)は、溝部Ta2(溝T1〜溝T5)が位置する部分に相当する。 The displacement value (positive value) is large at the position P3, and the displacement value (negative value) is small at the position P4. At positions P3 and P4, as shown in FIG. 5, grooves T1 and T5 of the groove portion Ta2 are positioned, respectively. A portion between the positions P3 and P4 (a portion between the broken lines) corresponds to a portion where the groove portion Ta2 (grooves T1 to T5) is located.
したがって、溝部Ta2の溝T1は+Y方向に大きく変形している。つまり、溝部Ta2の溝T1は、分断領域Rd側に大きく変形している。一方、溝部Ta2の溝T5は−Y方向に大きく変形している。つまり、溝部Ta2の溝T5は、周辺領域Rs(セル領域Rmc)側に大きく変形している。溝部Ta2の溝T1及び溝T5は、幅が小さくなるように変形している。 Therefore, the groove T1 of the groove portion Ta2 is greatly deformed in the + Y direction. That is, the groove T1 of the groove portion Ta2 is greatly deformed toward the dividing region Rd side. On the other hand, the groove T5 of the groove portion Ta2 is greatly deformed in the -Y direction. That is, the groove T5 of the groove portion Ta2 is greatly deformed toward the peripheral region Rs (cell region Rmc) side. The groove T1 and the groove T5 of the groove portion Ta2 are deformed so that the width becomes small.
また、位置P5では変位量の値(正の値)が大きく、位置P6では変位量の値(負の値)が小さくなっている。位置P5及び位置P6には、図5に示すような、溝部Ta3の溝T5及び溝T1がそれぞれ位置している。位置P5及び位置P6の間の部分(破線間の部分)は、溝部Ta3(溝T1〜溝T5)が位置する部分に相当する。 Further, the displacement value (positive value) is large at the position P5, and the displacement value (negative value) is small at the position P6. At the position P5 and the position P6, as shown in FIG. 5, the groove T5 and the groove T1 of the groove portion Ta3 are respectively located. A portion between the positions P5 and P6 (a portion between the broken lines) corresponds to a portion where the groove portion Ta3 (grooves T1 to T5) is located.
したがって、溝部Ta3の溝T1は−Y方向に大きく変形している。つまり、溝部Ta3の溝T1は、分断領域Rd側に大きく変形している。一方、溝部Ta3の溝T5は+Y方向に大きく変形している。つまり、溝部Ta3の溝T5は、周辺領域Rs(セル領域Rmc)側に大きく変形している。その結果として、溝部Ta3の溝T1及び溝T5は、上端において幅が小さくなるように変形している。 Therefore, the groove T1 of the groove portion Ta3 is greatly deformed in the −Y direction. That is, the groove T1 of the groove portion Ta3 is greatly deformed toward the dividing region Rd side. On the other hand, the groove T5 of the groove portion Ta3 is greatly deformed in the + Y direction. That is, the groove T5 of the groove portion Ta3 is greatly deformed toward the peripheral region Rs (cell region Rmc) side. As a result, the groove T1 and the groove T5 of the groove portion Ta3 are deformed so that the width becomes smaller at the upper end.
図9及び図10から、溝部Ta1、Ta2、Ta3は、上端においてX方向またはY方向に大きく変形することが分かる。これは、セル領域Rmc、周辺領域Rs及び分断領域Rdに位置する絶縁膜50(TEOS膜)の圧縮応力によって、Z方向に垂直な方向であって、溝部Ta1、Ta2、Ta3が延びる方向に垂直な方向(例えば、X方向やY方向)において、溝部Ta1、Ta2、Ta3の溝T1及び溝T5の幅が小さくなるからである。 9 and 10, it can be seen that the grooves Ta1, Ta2, and Ta3 are greatly deformed in the X direction or the Y direction at the upper end. This is a direction perpendicular to the Z direction and perpendicular to the direction in which the grooves Ta1, Ta2, and Ta3 extend due to the compressive stress of the insulating film 50 (TEOS film) located in the cell region Rmc, the peripheral region Rs, and the dividing region Rd. This is because the widths of the grooves T1 and T5 of the groove portions Ta1, Ta2, and Ta3 are reduced in a certain direction (for example, the X direction and the Y direction).
以下、本実施形態に係る半導体装置の製造方法について説明する。
図11(a)、図11(b)、図12(a)及び図12(b)は、半導体装置1の製造方法を示す平面図である。
図11(a)、図11(b)、図12(a)及び図12(b)に示された領域は、図2に示された領域に相当する。
Hereinafter, a method for manufacturing the semiconductor device according to the present embodiment will be described.
FIG. 11A, FIG. 11B, FIG. 12A, and FIG. 12B are plan views showing a method for manufacturing the semiconductor device 1.
The area shown in FIG. 11A, FIG. 11B, FIG. 12A, and FIG. 12B corresponds to the area shown in FIG.
先ず、図11(a)に示すように、基板10上に、周辺回路PCを形成する。周辺回路PCは、周辺領域Rsに位置する。
続いて、基板10上に絶縁膜22及び犠牲膜を交互に積層した積層体を形成した後、積層体を貫通し、基板10に達するメモリホールMHを形成する。メモリホールMH内に、ブロック絶縁膜43と、電荷蓄積膜42と、トンネル絶縁膜41と、チャネル32と、コア絶縁膜31を順に形成して、柱状部CLを形成する(図3(b)参照)。
First, as shown in FIG. 11A, the peripheral circuit PC is formed on the
Subsequently, a stacked body in which the insulating
続いて、積層体の端部を階段状に加工し、周辺回路PC及び積層体を覆うように絶縁膜50を形成する。絶縁膜50は、例えば、TEOSにより形成される。
続いて、積層体にスリットST1、ST2を形成する。スリットST1、ST2を介して犠牲膜を除去した後、犠牲膜が除去された空洞内に電極膜21を形成することで、絶縁膜22及び電極膜21を有する積層体15が形成される(図3(a)参照)。その後、スリットST1、ST2内に絶縁部材55A、55Bを形成する。これにより、基板10上に、メモリセルアレイMCAが形成される。メモリセルアレイMCAは、セル領域Rmcに位置する。
Subsequently, the end portion of the stacked body is processed into a step shape, and the insulating
Subsequently, slits ST1 and ST2 are formed in the laminate. After removing the sacrificial film through the slits ST1 and ST2, the
次に、図11(b)に示すように、フォトリソグラフィ法、及び、RIE(Reactive Ion Etching)等のエッチング処理により、絶縁膜50に複数のホールHを形成する。例えば、絶縁膜50を貫通し、底面が基板10に達するように複数のホールHを形成する。Z方向と、Z方向に垂直な方向(例えば、X方向やY方向)との断面において、ホールHの形状は矩形である。複数のホールHは、溝部Tに沿って配置されている。
Next, as shown in FIG. 11B, a plurality of holes H are formed in the insulating
次に、図12(a)に示すように、例えばCVD(Chemical Vapor Deposition)法により、ホールH内に支持部材60を形成する。複数の支持部材60は溝部Tに沿って配置される。絶縁膜50が圧縮応力を有する材料により形成される場合、支持部材60は、引張応力を有する材料により形成される。支持部材60は、例えば、シリコン窒化物、アルミニウム酸化物により形成される。支持部材60は、例えば、タングステンやチタン等の金属材料により形成される。
次に、図12(b)に示すように、例えば、フォトリソグラフィ法、及び、RIE等のエッチング処理により、メモリセルアレイMCAや周辺回路PCと、ダイシングラインDL(図1参照)との間に溝部Tを形成する。溝部Tは、周辺領域Rs及び分断領域Rdの間に位置する。溝部Tは、メモリセルアレイMCA及び周辺回路PCを囲むように形成される。溝部Tは、溝T1、溝T2、溝T3、溝T4及び溝T5によって構成される(図4(a)参照)。
続いて、例えばCVD法により、溝部Tの溝T1〜溝T5内に埋込部材70(図4(a)参照)を形成する。埋込部材70は、例えば、タングステンやチタン等の金属材料により形成される。
その後、分断領域Rd内のダイシングラインDLに沿って切断して、セル領域Rmc(メモリセルアレイMCA)及び周辺領域Rs(周辺回路PC)をそれぞれ有する複数のチップ1Aを個片化する(図1参照)。
このようにして、半導体装置1が製造される。
Next, as shown in FIG. 12A, a
Next, as shown in FIG. 12B, a groove portion is formed between the memory cell array MCA and the peripheral circuit PC and the dicing line DL (see FIG. 1) by, for example, photolithography and etching processing such as RIE. T is formed. The groove portion T is located between the peripheral region Rs and the dividing region Rd. The trench T is formed so as to surround the memory cell array MCA and the peripheral circuit PC. The groove part T is comprised by the groove | channel T1, the groove | channel T2, the groove | channel T3, the groove | channel T4, and the groove | channel T5 (refer Fig.4 (a)).
Subsequently, the embedded member 70 (see FIG. 4A) is formed in the grooves T1 to T5 of the groove T by, for example, the CVD method. For example, the embedded
Thereafter, cutting is performed along the dicing line DL in the dividing region Rd, and a plurality of
In this way, the semiconductor device 1 is manufactured.
上述した具体例では、複数のホールHを形成した後に溝部Tを形成してているが、ホールHと溝部Tとは、同時に形成しても良い。または、溝部Tを形成した後に、ホールHを形成しても良い。例えば、ホールHは、周辺領域Rsの周辺回路PC上に、絶縁膜50を貫通するコンタクトホールの形成時に形成しても良い。コンタクトホールは、例えば、金属材料が埋め込まれることでゲート電極に接続するコンタクトが形成される。また、複数のホールHは、メモリホールMHの形成時に形成しても良い。
同様に、支持部材60や埋め込み部材70の形成の工程の順番も、適宜変更することができる。
In the specific example described above, the groove portion T is formed after the plurality of holes H are formed. However, the hole H and the groove portion T may be formed at the same time. Alternatively, the hole H may be formed after the groove portion T is formed. For example, the hole H may be formed when a contact hole penetrating the insulating
Similarly, the order of the steps of forming the
以下、本実施形態の効果について説明する。
3次元構造の半導体記憶装置において、メモリセルアレイや周辺回路と、ダイシングラインとの間には溝が形成されており、溝内に金属材料等を埋め込むことでメモリセルアレイを保護している。このような溝は、メモリセルアレイ及び周辺回路上の絶縁膜によって変形する虞がある。
Hereinafter, the effect of this embodiment will be described.
In a semiconductor memory device having a three-dimensional structure, a groove is formed between a memory cell array and peripheral circuits and a dicing line, and the memory cell array is protected by embedding a metal material or the like in the groove. Such a groove may be deformed by an insulating film on the memory cell array and the peripheral circuit.
例えば、図6(a)、図6(b)、図7(a)、図7(b)及び図8〜図10に示すように、セル領域Rmc、周辺領域Rs及び分断領域Rdに位置する絶縁膜50(TEOS膜)の圧縮応力によって、Z方向に垂直な方向であって、溝部Tが延びる方向に垂直な方向(例えば、X方向やY方向)において、溝部Tの溝T1及び溝T5の幅が小さくなる。つまり、溝T1及び溝T5の幅が小さくなって溝部Tが変形する。 For example, as shown in FIG. 6A, FIG. 6B, FIG. 7A, FIG. 7B, and FIG. 8 to FIG. 10, the cell region Rmc, the peripheral region Rs, and the divided region Rd are located. Due to the compressive stress of the insulating film 50 (TEOS film), in the direction perpendicular to the Z direction and perpendicular to the direction in which the groove T extends (for example, the X direction and the Y direction), the grooves T1 and T5 of the groove T The width of becomes smaller. That is, the width of the groove T1 and the groove T5 is reduced and the groove T is deformed.
例えば、溝部Tの溝T1及び溝T5の上端の幅が小さくなると、溝T1〜溝T5内に埋込部材70を埋め込む場合に、溝T1及び溝T5内に空隙が発生し易くなる。ダイシングラインDLに沿って切断して複数のチップ1Aを個片化する場合に、空隙によってチップ1A内に亀裂が発生してチップ1Aが破損する虞がある。
For example, if the widths of the upper ends of the grooves T1 and T5 of the groove T are reduced, voids are likely to be generated in the grooves T1 and T5 when the embedded
本実施形態の半導体装置1では、絶縁膜50内に、引張応力を有する材料を含む支持部材60が設けられている。例えば、支持部材60は複数設けられ、複数の支持部材60が溝部Tに沿って配置されている。このような支持部材60を設けることで、支持部材60の引張応力によって絶縁膜50による内部応力(圧縮応力)が緩和され、溝部Tの変形を抑制する。これにより、溝部Tの溝T1及び溝T5内に空隙が発生し難くなって、空隙によってチップ1A内に亀裂が発生してチップ1Aが破損することを抑制する。
In the semiconductor device 1 of this embodiment, a
例えば、図11(b)、図12(a)及び図12(b)の工程のように、溝部Tを形成した後にホールHを形成して、ホールH内に支持部材60を形成する。これにより、溝部Tの溝T1及び溝T5が変形して空隙が溝T1及び溝T5内に発生することを抑制する。また、図12(b)の工程において、溝T1及び溝T5内に空隙が発生し難くなるので、溝部Tの溝T1〜溝T5内に埋込部材70が形成し易くなる。つまり、溝部Tの溝T1〜溝T5内の埋め込み性が向上する。また、溝T1及び溝T5内に空隙が発生し難くなるので、空隙によってチップ1A内に亀裂が発生してチップ1Aが破損することを抑制する。
本実施形態によれば、信頼性の高い半導体装置及びその製造方法を提供する。
For example, as in the steps of FIGS. 11B, 12A, and 12B, the hole H is formed after the groove portion T is formed, and the
According to the present embodiment, a highly reliable semiconductor device and a manufacturing method thereof are provided.
なお、本実施形態では、ホールH内に支持部材60を形成しているが、ホールH内に支持部材60を形成しなくても良い。つまり、絶縁膜50内にホールHが形成されていることで、絶縁膜50による内部応力(圧縮応力)が緩和され、溝部Tの変形が抑制される。これにより、溝部Tの溝T1及び溝T5内に空隙が発生し難くなって、空隙によってチップ1A内に亀裂が発生してチップ1Aが破損することを抑制する。
In the present embodiment, the
前述したように、一例として、本実施形態に係る半導体装置が3次元構造の半導体記憶装置である場合について説明したが、本実施形態に係る半導体装置は、3次元構造の半導体記憶装置に限定されるわけではない。 As described above, the case where the semiconductor device according to the present embodiment is a three-dimensional semiconductor memory device has been described as an example, but the semiconductor device according to the present embodiment is limited to a three-dimensional semiconductor memory device. I don't mean.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1、100…半導体装置、 1A…チップ、 10…基板、 10a…上面、 15…積層体、 15t…端部、 21…電極膜、 21C…コンタクト、 21S…ステップ、 21T…テラス、 22、50…絶縁膜、 31…コア絶縁膜、 32…チャネル、 41…トンネル絶縁膜、 42…電荷蓄積膜、 43…ブロック絶縁膜、 50R…領域、 50Rt…位置点、 55A、55B…絶縁部材、 60、60A、60B…支持部材、 70…埋込部材、 CL…柱状部、 DL…ダイシングライン、 H…ホール、 MCA、MCA1…メモリセルアレイ、 MH…メモリホール、 PC…周辺回路、 Rd…分断領域、 Rmc…セル領域、 Rs…周辺領域、 ST1、ST1a、ST1b、ST2…スリット、 T、Ta1、Ta2、Ta3…溝部、 T1〜T5…溝、 Tp…角部、 Tp1…一端、 Tp2…他端、 W1…幅、 a1、a2…矢印、 b1、b2…位置点、 d1、dt…距離 DESCRIPTION OF SYMBOLS 1,100 ... Semiconductor device, 1A ... Chip, 10 ... Board | substrate, 10a ... Upper surface, 15 ... Laminated body, 15t ... End part, 21 ... Electrode film, 21C ... Contact, 21S ... Step, 21T ... Terrace, 22, 50 ... Insulating film, 31 ... Core insulating film, 32 ... Channel, 41 ... Tunnel insulating film, 42 ... Charge storage film, 43 ... Block insulating film, 50R ... Region, 50Rt ... Position point, 55A, 55B ... Insulating member, 60, 60A , 60B ... support member, 70 ... embedding member, CL ... columnar part, DL ... dicing line, H ... hole, MCA, MCA1 ... memory cell array, MH ... memory hole, PC ... peripheral circuit, Rd ... divided region, Rmc ... Cell region, Rs ... peripheral region, ST1, ST1a, ST1b, ST2 ... slit, T, Ta1, Ta2, Ta ... groove, T1T5 ... groove, Tp ... corners, Tp1 ... one end, Tp2 ... the other end, W1 ... width, a1, a2 ... an arrow, b1, b2 ... location points, d1, dt ... distance
Claims (11)
前記回路部の周囲に設けられた絶縁部と、
前記絶縁部内に設けられ、前記回路部を囲うように設けられた保護部材と、
前記絶縁部内において前記保護部材に沿って設けられた応力緩和部と、
を備えた半導体装置。 A circuit section;
An insulating portion provided around the circuit portion;
A protective member provided in the insulating portion and provided to surround the circuit portion;
A stress relieving part provided along the protective member in the insulating part;
A semiconductor device comprising:
前記応力緩和部は、シリコン窒化物、アルミニウム酸化物、金属の少なくともいずれかを含む請求項1または2に記載の半導体装置。 The insulating part includes silicon oxide,
The semiconductor device according to claim 1, wherein the stress relaxation portion includes at least one of silicon nitride, aluminum oxide, and metal.
前記回路部の周囲に絶縁部を形成する工程と、
前記絶縁部内に、応力緩和部を形成する工程と、
前記絶縁部内に、前記回路部を囲うように保護部材を形成する工程と、
を備え、
前記応力緩和部を、前記保護部材に沿って形成する、半導体装置の製造方法。 Forming a circuit portion on the substrate;
Forming an insulating portion around the circuit portion;
Forming a stress relaxation portion in the insulating portion;
Forming a protective member in the insulating portion so as to surround the circuit portion;
With
A method for manufacturing a semiconductor device, wherein the stress relaxation portion is formed along the protective member.
前記応力緩和部は、シリコン窒化物、アルミニウム酸化物、金属の少なくともいずれかを含む請求項8〜10のいずれか1つに記載の半導体装置の製造方法。 The insulating part includes silicon oxide,
The method of manufacturing a semiconductor device according to claim 8, wherein the stress relaxation part includes at least one of silicon nitride, aluminum oxide, and metal.
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US11756898B2 (en) | 2020-07-06 | 2023-09-12 | Kioxia Corporation | Semiconductor memory device |
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