JP2019140751A

JP2019140751A - Gate drive circuit, dc/dc converter control circuit using the same, and method for controlling switching transistor

Info

Publication number: JP2019140751A
Application number: JP2018020448A
Authority: JP
Inventors: 浩樹新倉; Hiroki Niikura
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2018-02-07
Filing date: 2018-02-07
Publication date: 2019-08-22

Abstract

To provide a gate drive circuit that combines responsiveness and accuracy of current detection.SOLUTION: A gate drive circuit 300 drives a switching transistor M1 provided between a VIN terminal and an LX terminal. A high-side driver 310 drives the switching transistor M1 in response to a control signal V1. A detection interval setting section 320 turns on a detection switch SW1 after an elapse of a mask time Tcorresponding to a length of a transition period Tof a rise time of a voltage of the LX terminal from turn-on of the switching transistor M1.SELECTED DRAWING: Figure 3

Description

本発明は、ゲート駆動回路に関する。 The present invention relates to a gate driving circuit.

ＤＣ／ＤＣコンバータやインバータなどに、スイッチング回路が用いられる。図１は、本発明者が検討したＤＣ／ＤＣコンバータ１００Ｒの回路図である。なおこの回路を公知技術や従来技術と認定してはならない。ＤＣ／ＤＣコンバータ１００Ｒは、主として、制御回路２００Ｒと、スイッチングトランジスタＭ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１を備える降圧（Ｂｕｃｋ）コンバータである。 A switching circuit is used for a DC / DC converter, an inverter, or the like. FIG. 1 is a circuit diagram of a DC / DC converter 100R studied by the present inventors. This circuit must not be recognized as a known technique or a conventional technique. The DC / DC converter 100R is mainly a buck converter including a control circuit 200R, a switching transistor M1, a rectifier diode D1, an inductor L1, and an output capacitor C1.

スイッチングトランジスタＭ１はＮチャンネルＭＯＳトランジスタ（あるいはＩＧＢＴなど）であり、キャパシタＣ２およびダイオードＤ２を含むブートストラップ回路によって、スイッチングトランジスタＭ１をターンオンするためのハイレベル電圧（ブートストラップ電圧Ｖ_ＢＳＴ）を生成する。 The switching transistor M1 is an N-channel MOS transistor (or IGBT or the like), and generates a high level voltage (bootstrap voltage V _BST ) for _turning on the switching transistor M1 by a bootstrap circuit including a capacitor C2 and a diode D2.

制御信号Ｍａｉｎ＿ＣＬＫは、スイッチングトランジスタＭ１のオン、オフを指示する信号である。レベルシフタ２０４は、バッファ２０２を経由した制御信号Ｍａｉｎ＿ＣＬＫをレベルシフトし、レベルシフト後の制御信号Ｖ１をゲート駆動回路２１０Ｒに供給する。 The control signal Main_CLK is a signal that instructs on / off of the switching transistor M1. The level shifter 204 level-shifts the control signal Main_CLK that has passed through the buffer 202, and supplies the level-shifted control signal V1 to the gate drive circuit 210R.

ゲート駆動回路２１０Ｒは、入力バッファ２１２、出力バッファ２１４を含み、スイッチングトランジスタＭ１のゲートに、ゲート信号Ｖｍａｉｎ＿ｇａｔｅを供給する。 The gate driving circuit 210R includes an input buffer 212 and an output buffer 214, and supplies a gate signal Vmain_gate to the gate of the switching transistor M1.

制御回路２００Ｒは、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１を検出する電流検出機能を備える。検出した電流は、過電流保護や、電流モードによる制御信号Ｍａｉｎ＿ＣＬＫの生成に用いられる。 The control circuit 200R has a current detection function for detecting the current I _M1 flowing through the switching transistor M1. The detected current is used for overcurrent protection and generation of the control signal Main_CLK in the current mode.

スイッチングトランジスタＭ１のオン期間において、その両端間には、電圧降下Ｖ_ＤＳ＝Ｉ_Ｍ１×Ｒ_ＯＮ１が発生する。Ｒ_ＯＮ１はスイッチングトランジスタＭ１のオン抵抗である。電流検出回路２２０は、スイッチングトランジスタＭ１の電圧降下（ドレインソース間電圧）を監視する。 In the ON period of the switching transistor M1, a voltage drop V _DS = I _M1 × R _ON1 occurs between both ends thereof. R _ON1 is the ON resistance of the switching transistor M1. The current detection circuit 220 monitors the voltage drop (drain-source voltage) of the switching transistor M1.

電流検出回路２２０は、検出抵抗Ｒ１、検出スイッチＳＷ１、センスアンプ２２２、検出区間設定部２３０を含む。 The current detection circuit 220 includes a detection resistor R1, a detection switch SW1, a sense amplifier 222, and a detection section setting unit 230.

検出スイッチＳＷ１がオンの期間、抵抗Ｒ１の電圧降下Ｖ_Ｒ１は、Ｖ_Ｒ１＝Ｖ_ＤＳ×Ｒ１／（Ｒ１＋Ｒ_ＯＮ２）となる。Ｒ_ＯＮ２は、検出スイッチＳＷ１のオン抵抗である。センスアンプ２２２は、電圧降下Ｖ_Ｒ１を増幅し、電流検出信号ＩＳを生成する。 While the detection switch SW1 is on, the voltage drop V _R1 of the resistor R1 is V _R1 = V _DS × R1 / (R1 + R _ON2 ). R _ON2 is the ON resistance of the detection switch SW1. The sense amplifier 222 amplifies the voltage drop V _R1 and generates a current detection signal IS.

検出区間設定部２３０は、検出スイッチＳＷ１のオン、オフを制御し、電流の検出区間（窓）を設定する。スイッチングトランジスタＭ１がターンオンした直後は、正確な電流の検出が困難であるため、スイッチング端子ＬＸが入力電圧ＶＩＮ付近まで上昇するまでの間は、検出スイッチＳＷ１をオフし、検出区間から除外される。 The detection section setting unit 230 controls the on / off of the detection switch SW1, and sets a current detection section (window). Immediately after the switching transistor M1 is turned on, it is difficult to detect an accurate current. Therefore, until the switching terminal LX rises to near the input voltage VIN, the detection switch SW1 is turned off and excluded from the detection period.

検出区間設定部２３０は、遅延回路２３２およびＡＮＤゲート２３４を含む。遅延回路２３２は、ゲート信号Ｖｍａｉｎ＿ｇａｔｅのポジエッジを遅延する。ＡＮＤゲート２３４は、遅延回路２３２の出力信号Ｖ２と、制御信号Ｖ１を受け、それらの論理積である制御信号Ｖｓｗ＿ｇａｔｅを生成する。 The detection interval setting unit 230 includes a delay circuit 232 and an AND gate 234. The delay circuit 232 delays the positive edge of the gate signal Vmain_gate. The AND gate 234 receives the output signal V2 of the delay circuit 232 and the control signal V1, and generates a control signal Vsw_gate that is a logical product of them.

本発明者は、図１のＤＣ／ＤＣコンバータ１００Ｒについて検討した結果、以下の課題を認識するに至った。 As a result of studying the DC / DC converter 100R of FIG. 1, the present inventor has come to recognize the following problems.

図２（ａ）、（ｂ）は、図１のＤＣ／ＤＣコンバータ１００Ｒの動作波形図である。ここでは過電流保護を例とする。スイッチングトランジスタＭ１のターンオンの直後の遷移期間Ｔ_ＲＩＳＥにおいて、ＬＸ端子の電圧は接地電圧ＧＮＤから入力電圧ＶＩＮ付近まで上昇する。続くＬＸ端子の電圧のハイ区間Ｔ_Ｈの間、ＬＸ端子の電圧は、ＶＩＮ−Ｒ_ＯＮ１×Ｉ_Ｍ１にしたがって低下していく。検出抵抗Ｒ１の電圧Ｖ３は、ＶＩＮ−ｋ×Ｒ_ＯＮ１×Ｉ_Ｍ１にしたがって変化する。ｋはＲ１とＳＷ１の分圧比である。電圧Ｖ３が過電流保護のしきい値ＯＣＰ＿ｔｈｒｅｓｈｏｌｄまで低下すると、過電流保護がかかり、制御信号Ｍａｉｎ＿ＣＬＫがローとなる。その結果、スイッチングトランジスタＭ１がターンオフし、ＬＸ端子の電圧がＧＮＤまで落ちる。 2A and 2B are operation waveform diagrams of the DC / DC converter 100R of FIG. Here, overcurrent protection is taken as an example. In the transition period _TRISE immediately after the switching transistor M1 is turned on, the voltage at the LX terminal rises from the ground voltage GND to the vicinity of the input voltage VIN. During the high period _{T H} of the voltage of the subsequent LX terminal, the voltage of the LX terminal, decreases according to _{VIN-R ON1} × _{I M1.} The voltage V3 of the detection resistor R1 changes according to VIN−k × R _ON1 × I _M1 . k is a partial pressure ratio between R1 and SW1. When the voltage V3 drops to the overcurrent protection threshold OCP_threshold, overcurrent protection is applied and the control signal Main_CLK goes low. As a result, the switching transistor M1 is turned off, and the voltage at the LX terminal drops to GND.

スイッチングトランジスタＭ１の電流を正確に検出できるのは、ハイ区間Ｔ_Ｈに限定される。一方で、ＬＸ端子の電圧の変化速度、すなわち遷移期間Ｔ_ＲＩＳＥの長さは、入力電圧ＶＩＮや出力電圧ＶＯＵＴに依存して変動する。したがって常に正確な電流検出を行うためには、遅延回路２３２の遅延時間Ｄｅｌａｙを、ＬＸ端子の電圧の遷移時間Ｔ_ＲＩＳＥの最大時間より長くなるように規定する必要がある。この場合、図２（ａ）においてハッチングを付した期間は、電流検出が不能となり、応答性が低下する。 The current of the switching transistor M1 can be accurately detected is limited to a high period T _H. On the other hand, the voltage change speed of the LX terminal, that is, the length of the transition period _TRISE varies depending on the input voltage VIN and the output voltage VOUT. Always in order to perform accurate current detection therefore, the delay time of the delay circuit 232 Delay, it is necessary to define so as to be longer than the maximum time of the transition time T _RISE voltage LX terminal. In this case, during the hatched period in FIG. 2A, current detection becomes impossible and the responsiveness decreases.

図２（ｂ）には、応答性を優先して、遅延時間Ｄｅｌａｙを短くしたときの動作が示される。この場合、ハイ区間Ｔ_Ｈより前の遷移期間Ｔ_ＲＩＳＥの間に電流検出の窓が開く。このときの検出抵抗Ｒ１の電圧Ｖ３は、ＶＩＮ−ｋ×Ｒ_ＯＮ１×Ｉ_Ｍ１を満たしておらず、過電流状態でないにもかかわらず、Ｖ３がしきい値ＯＣＰ＿ｔｈｒｅｓｈｏｌｄより低くなり、過電流状態が誤検出される。 FIG. 2B shows an operation when the delay time Delay is shortened with priority given to responsiveness. In this case, the window of the current detected during the transition period T _RISE prior high period T _H is opened. The voltage V3 of the detection resistor R1 at this time does not satisfy VIN−k × R _ON1 × I _M1 and is not in an overcurrent state, but V3 becomes lower than the threshold value OCP_threshold, and the overcurrent state is erroneous. Detected.

このように、図１のＤＣ／ＤＣコンバータ１００Ｒでは、応答性と電流検出の精度がトレードオフの関係にある。なおこの問題を、当業者の一般的な認識と捉えてはならない。 Thus, in the DC / DC converter 100R of FIG. 1, the response and the accuracy of current detection are in a trade-off relationship. This problem should not be regarded as a general recognition of those skilled in the art.

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、応答性と電流検出の精度を両立したゲート駆動回路の提供にある。 The present invention has been made in such a situation, and one of the exemplary purposes of an aspect thereof is to provide a gate driving circuit that achieves both responsiveness and current detection accuracy.

本発明のある態様は、ゲート駆動回路に関する。ゲート駆動回路は、入力端子と、スイッチング端子と、ブートストラップ端子と、入力端子とスイッチング端子の間に設けられたスイッチングトランジスタと、制御信号に応じてスイッチングトランジスタを駆動するハイサイドドライバと、スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、スイッチングトランジスタのターンオンから、スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、検出スイッチをターンオンする検出区間設定部と、を備える。 One embodiment of the present invention relates to a gate driving circuit. The gate drive circuit includes an input terminal, a switching terminal, a bootstrap terminal, a switching transistor provided between the input terminal and the switching terminal, a high-side driver that drives the switching transistor according to a control signal, and a switching transistor The detection switch and current detection resistor provided in series on the path in parallel with the switching transistor, and the detection switch is turned on after a mask time corresponding to the length of the transition period of the rising edge of the switching terminal voltage from the turn-on of the switching transistor. A detection interval setting unit.

本発明の別の態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、入力端子と、スイッチング端子と、ブートストラップ端子と、ＤＣ／ＤＣコンバータの出力または負荷の状態に応じたフィードバック信号がその目標値に近づくようにパルス信号を生成するフィードバックコントローラと、パルス信号に応じたハイサイドパルスをレベルシフトし、制御信号を生成するレベルシフタと、制御信号に応じて、入力端子とスイッチング端子の間に設けられたスイッチングトランジスタを駆動するハイサイドドライバと、スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、スイッチングトランジスタのターンオンから、スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、検出スイッチをターンオンする検出区間設定部と、を備える。 Another aspect of the present invention relates to a control circuit for a DC / DC converter. The control circuit includes an input terminal, a switching terminal, a bootstrap terminal, a feedback controller that generates a pulse signal so that a feedback signal according to an output of the DC / DC converter or a load state approaches its target value, and a pulse A level shifter for level-shifting a high-side pulse corresponding to the signal and generating a control signal; a high-side driver for driving a switching transistor provided between the input terminal and the switching terminal according to the control signal; The detection switch and the current detection resistor provided in series on the parallel path, and the detection switch are turned on after a mask time corresponding to the length of the transition period of the rising edge of the switching terminal voltage from the turn-on of the switching transistor. Detection interval setting And, equipped with a.

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明のある態様によれば、応答性と電流検出の精度を両立できる。 According to an aspect of the present invention, both responsiveness and current detection accuracy can be achieved.

本発明者が検討したＤＣ／ＤＣコンバータの回路図である。It is a circuit diagram of a DC / DC converter examined by the present inventors. 図２（ａ）、（ｂ）は、図１のＤＣ／ＤＣコンバータの動作波形図である。2A and 2B are operation waveform diagrams of the DC / DC converter of FIG. 実施の形態に係るゲート駆動回路の回路図である。It is a circuit diagram of a gate drive circuit according to an embodiment. 第１実施例に係るゲート駆動回路を備える制御回路の回路図である。FIG. 3 is a circuit diagram of a control circuit including a gate drive circuit according to the first embodiment. 図５（ａ）、（ｂ）は、制御回路の動作波形図である。5A and 5B are operation waveform diagrams of the control circuit. 第１実施例に係るゲート駆動回路を備える制御回路の回路図である。FIG. 3 is a circuit diagram of a control circuit including a gate drive circuit according to the first embodiment.

（実施の形態の概要）
本明細書に開示される一実施の形態は、ゲート駆動回路に関する。ゲート駆動回路は、入力端子と、スイッチング端子と、制御信号に応じて、入力端子とスイッチング端子の間に設けられたスイッチングトランジスタを駆動するハイサイドドライバと、スイッチングトランジスタと並列な経路上に直列に設けられた検出スイッチおよび電流検出抵抗と、スイッチングトランジスタのターンオンから、スイッチング端子の電圧の立ち上がりの遷移期間の長さに応じたマスク時間の経過後に、検出スイッチをターンオンする検出区間設定部と、を備える。 (Outline of the embodiment)
One embodiment disclosed herein relates to a gate drive circuit. The gate driving circuit includes an input terminal, a switching terminal, a high-side driver that drives a switching transistor provided between the input terminal and the switching terminal in response to a control signal, and a serial connection circuit in parallel with the switching transistor. A detection switch and a current detection resistor provided, and a detection section setting unit that turns on the detection switch after a lapse of a mask time corresponding to the length of the transition period of the rise of the voltage of the switching terminal from the turn-on of the switching transistor. Prepare.

スイッチング端子の電圧の変化速度に応じてマスク時間を調節することにより、応答性と電流検出の精度を両立することができる。 By adjusting the mask time according to the voltage change rate of the switching terminal, both responsiveness and current detection accuracy can be achieved.

検出区間設定部は、スイッチング端子の電圧の変化にもとづいて電流を生成し、当該電流が流れる期間を、マスク時間としてもよい。スイッチング端子の電圧の過渡的な遷移期間において流れる変化を監視することにより、遷移期間か否かを判定できる。 The detection section setting unit may generate a current based on a change in the voltage of the switching terminal, and a period during which the current flows may be set as a mask time. It is possible to determine whether or not it is a transition period by monitoring a change flowing in a transient transition period of the voltage of the switching terminal.

検出区間設定部は、一端が接地されたキャパシタと、キャパシタの他端とスイッチング端子の間に設けられた整流素子と、キャパシタの他端とブートストラップ端子の間に設けられたインピーダンス素子と、を含んでもよい。マスク時間は、インピーダンス素子の電圧降下と所定のしきい値との比較結果に応じていてもよい。スイッチング端子の電圧が上昇する遷移期間において、キャパシタは、インピーダンス素子を介して流れる電流によって充電され、したがってインピーダンス素子には、充電電流に比例した電圧降下が発生する。この電圧降下をしきい値と比較することにより、遷移期間を検出できる。 The detection section setting unit includes a capacitor having one end grounded, a rectifying element provided between the other end of the capacitor and the switching terminal, and an impedance element provided between the other end of the capacitor and the bootstrap terminal. May be included. The mask time may depend on a comparison result between the voltage drop of the impedance element and a predetermined threshold value. In the transition period in which the voltage at the switching terminal rises, the capacitor is charged by the current flowing through the impedance element, and thus a voltage drop proportional to the charging current occurs in the impedance element. The transition period can be detected by comparing this voltage drop with a threshold value.

検出区間設定部は、キャパシタの他端の電圧と、スイッチングトランジスタのゲート信号とを受ける第１ＡＮＤゲートと、ＡＮＤゲートの出力のポジエッジを所定時間遅延させる第１遅延回路と、を含んでもよい。検出区間設定部は、第１遅延回路の出力と、制御信号とを受ける第２ＡＮＤゲートをさらに含んでもよい。 The detection interval setting unit may include a first AND gate that receives the voltage at the other end of the capacitor and the gate signal of the switching transistor, and a first delay circuit that delays the positive edge of the output of the AND gate for a predetermined time. The detection interval setting unit may further include a second AND gate that receives the output of the first delay circuit and the control signal.

検出区間設定部は、スイッチングトランジスタのゲート信号を遅延させる第２遅延回路と、キャパシタの他端の電圧と、第２遅延回路の出力とを受ける第３ＡＮＤゲートと、第３ＡＮＤゲートの出力と、制御信号とを受ける第４ＡＮＤゲートと、をさらに含んでもよい。 The detection section setting unit controls the second delay circuit that delays the gate signal of the switching transistor, the third AND gate that receives the voltage at the other end of the capacitor, and the output of the second delay circuit, the output of the third AND gate, And a fourth AND gate receiving the signal.

ゲート駆動回路は、スイッチング端子と接地端子の間に設けられたＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタをさらに備えてもよい。ＤＭＯＳトランジスタのドレインソース間容量または基板容量が、キャパシタであってもよい。 The gate drive circuit may further include a DMOS (Double Diffused Metal Oxide Semiconductor) transistor provided between the switching terminal and the ground terminal. The capacitor between the drain and source of the DMOS transistor or the substrate capacitance may be a capacitor.

ゲート駆動回路は、ひとつの半導体基板に集積化されてもよい。 The gate driving circuit may be integrated on one semiconductor substrate.

本発明の別の態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、上述のゲート駆動回路に加えて、ＤＣ／ＤＣコンバータの出力または負荷の状態に応じたフィードバック信号がその目標値に近づくようにパルス信号を生成するフィードバックコントローラと、パルス信号に応じたハイサイドパルスをレベルシフトし、制御信号を生成するレベルシフタと、をさらに備える。 Another aspect of the present invention relates to a control circuit for a DC / DC converter. In addition to the gate drive circuit described above, the control circuit generates a pulse signal so that the feedback signal according to the output of the DC / DC converter or the load state approaches its target value, and the control circuit according to the pulse signal A level shifter for level-shifting the high-side pulse and generating a control signal.

フィードバックコントローラは、電流検出抵抗の電圧降下に応じてパルス信号を生成する電流モードのコントローラであってもよい。 The feedback controller may be a current mode controller that generates a pulse signal in response to a voltage drop of the current detection resistor.

制御回路は、電流検出抵抗の電圧降下にもとづいて過電流検出を行ってもよい。 The control circuit may perform overcurrent detection based on a voltage drop of the current detection resistor.

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 (Embodiment)
The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are electrically connected to each other in addition to the case where the member A and the member B are physically directly connected. It includes cases where the connection is indirectly made through other members that do not substantially affect the general connection state, or that do not impair the functions and effects achieved by their combination.

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as their electric It includes cases where the connection is indirectly made through other members that do not substantially affect the general connection state, or that do not impair the functions and effects achieved by their combination.

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。 “Signal A (voltage, current) is in response to signal B (voltage, current)” means that signal A has a correlation with signal B. Specifically, (i) signal A Is signal B, (ii) signal A is proportional to signal B, (iii) signal A is obtained by level shifting signal B, and (iv) signal A is obtained by amplifying signal B. If (v) signal A is obtained by inverting signal B, it means (vi) or any combination thereof. It will be understood by those skilled in the art that the “depending” range is determined depending on the type and application of the signals A and B.

また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値、容量値を表すものとする。また、端子に付された符号は、それに生ずる電圧あるいは信号レベルを表すものとする。 Further, in this specification, electrical signals such as voltage signals and current signals, or symbols attached to circuit elements such as resistors and capacitors indicate the respective voltage values, current values, resistance values, and capacitance values as necessary. It shall represent. Moreover, the code | symbol attached | subjected to the terminal shall represent the voltage or signal level which arises in it.

図３は、実施の形態に係るゲート駆動回路３００の回路図である。ゲート駆動回路３００は、駆動対象のスイッチングトランジスタＭ１とともに制御回路２００に集積化される。制御回路２００の制御対象は特に限定されない。 FIG. 3 is a circuit diagram of the gate drive circuit 300 according to the embodiment. The gate drive circuit 300 is integrated in the control circuit 200 together with the switching transistor M1 to be driven. The control target of the control circuit 200 is not particularly limited.

制御回路２００は、入力（ＶＩＮ）端子、ブートストラップ（ＢＳＴ）端子、スイッチング（ＬＸ）端子、接地（ＧＮＤ）端子を備える。ＢＳＴ端子とＬＸ端子の間には、ブートストラップキャパシタＣ２が接続される。ＶＩＮ端子とＬＸ端子の間には、スイッチングトランジスタＭ１が設けられる。スイッチングトランジスタＭ１は、ＮチャンネルあるいはＮＰＮ型である。 The control circuit 200 includes an input (VIN) terminal, a bootstrap (BST) terminal, a switching (LX) terminal, and a ground (GND) terminal. A bootstrap capacitor C2 is connected between the BST terminal and the LX terminal. A switching transistor M1 is provided between the VIN terminal and the LX terminal. The switching transistor M1 is an N-channel or NPN type.

ゲート駆動回路３００は、ブートストラップ回路を利用して、ゲート信号Ｖｍａｉｎ＿ｇａｔｅを生成する。ゲート駆動回路３００は、レギュレータ３０２、ダイオード３０４、レベルシフタ３０６、ハイサイドドライバ３１０、検出抵抗Ｒ１、検出スイッチＳＷ１、検出区間設定部３２０、センスアンプ３３０を備える。 The gate driving circuit 300 generates a gate signal Vmain_gate using a bootstrap circuit. The gate drive circuit 300 includes a regulator 302, a diode 304, a level shifter 306, a high side driver 310, a detection resistor R1, a detection switch SW1, a detection section setting unit 320, and a sense amplifier 330.

レギュレータ３０２は、電源電圧ＶＣＣを生成する。電源電圧ＶＣＣは、ダイオード３０４およびＢＳＴ端子を介して、ブートストラップ用キャパシタＣ２に印加される。 The regulator 302 generates a power supply voltage VCC. The power supply voltage VCC is applied to the bootstrap capacitor C2 via the diode 304 and the BST terminal.

レベルシフタ３０６は、制御信号ＭａｉｎＣＬＫを、ＢＳＴ端子の電圧をハイ、ＬＸ端子の電圧をローとする制御信号Ｖ１にレベルシフトする。 The level shifter 306 shifts the level of the control signal MainCLK to a control signal V1 in which the voltage at the BST terminal is high and the voltage at the LX terminal is low.

ハイサイドドライバ３１０は、制御信号Ｖ１に応じて、スイッチングトランジスタＭ１を駆動する。具体的にはハイサイドドライバ３１０は、制御信号Ｖ１がハイのとき、Ｖｍａｉｎ＿ｇａｔｅ＝ＢＳＴとしてスイッチングトランジスタＭ１をオンし、制御信号Ｖ１がローのとき、Ｖｍａｉｎ＿ｇａｔｅ＝ＬＸとしてスイッチングトランジスタＭ１をオフする。 The high side driver 310 drives the switching transistor M1 according to the control signal V1. Specifically, the high-side driver 310 turns on the switching transistor M1 with Vmain_gate = BST when the control signal V1 is high, and turns off the switching transistor M1 with Vmain_gate = LX when the control signal V1 is low.

スイッチングトランジスタＭ１と並列な経路上には、検出抵抗Ｒ１および検出スイッチＳＷ１が直列に設けられる。スイッチングトランジスタＭ１のオン期間において、検出スイッチＳＷ１がオンすると、検出抵抗Ｒ１には、スイッチングトランジスタＭ１の電流に応じた電圧降下Ｖ_Ｒ１が発生する。この電圧降下Ｖ_Ｒ１は必要に応じてセンスアンプ３３０により増幅される。電圧降下Ｖ_Ｒ１は、過電流保護や、制御回路２００の制御対象のフィードバック制御に用いることができる。 A detection resistor R1 and a detection switch SW1 are provided in series on a path parallel to the switching transistor M1. When the detection switch SW1 is turned on in the on period of the switching transistor M1, a voltage drop _VR1 corresponding to the current of the switching transistor M1 is generated in the detection resistor R1. This voltage drop _VR1 is amplified by the sense amplifier 330 as necessary. The voltage drop _VR1 can be used for overcurrent protection and feedback control of the control target of the control circuit 200.

検出区間設定部３２０は、スイッチングトランジスタＭ１のターンオンから、ＬＸ端子の電圧の立ち上がりの遷移期間Ｔ_ＲＩＳＥの長さに応じたマスク時間Ｔ_ＭＳＫの経過後に、検出スイッチＳＷ１をターンオンする。 The detection section setting unit 320 turns on the detection switch SW1 after a lapse of the mask time T _MSK corresponding to the length of the transition period T _RISE of the rise of the voltage at the LX terminal from the turn-on of the switching transistor M1.

以上が制御回路２００の構成である。この制御回路２００によれば、ＬＸ端子の電圧の変化速度に応じてマスク時間Ｔ_ＭＳＫを調節することにより、応答性と電流検出の精度を両立することができる。 The above is the configuration of the control circuit 200. According to this control circuit 200, both the responsiveness and the accuracy of current detection can be achieved by adjusting the mask time _TMSK according to the voltage change rate of the LX terminal.

本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。 The present invention is understood as the block diagram and circuit diagram of FIG. 3 or extends to various apparatuses and methods derived from the above description, and is not limited to a specific configuration. Hereinafter, more specific configuration examples and examples will be described in order not to narrow the scope of the present invention but to help understanding and clarify the essence and operation of the present invention.

図４は、第１実施例に係るゲート駆動回路３００Ａを備える制御回路２００Ａの回路図である。以下の実施例では、ＤＣ／ＤＣコンバータを制御対象とする制御回路について説明する。 FIG. 4 is a circuit diagram of a control circuit 200A including the gate drive circuit 300A according to the first embodiment. In the following embodiments, a control circuit that controls a DC / DC converter will be described.

ＤＣ／ＤＣコンバータ１００は、制御回路２００Ａおよび周辺回路部品を備える。制御回路２００は、ひとつの半導体基板に集積化された機能ＩＣである。 The DC / DC converter 100 includes a control circuit 200A and peripheral circuit components. The control circuit 200 is a functional IC integrated on one semiconductor substrate.

制御回路２００Ａには、降圧（Ｂｕｃｋ）コンバータを構成するいくつかの回路部品（Ｌ１，Ｄ１，Ｃ１，Ｃ２）が外付けされる。降圧コンバータのトポロジーは公知であるから詳細な説明は省略する。 Several circuit components (L1, D1, C1, C2) constituting a step-down (Buck) converter are externally attached to the control circuit 200A. Since the topology of the step-down converter is known, a detailed description is omitted.

制御回路２００Ａは、入力（ＶＩＮ）端子、ブートストラップ（ＢＳＴ）端子、スイッチング（ＬＸ）端子、接地（ＧＮＤ）端子、フィードバック（ＦＢ）端子を備える。ＢＳＴ端子とＬＸ端子の間には、ブートストラップキャパシタＣ２が接続される。またＬＸ端子と接地の間にはダイオードＤ１が接続される。インダクタＬ１は、ＬＸ端子とＤＣ／ＤＣコンバータ１００の出力端子１０２の間に設けられる。出力端子１０２には平滑キャパシタＣ１が接続される。 The control circuit 200A includes an input (VIN) terminal, a bootstrap (BST) terminal, a switching (LX) terminal, a ground (GND) terminal, and a feedback (FB) terminal. A bootstrap capacitor C2 is connected between the BST terminal and the LX terminal. A diode D1 is connected between the LX terminal and the ground. The inductor L1 is provided between the LX terminal and the output terminal 102 of the DC / DC converter 100. A smoothing capacitor C1 is connected to the output terminal 102.

ＦＢ端子には、ＤＣ／ＤＣコンバータ１００の出力（または負荷の状態）に応じたフィードバック信号ＶＦＢがフィードバックされる。本実施例では、出力電圧ＶＯＵＴが抵抗Ｒ１１，Ｒ１２により分圧されて、フィードバック信号ＶＦＢが生成される。 A feedback signal VFB corresponding to the output (or load state) of the DC / DC converter 100 is fed back to the FB terminal. In this embodiment, the output voltage VOUT is divided by the resistors R11 and R12, and the feedback signal VFB is generated.

制御回路２００Ａは、スイッチングトランジスタＭ１およびゲート駆動回路３００に加えて、フィードバックコントローラ２１０を備える。フィードバックコントローラ２１０は、フィードバック信号ＶＦＢがその目標値に近づくように、パルス信号である制御信号Ｍａｉｎ＿ＣＬＫを生成する。たとえばフィードバックコントローラ２１０は、電流モードのコントローラであり、検出抵抗Ｒ１の電圧降下にもとづく電流検出信号ＩＳに応じて、制御信号Ｍａｉｎ＿ＣＬＫを生成してもよい。また制御回路２００Ａは、電流検出信号ＩＳに応じて過電流保護を行う過電流検出（ＯＣＰ）回路２５０を含んでもよい。 The control circuit 200A includes a feedback controller 210 in addition to the switching transistor M1 and the gate drive circuit 300. The feedback controller 210 generates a control signal Main_CLK that is a pulse signal so that the feedback signal VFB approaches its target value. For example, the feedback controller 210 is a current mode controller, and may generate the control signal Main_CLK according to the current detection signal IS based on the voltage drop of the detection resistor R1. The control circuit 200A may include an overcurrent detection (OCP) circuit 250 that performs overcurrent protection according to the current detection signal IS.

ゲート駆動回路３００Ａにおいて、ハイサイドドライバ３１０は、入力バッファ２１２、出力バッファ２１４を含む。バッファの段数は特に限定されない。 In the gate driving circuit 300 </ b> A, the high side driver 310 includes an input buffer 212 and an output buffer 214. The number of buffer stages is not particularly limited.

検出区間設定部３２０Ａは、ＬＸ端子の電圧の変化にもとづいて電流Ｉｓｕｂを生成し、当該電流Ｉｓｕｂが流れる期間を、マスク時間Ｔ_ＭＳＫとする。 The detection interval setting unit 320A generates a current Isub based on a change in the voltage at the LX terminal, and sets a period during which the current Isub flows as a mask time _TMSK .

検出区間設定部３２０Ａは、一端が接地されたキャパシタＣ３と、キャパシタＣ３の他端とＬＸ端子の間に設けられた整流素子Ｄ３と、キャパシタＣ３の他端とＢＳＴ端子の間に設けられたインピーダンス素子（プルアップ抵抗）Ｒ３と、を含む。マスク時間Ｔ_ＭＳＫは、インピーダンス素子Ｒ３の電圧降下Ｖ_Ｒ３と所定のしきい値Ｖｔｈとの比較結果に応じている。 The detection section setting unit 320A includes a capacitor C3 whose one end is grounded, a rectifier element D3 provided between the other end of the capacitor C3 and the LX terminal, and an impedance provided between the other end of the capacitor C3 and the BST terminal. Element (pull-up resistor) R3. Mask time _{T MSK} is in accordance with the comparison result of the voltage drop _{V R3} with a predetermined threshold value Vth of the impedance element R3.

すなわち、スイッチングトランジスタＭ１のターンオンにともない、ＬＸ端子の電圧が上昇すると、それにともなってキャパシタＣ３の電圧Ｖ４が時間とともに上昇する。キャパシタＣ３の電圧Ｖ４を上昇させるために、インピーダンス素子Ｒ３を介して、充電電流Ｉｓｕｂが流れる。つまり、充電電流Ｉｓｕｂが流れる期間を、遷移期間Ｔ_ＲＩＳＥとすることができる。 That is, when the voltage of the LX terminal rises with the turning on of the switching transistor M1, the voltage V4 of the capacitor C3 rises with time. In order to increase the voltage V4 of the capacitor C3, the charging current Isub flows through the impedance element R3. That is, a period during which the charging current flows Isub, can be a transition period _{T RISE.}

第１ＡＮＤゲート３２２は、キャパシタＣ３の他端の電圧Ｖ４と、スイッチングトランジスタＭ１のゲート信号Ｖｍａｉｎ＿ｇａｔｅとを受け、それらの論理積Ｖ２を生成する。 The first AND gate 322 receives the voltage V4 at the other end of the capacitor C3 and the gate signal Vmain_gate of the switching transistor M1, and generates a logical product V2.

第１ＡＮＤゲート３２２の出力Ｖ２は、Ｖ４をしきい値Ｖｔｈの比較結果に応じて変化する。Ｖ４＝ＢＳＴ−Ｖ_Ｒ３であり、Ｖｔｈ＝ＢＳＴ−ΔＶ／２であるから、第１ＡＮＤゲート３２２の出力は、Ｖ_Ｒ３とΔＶ／２の比較結果に応じている。ΔＶはキャパシタＣ２の両端間の電圧である。 The output V2 of the first AND gate 322 changes according to the comparison result of V4 and the threshold value Vth. A V4 = _{BST-V R3,} since it is Vth = BST-ΔV / 2, the output of the second 1AND gate 322 _is in accordance with the comparison result of the _{V R3} and [Delta] V / 2. ΔV is a voltage across the capacitor C2.

第１遅延回路３２４は、第１ＡＮＤゲート３２２の出力Ｖ２のポジエッジを所定時間遅延させる。これにより、スイッチングトランジスタＭ１がターンオンした直後の比較結果をマスクできる。 The first delay circuit 324 delays the positive edge of the output V2 of the first AND gate 322 for a predetermined time. Thereby, the comparison result immediately after the switching transistor M1 is turned on can be masked.

第２ＡＮＤゲート３２６は、第１遅延回路３２４の出力と、制御信号Ｖ１とを受け、それらの論理積Ｖｓｗ＿ｇａｔｅを生成し、検出スイッチＳＷ１に供給する。 The second AND gate 326 receives the output of the first delay circuit 324 and the control signal V1, generates a logical product Vsw_gate thereof, and supplies it to the detection switch SW1.

ＬＸ端子と接地端子の間に、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタＭ３を設けて、ＤＭＯＳトランジスタＭ３のドレインソース間容量または基板容量を、キャパシタＣ３として用いてもよい。ＤＭＯＳトランジスタＭ３の容量を利用することで、容量のバイアス依存性によって、電圧が印加された状態では、０Ｖ印加時と比べて、容量（Ｃ３）が１／１０倍程度と低くなるため、プルアップ抵抗Ｒ３とＤＭＯＳトランジスタＭ３の容量Ｃ３が形成するフィルタの時定数を短くすることができる。 A DMOS (Double Diffused Metal Oxide Semiconductor) transistor M3 may be provided between the LX terminal and the ground terminal, and the drain-source capacitance or the substrate capacitance of the DMOS transistor M3 may be used as the capacitor C3. By utilizing the capacitance of the DMOS transistor M3, the capacitance (C3) is reduced to about 1/10 times when the voltage is applied due to the bias dependency of the capacitance, compared to when 0V is applied. The time constant of the filter formed by the resistor R3 and the capacitor C3 of the DMOS transistor M3 can be shortened.

以上が制御回路２００Ａの構成である。続いてその動作を、過電流保護を例として説明する。図５（ａ）、（ｂ）は、制御回路２００Ａの動作波形図である。図５（ａ）は、ＬＸ端子の電圧の変化速度が遅い場合を、図５（ｂ）は、ＬＸ端子の電圧の変化速度が早い場合を示す。 The above is the configuration of the control circuit 200A. Next, the operation will be described by taking overcurrent protection as an example. 5A and 5B are operation waveform diagrams of the control circuit 200A. FIG. 5A shows a case where the change rate of the voltage at the LX terminal is slow, and FIG. 5B shows a case where the change rate of the voltage at the LX terminal is fast.

時刻ｔ_０に制御信号Ｍａｉｎ＿ＣＬＫがハイになる。ハイサイドドライバ３１０の伝搬遅延の経過後の時刻ｔ_１に、Ｖｍａｉｎ＿ｇａｔｅ信号がハイになり、スイッチングトランジスタＭ１がターンオンする。遷移期間Ｔ_ＲＩＳＥの間、ＬＸ端子の電圧が時間とともに上昇する。なお、ＬＸ端子の電圧やＢＳＴ端子の電圧を基準とするロジック信号（Ｖ１，Ｖ２，Ｖｓｗ＿ｇａｔｅ）の波形については、理解の容易化のために、ローであるＬＸ端子の電圧、ハイであるＢＳＴ端子の電圧を一定として簡略化して示す。 Control signal Main_CLK becomes high at a time _{t 0.} At time _{t 1} after the lapse of the propagation delay of the high-side driver 310, Vmain_gate signal becomes high, the switching transistor M1 is turned on. During the transition period _TRISE , the voltage at the LX terminal increases with time. For easy understanding, the waveform of the logic signal (V1, V2, Vsw_gate) based on the voltage of the LX terminal or the voltage of the BST terminal is the voltage of the LX terminal that is low and the BST terminal that is high. The voltage is simply shown as constant.

遷移期間Ｔ_ＲＩＳＥの間、キャパシタＣ３に対して電流Ｉｓｕｂが流れ、インピーダンス素子Ｒ３に電圧降下Ｖ_Ｒ３が発生する。電圧Ｖ４としきい値Ｖｔｈの比較結果（すなわち電圧降下Ｖ_Ｒ３としきい値ΔＶ／２の比較結果）を示す信号Ｖ２は、時刻ｔ_２にハイとなる。遅延回路３２４によって信号Ｖ２が遅延され、時刻ｔ_３に検出スイッチＳＷ１のゲートＶｓｗ＿ｇａｔｅがハイとなり、電流検出の窓が開く。時刻ｔ_４にＬＸ端子の電圧がしきい値ＯＣＰ＿ｔｈｒｅｓｈｏｌｄまで低下すると、過電流保護が働き、制御信号Ｍａｉｎ＿ＣＬＫがローとなり、スイッチングが停止する。 During the transition period _{T RISE,} current Isub flows against capacitor C3, the voltage drop _{V R3} generated in the impedance element R3. Signal indicating the comparison result of the voltage V4 and the threshold Vth (i.e. the comparison result of the voltage drop _{V R3} and the threshold [Delta] V / 2) V2 is at the high time _{t 2.} The delayed signal V2 by the delay circuit 324, a gate Vsw_gate detection switch SW1 at time _{t 3} becomes high, open windows current detection. When the voltage of the LX terminal at time _{t 4} is lowered to the threshold OCP_threshold, it acts overcurrent protection, control signal Main_CLK goes low, switching is stopped.

なお時刻ｔ_２の直後、信号Ｖ２が短い間ハイとなるが、これは遅延回路３２４によってマスクされるため、電流検出の窓が開くことはない。 Note Immediately after time t _2, the the signal V2 is briefly high, which is masked by the delay circuit 324, the window of the current detection is not open.

図５（ｂ）のように、ＬＸ端子の電圧が速く上昇する場合には、電流Ｉｓｕｂが流れる期間も短くなる。その結果、マスク時間Ｔ_ＭＳＫが短くなり、電流検出が不能な期間を図１の回路に比べて短くできる。 As shown in FIG. 5B, when the voltage at the LX terminal rises quickly, the period during which the current Isub flows is also shortened. As a result, the mask time _TMSK is shortened, and the period during which current detection is impossible can be shortened compared to the circuit of FIG.

ＤＣ／ＤＣコンバータに、実施の形態に係るゲート駆動回路３００を採用することにより、短いパルス幅のスイッチング動作が可能となる。これにより、たとえば降圧コンバータでは、幅広い出力電圧範囲を実現できる。また、軽負荷状態において、ＰＦＭ（Pulse Frequency Modulation）モードで間欠動作させる際に、出力電圧ＶＯＵＴのリップルを小さくできる。 By adopting the gate drive circuit 300 according to the embodiment in the DC / DC converter, a switching operation with a short pulse width is possible. Thereby, for example, a step-down converter can realize a wide output voltage range. Further, when the intermittent operation is performed in the PFM (Pulse Frequency Modulation) mode in the light load state, the ripple of the output voltage VOUT can be reduced.

また、図４の検出区間設定部３２０Ａは、ＤＭＯＳトランジスタの寄生容量とプルアップ抵抗Ｒ３と、いくつかのゲート素子のみで構成されるため、図１に比べても、回路面積の増加は無視できる。 Further, since the detection interval setting unit 320A in FIG. 4 is configured only by the parasitic capacitance of the DMOS transistor, the pull-up resistor R3, and some gate elements, an increase in circuit area can be ignored compared to FIG. .

図６は、第１実施例に係るゲート駆動回路３００Ｂを備える制御回路２００Ｂの回路図である。図４のゲート駆動回路３００Ａとの相違点を説明する。 FIG. 6 is a circuit diagram of a control circuit 200B including the gate drive circuit 300B according to the first embodiment. Differences from the gate drive circuit 300A of FIG. 4 will be described.

検出区間設定部３２０Ｂは、第２遅延回路３２７、第３ＡＮＤゲート３２８、第４ＡＮＤゲート３２９を含む。第２遅延回路３２７は、スイッチングトランジスタＭ１のゲート信号Ｖｍａｉｎ＿ｇａｔｅを遅延させる。第３ＡＮＤゲート３２８は、キャパシタＣ３の他端の電圧Ｖ４と、第２遅延回路３２７の出力の論理積Ｖ２を生成する。第４ＡＮＤゲート３２９は、第３ＡＮＤゲート３２８の出力Ｖ２と制御信号Ｖ１の論理積Ｖｓｗ＿ｇａｔｅを生成し、検出スイッチＳＷ１に供給する。 The detection interval setting unit 320B includes a second delay circuit 327, a third AND gate 328, and a fourth AND gate 329. The second delay circuit 327 delays the gate signal Vmain_gate of the switching transistor M1. The third AND gate 328 generates a logical product V2 of the voltage V4 at the other end of the capacitor C3 and the output of the second delay circuit 327. The fourth AND gate 329 generates a logical product Vsw_gate of the output V2 of the third AND gate 328 and the control signal V1, and supplies the logical product Vsw_gate to the detection switch SW1.

図６の制御回路２００Ｂによっても、図４の制御回路２００Ａと同様の動作を実現できる。 The operation similar to that of the control circuit 200A of FIG. 4 can also be realized by the control circuit 200B of FIG.

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。 The present invention has been described based on the embodiments. This embodiment is an exemplification, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. is there. Hereinafter, such modifications will be described.

（第１変形例）
検出区間設定部３２０の構成は、図４や図６のそれらに限定されない。キャパシタＣ３とインピーダンス素子Ｒ３は、ハイパスフィルタと把握することができ、別の観点から見ると、電圧Ｖ４は、ＬＸ端子の電圧の微分波形とみなすことができる。したがって、検出区間設定部３２０を、公知のハイパスフィルタや微分回路を用いて構成したものも本発明の範囲に含まれる。 (First modification)
The configuration of the detection section setting unit 320 is not limited to those in FIGS. 4 and 6. The capacitor C3 and the impedance element R3 can be grasped as a high-pass filter. From another viewpoint, the voltage V4 can be regarded as a differential waveform of the voltage at the LX terminal. Therefore, what comprised the detection area setting part 320 using the well-known high-pass filter and the differentiation circuit is also contained in the scope of the present invention.

（第２変形例）
スイッチングトランジスタＭ１をディスクリート素子で構成し、制御回路２００に外付けしてもよい。 (Second modification)
The switching transistor M1 may be formed of a discrete element and externally attached to the control circuit 200.

（第３変形例）
ＤＣ／ＤＣコンバータ１００は、ダイオードＤ１に代えて、同期整流トランジスタを備える同期整流型であってもよい。 (Third Modification)
The DC / DC converter 100 may be a synchronous rectification type including a synchronous rectification transistor instead of the diode D1.

（第４変形例）
ゲート駆動回路３００、あるいは制御回路２００の用途は、ＤＣ／ＤＣコンバータに限定されない。たとえばゲート駆動回路３００は、双方向コンバータ、バッテリの充電回路、モータを駆動するインバータ装置などにも適用可能である。 (Fourth modification)
The use of the gate drive circuit 300 or the control circuit 200 is not limited to the DC / DC converter. For example, the gate drive circuit 300 can be applied to a bidirectional converter, a battery charging circuit, an inverter device for driving a motor, and the like.

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。 Although the present invention has been described using specific terms based on the embodiments, the embodiments only illustrate the principles and applications of the present invention, and the embodiments are defined in the claims. Many variations and modifications of the arrangement are permitted without departing from the spirit of the present invention.

１００ＤＣ／ＤＣコンバータ
２００制御回路
Ｍ１スイッチングトランジスタ
３００ゲート駆動回路
３０２レギュレータ
３０４ダイオード
３０６レベルシフタ
３１０ハイサイドドライバ
Ｒ１検出抵抗
ＳＷ１検出スイッチ
３２０検出区間設定部
３２２第１ＡＮＤゲート
３２４第１遅延回路
３２６第２ＡＮＤゲート
３２７第２遅延回路
３２８第３ＡＮＤゲート
３２９第４ＡＮＤゲート
３３０センスアンプ DESCRIPTION OF SYMBOLS 100 DC / DC converter 200 Control circuit M1 Switching transistor 300 Gate drive circuit 302 Regulator 304 Diode 306 Level shifter 310 High side driver R1 Detection resistance SW1 Detection switch 320 Detection section setting part 322 1st AND gate 324 1st delay circuit 326 2nd AND gate 327 Second delay circuit 328 Third AND gate 329 Fourth AND gate 330 Sense amplifier

Claims

An input terminal;
A switching terminal;
A bootstrap terminal,
A switching transistor provided between the input terminal and the switching terminal;
A high-side driver that drives the switching transistor in response to a control signal;
A detection switch and a current detection resistor provided in series on a path parallel to the switching transistor;
A detection interval setting section for turning on the detection switch after a lapse of a mask time corresponding to a length of a transition period of rising of the voltage of the switching terminal from the turn-on of the switching transistor;
A gate drive circuit comprising:

The gate drive circuit according to claim 1, wherein the detection section setting unit generates a current based on a change in the voltage of the switching terminal, and sets a period during which the current flows as the mask time.

The detection interval setting unit
A capacitor with one end grounded;
A rectifying element provided between the other end of the capacitor and the switching terminal;
An impedance element provided between the other end of the capacitor and the bootstrap terminal;
Including
2. The gate drive circuit according to claim 1, wherein the mask time depends on a comparison result between a voltage drop of the impedance element and a predetermined threshold value.

The detection interval setting unit
A first AND gate that receives a voltage at the other end of the capacitor and a gate signal of the switching transistor;
A first delay circuit for delaying the positive edge of the output of the first AND gate for a predetermined time;
The gate drive circuit according to claim 3, comprising:

The detection interval setting unit
The gate driving circuit according to claim 4, further comprising a second AND gate receiving the output of the first delay circuit and the control signal.

The detection interval setting unit
A second delay circuit for delaying a gate signal of the switching transistor;
A third AND gate that receives the voltage at the other end of the capacitor and the output of the second delay circuit;
A fourth AND gate receiving the output of the third AND gate and the control signal;
The gate drive circuit according to claim 3, further comprising:

The gate driving circuit according to claim 1, wherein the detection section setting unit includes a differentiating circuit that differentiates a voltage of the switching terminal.

A DMOS (Double Diffused Metal Oxide Semiconductor) transistor provided between the switching terminal and the ground terminal;
7. The gate drive circuit according to claim 3, wherein a drain-source capacitance or a substrate capacitance of the DMOS transistor is the capacitor.

The gate drive circuit according to claim 1, wherein the gate drive circuit is integrated on a single semiconductor substrate.

A control circuit for a DC / DC converter,
An input terminal;
A switching terminal;
A bootstrap terminal,
A feedback controller that generates a pulse signal so that a feedback signal according to an output of the DC / DC converter or a load state approaches its target value;
A level shifter for level-shifting a high-side pulse corresponding to the pulse signal and generating a control signal;
A high-side driver that drives a switching transistor provided between the input terminal and the switching terminal in response to the control signal;
A detection switch and a current detection resistor provided in series on a path parallel to the switching transistor;
A detection interval setting section for turning on the detection switch after a lapse of a mask time corresponding to a length of a transition period of rising of the voltage of the switching terminal from the turn-on of the switching transistor;
A control circuit comprising:

The control circuit according to claim 10, wherein the detection section setting unit generates a current based on a change in the voltage of the switching terminal, and sets a period during which the current flows as the mask time.

The control circuit according to claim 10, wherein the feedback controller is a current mode controller that generates the pulse signal in accordance with a voltage drop of the current detection resistor.

The control circuit according to claim 10, wherein overcurrent detection is performed based on a voltage drop of the current detection resistor.

The detection interval setting unit
A capacitor with one end grounded;
A rectifying element provided between the other end of the capacitor and the switching terminal;
An impedance element provided between the other end of the capacitor and the bootstrap terminal;
Including
The control circuit according to claim 10, wherein the mask time depends on a comparison result between a voltage drop of the impedance element and a predetermined threshold value.

The detection interval setting unit
A first AND gate that receives a voltage at the other end of the capacitor and a gate signal of the switching transistor;
A first delay circuit for delaying the positive edge of the output of the first AND gate for a predetermined time;
The control circuit according to claim 14, comprising:

The detection interval setting unit
16. The control circuit of claim 15, further comprising a second AND gate that receives the output of the first delay circuit and the control signal.

The detection interval setting unit
A second delay circuit for delaying a gate signal of the switching transistor;
A third AND gate that receives the voltage at the other end of the capacitor and the output of the second delay circuit;
A fourth AND gate receiving the output of the third AND gate and the control signal;
The control circuit according to claim 14, further comprising:

The control circuit according to claim 10, wherein the detection section setting unit includes a differentiation circuit that differentiates the voltage of the switching terminal.

A DMOS (Double Diffused Metal Oxide Semiconductor) transistor provided between the switching terminal and the ground terminal;
18. The control circuit according to claim 14, wherein a drain-source capacitance or a substrate capacitance of the DMOS transistor is the capacitor.

A switching transistor control method comprising:
Providing a detection switch and a current detection resistor provided in series on a path parallel to the switching transistor;
Turning on the detection switch after a lapse of a mask time corresponding to a change in the voltage of the source or emitter of the switching transistor from the turning on of the switching transistor;
A control method comprising: