JP2019121745A - Semiconductor device and mounting structure of the same - Google Patents
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Abstract
Description
本発明は、MOSFETなどの半導体素子を搭載した半導体装置と、その実装構造とに関する。 The present invention relates to a semiconductor device mounted with a semiconductor element such as a MOSFET and a mounting structure thereof.
入力された電気信号に基づき電流を変換するという、MOSFETなどの半導体素子を搭載した半導体装置が広く知られている。このような半導体装置は、たとえばDC−DCコンバータといった、昇降圧回路を備える電子機器などに使用されている。特許文献1には、MOSFETを搭載した半導体装置の一例が開示されている。当該半導体装置は、MOSFETに電気信号を入力するためのゲート端子と、当該電気信号に基づき変換された電流が外部に向けて流れるソース端子と、当該電気信号に基づき変換された電流がMOSFETに向けて流れるドレイン端子とを備える。
A semiconductor device mounted with a semiconductor element such as a MOSFET is widely known which converts current based on an input electric signal. Such a semiconductor device is used, for example, in an electronic device including a step-up / step-down circuit such as a DC-DC converter.
特許文献1に開示されている半導体装置を昇降圧回路の構成要素とする際、ソース端子は、当該昇降圧回路を構成するインダクタの近傍に配置されることが一般的である。このため、ソース端子はインダクタから発生するノイズの影響を受けやすく、ソース端子を流れる電流の流れが阻害されることが懸念される。また、ゲート端子およびソース端子から発生するノイズにより、MOSFETのゲート電極に入力される電気信号に乱れが生じることが懸念される。
When the semiconductor device disclosed in
本発明は上記事情に鑑み、装置の外部および内部において発生するノイズの低減を図ることが可能な半導体装置、および半導体装置の実装構造を提供することをその課題とする。 An object of the present invention is to provide a semiconductor device capable of reducing noise generated inside and outside the device, and a mounting structure of the semiconductor device, in view of the above-mentioned circumstances.
本発明の第1の側面によれば、電気信号が入力される第1電極、および前記電気信号に基づき変換された電流が外部に向けて流れる第2電極を有する半導体素子と、前記半導体素子の厚さ方向に対して直交する第1方向に延びる第1区間を有し、かつ前記第1電極に導通する第1リードと、前記第1方向に延びる第2区間を有し、かつ前記第2電極に導通する第2リードと、フェライトを構成材料とし、かつ前記第1区間および前記第2区間の少なくともいずれか一方の周囲を囲む遮蔽体と、前記半導体素子、並びに前記第1リードおよび前記第2リードのそれぞれ一部ずつを覆う封止樹脂と、を備え、前記遮蔽体の少なくとも一部が、前記封止樹脂に覆われていることを特徴とする半導体装置が提供される。 According to a first aspect of the present invention, there is provided a semiconductor element having a first electrode to which an electrical signal is input, and a second electrode through which a current converted based on the electrical signal flows to the outside; It has a first section extending in a first direction orthogonal to the thickness direction, and has a first lead conducting to the first electrode, and a second section extending in the first direction, and the second A second lead electrically connected to the electrode, a shield made of ferrite and surrounding a periphery of at least one of the first section and the second section, the semiconductor element, the first lead, and the first lead And a sealing resin covering a part of each of the two leads, wherein at least a part of the shield is covered with the sealing resin.
本発明の実施において好ましくは、前記遮蔽体は、前記第1区間の周囲を囲む第1領域と、前記第2区間の周囲を囲む第2領域と、を含み、前記第1領域および前記第2領域は、互いに離間している。 Preferably, in the practice of the present invention, the shield includes a first area surrounding the periphery of the first section, and a second area surrounding the periphery of the second section, and the first area and the second area The areas are spaced apart from one another.
本発明の実施において好ましくは、前記封止樹脂は、前記第1方向において互いに反対側を向く第1側面および第2側面を有し、前記第1リードおよび前記第2リードは、前記半導体素子の厚さ方向、および前記第1方向の双方に対して直交する第2方向に配列されており、前記第1リードの一部は、前記半導体素子の厚さ方向視において前記第1側面から前記第1方向に突出している。 In the embodiment of the present invention, preferably, the sealing resin has a first side surface and a second side surface facing each other in the first direction, and the first lead and the second lead are of the semiconductor element. The first lead is arranged in a second direction orthogonal to both the thickness direction and the first direction, and a portion of the first lead is formed from the first side in the thickness direction of the semiconductor element. It protrudes in one direction.
本発明の実施において好ましくは、前記第2リードの一部は、前記半導体素子の厚さ方向視において前記第1側面から前記第1方向に突出している。 In the embodiment of the present invention, preferably, a part of the second lead protrudes in the first direction from the first side surface as viewed in the thickness direction of the semiconductor element.
本発明の実施において好ましくは、前記第2リードの一部は、前記半導体素子の厚さ方向視において前記第2側面から前記第1方向に突出している。 In the embodiment of the present invention, preferably, a part of the second lead protrudes in the first direction from the second side surface in the thickness direction of the semiconductor element.
本発明の実施において好ましくは、前記遮蔽体は、前記第1方向において互いに反対側を向く第1端面および第2端面と、前記第1端面から前記第2端面に至る貫通孔を有し、前記第1区間および前記第2区間の少なくともいずれか一方は、前記貫通孔に挿入されている。 In the embodiment of the present invention, preferably, the shield has a first end surface and a second end surface facing opposite to each other in the first direction, and a through hole extending from the first end surface to the second end surface. At least one of the first section and the second section is inserted into the through hole.
本発明の実施において好ましくは、前記封止樹脂は、前記貫通孔に位置し、かつ前記第1区間および前記第2区間の少なくともいずれか一方を覆う被覆領域を有する。 Preferably, in the practice of the present invention, the sealing resin has a covering region located in the through hole and covering at least one of the first section and the second section.
本発明の実施において好ましくは、前記第1端面および前記第2端面は、前記封止樹脂に覆われている。 Preferably in the practice of the present invention, the first end surface and the second end surface are covered with the sealing resin.
本発明の実施において好ましくは、前記第1端面は、前記第1側面および前記第2側面の少なくともいずれか一方から露出しており、前記第2端面は、前記封止樹脂に覆われている。 In the practice of the present invention, preferably, the first end face is exposed from at least one of the first side face and the second side face, and the second end face is covered with the sealing resin.
本発明の実施において好ましくは、前記遮蔽体は、前記第1端面および前記第2端面のそれぞれの外縁につながる周面を有し、前記周面の少なくとも一部が、前記封止樹脂に覆われている。 Preferably, in the practice of the present invention, the shield has a peripheral surface connected to the outer edge of each of the first end surface and the second end surface, and at least a part of the peripheral surface is covered with the sealing resin. ing.
本発明の実施において好ましくは、前記第1端面の面積は、前記第2端面の面積よりも小であり、前記周面は、前記第1方向に対して傾斜している。 Preferably, in the practice of the present invention, the area of the first end surface is smaller than the area of the second end surface, and the circumferential surface is inclined with respect to the first direction.
本発明の実施において好ましくは、前記遮蔽体は、前記周面から前記第1方向に対して直交する方向に突出し、かつ前記周面を囲むフランジを有し、前記フランジは、前記封止樹脂に覆われている。 Preferably, in the practice of the present invention, the shield has a flange which protrudes from the circumferential surface in a direction orthogonal to the first direction and surrounds the circumferential surface, and the flange is formed of the sealing resin. It is covered.
本発明の実施において好ましくは、前記フランジは、前記第2端面の外縁につながっている。 Preferably in the practice of the present invention, the flange is connected to the outer edge of the second end face.
本発明の実施において好ましくは、前記半導体素子を搭載するダイパッドをさらに備え、前記半導体素子は、前記電気信号に基づき変換された電流が前記半導体素子の内部に向けて流れる第3電極を有し、前記第3電極は、前記ダイパッドに電気的に接合されており、前記ダイパッドに連結された第3リードをさらに備える。 Preferably, in the practice of the present invention, the semiconductor device further comprises a die pad on which the semiconductor device is mounted, and the semiconductor device has a third electrode through which a current converted based on the electrical signal flows toward the inside of the semiconductor device. The third electrode is electrically connected to the die pad, and further includes a third lead connected to the die pad.
本発明の実施において好ましくは、前記第3リードは、前記半導体素子の厚さ方向視において前記第1側面から前記第1方向に突出する露出部を有する。 Preferably, in the practice of the present invention, the third lead has an exposed portion which protrudes in the first direction from the first side surface as viewed in the thickness direction of the semiconductor element.
本発明の実施において好ましくは、前記第3リードは、前記半導体素子の厚さ方向視において前記第2側面から前記第1方向に突出する露出部を有する。 In the embodiment of the present invention, preferably, the third lead has an exposed portion which protrudes in the first direction from the second side surface as viewed in the thickness direction of the semiconductor element.
本発明の第2の側面によれば、電気信号が入力される第1電極、および前記電気信号に基づき変換された電流が外部に向けて流れる第2電極を有する半導体素子と、前記第1電極に導通する第1リードと、前記第2電極に導通する第2リードと、を備える半導体装置と、厚さ方向において互いに反対側を向く主面および裏面を有し、かつ前記主面から前記裏面に至る開口を有する実装基板と、フェライトを構成材料とし、かつ貫通した貫通孔を有する筒状であるとともに、前記実装基板の厚さ方向視において前記貫通孔が前記開口に重なるように前記実装基板に支持された遮蔽体と、を備え、前記第1リードおよび前記第2リードの少なくともいずれか一方が、前記貫通孔および前記開口の双方に挿入されており、前記遮蔽体の少なくとも一部が、前記主面から前記実装基板の内部に埋め込まれていることを特徴とする半導体装置の実装構造が提供される。 According to a second aspect of the present invention, there is provided a semiconductor element having a first electrode to which an electrical signal is input, and a second electrode through which a current converted based on the electrical signal flows to the outside, and the first electrode A semiconductor device including a first lead conducting to the second electrode and a second lead conducting to the second electrode; and a main surface and a back surface facing opposite to each other in a thickness direction, and from the main surface to the back surface A mounting substrate having an opening leading to the opening, and a cylindrical member having ferrite as a constituent material and having a through hole penetrating therethrough, and the mounting substrate so that the through hole overlaps the opening in a thickness direction view of the mounting substrate And at least one of the first lead and the second lead is inserted into both the through hole and the opening, and at least one of the shields. But mounting structure of a semiconductor device characterized by being buried in the mounting substrate from the major surface is provided.
本発明の実施において好ましくは、前記遮蔽体は、前記実装基板の厚さ方向において前記主面が向く側を向く端面を有し、前記端面は、前記主面と面一である。 Preferably, in the practice of the present invention, the shield has an end face facing the side to which the main surface faces in the thickness direction of the mounting substrate, and the end face is flush with the main surface.
本発明の実施において好ましくは、前記実装基板は、前記裏面に配置された配線を有し、前記第1リードおよび前記第2リードの少なくともいずれか一方を前記配線に電気的に接合させるための導電接合層をさらに備える。 Preferably, in the practice of the present invention, the mounting substrate has a wiring disposed on the back surface, and a conductive for electrically joining at least one of the first lead and the second lead to the wiring. It further comprises a bonding layer.
本発明にかかる半導体装置、および半導体装置の実装構造によれば、当該半導体装置の外部および内部において発生するノイズの低減を図ることが可能となる。 According to the semiconductor device of the present invention and the mounting structure of the semiconductor device, it is possible to reduce noise generated outside and inside the semiconductor device.
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent from the detailed description given below based on the attached drawings.
本発明を実施するための形態(以下「実施形態」という。)について、添付図面に基づいて説明する。 DESCRIPTION OF EMBODIMENTS A mode for carrying out the present invention (hereinafter, referred to as “embodiment”) will be described based on the attached drawings.
<半導体装置>
本発明の第1の側面による半導体装置として、その第1実施形態である半導体装置A10と、その第2実施形態である半導体装置A20と、その第3実施形態である半導体装置A30と、その第4実施形態である半導体装置A40とについて説明する。これらの半導体装置は、たとえばDC−DCコンバータといった、昇降圧回路を備える電子機器などに使用される。
<Semiconductor device>
The semiconductor device according to the first aspect of the present invention includes a semiconductor device A10 according to the first embodiment, a semiconductor device A20 according to the second embodiment, and a semiconductor device A30 according to the third embodiment. The semiconductor device A40 according to the fourth embodiment will be described. These semiconductor devices are used, for example, in electronic devices provided with a buck-boost circuit, such as a DC-DC converter.
〔第1実施形態〕
図1〜図10に基づき、半導体装置A10について説明する。半導体装置A10は、ダイパッド20、半導体素子10、導電接着層19、第1リード21、第2リード22、第3リード23、第1ワイヤ31、第2ワイヤ32、遮蔽体40および封止樹脂50を備える。なお、図2は、理解の便宜上、封止樹脂50を透過している。図2では、透過した封止樹脂50を想像線(二点鎖線)で示している。
First Embodiment
The semiconductor device A <b> 10 will be described based on FIGS. 1 to 10. The
半導体装置A10の説明においては、便宜上、半導体素子10の厚さ方向を「厚さ方向z」と呼ぶ。厚さ方向zに対して直交し、かつ第1リード21、第2リード22および第3リード23が延びる方向を「第1方向x」と呼ぶ。厚さ方向zおよび第1方向xの双方に対して直交する方向を「第2方向y」と呼ぶ。「厚さ方向z」、「第1方向x」および「第2方向y」は、後述する半導体装置A20、半導体装置A30および半導体装置A40の説明においても適用する。
In the description of the semiconductor device A10, for convenience, the thickness direction of the
ダイパッド20は、図2および図7に示すように、半導体素子10を搭載する導電部材である。ダイパッド20は、第1リード21、第2リード22および第3リード23とともに、同一のリードフレームから構成されている。当該リードフレームの構成材料は、銅(Cu)、または銅合金である。図2、図3および図7に示すように、ダイパッド20は、パッド主面20A、パッド裏面20Bおよびパッド孔20Cを有する。パッド主面20Aは、厚さ方向zにおいて図7の上方を向く。パッド主面20Aには、たとえば銀(Ag)めっきが施されている。パッド裏面20Bは、厚さ方向zにおいて図7の下方を向く。パッド裏面20Bには、たとえば錫(Sn)めっきが施されている。パッド孔20Cは、厚さ方向zにおいてパッド主面20Aからパッド裏面20Bに至ってダイパッド20を貫通している。パッド孔20Cは、厚さ方向z視において円形状である。
The
半導体素子10は、図2および図7に示すように、ダイパッド20のパッド主面20Aに搭載されている。半導体素子10は、たとえばSi(シリコン)を主成分としたMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である。なお、半導体素子10は、IGBT(Insulated Gate Bipolar Transistor)であってもよい。半導体装置A10〜半導体装置A40では、半導体素子10がnチャンネル型のMOSFETである場合について説明する。図8に示すように、半導体素子10は、素子主面10A、素子裏面10B、第1電極11、第2電極12および第3電極13を有する。素子主面10Aは、厚さ方向zにおいてパッド主面20Aが向く側を向く。素子裏面10Bは、厚さ方向zにおいて素子主面10Aの反対側を向く。
The
図2および図8に示すように、第1電極11は、素子主面10Aに設けられている。第1電極11には、半導体素子10を駆動させるための電気信号が入力される。すなわち、当該電気信号は、ゲート電圧であり、かつ第1電極11はゲート電極に該当する。
As shown in FIGS. 2 and 8, the
図2および図8に示すように、第2電極12は、素子主面10Aに設けられている。第2電極12には、第1電極11に入力される電気信号に基づき、半導体素子10により変換された電流が半導体素子10の外部に向けて流れる。すなわち、当該電流はソース電流であり、かつ第2電極12はソース電極に該当する。厚さ方向z視において、第2電極12の面積は、第1電極11の面積よりも大とされている。
As shown in FIGS. 2 and 8, the
図8に示すように、第3電極13は、素子裏面10Bの全体を覆うように設けられている。第3電極13は、第1電極11に入力される電気信号に基づき、半導体素子10により変換された電流が半導体素子10の内部に向けて流れる。すなわち、当該電流はドレイン電流であり、かつ第3電極13はドレイン電極に該当する。
As shown in FIG. 8, the
導電接着層19は、図8に示すように、ダイパッド20のパッド主面20Aと、半導体素子10の第3電極13との間に介在する導電部材である。導電接着層19は、たとえば錫を主成分とする鉛フリーはんだである。半導体素子10は、導電接着層19を用いたダイボンディングによりパッド主面20Aに搭載されている。これにより、第3電極13は、パッド主面20Aに電気的に接合され、かつ導電接着層19を介してダイパッド20に導通している。
The conductive
第1リード21は、図2、図3および図5に示すように、第1方向xのうちダイパッド20から遠ざかる側に延びている。第1リード21は、第1ワイヤ31を介して半導体素子10の第1電極11に導通している。このため、第1リード21には、半導体素子10を駆動させるためのゲート電圧が印加される。
The
図2および図5に示すように、半導体装置A10では、第1リード21は、接続部211および延出部212を有する。接続部211は、第2方向yに延びる略矩形状である。厚さ方向zにおいてダイパッド20のパッド主面20Aが向く側を向く接続部211の面には、たとえば銀めっきが施されている。延出部212は、接続部211から第1方向xのうちダイパッド20から遠ざかる側に延びている。延出部212の一部は、封止樹脂50から露出しており、そこには、たとえば錫めっきが施されている。
As shown in FIGS. 2 and 5, in the semiconductor device A <b> 10, the
図2および図5に示すように、第1リード21は、第1方向xに延びる第1区間21Aを有する。半導体装置A10では、延出部212の一部が第1区間21Aに該当する。
As shown in FIGS. 2 and 5, the
第2リード22は、図2、図3および図6に示すように、第1方向xのうちダイパッド20から遠ざかる側に延びている。半導体装置A10では、第2リード22は、第1リード21が延びる側に延びている。第2リード22は、第2ワイヤ32を介して半導体素子10の第2電極12に導通している。このため、第2リード22には、半導体素子10からソース電流が半導体装置A10の外部に向けて流れる。また、半導体装置A10では、第1リード21および第2リード22は、第2方向yに配列されている。
The
図2および図6に示すように、半導体装置A10では、第2リード22は、接続部221および延出部222を有する。接続部221は、第2方向yに延びる略矩形状である。厚さ方向zにおいてダイパッド20のパッド主面20Aが向く側を向く接続部221の面には、たとえば銀めっきが施されている。延出部222は、接続部221から第1方向xのうちダイパッド20から遠ざかる側に、かつ第1リード21の延出部212が延びる側に延びている。延出部222の一部の区間は、封止樹脂50から露出しており、そこには、たとえば錫めっきが施されている。
As shown in FIGS. 2 and 6, in the semiconductor device A <b> 10, the
図2および図6に示すように、第2リード22は、第1方向xに延びる第2区間22Aを有する。半導体装置A10では、延出部222の一部が第2区間22Aに該当する。
As shown in FIGS. 2 and 6, the
第3リード23は、図2、図3および図7に示すように、ダイパッド20に連結されている。半導体装置A10では、第3リード23は、第1方向xにおいてダイパッド20から第1リード21および第2リード22の双方が延びる側に延びている。また、半導体装置A10では、第3リード23は、第2方向yにおいて第1リード21と第2リード22との間に位置する。第3リード23は、導電接着層19およびダイパッド20を介して半導体素子10の第3電極13に導通している。このため、第3リード23には、半導体装置A10の外部からドレイン電流が半導体素子10の内部に向けて流れる。
The
図2および図7に示すように、半導体装置A10では、第3リード23は、被覆部231および露出部232を有する。被覆部231は、封止樹脂50に覆われている。被覆部231は、厚さ方向z視において第1方向xに延びており、ダイパッド20と露出部232とを相互に連結している。被覆部231は、厚さ方向zにおいてダイパッド20から露出部232に向けて上方に屈曲している。露出部232は、第1方向xにおいて第1リード21の延出部212と、第2リード22の延出部222との双方が延びる側に延びている。露出部232は、封止樹脂50から露出しており、そこには、たとえば錫めっきが施されている。
As shown in FIGS. 2 and 7, in the semiconductor device A <b> 10, the
第1ワイヤ31は、図2に示すように、半導体素子10の第1電極11と、第1リード21の接続部211とを接続する導電部材である。第1ワイヤ31により、第1リード21は、第1電極11に導通している。第1ワイヤ31の構成材料は、たとえば金(Au)である。
As shown in FIG. 2, the
第2ワイヤ32は、図2に示すように、半導体素子10の第2電極12と、第2リード22の接続部221とを接続する導電部材である。第2ワイヤ32により、第2リード22は、第2電極12に導通している。第2ワイヤ32の構成材料は、たとえばアルミニウム(Al)である。第2ワイヤ32の横断面の面積は、第1ワイヤ31の横断面の面積よりも大とされている。
The
遮蔽体40は、図2〜図6に示すように、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方の周囲を囲んでいる。半導体装置A10では、遮蔽体40は、第1区間21Aの周囲を囲む第1領域40Aと、第2区間22Aの周囲を囲む第2領域40Bとを含む。第1領域40Aおよび第2領域40Bは、第2方向yにおいて互いに離間している。なお、半導体装置A10の使用環境などに応じて、遮蔽体40は、第1領域40Aおよび第2領域40Bのいずれか一方のみの構成でもよい。遮蔽体40の構成材料は、フェライトである。フェライトは、酸化鉄を主成分とするセラミックスであり、磁性を呈する。遮蔽体40の構成材料に用いられるフェライトは、ソフトフェライトである。ソフトフェライトは、軟磁性を呈し、かつ高周波領域における磁気特性に優れた材料である。ソフトフェライトは、酸化鉄にマンガン(Mn)、ニッケル(Ni)および亜鉛(Zn)などが含有されている。
The
図9および図10に示すように、半導体装置A10では、遮蔽体40は、第1端面411、第2端面412、周面42および貫通孔43を有する。第1端面411および第2端面412は、第1方向xにおいて互いに反対側を向く。第1端面411は、第1方向xにおいてダイパッド20から遠ざかる側を向く。第1端面411および第2端面412の外縁は、円形状である。周面42は、第1端面411および第2端面412のそれぞれの外縁につながっている。周面42は、曲面である。貫通孔43は、第1方向xにおいて第1端面411から第2端面412に至って遮蔽体40を貫通している。貫通孔43は、第1方向x視において一様な円形状である。これにより、第1端面411および第2端面412は、円環状である。貫通孔43には、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方が挿入されている。半導体装置A10では、第1領域40Aの貫通孔43に第1区間21Aが挿入されており、かつ第2領域40Bの貫通孔43に第2区間22Aが挿入されている。
As shown in FIGS. 9 and 10, in the semiconductor device A10, the
遮蔽体40は、少なくとも一部が封止樹脂50に覆われている。図10に示すように、半導体装置A10では、第2端面412および周面42が封止樹脂50に覆われている。第1端面411は、封止樹脂50から露出している。また、半導体装置A10では、第1端面411の面積は、第2端面412の面積よりも小である。周面42は、第1方向xに対して傾斜している。これにより、遮蔽体40には、第1方向xにおいて第2端面412から第1端面411にかけて周面42にテーパが付された構成となっている。
At least a part of the
封止樹脂50は、図5〜図7に示すように、半導体素子10、並びにダイパッド20、第1リード21、第2リード22および第3リード23のそれぞれ一部ずつを覆っている。封止樹脂50の構成材料は、たとえば黒色のエポキシ樹脂である。図3〜図10(図8および図9を除く)に示すように、封止樹脂50は、頂面51、底面52、第1側面531、第2側面532、本体孔54および被覆領域55を有する。
The sealing
図5〜図7に示すように、頂面51は、厚さ方向zにおいてダイパッド20のパッド主面20Aが向く側を向く。図5〜図7に示すように、底面52は、厚さ方向zにおいて頂面51とは反対側を向く。底面52から、ダイパッド20のパッド裏面20Bが露出している。
As shown in FIGS. 5 to 7, the
図3〜図7に示すように、第1側面531および第2側面532は、第1方向xにおいて互いに反対側を向く。第1側面531および第2側面532のそれぞれの厚さ方向zにおける両端は、頂面51および底面52につながっている。半導体装置A10では、厚さ方向z視において、第1リード21の延出部212、および第2リード22の延出部222のそれぞれ一部と、第3リード23の露出部232とが、第1側面531から第1方向xに突出している。また、半導体装置A10では、遮蔽体40の第1端面411が、第1側面531から露出している。
As shown in FIGS. 3 to 7, the
図3および図7に示すように、本体孔54は、厚さ方向zにおいて頂面51から底面52に至って封止樹脂50を貫通している。厚さ方向z視において、本体孔54は、ダイパッド20のパッド孔20Cに内包されている。
As shown in FIGS. 3 and 7, the
図10に示すように、被覆領域55は、遮蔽体40の貫通孔43に位置する封止樹脂50の一部である。被覆領域55は、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方を覆っている。半導体装置A10では、第1領域40Aの貫通孔43に位置する被覆領域55が第1区間21Aを覆っており、かつ第2領域40Bの貫通孔43に位置する被覆領域55が第2区間22Aを覆っている。
As shown in FIG. 10, the covering
(第1変形例)
次に、図11および図12に基づき、半導体装置A10の第1変形例にかかる半導体装置A11について説明する。
(First modification)
Next, a semiconductor device A11 according to a first modification of the semiconductor device A10 will be described based on FIG. 11 and FIG.
半導体装置A11では、遮蔽体40の構成が、先述した半導体装置A10と異なる。図11および図12に示すように、遮蔽体40において、第1端面411の面積は、第2端面412の面積と同一である。これにより、半導体装置A11の遮蔽体40には、第1方向xにおいて第2端面412から第1端面411にかけて周面42にテーパが付されていない。
In the semiconductor device A11, the configuration of the
半導体装置A11では、遮蔽体40は、フランジ44を有する。フランジ44は、周面42から第1方向xに対して直交する方向(第1端面411および第2端面412のそれぞれの径方向)に突出している。フランジ44は、周面42を囲む円環状である。図12に示すように、フランジ44は、封止樹脂50に覆われている。
In the semiconductor device A11, the
(第2変形例)
次に、図13および図14に基づき、半導体装置A10の第2変形例にかかる半導体装置A12について説明する。
(2nd modification)
Next, a semiconductor device A12 according to a second modification of the semiconductor device A10 will be described based on FIG. 13 and FIG.
半導体装置A12では、遮蔽体40のフランジ44の構成が、先述した半導体装置A11と異なる。図13および図14に示すように、半導体装置A12では、フランジ44は、第2端面412の外縁につながっている。このため、第2端面412は、フランジ44の一部を構成している。フランジ44は、封止樹脂50に覆われている。
In the semiconductor device A12, the configuration of the
次に、半導体装置A10の作用効果について説明する。 Next, the function and effect of the semiconductor device A10 will be described.
半導体装置A10は、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方の周囲を囲む遮蔽体40を備える。遮蔽体40の構成材料は、フェライトである。封止樹脂50は、遮蔽体40の少なくとも一部を覆っているため、遮蔽体40は、半導体装置A10に保持された構成となっている。これにより、半導体装置A10の外部に配置されたインダクタなどから発生したノイズは、遮蔽体40により吸収される。また、第1リード21に印加されるゲート電圧や、第2リード22を流れるソース電流に起因したノイズが遮蔽体40に吸収されるため、半導体装置A10の内部から発生するノイズが低減される。したがって、半導体装置A10によれば、半導体装置A10の外部および内部において発生するノイズの低減を図ることが可能となる。
The semiconductor device A10 includes a
第1リード21の第1区間21Aの周囲を遮蔽体40の第1領域40Aが囲むことによって、第1リード21に印加されるゲート電圧に起因したノイズや、第2リード22を流れるソース電流に起因したノイズが、第1領域40Aに吸収される。これにより、半導体素子10の第1電極11に入力される電気信号の乱れを軽減することができる。
When the
第2リード22の第2区間22Aの周囲を遮蔽体40の第2領域40Bが囲むことによって、第2リード22を流れるソース電流に起因したノイズや、半導体装置A10の外部に配置されたインダクタなどから発生したノイズが、第2領域40Bに吸収される。これにより、第2リード22におけるインダクタンスが低減され、第2リード22にソース電流が流れやすくなる。
When the
遮蔽体40は、第1方向xにおいて第1端面411から第2端面412に至る貫通孔43を有する。第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方は、貫通孔43に挿入されている。これにより、半導体装置A10の製造において、比較的簡易な手法により、第1区間21Aおよび第2区間22Aの少なくともいずれか一方の周囲を遮蔽体40で囲むことができる。
The
半導体装置A10の遮蔽体40では、第1端面411の面積は、第2端面412の面積よりも小である。遮蔽体40の周面42は、第1方向xに対して傾斜している。これにより、第1方向xに直交する遮蔽体40の横断面の面積が、第2端面412から第1端面411にかけて徐々に小となっている。このため、遮蔽体40が封止樹脂50から第1方向xに抜け出そうとした場合であっても、周面42が封止樹脂50に接触することとなり、遮蔽体40が封止樹脂50から脱落することを防止できる。
In the
半導体装置A11および半導体装置A12の遮蔽体40では、周面42から第1方向xに対して直交する方向に突出するフランジ44を有する。これにより、遮蔽体40が封止樹脂50から第1方向xに抜け出そうとした場合であっても、フランジ44が封止樹脂50に接触することとなり、遮蔽体40が封止樹脂50から脱落することを防止できる。
The
封止樹脂50は、遮蔽体40の貫通孔43に位置する被覆領域55を有する。これにより、封止樹脂50に対する遮蔽体40の接触面積が増加するため、遮蔽体40をより強固に半導体装置A10に保持することができる。
The sealing
〔第2実施形態〕
図15〜図18に基づき、半導体装置A20について説明する。これらの図において、先述した半導体装置A10と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図15は、理解の便宜上、封止樹脂50を透過している。図15では、透過した封止樹脂50を想像線で示している。
Second Embodiment
The semiconductor device A <b> 20 will be described based on FIGS. 15 to 18. In these drawings, elements which are the same as or similar to those of the semiconductor device A10 described above are denoted by the same reference numerals, to omit redundant description. In FIG. 15, for convenience of understanding, the sealing
半導体装置A20では、遮蔽体40および封止樹脂50の構成が、先述した半導体装置A10と異なる。
In the semiconductor device A20, the configurations of the
図17および図18に示すように、半導体装置A20の遮蔽体40では、第1端面411の面積が、第2端面412の面積と同一である。周面42は、第1方向xに沿っている。これにより、遮蔽体40は、円筒状となっている。
As shown in FIGS. 17 and 18, in the
図15〜図17に示すように、封止樹脂50は、第1端面411および第2端面412と、周面42とを覆っている。半導体装置A20では、遮蔽体40は、第1領域40Aおよび第2領域40Bを含む。第1領域40Aの貫通孔43に、第1リード21の第1区間21Aが挿入されている。第2領域40Bの貫通孔43に、第2リード22の第2区間22Aが挿入されている。第1領域40Aおよび第2領域40Bそれぞれの貫通孔43には、封止樹脂50の被覆領域55が設けられている。なお、半導体装置A20の使用環境などに応じて、遮蔽体40は、第1領域40Aおよび第2領域40Bのいずれか一方のみの構成でもよい。
As shown in FIGS. 15 to 17, the sealing
次に、半導体装置A20の作用効果について説明する。 Next, the function and effect of the semiconductor device A20 will be described.
半導体装置A20は、先述した半導体装置A10の構成と同じく、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方の周囲を囲む遮蔽体40を備える。遮蔽体40の構成材料は、フェライトである。遮蔽体40は、封止樹脂50により半導体装置A20に保持された構成となっている。したがって、半導体装置A20によっても、半導体装置A20の外部および内部において発生するノイズの低減を図ることが可能となる。
The semiconductor device A20 includes the
遮蔽体40において、第1端面411および第2端面412が封止樹脂50に覆われている。これにより、遮蔽体40が封止樹脂50から第1方向xに抜け出そうとした場合であっても、第1端面411が封止樹脂50に接触することとなり、遮蔽体40が封止樹脂50から脱落することを防止できる。
In the
〔第3実施形態〕
図19〜図22に基づき、半導体装置A30について説明する。これらの図において、先述した半導体装置A10と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図19は、理解の便宜上、封止樹脂50を透過している。図19では、透過した封止樹脂50を想像線で示している。
Third Embodiment
The semiconductor device A30 will be described based on FIG. 19 to FIG. In these drawings, elements which are the same as or similar to those of the semiconductor device A10 described above are denoted by the same reference numerals, to omit redundant description. Note that FIG. 19 transmits the sealing
半導体装置A30では、遮蔽体40の構成が、先述した半導体装置A10と異なる。
In the semiconductor device A30, the configuration of the
図20〜図22に示すように、半導体装置A30の遮蔽体40では、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方が、貫通孔43の全周にわたって接触している。半導体装置A30の遮蔽体40は、酸化鉄などを含む粘土状のフェライトの原材料を、第1区間21Aおよび第2区間22Aの少なくともいずれか一方の全周を覆うように直接塗布した後、これを焼成させることにより形成される。
As shown in FIGS. 20 to 22, in the
図22に示すように、半導体装置A30の遮蔽体40は、略円柱状である。遮蔽体40の形状は、これにとらわれず自在に設定できる。
As shown in FIG. 22, the
図21に示すように、封止樹脂50は、第2端面412および周面42を覆っている。遮蔽体40の第1端面411は、封止樹脂50の第1側面531から露出している。半導体装置A30では、遮蔽体40は、第1領域40Aおよび第2領域40Bを含む。第1領域40Aおよび第2領域40Bのそれぞれの貫通孔43には、封止樹脂50の被覆領域55が設けられない構成となっている。なお、半導体装置A30の使用環境などに応じて、遮蔽体40は、第1領域40Aおよび第2領域40Bのいずれか一方のみの構成でもよい。
As shown in FIG. 21, the sealing
次に、半導体装置A30の作用効果について説明する。 Next, the function and effect of the semiconductor device A30 will be described.
半導体装置A30は、先述した半導体装置A10の構成と同じく、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方の周囲を囲む遮蔽体40を備える。遮蔽体40の構成材料は、フェライトである。遮蔽体40は、封止樹脂50により半導体装置A30に保持された構成となっている。したがって、半導体装置A30によっても、半導体装置A30の外部および内部において発生するノイズの低減を図ることが可能となる。
The semiconductor device A30 includes the
半導体装置A30の遮蔽体40では、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方が、封止樹脂50の被覆領域55を介すことなく貫通孔43の全周にわたって接触している。これにより、第1リード21に印加されるゲート電圧に起因したノイズや、第2リード22を流れるソース電流に起因したノイズを、より効率よく遮蔽体40に吸収させることができる。
In the
遮蔽体40の貫通孔43は、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方の全周に接触している。これにより、遮蔽体40は、第1区間21Aおよび封止樹脂50の双方、または第2区間22Aおよび封止樹脂50の双方に支持された構成となる。このため、半導体装置A30に遮蔽体40を強固に保持させることができる。
The through
〔第4実施形態〕
図23〜図27に基づき、半導体装置A40について説明する。これらの図において、先述した半導体装置A10と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図23は、理解の便宜上、封止樹脂50を透過している。図23では、透過した封止樹脂50を想像線で示している。
Fourth Embodiment
The semiconductor device A40 will be described based on FIG. 23 to FIG. In these drawings, elements which are the same as or similar to those of the semiconductor device A10 described above are denoted by the same reference numerals, to omit redundant description. In FIG. 23, for convenience of understanding, the sealing
半導体装置A40では、ダイパッド20、第1リード21、第2リード22、第3リード23および遮蔽体40の構成が、先述した半導体装置A10と異なる。
In the semiconductor device A40, the configurations of the
図23に示すように、半導体装置A40では、ダイパッド20は、第2方向yにおいて互いに離間した第1領域201および第2領域202を含む。半導体装置A40では、半導体素子10は、第1素子101および第2素子102を含む。第1素子101が第1領域201のパッド主面20Aに電気的に接合されており、第2素子102が第2領域202のパッド主面20Aに電気的に接合されている。また、半導体装置A40では、第1リード21、第2リード22および第3リード23は、いずれも一対ずつ備える。第1リード21、第2リード22および第3リード23の一方は、それぞれ第1ワイヤ31、第2ワイヤ32および第1領域201を介して第1素子101に導通している。第1リード21、第2リード22および第3リード23の他方は、それぞれ第1ワイヤ31、第2ワイヤ32および第2領域202を介して第2素子102に導通している。
As shown in FIG. 23, in the semiconductor device A40, the
図24および図26に示すように、第1リード21の延出部212は、第1延出部212A、第2延出部212Bおよび第3延出部212Cを有する。第1延出部212Aは、接続部211から第1方向xのうちダイパッド20から遠ざかる側に延びている。半導体装置A40では、第1延出部212Aの一部が第1区間21Aに該当する。第2延出部212Bは、第1延出部212Aから厚さ方向zのうちダイパッド20のパッド裏面20Bが向く側に延びている。第3延出部212Cは、第2延出部212Bから第1延出部212Aと同方向に延びている。これにより、延出部212は、第2方向y視において鉤状になっている。第1延出部212Aの一部と、第2延出部212Bおよび第3延出部212Cとは、封止樹脂50から露出しており、それらには、たとえば錫めっきが施されている。
As shown in FIGS. 24 and 26, the
図24、図25および図27に示すように、第2リード22の延出部222は、第1延出部222A、第2延出部222Bおよび第3延出部222Cを有する。第1延出部222Aは、接続部221から第1方向xのうちダイパッド20から遠ざかる側に延びている。半導体装置A40では、第1延出部222Aの一部が第2区間22Aに該当する。第2延出部222Bは、第1延出部222Aから厚さ方向zのうちダイパッド20のパッド裏面20Bが向く側に延びている。第3延出部222Cは、第2延出部222Bから第1延出部222Aと同方向に延びている。これにより、延出部222は、厚さ方向zにおいて鉤状になっている。第1延出部222Aの一部と、第2延出部222Bおよび第3延出部222Cとは、封止樹脂50から露出しており、それらには、たとえば錫めっきが施されている。
As shown in FIGS. 24, 25 and 27, the
図25および図26に示すように、第3リード23の露出部232は、第1延出部232A、第2延出部232Bおよび第3延出部232Cを有する。第1延出部222Aは、被覆部231から第1方向xのうちダイパッド20から遠ざかる側に延びている。第2延出部232Bは、第1延出部232Aから厚さ方向zのうちダイパッド20のパッド裏面20Bが向く側に延びている。第3延出部232Cは、第2延出部232Bから第1延出部232Aと同方向に延びている。これにより、露出部232は、厚さ方向zにおいて鉤状になっている。また、半導体装置A40では、第3リード23の被覆部231は、厚さ方向zにおいて屈曲せず、平坦である。
As shown in FIGS. 25 and 26, the exposed
図23に示すように、第1素子101に導通する第1リード21および第2リード22は、第1方向xにおいて第1領域201に対して封止樹脂50の第1側面531が位置する側に配置されている。第1素子101に導通する第3リード23は、第1方向xにおいて第1領域201に対して封止樹脂50の第2側面532が位置する側に配置されている。これにより、厚さ方向z視において、第1素子101に導通する第1リード21の延出部212、および第2リード22の延出部222のそれぞれ一部が、第1側面531から第1方向xに突出している。厚さ方向z視において、第1素子101に導通する第3リード23の露出部232が、第2側面532から第1方向xに突出している。
As shown in FIG. 23, the
図23に示すように、第2素子102に導通する第1リード21は、第1方向xにおいて第2領域202に対して封止樹脂50の第1側面531が位置する側に配置されている。第2素子102に導通する第2リード22および第3リード23は、第1方向xにおいて第2領域202に対して封止樹脂50の第2側面532が位置する側に配置されている。これにより、厚さ方向z視において、第2素子102に導通する第1リード21の延出部212の一部が、第1側面531から第1方向xに突出している。厚さ方向z視において、第2素子102に導通する第2リード22の延出部222の一部、および第3リード23の露出部232が、第2側面532から第1方向xに突出している。
As shown in FIG. 23, the
図23に示すように、半導体装置A40では、第1領域201および第2領域202のそれぞれには、パッド孔20Cが設けられていない。また、図27に示すように、第1領域201および第2領域202のそれぞれのパッド裏面20Bは、封止樹脂50に覆われている。
As shown in FIG. 23, in the semiconductor device A40, the pad holes 20C are not provided in each of the
図24〜図26に示すように、遮蔽体40の構成は、図22に示す先述した半導体装置A30にかかる遮蔽体40の構成と同様である。このため、遮蔽体40の構成についての説明は省略する。
As shown in FIGS. 24 to 26, the configuration of the
図23〜図25に示すように、半導体装置A40では、遮蔽体40は、一対の第1領域40Aと、一対の第2領域40Bとを含む。各々の第1領域40Aの第1端面411は、封止樹脂50の第1側面531から露出している。また、一方の第2領域40Bの第1端面411は、第1側面531から露出しており、他方の第2領域40Bの第1端面411は、封止樹脂50の第2側面532から露出している。なお、半導体装置A40の使用環境などに応じて、遮蔽体40は、第1領域40Aおよび第2領域40Bのいずれか一方のみの構成でもよい。
As shown in FIGS. 23-25, in the semiconductor device A40, the
次に、半導体装置A40の作用効果について説明する。 Next, the function and effect of the semiconductor device A40 will be described.
半導体装置A40は、先述した半導体装置A10の構成と同じく、第1リード21の第1区間21A、および第2リード22の第2区間22Aの少なくともいずれか一方の周囲を囲む遮蔽体40を備える。遮蔽体40の構成材料は、フェライトである。遮蔽体40は、封止樹脂50により半導体装置A40に保持された構成となっている。したがって、半導体装置A40によっても、半導体装置A40の外部および内部において発生するノイズの低減を図ることが可能となる。
The semiconductor device A40 includes the
<半導体装置の実装構造>
本発明の第2の側面による半導体装置の実装構造(以下「実装構造」と略称する。)の一実施形態である実装構造B10について、図28〜図31に基づき説明する。
<Mounting structure of semiconductor device>
A mounting structure B10 which is an embodiment of a mounting structure of the semiconductor device (hereinafter abbreviated as "mounting structure") according to the second aspect of the present invention will be described based on FIGS.
実装構造B10は、半導体装置C10、実装基板60、遮蔽体40および導電接合層70を備える。なお、図29は、理解の便宜上、封止樹脂50を透過している。図29では、透過した封止樹脂50を想像線で示している。
The mounting structure B10 includes a semiconductor device C10, a mounting
実装構造B10の説明においては、便宜上、実装基板60の厚さ方向を「厚さ方向z」と呼ぶ。厚さ方向zに対して直交し、かつ半導体装置C10の厚さ方向を「第1方向x」と呼ぶ。厚さ方向zおよび第1方向xの双方に対して直交する方向を「第2方向y」と呼ぶ。
In the description of the mounting structure B10, for convenience, the thickness direction of the mounting
図29に示すように、半導体装置C10では、図2に示す先述した半導体装置A10に対して遮蔽体40を備えない構成となっている。また、半導体装置C10では、封止樹脂50から露出する第1リード21の延出部212、第2リード22の延出部222、および第3リード23の露出部232の長さは、半導体装置A10におけるこれらの長さよりも短い。その他の半導体装置C10の構成は、半導体装置A10の構成と同一である。
As shown in FIG. 29, in the semiconductor device C10, the
実装基板60は、図28、図30および図31に示すように、半導体装置C10の実装対象となる絶縁部材である。実装基板60の構成材料は、たとえばガラスエポキシ樹脂である。実装基板60は、主面60A、裏面60B、開口61および配線62を有する。主面60Aは、厚さ方向zにおいて半導体装置C10が位置する側を向く。裏面60Bは、厚さ方向zにおいて主面60Aとは反対側を向く。開口61は、厚さ方向zにおいて主面60Aから裏面60Bに至って実装基板60を貫通している。開口61は、厚さ方向z視において円形状である。実装構造B10では、開口61は、3つの領域を有する。配線62は、裏面60Bに配置されている。配線62の構成材料は、たとえば銅である。
The mounting
遮蔽体40は、図28および図31に示すように、実装基板60に支持されている。遮蔽体40の構成材料は、先述した半導体装置A10の遮蔽体40と同一である。遮蔽体40は、筒状である。図31および図32に示すように、遮蔽体40は、端面41、周面42および貫通孔43を有する。端面41、周面42および貫通孔43を有する。端面41は、厚さ方向zにおいて実装基板60の主面60Aが向く側を向く。実装構造B10では、端面41は、円環状である。周面42は、端面41の外縁につながり、かつ厚さ方向zに対して直交する方向を向く。貫通孔43は、端面41から厚さ方向zに遮蔽体40を貫通している。実装構造B10では、貫通孔43は、厚さ方向z視において一様な円形状である。これらにより、実装構造B10では、遮蔽体40は、円筒状である。遮蔽体40は、厚さ方向z視において貫通孔43が実装基板60の開口61に重なっている。遮蔽体40は、厚さ方向zに開口61に陥入されている。実装構造B10では、遮蔽体40の一部は、主面60Aから実装基板60の内部に埋め込まれており、遮蔽体40のそれ以外の部分は、主面60Aから厚さ方向zに突出している。
The
図31に示すように、半導体装置C10の第1リード21および第2リード22の少なくともいずれか一方が、遮蔽体40の貫通孔43、および実装基板60の開口61の双方に挿入されている。実装構造B10では、遮蔽体40は、第2方向yにおいて互いに離間した第1領域40Aおよび第2領域40Bを含む。第1リード21は、第1領域40Aの貫通孔43、および開口61の双方に挿入されている。第2リード22は、第2領域40Bの貫通孔43、および開口61の双方に挿入されている。半導体装置C10の封止樹脂50の第1側面531は、遮蔽体40の端面41に接触している。なお、半導体装置C10の使用環境などに応じて、遮蔽体40は、第1領域40Aおよび第2領域40Bのいずれか一方のみの構成でもよい。また、図30および図31に示すように、半導体装置C10の第3リード23が、開口61に挿入されている。
As shown in FIG. 31, at least one of the
導電接合層70は、図31に示すように、半導体装置C10の第1リード21および第2リード22の少なくともいずれか一方を、実装基板60の配線62に電気的に接合させる。導電接合層70の構成材料は、たとえばクリームはんだである。実装構造B10では、第1リード21および第2リード22と、半導体装置C10の第3リード23とが、導電接合層70により配線62に電気的に接合されている。
The
(変形例)
次に、図32に基づき、実装構造B10の変形例にかかる実装構造B11について説明する。図32の断面位置は、図31の断面位置と同一である。
(Modification)
Next, a mounting structure B11 according to a modification of the mounting structure B10 will be described based on FIG. The sectional position of FIG. 32 is the same as the sectional position of FIG.
実装構造B11では、実装基板60に対する遮蔽体40の支持形態が、先述した実装構造B10と異なる。図32に示すように、遮蔽体40の端面41は、実装基板60の主面60Aと面一である。このため、実装構造B11では、遮蔽体40は、主面60Aから厚さ方向zに突出していない。
In the mounting structure B11, the support form of the
次に、実装構造B10の作用効果について説明する。 Next, the operation and effect of the mounting structure B10 will be described.
実装構造B10は、構成材料がフェライトであり、かつ貫通孔43を有する遮蔽体40を備える。厚さ方向z視において貫通孔43が実装基板60の開口61に重なった状態で、遮蔽体40の少なくとも一部が実装基板60の内部に埋め込まれている。このような構成において、半導体装置C10の第1リード21および第2リード22の少なくともいずれか一方が、貫通孔43および開口61の双方に挿入されている。これにより、実装基板60に配置されたインダクタなどから発生したノイズは、遮蔽体40により吸収される。また、第1リード21に印加されるゲート電圧や、第2リード22を流れるソース電流に起因したノイズが遮蔽体40に吸収されるため、半導体装置C10の内部から発生するノイズが低減される。したがって、実装構造B10によれば、半導体装置C10の外部および内部において発生するノイズの低減を図ることが可能となる。
The mounting structure B <b> 10 includes a
第1リード21を、遮蔽体40の第1領域40Aの貫通孔43に挿入させることによって、第1リード21に印加されるゲート電圧に起因したノイズや、第2リード22を流れるソース電流に起因したノイズが、第1領域40Aに吸収される。これにより、半導体素子10の第1電極11に入力される電気信号の乱れを軽減することができる。
By inserting the
第2リード22を、遮蔽体40の第2領域40Bの貫通孔43に挿入させることによって、第2リード22を流れるソース電流に起因したノイズや、実装基板60に配置されたインダクタなどから発生したノイズが、第2領域40Bに吸収される。これにより、第2リード22におけるインダクタンスが低減され、第2リード22にソース電流が流れやすくなる。
By inserting the
実装基板60は、裏面60Bに配置された配線62を有する。これにより、半導体装置C10の第1リード21および第2リード22が遮蔽体40の貫通孔43、および実装基板60の開口61の双方に挿入された場合であっても、第1リード21および第2リード22と、配線62との導通を図ることができる。
The mounting
実装構造B10では、半導体装置C10の封止樹脂50の第1側面531は、遮蔽体40の端面41に接触している。これにより、半導体装置C10の第1リード21、第2リード22および第3リード23の長さを、先述した半導体装置A10におけるこれらの長さよりも短くすることができる。また、実装構造B11のように、端面41が実装基板60の主面60Aと面一となるように、遮蔽体40を実装基板60に支持させることにより、第1リード21、第2リード22および第3リード23の長さをさらに短くすることができる。
In the mounting structure B10, the
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。 The present invention is not limited to the embodiments described above. The specific configuration of each part of the present invention can be varied in design in many ways.
A10,A11,A12,A20,A30,A40:半導体装置
B10,B11:実装構造
C10:半導体装置
10:半導体素子
101:第1素子
102:第2素子
10A:素子主面
10B:素子裏面
11:第1電極
12:第2電極
13:第3電極
19:導電接着層
20:ダイパッド
201:第1領域
202:第2領域
20A:パッド主面
20B:パッド裏面
20C:パッド孔
21:第1リード
21A:第1区間
211:接続部
212:延出部
212A:第1延出部
212B:第2延出部
212C:第3延出部
22:第2リード
22A:第2区間
221:接続部
222:延出部
222A:第1延出部
222B:第2延出部
222C:第3延出部
23:第3リード
231:被覆部
232:露出部
232A:第1延出部
232B:第2延出部
232C:第3延出部
31:第1ワイヤ
32:第2ワイヤ
40:遮蔽体
40A:第1領域
40B:第2領域
41:端面
411:第1端面
412:第2端面
42:周面
43:貫通孔
44:フランジ
50:封止樹脂
51:頂面
52:底面
531:第1側面
532:第2側面
54:本体孔
55:被覆領域
60:実装基板
60A:主面
60B:裏面
61:開口
62:配線
70:導電接合層
z:厚さ方向
x:第1方向
y:第2方向
A10, A11, A12, A20, A30, A40: semiconductor device B10, B11: mounting structure C10: semiconductor device 10: semiconductor element 101: first element 102: second element 10A: element main surface 10B: element back surface 11: second 1 electrode 12: second electrode 13: third electrode 19: conductive adhesive layer 20: die pad 201: first region 202: second region 20A: pad main surface 20B: pad back surface 20C: pad hole 21: first lead 21A: First section 211: connection section 212: extension section 212A: first extension section 212B: second extension section 212C: third extension section 22: second lead 22A: second section 221: connection section 222: extension Out part 222A: first extending part 222B: second extending part 222C: third extending part 23: third lead 231: covering part 232: exposed part 232A: first extending part 32B: second extension part 232C: third extension part 31: first wire 32: second wire 40: shield 40A: first region 40B: second region 41: end surface 411: first end surface 412: second End face 42: circumferential surface 43: through hole 44: flange 50: sealing resin 51: top surface 52: bottom surface 531: first side surface 532: second side surface 54: main body hole 55: covering region 60: mounting substrate 60A: main surface 60B: back side 61: opening 62: wiring 70: conductive bonding layer z: thickness direction x: first direction y: second direction
Claims (19)
前記半導体素子の厚さ方向に対して直交する第1方向に延びる第1区間を有し、かつ前記第1電極に導通する第1リードと、
前記第1方向に延びる第2区間を有し、かつ前記第2電極に導通する第2リードと、
フェライトを構成材料とし、かつ前記第1区間および前記第2区間の少なくともいずれか一方の周囲を囲む遮蔽体と、
前記半導体素子、並びに前記第1リードおよび前記第2リードのそれぞれ一部ずつを覆う封止樹脂と、を備え、
前記遮蔽体の少なくとも一部が、前記封止樹脂に覆われていることを特徴とする、半導体装置。 A semiconductor element having a first electrode to which an electrical signal is input, and a second electrode through which a current converted based on the electrical signal flows to the outside;
A first lead having a first section extending in a first direction orthogonal to the thickness direction of the semiconductor element, and conducting to the first electrode;
A second lead having a second section extending in the first direction and electrically connected to the second electrode;
A shield made of ferrite and surrounding at least one of the first section and the second section;
And a sealing resin covering a part of each of the first lead and the second lead.
At least one part of the said shielding body is covered by the said sealing resin, The semiconductor device characterized by the above-mentioned.
前記第1領域および前記第2領域は、互いに離間している、請求項1に記載の半導体装置。 The shield includes a first area surrounding the periphery of the first section, and a second area surrounding the periphery of the second section,
The semiconductor device according to claim 1, wherein the first region and the second region are separated from each other.
前記第1リードおよび前記第2リードは、前記半導体素子の厚さ方向、および前記第1方向の双方に対して直交する第2方向に配列されており、
前記第1リードの一部は、前記半導体素子の厚さ方向視において前記第1側面から前記第1方向に突出している、請求項1または2に記載の半導体装置。 The sealing resin has a first side surface and a second side surface facing each other in the first direction,
The first lead and the second lead are arranged in a second direction orthogonal to both the thickness direction of the semiconductor device and the first direction,
The semiconductor device according to claim 1, wherein a part of the first lead protrudes in the first direction from the first side surface in a thickness direction view of the semiconductor element.
前記第1区間および前記第2区間の少なくともいずれか一方は、前記貫通孔に挿入されている、請求項4または5に記載の半導体装置。 The shield has a first end surface and a second end surface facing opposite to each other in the first direction, and a through hole extending from the first end surface to the second end surface,
The semiconductor device according to claim 4, wherein at least one of the first section and the second section is inserted into the through hole.
前記第2端面は、前記封止樹脂に覆われている、請求項6または7に記載の半導体装置。 The first end face is exposed from at least one of the first side surface and the second side surface,
The semiconductor device according to claim 6, wherein the second end surface is covered with the sealing resin.
前記周面の少なくとも一部が、前記封止樹脂に覆われている、請求項9に記載の半導体装置。 The shield has a circumferential surface connected to the outer edge of each of the first end surface and the second end surface,
The semiconductor device according to claim 9, wherein at least a part of the circumferential surface is covered with the sealing resin.
前記周面は、前記第1方向に対して傾斜している、請求項10に記載の半導体装置。 The area of the first end face is smaller than the area of the second end face,
The semiconductor device according to claim 10, wherein the circumferential surface is inclined with respect to the first direction.
前記フランジは、前記封止樹脂に覆われている、請求項10に記載の半導体装置。 The shielding body has a flange which protrudes from the circumferential surface in a direction orthogonal to the first direction, and which surrounds the circumferential surface,
The semiconductor device according to claim 10, wherein the flange is covered with the sealing resin.
前記半導体素子は、前記電気信号に基づき変換された電流が前記半導体素子の内部に向けて流れる第3電極を有し、
前記第3電極は、前記ダイパッドに電気的に接合されており、
前記ダイパッドに連結された第3リードをさらに備える、請求項3ないし13のいずれかに記載の半導体装置。 The semiconductor device further comprises a die pad for mounting the semiconductor device,
The semiconductor device has a third electrode through which a current converted based on the electrical signal flows toward the inside of the semiconductor device.
The third electrode is electrically bonded to the die pad,
The semiconductor device according to any one of claims 3 to 13, further comprising a third lead connected to the die pad.
厚さ方向において互いに反対側を向く主面および裏面を有し、かつ前記主面から前記裏面に至る開口を有する実装基板と、
フェライトを構成材料とし、かつ貫通した貫通孔を有する筒状であるとともに、前記実装基板の厚さ方向視において前記貫通孔が前記開口に重なるように前記実装基板に支持された遮蔽体と、を備え、
前記第1リードおよび前記第2リードの少なくともいずれか一方が、前記貫通孔および前記開口の双方に挿入されており、
前記遮蔽体の少なくとも一部が、前記主面から前記実装基板の内部に埋め込まれていることを特徴とする、半導体装置の実装構造。 A semiconductor element having a first electrode to which an electrical signal is input, and a second electrode through which a current converted based on the electrical signal flows to the outside, a first lead conducted to the first electrode, and the second lead A semiconductor device comprising a second lead electrically connected to the electrode;
A mounting substrate having a main surface and a back surface facing in the thickness direction opposite to each other and having an opening extending from the main surface to the back surface;
A shield made of ferrite and having a through hole penetrating and a shield supported by the mounting substrate such that the through hole overlaps the opening when viewed in the thickness direction of the mounting substrate; Equipped
At least one of the first lead and the second lead is inserted into both the through hole and the opening;
A mounting structure of a semiconductor device, wherein at least a part of the shield is embedded in the mounting substrate from the main surface.
前記端面は、前記主面と面一である、請求項17に記載の半導体装置の実装構造。 The shield has an end face facing the side to which the main surface faces in the thickness direction of the mounting substrate,
The semiconductor device mounting structure according to claim 17, wherein the end surface is flush with the main surface.
前記第1リードおよび前記第2リードの少なくともいずれか一方を前記配線に電気的に接合させるための導電接合層をさらに備える、請求項17または18に記載の半導体装置の実装構造。 The mounting substrate has a wire disposed on the back surface,
The semiconductor device mounting structure according to claim 17, further comprising a conductive bonding layer for electrically bonding at least one of the first lead and the second lead to the wiring.
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