JP2019110458A - Amplifier circuit and substrate - Google Patents
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Abstract
Description
本発明は、増幅回路及び基板に関する。 The present invention relates to an amplifier circuit and a substrate.
従来から、互いに特性が異なる２つの増幅器を用いて構成される電力増幅器としてドハティ増幅回路が知られている。
ドハティ増幅回路は、常に入力信号を増幅するキャリア増幅器と、入力信号の電力が所定以上となったときに当該入力信号を増幅するピーク増幅器とを備えており、両増幅器の飽和電力をずらすことで高い効率を得ることができるように構成されている（例えば、特許文献１参照）。
A Doherty amplifier circuit is conventionally known as a power amplifier configured using two amplifiers having different characteristics.
The Doherty amplifier circuit includes a carrier amplifier that always amplifies the input signal, and a peak amplifier that amplifies the input signal when the power of the input signal exceeds a predetermined level, and by shifting the saturation power of both the amplifiers. It is comprised so that a high efficiency can be obtained (for example, refer patent document 1).
ドハティ増幅回路は、キャリア増幅器及びピーク増幅器に与えられる入力信号のインピーダンス整合を行う入力側整合回路を備えているとともに、キャリア増幅器及びピーク増幅器から出力される出力信号のインピーダンス整合を行う出力側整合回路を備えている。 The Doherty amplifier circuit includes an input matching circuit that performs impedance matching of an input signal supplied to a carrier amplifier and a peak amplifier, and an output matching circuit that performs impedance matching of an output signal output from the carrier amplifier and the peak amplifier. Is equipped.
図６は、従来のドハティ増幅回路の要部を一例として示した図である。
図６に示すように、キャリア増幅器及びピーク増幅器は、一つのパッケージ１０１内に収容されている。両増幅器の入力リード１０２及び出力リード１０３はパッケージ１０１から突出して設けられている。
入力側整合回路１０４は、キャリア増幅器及びピーク増幅器の入力側に設けられる。入力側整合回路１０４の一端部はキャリア増幅器及びピーク増幅器の入力リード１０２に接続され、他端部は入力信号が与えられる入力線路に接続される。
また、出力側整合回路１０５は、キャリア増幅器及びピーク増幅器の出力側に設けられる。出力側整合回路１０５の一端部はキャリア増幅器及びピーク増幅器の出力リード１０３に接続され、他端部は出力信号が与えられる出力線路に接続される。
FIG. 6 is a diagram showing an example of a main part of a conventional Doherty amplifier circuit.
As shown in FIG. 6, the carrier amplifier and the peak amplifier are housed in one
The
The
入力側整合回路１０４及び出力側整合回路１０５は、通常、信号線路１０６，１０７と、グランドパターンと、これらの間に介在する誘電体層とを含むマイクロストリップ線路によって構成される。一般に、整合回路の特性インピーダンスは、信号線路１０６，１０７の幅寸法を調整することで行われる。
入力側整合回路１０４及び出力側整合回路１０５の特性インピーダンスは、自回路の両端に接続される増幅器側のインピーダンスと、入出力側のインピーダンスとを適切に整合できるような値に設定されるが、例えば、入力線路及び出力線路のインピーダンスが５０Ω、両増幅器の入出力端のインピーダンスが数Ωであるとすると、両者のインピーダンスの差が大きいため、リード１０２，１０３に接続される信号線路１０６，１０７の一端部は、その幅寸法を比較的大きく設定したり、インピーダンスを段階的に整合するために異なる幅寸法の信号線路を多段に設けたりする必要がある。
The
The characteristic impedances of the input
また、整合回路に集中定数回路を並列に接続することで当該整合回路の信号線路の幅寸法を抑えることも考えられるが、この場合、信号線路の幅寸法をも集中定数回路を設けるスペースが必要となり、結果的に整合回路としての幅寸法が比較的大きくなるおそれがある。 Also, it is conceivable to reduce the width dimension of the signal line of the matching circuit by connecting the lumped circuit in parallel to the matching circuit, but in this case, a space for providing the lumped circuit is also required for the width dimension of the signal line. As a result, the width dimension as the matching circuit may be relatively large.
このため、パッケージから突出している入出力リードに比較的幅寸法の大きな整合回路を接続しなければならず、そのスペースを確保するために、ドハティ増幅回路全体を大型化せざるを得ないことがあった。
このような問題は、ドハティ増幅回路に限られず、一つの増幅器が実装された増幅回路でも同様である。
Therefore, a matching circuit with a relatively large width must be connected to the input / output lead protruding from the package, and the entire Doherty amplification circuit must be increased in size to secure the space. there were.
Such a problem is not limited to the Doherty amplifier circuit, and the same applies to an amplifier circuit in which one amplifier is mounted.
本発明はこのような事情に鑑みてなされたものであり、小型化が可能な増幅回路及び基板の提供を目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide an amplifier circuit and a substrate which can be miniaturized.
一実施形態である増幅回路は、入力信号が与えられる入力部と、前記入力信号を増幅する増幅器と、前記増幅器の出力信号が与えられる出力部と、前記入力部と前記増幅器との間に接続される入力整合回路と、前記増幅器と前記出力部との間に接続される出力整合回路と、を備え、前記入力整合回路及び前記出力整合回路は、信号線路、グランドパターン、及びこれらの間に介在する誘電体層によって構成され、少なくとも、前記増幅器に接続される一端部における前記誘電体層の厚さ寸法と、前記入力部及び前記出力部に接続される他端部における前記誘電体層の厚さ寸法と、が異なっていることで、前記一端部における特性インピーダンスと、前記他端部における特性インピーダンスとが異なっている。 The amplifier circuit according to one embodiment is connected between an input to which an input signal is supplied, an amplifier for amplifying the input signal, an output to which an output signal of the amplifier is supplied, and the input and the amplifier. And an output matching circuit connected between the amplifier and the output section, the input matching circuit and the output matching circuit comprising a signal line, a ground pattern, and a space between them. The thickness dimension of the dielectric layer at one end connected to the amplifier, and the dielectric layer at the other end connected to the input and the output, which are constituted by an intervening dielectric layer. Due to the difference in thickness, the characteristic impedance at the one end is different from the characteristic impedance at the other end.
他の実施形態である基板は、増幅器を設けるための基板であって、前記増幅器への入力信号が与えられる入力部と、前記増幅器の出力信号が与えられる出力部と、前記入力部と前記増幅器との間に接続される入力整合回路と、前記増幅器と前記出力部との間に接続される出力整合回路と、を備え、前記入力整合回路及び前記出力整合回路は、信号線路、グランドパターン、及びこれらの間に介在する誘電体層によって構成され、少なくとも、前記増幅器に接続される一端部における前記誘電体層の厚さ寸法と、前記入力部及び前記出力部に接続される他端部における前記誘電体層の厚さ寸法とが、異なっていることで、前記一端部における特性インピーダンスと、前記他端部における特性インピーダンスとが異なっている。 A substrate according to another embodiment is a substrate for providing an amplifier, and an input to which an input signal to the amplifier is given, an output to which an output signal of the amplifier is given, the input and the amplifier And an output matching circuit connected between the amplifier and the output unit, the input matching circuit and the output matching circuit comprising a signal line, a ground pattern, And the thickness dimension of the dielectric layer at one end connected to the amplifier, and the other end connected to the input and the output, at least at one end connected to the amplifier. When the thickness dimension of the dielectric layer is different, the characteristic impedance at the one end is different from the characteristic impedance at the other end.
本発明によれば、増幅回路の小型化が可能となる。 According to the present invention, the amplifier circuit can be miniaturized.
以下、本発明の好ましい実施形態について図面を参照しながら説明する。
［実施形態の概要］
（１） 一実施形態である増幅回路は、入力信号が与えられる入力部と、前記入力信号を増幅する増幅器と、前記増幅器の出力信号が与えられる出力部と、前記入力部と前記増幅器との間に接続される入力整合回路と、前記増幅器と前記出力部との間に接続される出力整合回路と、を備え、前記入力整合回路及び前記出力整合回路は、信号線路、グランドパターン、及びこれらの間に介在する誘電体層によって構成され、少なくとも、前記増幅器に接続される一端部における前記誘電体層の厚さ寸法と、前記入力部及び前記出力部に接続される他端部における前記誘電体層の厚さ寸法と、が異なっていることで、前記一端部における特性インピーダンスと、前記他端部における特性インピーダンスとが異なっている。
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[Overview of the embodiment]
(1) An amplifier circuit according to an embodiment includes an input unit to which an input signal is supplied, an amplifier that amplifies the input signal, an output unit to which an output signal of the amplifier is supplied, and the input unit and the amplifier And an output matching circuit connected between the amplifier and the output section, the input matching circuit and the output matching circuit comprising a signal line, a ground pattern, and these And the thickness dimension of the dielectric layer at one end connected to the amplifier and the dielectric at the other end connected to the input and the output. Because the thickness dimension of the body layer is different, the characteristic impedance at the one end is different from the characteristic impedance at the other end.
上記構成の増幅回路によれば、一端部における特性インピーダンス及び他端部における特性インピーダンスの設定を、一端部及び他端部における誘電体層の厚さ寸法の設定により行うことができるので、誘電体層の厚さ寸法を一定とし信号線路の幅寸法によって特性インピーダンスを設定する場合と比較して、整合回路の信号線路の幅寸法が大きくならないように抑えつつ、増幅器側と、入出力部側とのインピーダンス整合を行うことができる。
整合回路の信号線路の幅寸法が大きくならないように抑制される結果、増幅回路の小型化が可能となる。
According to the amplification circuit of the above configuration, the characteristic impedance at one end and the characteristic impedance at the other end can be set by setting the thickness dimension of the dielectric layer at one end and the other end. As compared with the case where the thickness dimension of the layer is fixed and the characteristic impedance is set by the width dimension of the signal line, the width dimension of the signal line of the matching circuit is suppressed so as not to increase. Impedance matching can be performed.
As a result of suppression so that the width dimension of the signal line of the matching circuit does not increase, the amplifier circuit can be miniaturized.
（２）上記増幅回路において、前記誘電体層は、１又は複数の誘電体基板によって構成され、前記誘電体層を構成する前記誘電体基板の数は、線路方向に沿って変化していることが好ましい。
この場合、容易に誘電体層の厚さ寸法を線路方向に沿って変化させることができる。
(2) In the amplifier circuit, the dielectric layer is constituted by one or more dielectric substrates, and the number of the dielectric substrates constituting the dielectric layer is changed along the line direction. Is preferred.
In this case, the thickness dimension of the dielectric layer can be easily changed along the line direction.
（３）また、上記増幅回路において、前記増幅器を収容するパッケージから前記入力整合回路及び前記出力整合回路が延びる延長方向において、前記信号線路は、前記パッケージの幅方向両端よりも内側に設けられていることが好ましい。
この場合、増幅回路全体の幅方向の寸法を、増幅器のパッケージを基準に設定することができ、より小型化が可能となる。
(3) In the amplification circuit, the signal line is provided on the inner side than both ends in the width direction of the package in the extension direction in which the input matching circuit and the output matching circuit extend from the package accommodating the amplifier. Is preferred.
In this case, the dimension in the width direction of the entire amplification circuit can be set based on the package of the amplifier, and the size can be further reduced.
（４）また、上記増幅回路において、前記一端部における前記信号線路の幅寸法は、前記増幅器から延びて前記信号線路が接続されるリードの幅寸法に対応していてもよい。
この場合、リードを増幅器と両整合回路との間の位置決めに用いることができ、組立精度を向上させることができる。
(4) In the amplifier circuit, the width of the signal line at the one end may correspond to the width of a lead which extends from the amplifier and is connected to the signal line.
In this case, the leads can be used for positioning between the amplifier and both matching circuits, and assembly accuracy can be improved.
（５）上記増幅回路において、前記信号線路の幅寸法は、線路方向に一定であってもよい。
この場合、増幅回路の広帯域化等、周波数特性を向上させることができる。
(5) In the amplification circuit, the width dimension of the signal line may be constant in the line direction.
In this case, it is possible to improve the frequency characteristics such as broadening the bandwidth of the amplifier circuit.
（６）また、上記増幅回路において、前記増幅器は複数であり、複数の前記増幅器は、一つのパッケージに収容され、前記入力整合回路及び前記出力整合回路は、複数の前記増幅器それぞれに設けられていることが好ましい。
この場合、複数の入力整合回路及び複数の出力整合回路は、パッケージ外側に沿って並べて配置されるが、両整合回路の信号線路の幅寸法が大きくならないように抑制することができるので、パッケージが小さくスペースが十分確保できない場合であっても配置に支障を生じさせることがなく、また、増幅回路の小型化が可能となる。
(6) In the amplifier circuit, the plurality of amplifiers are provided, the plurality of amplifiers are accommodated in one package, and the input matching circuit and the output matching circuit are provided for each of the plurality of amplifiers. Is preferred.
In this case, although the plurality of input matching circuits and the plurality of output matching circuits are arranged side by side along the outer side of the package, the package can be suppressed so that the width dimensions of the signal lines of both matching circuits do not increase. Even if the space can not be sufficiently small, there is no problem in the arrangement, and the amplifier circuit can be miniaturized.
（７）また、一実施形態である基板は、増幅器を設けるための基板であって、前記増幅器への入力信号が与えられる入力部と、前記増幅器の出力信号が与えられる出力部と、
前記入力部と前記増幅器との間に接続される入力整合回路と、前記増幅器と前記出力部との間に接続される出力整合回路と、を備え、前記入力整合回路及び前記出力整合回路は、信号線路、グランドパターン、及びこれらの間に介在する誘電体層によって構成され、前記増幅器に接続される一端部における前記誘電体層の厚さ寸法と、前記入力部及び前記出力部に接続される他端部における前記誘電体層の厚さ寸法とが、少なくとも異なっていることで、前記一端部における特性インピーダンスと、前記他端部における特性インピーダンスとが異なっている。
(7) Further, a substrate according to one embodiment is a substrate for providing an amplifier, and an input unit to which an input signal to the amplifier is given, and an output unit to which an output signal of the amplifier is given;
An input matching circuit connected between the input unit and the amplifier; and an output matching circuit connected between the amplifier and the output unit, the input matching circuit and the output matching circuit comprising: A signal line, a ground pattern, and a dielectric layer interposed therebetween, the thickness dimension of the dielectric layer at one end connected to the amplifier, and the input part and the output part Since the thickness dimension of the dielectric layer at the other end is at least different, the characteristic impedance at the one end is different from the characteristic impedance at the other end.
［実施形態の詳細］
以下、好ましい実施形態について図面を参照しつつ説明する。
なお、以下に記載する各実施形態の少なくとも一部を任意に組み合わせてもよい。
Details of Embodiment
Hereinafter, preferred embodiments will be described with reference to the drawings.
In addition, at least one part of each embodiment described below may be combined arbitrarily.
〔ドハティ増幅回路の全体構成〕
図１は、一実施形態に係るドハティ増幅回路の構成を示すブロック図である。
このドハティ増幅回路１は、移動体通信システムにおける基地局装置などの無線通信装置に搭載され、無線周波数の送信信号（ＲＦ信号）の増幅を行う。
ドハティ増幅回路１は、入力端子２に与えられるＲＦ信号（入力信号）を増幅し、出力端子３から出力する。
[Overall configuration of Doherty amplifier circuit]
FIG. 1 is a block diagram showing the configuration of a Doherty amplifier circuit according to an embodiment.
The Doherty amplifier circuit 1 is mounted on a wireless communication apparatus such as a base station apparatus in a mobile communication system, and amplifies a transmission signal (RF signal) of a radio frequency.
The Doherty amplifier circuit 1 amplifies an RF signal (input signal) applied to the
図１に示すように、ドハティ増幅回路１は、キャリア増幅器４と、キャリア増幅器４に並列に設けられたピーク増幅器５と、分配器６と、キャリア増幅器４及びピーク増幅器５それぞれの出力を合成する合成器７と、第１遅延線路８と、第２遅延線路９とを備えている。
As shown in FIG. 1, the Doherty amplifier circuit 1 combines the outputs of the
分配器６は、入力端子２の後段に接続され、入力端子２から与えられるＲＦ信号をキャリア増幅器４及びピーク増幅器５へ分配する。
第１遅延線路８は、分配器６とピーク増幅器５との間に接続されている。よって、分配器６が分配する出力のうち、ピーク増幅器５へ与えられる出力は、第１遅延線路８によって、位相が９０度遅延される。
The
The
キャリア増幅器４は、与えられる入力信号を常に増幅するための増幅器である。一方、ピーク増幅器５は、入力信号の電力が所定以上となったときに当該入力信号を増幅するための増幅器である。
合成器７は、キャリア増幅器４及びピーク増幅器５と出力端子３との間に接続され、キャリア増幅器４の出力とピーク増幅器５の出力とを合成する。
第２遅延線路９は、キャリア増幅器４と合成器７との間に接続されている。よって、キャリア増幅器４の出力は、第２遅延線路９によって、位相が９０度遅延される。
合成器７は、合成した出力を出力信号として出力端子３へ与える。
出力端子３は、合成器７から与えられた出力信号を出力する。
The
The
The
The output terminal 3 outputs the output signal supplied from the
さらに、ドハティ増幅回路１は、キャリア側入力整合回路１１と、ピーク側入力整合回路１２と、キャリア側出力整合回路１３と、ピーク側出力整合回路１４とを備えている。
キャリア側入力整合回路１１は、分配器６と、キャリア増幅器４との間に接続されており、分配器６（入力部）側と、キャリア増幅器４側とのインピーダンス整合を行う。
ピーク側入力整合回路１２は、第１遅延線路８と、ピーク増幅器５との間に接続されており、第１遅延線路８（入力部）側と、ピーク増幅器５側とのインピーダンス整合を行う。
キャリア側出力整合回路１３は、キャリア増幅器４と、第２遅延線路９との間に接続されており、キャリア増幅器４側と、第２遅延線路９（出力部）側とのインピーダンス整合を行う。
ピーク側出力整合回路１４は、ピーク増幅器５と、合成器７との間に接続されており、ピーク増幅器５側と、合成器７（出力部）側とのインピーダンス整合を行う。
Furthermore, the Doherty amplifier circuit 1 includes a carrier-side
The carrier side
The peak side
The carrier side
The peak side
キャリア増幅器４、及びピーク増幅器５は、一つの集積回路上に実装されており、一つのパッケージ２０内に収容されている。
また、入力端子２、分配器６、第１遅延線路８、キャリア側入力整合回路１１、及びピーク側入力整合回路１２は、入力側回路基板２１に実装されている。
さらに、キャリア側出力整合回路１３、ピーク側出力整合回路１４、第２遅延線路９、合成器７、及び出力端子３は、出力側回路基板２２に実装されている。
The
Further, the
Further, the carrier side
図２は、ドハティ増幅回路１の要部を示した一部平面図である。
パッケージ２０、入力側回路基板２１、及び出力側回路基板２２は、アルミニウム合金製のベース板２５上に固定される。入力側回路基板２１、及び出力側回路基板２２は、ベース板２５上に並べて配置される。
FIG. 2 is a partial plan view showing the main part of the Doherty amplifier circuit 1.
The
パッケージ２０は、入力側回路基板２１、及び出力側回路基板２２の間に挟まれるように配置されている。
図２に示すように、パッケージ２０の入力側回路基板２１側の側面には、キャリア増幅器４の入力端子に接続されたキャリア側入力リード２０ａと、ピーク増幅器５の入力端子に接続されたピーク側入力リード２０ｂとが突設されている。
また、パッケージ２０の出力側回路基板２２側の側面には、キャリア増幅器４の出力端子に接続されたキャリア側出力リード２０ｃと、ピーク増幅器５の出力端子に接続されたピーク側出力リード２０ｄとが突設されている。
The
As shown in FIG. 2, on the side surface on the input
In addition, on the side surface on the output
図２では、パッケージ２０と、その両側に隣接して配置される各整合回路１１，１２，１３，１４を示している。なお、図２では、各整合回路１１，１２，１３，１４の一端部は、パッケージ２０の各リード２０ａ，２０ｂ，２０ｃ，２０ｄに接続されている一方、各整合回路１１，１２，１３，１４の他端部は、他の各部に接続されていないように示しているが、これは説明を容易とするためであり、実際には、図１に示すように、各部に接続されている。
FIG. 2 shows the
また、以下の説明では、図２に示すように、パッケージ２０から各整合回路１１，１２，１３，１４が延びている方向（紙面横方向）を延長方向とし、延長方向に交差する方向（紙面縦方向）を幅方向とする。
In the following description, as shown in FIG. 2, the direction in which the
図３は、図２中のＡ−Ａ線における入力側回路基板２１の一部を示す矢視断面図である。
図３に示すように、入力側回路基板２１は、複数（図例では３つ）の誘電体基板３０ａ，３０ｂ，３０ｃと、グランドパターン３１とを含んで構成されている。
３つの誘電体基板３０ａ，３０ｂ，３０ｃは、それぞれほぼ同じ厚さ寸法であり、同じ誘電材料によって形成され、互いに積層され一体とされている。３つの誘電体基板３０ａ，３０ｂ，３０ｃのうち、一面が露出している誘電体基板３０ａには信号線路等が形成されている。また、同様に一面が露出している誘電体基板３０ｃにはグランドパターン３１が形成されている。
グランドパターン３１は、例えば銅薄膜よりなり、接地されている。
また、誘電体基板３０ａと、誘電体基板３０ｂとの間には、例えば銅薄膜よりなる中間パターン３２が形成されている。この中間パターン３２については後に詳述する。
FIG. 3 is a cross-sectional view showing a part of the input-
As shown in FIG. 3, the input-
Each of the three
The
Further, an
図４は、図２中のＡ−Ａ線における出力側回路基板２２の一部を示す矢視断面図である。
図４に示すように、出力側回路基板２２も、入力側回路基板２１と同様、３つの誘電体基板３５ａ，３５ｂ，３５ｃと、銅薄膜よりなるグランドパターン３６とを含んで構成されている。
３つの誘電体基板３５ａ，３５ｂ，３５ｃは、それぞれほぼ同じ厚さ寸法であり、同じ誘電材料によって形成され、互いに積層され一体とされている。３つの誘電体基板３５ａ，３５ｂ，３５ｃのうち、一面が露出している誘電体基板３５ａには信号線路等が形成されている。また、同様に一面が露出している誘電体基板３５ｃにはグランドパターン３６が形成されている。
また、各誘電体基板３５ａ，３５ｂ，３５ｃの間には、銅薄膜よりなる中間パターン３７ａ，３７ｂが形成されている。この中間パターン３７ａ，３７ｂについては後に詳述する。
FIG. 4 is a cross-sectional view showing a part of the output
As shown in FIG. 4, the output
The three
Further,
〔整合回路の構成〕
キャリア側入力整合回路１１は、入力側回路基板２１と、入力側回路基板２１の一面に設けられる信号線路５１とによって構成されており、マイクロストリップ線路を構成している。
信号線路５１の一端部は、キャリア側入力リード２０ａに接続されている。また、信号線路５１の他端部は、分配器６（図１）に接続される（図示省略）。
ピーク側入力整合回路１２は、入力側回路基板２１と、入力側回路基板２１の一面に設けられる信号線路５２とによって構成されており、マイクロストリップ線路を構成している。
信号線路５２の一端部は、ピーク側入力リード２０ｂに接続されている。また、信号線路５２の他端部は、第１遅延線路８（図１）に接続される（図示省略）。
[Configuration of matching circuit]
The carrier-side
One end of the
The peak side
One end of the
キャリア側出力整合回路１３は、出力側回路基板２２と、出力側回路基板２２の一面に設けられる信号線路５３とによって構成されており、マイクロストリップ線路を構成している。
信号線路５３の一端部は、キャリア側出力リード２０ｃに接続されている。また、信号線路５３の他端部は、第２遅延線路９（図１）に接続される（図示省略）。
ピーク側出力整合回路１４は、出力側回路基板２２と、出力側回路基板２２の一面に設けられる信号線路５４とによって構成されており、マイクロストリップ線路を構成している。
信号線路５４は、ピーク側出力リード２０ｄに接続されている。また、信号線路５４の他端部は、合成器７（図１）に接続される（図示省略）。
The carrier side
One end of the
The peak side
The
図２に示すように、キャリア側入力整合回路１１の信号線路５１及びピーク側入力整合回路１２の信号線路５２は、パッケージ２０側（一端部側）に幅広部５１ａ，５２ａと、分配器６（第１遅延線路８）側（他端部側）に幅広部５１ａ，５２ａよりも線路幅が狭い幅狭部５１ｂ，５２ｂとを有している。
As shown in FIG. 2, the
以下の説明では、キャリア側入力整合回路１１について説明するが、ピーク側入力整合回路１２も同様の構成である。
図３に示すように、入力側回路基板２１には、誘電体基板３０ａと誘電体基板３０ｂとの間に中間パターン３２が形成されている。中間パターン３２は、幅広部５１ａに対応する位置に形成されている。中間パターン３２は、スルーホール３３によってグランドパターン３１と接続されている。よって、幅広部５１ａに対する実質的なグランドは中間パターン３２となる。
よって、キャリア側入力整合回路１１における幅広部５１ａと、グランドである中間パターン３２との間には、誘電体基板３０ａのみが介在している。
キャリア側入力整合回路１１は、幅広部５１ａにおいては、誘電体基板３０ａを誘電体層とするマイクロストリップ線路を構成している。
In the following description, the carrier side
As shown in FIG. 3, on the input
Therefore, only the
The carrier-side
一方、入力側回路基板２１において、幅狭部５１ｂに対応する位置にまで中間パターン３２は形成されていない。
よって、キャリア側入力整合回路１１における幅狭部５１ｂと、グランドパターン３１との間には、３つの誘電体基板３０ａ，３０ｂ，３０ｃが介在している。
キャリア側入力整合回路１１は、幅狭部５１ｂにおいては、３つの誘電体基板３０ａ，３０ｂ，３０ｃを誘電体層とするマイクロストリップ線路を構成している。
On the other hand, on the input
Therefore, three
The carrier-side
このように、キャリア側入力整合回路１１は、誘電体層を構成する誘電体基板の数が、一端部と、他端部とで異なっており、この結果、誘電体層の厚さ寸法が、一端部と、他端部とで異なっている。これによって、一端部における特性インピーダンスと、他端部における特性インピーダンスとが異なるように設定されている。
一端部における特性インピーダンスと、他端部における特性インピーダンスとは、分配器６側と、キャリア増幅器４側とのインピーダンス整合が適切に行われるように適切に設定される。
Thus, in the carrier-side
The characteristic impedance at one end and the characteristic impedance at the other end are appropriately set so that impedance matching between the
図２に戻って、キャリア側出力整合回路１３の信号線路５３及びピーク側出力整合回路１４の信号線路５４は、パッケージ２０側（一端部側）に幅広部５３ａ，５４ａと、合成器７（第２遅延線路９）側（他端部側）に幅狭部５３ｂ，５４ｂとを有している。
Returning to FIG. 2, the
以下の説明では、キャリア側出力整合回路１３について説明するが、ピーク側出力整合回路１４も同様の構成である。
図４に示すように、出力側回路基板２２には、誘電体基板３５ａと誘電体基板３５ｂとの間に中間パターン３７ａが形成され、誘電体基板３５ｂと誘電体基板３５ｃとの間に中間パターン３７ｂが形成されている。
In the following description, the carrier side
As shown in FIG. 4, on the output
中間パターン３７ａは、幅広部５３ａに対応する位置に形成されている。また、中間パターン３７ｂは、幅狭部５３ｂの延長方向ほぼ中央の位置まで形成されている。中間パターン３７ａ，３７ｂは、スルーホール３８によってグランドパターン３６と接続されている。
よって、幅広部５３ａに対する実質的なグランドは中間パターン３７ａとなる。
また、幅狭部５３ｂにおいて、幅広部５３ａ側の端部から延長方向ほぼ中央までの範囲（第１範囲）における実質的なグランドは中間パターン３７ｂとなる。
The
Therefore, the substantial ground for the
Further, in the
よって、キャリア側出力整合回路１３における幅広部５３ａと、グランドである中間パターン３７ａとの間には、誘電体基板３５ａのみが介在している。
キャリア側出力整合回路１３は、幅広部５３ａにおいては、誘電体基板３５ａを誘電体層とするマイクロストリップ線路を構成している。
Therefore, only the
The carrier side
また、キャリア側出力整合回路１３における幅狭部５３ｂの第１範囲と、グランドである中間パターン３７ｂとの間には、２つの誘電体基板３５ａ，３５ｂが介在している。
キャリア側出力整合回路１３は、第１範囲においては、誘電体基板３５ａ，３５ｂを誘電体層とするマイクロストリップ線路を構成している。
Further, two
The carrier side
出力側回路基板２２において、幅狭部５３ｂにおける残りの範囲（第２範囲）においては、中間パターン３７ａ，３７ｂは形成されていない。
よって、キャリア側出力整合回路１３における幅狭部５３ｂの第２範囲と、グランドパターン３６との間には、３つの誘電体基板３５ａ，３５ｂ，３５ｃが介在している。
キャリア側出力整合回路１３は、第２範囲においては、３つの誘電体基板３５ａ，３５ｂ，３５ｃを誘電体層とするマイクロストリップ線路を構成している。
In the output
Therefore, three
In the second range, the carrier side
このように、キャリア側出力整合回路１３は、キャリア側入力整合回路１１と同様、誘電体層を構成する誘電体基板の数が、一端部と、他端部とで異なっており、この結果、誘電体層の厚さ寸法が、一端部と、他端部とで異なっている。これによって、一端部における特性インピーダンスと、他端部における特性インピーダンスとが異なるように設定されている。
一端部における特性インピーダンスと、他端部における特性インピーダンスとは、キャリア増幅器４側と、第２遅延線路９側とのインピーダンス整合が適切に行われるように適切に設定される。
As described above, in the carrier-side
The characteristic impedance at one end and the characteristic impedance at the other end are appropriately set such that the impedance matching between the
以上のように、各整合回路１１，１２，１３，１４は、誘電体層を構成する誘電体基板の数が各整合回路の線路方向に沿って変化しており、これによって、誘電体層の厚さ寸法を線路方向に沿って段階的に変化させるとともに、誘電体層の厚さ寸法が、一端部と、他端部とで異なっている。
As described above, in each of the matching
上記構成のドハティ増幅回路１によれば、各整合回路１１，１２，１３，１４の一端部における特性インピーダンス及び他端部における特性インピーダンスの設定を、一端部及び他端部における誘電体層の厚さ寸法の設定により行うことができるので、誘電体層の厚さ寸法を一定とし信号線路の幅寸法によって特性インピーダンスを設定する場合と比較して、各整合回路１１，１２，１３，１４の信号線路５１，５２，５３，５４の幅寸法が大きくならないように抑えつつ、増幅器４，５側と、入出力部側（分配器６側及び合成器７側）とのインピーダンス整合を行うことができる。
各整合回路１１，１２，１３，１４の信号線路５１，５２，５３，５４の幅寸法が大きくならないように抑制される結果、ドハティ増幅回路１の小型化が可能となる。
According to the Doherty amplifier circuit 1 configured as described above, setting of the characteristic impedance at one end of each matching
As a result of suppressing the width dimensions of the signal lines 51, 52, 53, 54 of the matching
また、本実施形態では、各整合回路１１，１２，１３，１４の誘電体層を１又は複数の誘電体基板によって構成し、誘電体層を構成する誘電体基板の数が線路方向に沿って変化している。これにより、容易に誘電体層の厚さ寸法を線路方向に沿って変化させることができる。
Further, in the present embodiment, the dielectric layers of the matching
また、本実施形態では、図２に示すように、各整合回路１１，１２，１３，１４の信号線路５１，５２，５３，５４は、延長方向において、パッケージ２０の幅方向両端よりも内側に設けられている。
これにより、ドハティ増幅回路１全体の幅方向の寸法をパッケージ２０を基準に設定することができ、より小型化が可能となる。
Further, in the present embodiment, as shown in FIG. 2, the signal lines 51, 52, 53, 54 of the matching
As a result, the dimension in the width direction of the entire Doherty amplifier circuit 1 can be set based on the
また、本実施形態では、キャリア増幅器４と、ピーク増幅器５とを備え、これらが一つのパッケージ２０に収容されており、各整合回路１１，１２，１３，１４は、パッケージ２０の両側に隣接して配置した。この場合、例えば、パッケージ２０が小さく、リードの間隔も狭いことから整合回路のためのスペースを十分確保できない場合が考えられる。
これに対して、本実施形態では、各整合回路１１，１２，１３，１４の信号線路の幅寸法が大きくならないように抑制することができるので、スペースを十分確保できずとも配置に支障を生じさせることがなく、また、増幅回路の小型化が可能となる。
Further, in the present embodiment, the
On the other hand, in the present embodiment, the width dimensions of the signal lines of the matching
〔他の実施形態について〕
図５は、他の実施形態に係るドハティ増幅回路１の要部を示した一部平面図である。
本実施形態は、各整合回路１１，１２，１３，１４の信号線路５１，５２，５３，５４の幅寸法が線路方向に一定である点において、上記実施形態と相違している。
[Other Embodiments]
FIG. 5 is a partial plan view showing the main part of the Doherty amplifier circuit 1 according to another embodiment.
The present embodiment is different from the above-described embodiment in that the width dimensions of the signal lines 51, 52, 53, 54 of the matching
本実施形態のように、各整合回路１１，１２，１３，１４の信号線路５１，５２，５３，５４の幅寸法が線路方向に一定とすることで、広帯域化等、ドハティ増幅回路１の周波数特性を向上させることができる。
As in the present embodiment, by making the width dimensions of the signal lines 51, 52, 53, 54 of the matching
また、信号線路５１，５２，５３，５４の幅寸法は、各信号線路５１，５２，５３，５４の一端部が接続される各リード２０ａ，２０ｂ，２０ｃ，２０ｄの幅寸法に対応してほぼ同じ寸法とされている。
この場合、各リード２０ａ，２０ｂ，２０ｃ，２０ｄをパッケージ２０と各整合回路１１，１２，１３，１４との間の位置決めに用いることができ、組立精度を向上させることができる。
Further, the width dimensions of the signal lines 51, 52, 53, 54 are approximately corresponding to the width dimensions of the
In this case, the
なお、本実施形態の各整合回路１１，１２，１３，１４は、信号線路５１，５２，５３，５４の幅寸法が線路方向に均一ではあるが、入力側回路基板２１及び出力側回路基板２２には、中間パターン３２及び中間パターン３７ａ，３７ｂが設けられている。
In each of the matching
これによって、各整合回路１１，１２，１３，１４は、誘電体層を構成する誘電体基板の数が、一端部と、他端部とで異なっており、この結果、誘電体層の厚さ寸法が、一端部と、他端部とで異なっている。これによって、一端部における特性インピーダンスと、他端部における特性インピーダンスとが異なるように設定されている。
よって、上記実施形態と同様、信号線路５１，５２，５３，５４の幅寸法が大きくならないように抑制される結果、ドハティ増幅回路１の小型化が可能となる。
As a result, in each matching
Therefore, as in the above-described embodiment, the width dimensions of the signal lines 51, 52, 53, 54 are suppressed so as not to increase, so that the Doherty amplifier circuit 1 can be miniaturized.
〔その他〕
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。
例えば、上記各実施形態では、ドハティ増幅回路１の場合について説明したが、単一の増幅器を収容したパッケージを用いた増幅回路であっても適用することができる。
[Others]
It should be understood that the embodiments disclosed herein are illustrative and non-restrictive in every respect.
For example, although the case of the Doherty amplifier circuit 1 has been described in each of the above embodiments, the invention can be applied to an amplifier circuit using a package accommodating a single amplifier.
また、上記各実施形態では、複数の誘電体基板がそれぞれほぼ同じ厚さ寸法であり、同じ誘電材料によって形成した場合を例示したが、複数の誘電体基板それぞれで互いに異なる厚さ寸法に設定してもよいし、複数の誘電体基板それぞれで互いに異なる誘電材料を用いてもよい。 In each of the above embodiments, the plurality of dielectric substrates have substantially the same thickness and are formed of the same dielectric material. However, different thicknesses may be set for the plurality of dielectric substrates. Alternatively, different dielectric materials may be used for each of the plurality of dielectric substrates.
また、上記実施形態では、複数の誘電体基板を用い、整合回路１１，１２，１３，１４における誘電体層を構成する前記誘電体基板の数を、線路方向に沿って変化させることで、誘電体層の厚さ寸法を線路方向に沿って変化させ、誘電体層の厚さ寸法が、一端部と、他端部とで異なっているように構成した場合を例示した。しかし、これに限定されるわけではなく、例えば、延長方向に沿って一端部から他端部へ向かって漸次厚さ寸法が増加する誘電体基板を用いて整合回路１１，１２，１３，１４を構成してもよい。
In the above embodiment, the dielectric substrates are used, and the number of the dielectric substrates constituting the dielectric layers in the matching
本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味、及び範囲内でのすべての変更が含まれることが意図される。 The scope of the present invention is indicated not by the meaning described above but by the claims, and is intended to include the meanings equivalent to the claims and all modifications within the scope.
１ ドハティ増幅回路
２ 入力端子
３ 出力端子
４ キャリア増幅器
５ ピーク増幅器
６ 分配器
７ 合成器
８ 第１遅延線路
９ 第２遅延線路
１１ キャリア側入力整合回路
１２ ピーク側入力整合回路
１３ キャリア側出力整合回路
１４ ピーク側出力整合回路
２０ パッケージ
２０ａ キャリア側入力リード
２０ｂ ピーク側入力リード
２０ｃ キャリア側出力リード
２０ｄ ピーク側出力リード
２１ 入力側回路基板
２２ 出力側回路基板
２５ ベース板
３０ａ，３０ｂ，３０ｃ 誘電体基板
３１ グランドパターン
３２ 中間パターン
３３ スルーホール
３５ａ，３５ｂ，３５ｃ 誘電体基板
３６ グランドパターン
３７ａ，３７ｂ 中間パターン
３８ スルーホール
５１，５２，５３，５４ 信号線路
５１ａ，５２ａ 幅広部
５１ｂ，５２ｂ 幅狭部
５３ａ，５４ａ 幅広部
５３ｂ，５４ｂ 幅狭部
DESCRIPTION OF SYMBOLS 1
Claims (7)
前記入力信号を増幅する増幅器と、
前記増幅器の出力信号が与えられる出力部と、
前記入力部と前記増幅器との間に接続される入力整合回路と、
前記増幅器と前記出力部との間に接続される出力整合回路と、を備え、
前記入力整合回路及び前記出力整合回路は、信号線路、グランドパターン、及びこれらの間に介在する誘電体層によって構成され、少なくとも、前記増幅器に接続される一端部における前記誘電体層の厚さ寸法と、前記入力部及び前記出力部に接続される他端部における前記誘電体層の厚さ寸法と、が異なっていることで、前記一端部における特性インピーダンスと、前記他端部における特性インピーダンスとが異なっている
増幅回路。 An input unit to which an input signal is given;
An amplifier for amplifying the input signal;
An output section to which an output signal of the amplifier is provided;
An input matching circuit connected between the input and the amplifier;
An output matching circuit connected between the amplifier and the output section;
The input matching circuit and the output matching circuit are constituted by a signal line, a ground pattern, and a dielectric layer interposed therebetween, and at least a thickness dimension of the dielectric layer at one end connected to the amplifier. And the thickness dimension of the dielectric layer at the other end connected to the input portion and the output portion, the characteristic impedance at the one end and the characteristic impedance at the other end The amplifier circuit is different.
前記誘電体層を構成する前記誘電体基板の数は、線路方向に沿って変化している
請求項１に記載の増幅回路。 The dielectric layer is constituted by one or more dielectric substrates,
The amplifier circuit according to claim 1, wherein the number of the dielectric substrates constituting the dielectric layer changes along a line direction.
請求項１又は請求項２に記載の増幅回路。 3. The signal line according to claim 1, wherein the signal line is provided inward of both widthwise ends of the package in an extension direction in which the input matching circuit and the output matching circuit extend from a package accommodating the amplifier. Amplifier circuit.
請求項１から請求項３のいずれか一項に記載の増幅回路。 The amplification circuit according to any one of claims 1 to 3, wherein a width dimension of the signal line at the one end corresponds to a width dimension of a lead which extends from the amplifier and is connected to the signal line. .
請求項１から請求項４のいずれか一項に記載の増幅回路。 The amplifier circuit according to any one of claims 1 to 4, wherein the width dimension of the signal line is constant in the line direction.
複数の前記増幅器は、一つのパッケージに収容され、
前記入力整合回路及び前記出力整合回路は、複数の前記増幅器それぞれに設けられている
請求項１から請求項５のいずれか一項に記載の増幅回路。 The amplifier is plural,
The plurality of amplifiers are housed in one package,
The amplifier circuit according to any one of claims 1 to 5, wherein the input matching circuit and the output matching circuit are provided for each of a plurality of the amplifiers.
前記増幅器への入力信号が与えられる入力部と、
前記増幅器の出力信号が与えられる出力部と、
前記入力部と前記増幅器との間に接続される入力整合回路と、
前記増幅器と前記出力部との間に接続される出力整合回路と、を備え、
前記入力整合回路及び前記出力整合回路は、信号線路、グランドパターン、及びこれらの間に介在する誘電体層によって構成され、少なくとも、前記増幅器に接続される一端部における前記誘電体層の厚さ寸法と、前記入力部及び前記出力部に接続される他端部における前記誘電体層の厚さ寸法とが、異なっていることで、前記一端部における特性インピーダンスと、前記他端部における特性インピーダンスとが異なっている
基板。 A substrate for providing an amplifier,
An input to which an input signal to the amplifier is provided;
An output section to which an output signal of the amplifier is provided;
An input matching circuit connected between the input and the amplifier;
An output matching circuit connected between the amplifier and the output section;
The input matching circuit and the output matching circuit are constituted by a signal line, a ground pattern, and a dielectric layer interposed therebetween, and at least a thickness dimension of the dielectric layer at one end connected to the amplifier. And the thickness dimension of the dielectric layer at the other end connected to the input portion and the output portion is different from each other in the characteristic impedance at the one end and the characteristic impedance at the other end. The substrates are different.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021064892A1 (en) * | 2019-10-02 | 2021-04-08 | 三菱電機株式会社 | Doherty amplifier |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468703A (en) * | 1990-07-04 | 1992-03-04 | Mitsubishi Electric Corp | Monolithic microwave integrated circuit device |
| JPH07283668A (en) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | High frequency amplifier |
| JP2001326537A (en) * | 2000-05-16 | 2001-11-22 | Mitsubishi Electric Corp | Highly efficient amplifier, radio transmitter provided with the highly efficient amplifier and measuring instrument for evaluating the highly efficient amplifier |
| JP2006333201A (en) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | Doherty amplifier |
| JP2010034951A (en) * | 2008-07-30 | 2010-02-12 | Toshiba Corp | Impedance matching circuit and method |
| JP2016139923A (en) * | 2015-01-27 | 2016-08-04 | 株式会社東芝 | High frequency semiconductor amplifier |
-
2017
- 2017-12-19 JP JP2017242800A patent/JP2019110458A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468703A (en) * | 1990-07-04 | 1992-03-04 | Mitsubishi Electric Corp | Monolithic microwave integrated circuit device |
| JPH07283668A (en) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | High frequency amplifier |
| JP2001326537A (en) * | 2000-05-16 | 2001-11-22 | Mitsubishi Electric Corp | Highly efficient amplifier, radio transmitter provided with the highly efficient amplifier and measuring instrument for evaluating the highly efficient amplifier |
| JP2006333201A (en) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | Doherty amplifier |
| JP2010034951A (en) * | 2008-07-30 | 2010-02-12 | Toshiba Corp | Impedance matching circuit and method |
| JP2016139923A (en) * | 2015-01-27 | 2016-08-04 | 株式会社東芝 | High frequency semiconductor amplifier |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021064892A1 (en) * | 2019-10-02 | 2021-04-08 | 三菱電機株式会社 | Doherty amplifier |
| JPWO2021064892A1 (en) * | 2019-10-02 | 2021-04-08 | ||
| JP7207562B2 (en) | 2019-10-02 | 2023-01-18 | 三菱電機株式会社 | doherty amplifier |
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