JP2019096756A - Writing method for semiconductor storage device - Google Patents

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Abstract

To provide a writing method for a semiconductor storage device using an SOI substrate that enables low-voltage writing.SOLUTION: A semiconductor storage device comprises: an SOI substrate 10 that comprises a silicon substrate 11, an insulating layer 12, and a silicon layer 13; a source region 15, a drain region 16 and a body region 14 that are formed on the silicon layer 13; and a floating gate electrode 18 formed on the body region 14 via a gate insulating film 17. In the semiconductor storage device, a writing operation is performed while floating a potential of the body region 14.SELECTED DRAWING: Figure 2

Description

本発明は、ＳＯＩ(Silicon On Insulator)基板を用いた半導体記憶装置の書き込み方法に関する。   The present invention relates to a writing method of a semiconductor memory device using an SOI (Silicon On Insulator) substrate.

電気的な書き込みが可能な不揮発性メモリとしては、従来ＥＥＰＲＯＭ等がある（例えば特許文献１参照）。ＥＥＰＲＯＭでは電子を制御ゲートによって絶縁膜を通過させ、フローティングゲートに電子を注入することでデータを書き込むため、書き込み時に高電界（高電圧、例えば１５Ｖ）が必要だった。しかし、書き込み時に１５Ｖ等の高電圧を必要とする不揮発性メモリは部分空乏型薄膜ＳＯＩプロセスを用いた低消費電力のＩＣのメモリとしては構成しにくい。そこで、部分空乏型薄膜ＳＯＩプロセスを用いた低消費電力のＩＣに作り込みやすく、低電圧で書き込み可能な不揮発性メモリが求められている。   As a non-volatile memory that can be electrically written, there is a conventional EEPROM or the like (see, for example, Patent Document 1). In the EEPROM, a high electric field (high voltage, for example, 15 V) is required at the time of writing in order to write data by passing electrons through the insulating film by the control gate and injecting the electrons into the floating gate. However, non-volatile memories that require a high voltage such as 15 V at the time of writing are difficult to configure as memories of low power consumption ICs using partially depleted thin film SOI processes. Therefore, there is a need for a low voltage writable nonvolatile memory that can be easily incorporated into a low power consumption IC using a partially depleted thin film SOI process.

部分空乏型薄膜ＳＯＩプロセスを用いた不揮発性メモリとしてはＦＡＭＯＳ (Floating gate Avalanche injection Metal Oxide Semiconductor)がある。この不揮発性メモリは、ボディー領域の電位を固定して書き込みが行われる。この書き込みには通常約６Ｖの電圧が必要となる。一方、通常の薄膜ＳＯＩプロセスでは、トランジスターの接合耐圧が５Ｖ以下と低い。そのため、不揮発性メモリの書き込みに接合耐圧以上の電圧（約６Ｖ）が必要となる。   As a non-volatile memory using a partially depleted thin film SOI process, there is FAMOS (Floating gate Avalanche Injection Metal Oxide Semiconductor). In this non-volatile memory, writing is performed with the potential of the body region fixed. This writing usually requires a voltage of about 6V. On the other hand, in the normal thin film SOI process, the junction breakdown voltage of the transistor is as low as 5 V or less. Therefore, a voltage (about 6 V) higher than the junction withstand voltage is required for writing in the non-volatile memory.

そこで、ＳＯＩ基板のシリコン層の厚さを厚くして耐圧を高めて不揮発性メモリを作製することが考えられる。もしくは、トランジスターはＳＯＩ基板に作製し、不揮発性メモリはバルク基板に作製するというＳＯＩとバルクを混載したデバイスを用いることが考えられる。   Therefore, it is conceivable to increase the thickness of the silicon layer of the SOI substrate to increase the withstand voltage to manufacture a non-volatile memory. Alternatively, it is conceivable to use a mixed device of SOI and bulk in which a transistor is fabricated on an SOI substrate and a nonvolatile memory is fabricated on a bulk substrate.

しかし、前者はＳＯＩ基板の特徴の一つである低リーク及び低パワー化を損なうという問題があり、後者はプロセスが複雑となり、高コストとなるという問題がある。   However, the former has a problem of losing low leakage and low power which is one of the features of the SOI substrate, and the latter has a problem that the process becomes complicated and the cost becomes high.

特開２００９−１２３７６２号公報JP, 2009-123762, A

本発明の幾つかの態様は、低電圧で書き込むことができるＳＯＩ基板を用いた半導体記憶装置の書き込み方法に関連している。   Some aspects of the present invention relate to a method of writing a semiconductor memory device using an SOI substrate which can be written at low voltage.

上記の課題を解決するために、本発明の一態様に係る半導体記憶装置は、シリコン基板、絶縁層及びシリコン層を備えたＳＯＩ基板と、前記シリコン層に形成されたソース領域、ドレイン領域及びボディー領域と、前記ボディー領域上にゲート絶縁膜を介して形成されたフローティングゲート電極と、を具備する半導体記憶装置において、前記ボディー領域の電位をフローティングにして書き込み動作を行う。   In order to solve the above problems, a semiconductor memory device according to an aspect of the present invention includes a silicon substrate, an SOI substrate including an insulating layer, and a silicon layer, a source region formed in the silicon layer, a drain region, and a body. In a semiconductor memory device including a region and a floating gate electrode formed on the body region via a gate insulating film, a write operation is performed with the potential of the body region floating.

本発明の一態様によれば、ボディー領域の電位をフローティングにすることにより、低電圧で書き込みが可能となる。   According to one embodiment of the present invention, writing can be performed with a low voltage by floating the potential of the body region.

また、前記ボディー領域を所定の電位に固定した後に、前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行う。それにより、低電圧で書き込みが可能となる。   Further, after fixing the body region to a predetermined potential, the potential of the body region is changed from the predetermined potential to a floating state to perform a write operation. Thereby, writing can be performed at a low voltage.

また、前記半導体記憶装置が複数配置されており、前記複数の半導体記憶装置それぞれの前記ボディー領域を所定の電位に固定した後に、前記複数の半導体記憶装置のうちの少なくとも一つの半導体記憶装置の前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行っても良い。それにより、低電圧で書き込みが可能となる。   A plurality of the semiconductor memory devices are arranged, and after fixing the body region of each of the plurality of semiconductor memory devices to a predetermined potential, the semiconductor memory device of at least one of the plurality of semiconductor memory devices is The write operation may be performed by changing the potential of the body region from the predetermined potential to the floating. Thereby, writing can be performed at a low voltage.

また、前記シリコン層に形成された電極をさらに含み、前記電極は前記ボディー領域に電気的に接続されており、前記電極は前記ソース領域及び前記ドレイン領域と電気的に分離されていると良い。そして、ボディー領域の電位をフローティングにすることにより、低電圧で書き込みが可能となる。   The semiconductor device may further include an electrode formed on the silicon layer, wherein the electrode is electrically connected to the body region, and the electrode is electrically separated from the source region and the drain region. Then, by making the potential of the body region floating, writing can be performed with a low voltage.

本発明の第１の実施形態に係る半導体記憶装置を示す平面図。FIG. 1 is a plan view showing a semiconductor memory device according to a first embodiment of the present invention. 図１に示すＡ−Ａ'線に沿った断面図。FIG. 2 is a cross-sectional view taken along the line AA ′ shown in FIG. 図１に示すＢ−Ｂ'線に沿った断面図。FIG. 2 is a cross-sectional view taken along the line BB ′ shown in FIG. 1. ＦＡＭＯＳの書き込み方法を説明するための平面図。The top view for demonstrating the writing method of FAMOS. ＦＡＭＯＳの読み出し方法を説明するための平面図。The top view for demonstrating the read-out method of FAMOS. 図１〜図３に示すＦＡＭＯＳを作製し、そのＦＡＭＯＳの動作を確認する試験を行った結果を示す図。The figure which shows the result of having produced FAMOS shown to FIGS. 1-3, and having conducted the test which confirms the operation | movement of the FAMOS. 本発明の第２の実施形態に係る半導体記憶装置を示す平面図。FIG. 7 is a plan view showing a semiconductor memory device according to a second embodiment of the present invention. 本発明の第３の実施形態に係る半導体記憶装置を示す平面図。FIG. 7 is a plan view showing a semiconductor memory device according to a third embodiment of the present invention. 本発明の第４の実施形態に係る半導体記憶装置を示す平面図。FIG. 10 is a plan view showing a semiconductor memory device according to a fourth embodiment of the present invention. 本発明の第５の実施形態に係る半導体記憶装置を示す平面図。FIG. 15 is a plan view showing a semiconductor memory device according to a fifth embodiment of the present invention.

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置を示す平面図である。図２は、図１に示すＡ−Ａ'線に沿った断面図である。図３は、図１に示すＢ−Ｂ'線に沿った断面図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that the same reference numerals are given to the same components, and redundant description will be omitted.
First Embodiment
FIG. 1 is a plan view showing a semiconductor memory device according to the first embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line AA 'shown in FIG. FIG. 3 is a cross-sectional view taken along the line BB 'shown in FIG.

図１〜図３に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはシリコン基板１１、絶縁層１２及びシリコン層１３を備えたＳＯＩ基板１０を有し、シリコン層１３にはＮ型のボディー領域１４が形成されている。シリコン層１３には、ボディー領域１４の両側に位置するＰ＋型のソース領域１５及びＰ＋型のドレイン領域１６が形成されている。シリコン層１３は例えばポリシリコン層である。なお、本実施形態では、ソース領域１５及びドレイン領域１６を図１及び図２に示す位置に配置しているが、ソース領域とドレイン領域を入れ替えて実施してもよい。 The semiconductor memory device shown in FIGS. 1 to 3 is a non-volatile memory (P-type FAMOS) on a partially depleted thin film SOI process. This FAMOS has an SOI substrate 10 provided with a silicon substrate 11, an insulating layer 12 and a silicon layer 13, and an N-type body region 14 is formed in the silicon layer 13. In the silicon layer 13, a P + -type source region 15 and a P + -type drain region 16 located on both sides of the body region 14 are formed. The silicon layer 13 is, for example, a polysilicon layer. Although the source region 15 and the drain region 16 are disposed at the positions shown in FIGS. 1 and 2 in this embodiment, the source region and the drain region may be interchanged.

ボディー領域１４上にはゲート絶縁膜１７が形成されており、このゲート絶縁膜１７は例えばシリコン酸化膜である。ゲート絶縁膜１７上にはフローティングゲート電極１８が形成されている。   A gate insulating film 17 is formed on the body region 14, and the gate insulating film 17 is, for example, a silicon oxide film. A floating gate electrode 18 is formed on the gate insulating film 17.

図１及び図３に示すように、シリコン層１３には、ボディー領域１４に電気的に接続されたＮ＋型の電極層１９が形成されている。この電極層１９はボディー領域１４の電位を固定するために電圧を印加する電極として機能する。 As shown in FIGS. 1 and 3, an N + -type electrode layer 19 electrically connected to the body region 14 is formed in the silicon layer 13. The electrode layer 19 functions as an electrode for applying a voltage to fix the potential of the body region 14.

図１に示すように、フローティングゲート電極１８の平面形状はＴ型を有しており、フローティングゲート電極１８の下に位置するボディー領域１４の平面形状もＴ型を有している。そのため、電極層１９はＰ＋型のソース領域１５及びＰ＋型のドレイン領域１６とボディー領域１４によって電気的に分離されている（図３参照）。 As shown in FIG. 1, the planar shape of the floating gate electrode 18 has a T shape, and the planar shape of the body region 14 located below the floating gate electrode 18 also has a T shape. Therefore, the electrode layer 19 is electrically separated by the P + -type source region 15 and the P + -type drain region 16 and the body region 14 (see FIG. 3).

なお、本実施形態では、Ｎ型のボディー領域１４、Ｐ＋型のソース領域１５、Ｐ＋型のドレイン領域１６及びＮ＋型の電極層１９を用いているが、導電型を逆にすることも可能である。 In this embodiment, although the N type body region 14, the P + type source region 15, the P + type drain region 16 and the N + type electrode layer 19 are used, the conductivity types are reversed. Is also possible.

次に、図１〜図３に示すＦＡＭＯＳの書き込み方法について説明する。
図４は、ＦＡＭＯＳの書き込み方法を説明するための平面図である。
電極層１９の電位をフローティングにすることで、ボディー領域１４の電位をフローティングとする。この状態で、ドレイン領域１６に電位を与えて書き込み動作を行う。 Next, the writing method of FAMOS shown in FIGS. 1 to 3 will be described.
FIG. 4 is a plan view for explaining the writing method of FAMOS.
By floating the potential of the electrode layer 19, the potential of the body region 14 is floated. In this state, a potential is applied to the drain region 16 to perform a write operation.

詳細には、ソース領域１５を０Ｖとし、ドレイン領域１６に例えば−３Ｖの電圧を印加すると、ボディー領域１４の電位がフローティングであるため、ボディー領域１４に電子が蓄積される。そのため、ボディー領域１４の電位が下がり、ボディー領域１４において寄生バイポーラがオンされる。その寄生バイポーラにより自己増幅された電流による電子がフローティングゲート電極１８に注入される。   Specifically, when the source region 15 is set to 0 V and a voltage of, for example, -3 V is applied to the drain region 16, electrons are accumulated in the body region 14 because the potential of the body region 14 is floating. Therefore, the potential of body region 14 is lowered, and parasitic bipolar is turned on in body region 14. Electrons by the current self-amplified by the parasitic bipolar are injected into the floating gate electrode 18.

このようにボディー領域１４の電位をフローティングにすることで、部分空乏型ＳＯＩ特有の基板浮遊効果を利用し、低電圧でもゲートに十分な電荷の注入が可能となり、低電圧で書き込みを実行することができる。   By floating the potential of the body region 14 in this manner, the substrate floating effect unique to the partially depleted SOI can be utilized, and sufficient charge can be injected to the gate even at a low voltage, and writing can be performed at a low voltage. Can.

図５は、ＦＡＭＯＳの読み出し方法を説明するための平面図である。
電極層１９の電位を０Ｖとすることで、ボディー領域１４の電位を０Ｖに固定する。この状態で、ドレイン領域１６に電位を与えて読み出し動作を行う。 FIG. 5 is a plan view for explaining the reading method of FAMOS.
By setting the potential of the electrode layer 19 to 0V, the potential of the body region 14 is fixed to 0V. In this state, a potential is applied to the drain region 16 to perform a read operation.

詳細には、ボディー領域１４の電位を０Ｖに固定している場合、ソース領域１５を０Ｖとし、ドレイン領域１６に例えば−３Ｖの電圧を印加しても、フローティングゲート電極１８に電子が注入されないため、ソースとドレイン間に電流が流れない。ボディー領域１４の電位を固定しているため、低電圧での書き込みを抑えることができ、誤書き込みの発生を低くすることができる。   Specifically, when the potential of the body region 14 is fixed at 0 V, electrons are not injected into the floating gate electrode 18 even if the source region 15 is set to 0 V and a voltage of, for example, -3 V is applied to the drain region 16. , No current flows between source and drain. Since the potential of the body region 14 is fixed, writing at low voltage can be suppressed, and the occurrence of erroneous writing can be reduced.

図６は、図１〜図３に示すＦＡＭＯＳを作製し、そのＦＡＭＯＳの動作を確認する試験を行った結果を示す図である。   FIG. 6 is a diagram showing the results of a test for producing the FAMOS shown in FIGS. 1 to 3 and confirming the operation of the FAMOS.

まず、「◆３端子」の試験を行った。
詳細には、フローティングゲート電極に電子が注入されていない状態で、電極層（Ｎ＋）の電位を０Ｖとすることで、ボディー領域の電位を０Ｖに固定する。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に−２．５Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、ソースとドレイン間に電流の急激な増加は見られず、フローティングゲートに電子が注入されていないことが確認された。 First, the test of "3 terminals" was conducted.
Specifically, the potential of the body region is fixed at 0 V by setting the potential of the electrode layer (N + ) to 0 V in a state where electrons are not injected into the floating gate electrode. In this state, 0 V is applied to the source region (P + ), a program voltage (Prog; -Vd) from -2.5 V to -4 V is applied to the drain region (P + ), and the current flows between the source and drain The current (-Id) was measured. As a result, it was confirmed that no sharp increase in current was observed between the source and the drain, and that electrons were not injected into the floating gate.

次に、「■Ｂｏｄｙ Ｏｐｅｎ」の試験を行った。
詳細には、電極層（Ｎ＋）の電位をフローティングにすることで、ボディー領域の電位をフローティングにする。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に−０．９Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、約−２．７５Ｖから流れる電流量が急激に増加してフローティングゲートに電子が注入されたことが確認された。 Next, a test of "Body Open" was conducted.
Specifically, the potential of the electrode region (N + ) is floated, whereby the potential of the body region is floated. In this state, 0 V is applied to the source region (P + ), and a program voltage (Prog; -Vd) from -0.9 V to -4 V is applied to the drain region (P + ) to flow between the source and drain The current (-Id) was measured. As a result, it was confirmed that the amount of current flowing from about -2.75 V increased rapidly and electrons were injected into the floating gate.

次に、「▲３端子」の試験を行った。
詳細には、電極層（Ｎ＋）の電位を０Ｖとすることで、ボディー領域の電位を０Ｖに固定する。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に０Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、０Ｖを超えてから多量の電流が流れ、フローティングゲートに電子が注入されていることが確認された。 Next, a test of "3 terminals" was performed.
Specifically, by setting the potential of the electrode layer (N + ) to 0 V, the potential of the body region is fixed to 0 V. In this state, 0 V is applied to the source region (P + ), a program voltage (Prog; -Vd) from 0 V to -4 V is applied to the drain region (P + ), and a current (--) flowing between the source and drain Id) was measured. As a result, it was confirmed that a large amount of current flows after the voltage exceeds 0 V, and electrons are injected into the floating gate.

次に、「×Ｂｏｄｙ Ｏｐｅｎ」の試験を行った。
詳細には、電極層（Ｎ＋）の電位をフローティングにすることで、ボディー領域の電位をフローティングにする。この状態で、ソース領域（Ｐ＋）に０Ｖを印加し、ドレイン領域（Ｐ＋）に０Ｖから−４Ｖまでのプログラム電圧（Ｐｒｏｇ；−Ｖｄ）を印加し、ソースとドレイン間に流れる電流（−Ｉｄ）を測定した。その結果、０Ｖを超えてから多量の電流が流れることが確認された。フローティングゲートに電子が注入されるとＦＡＭＯＳがオン状態となるため、ボディー領域の電位をフローティングにしてもソースとドレイン間に電流が流れて動作する。 Next, a test of "x Body Open" was performed.
Specifically, the potential of the electrode region (N + ) is floated, whereby the potential of the body region is floated. In this state, 0 V is applied to the source region (P + ), a program voltage (Prog; -Vd) from 0 V to -4 V is applied to the drain region (P + ), and a current (--) flowing between the source and drain Id) was measured. As a result, it was confirmed that a large amount of current flows after the voltage exceeds 0V. When the electrons are injected into the floating gate, the FAMOS is turned on. Therefore, even if the potential of the body region is floated, a current flows between the source and the drain to operate.

以上のＦＡＭＯＳの動作試験によれば、ボディー領域の電位をフローティングにすることにより、低電圧で書き込みが可能となる。また、読み出し動作を行う時に、ボディー領域の電位を０Ｖに固定することにより、誤書き込みの発生を低くすることができる。   According to the above-described FAMOS operation test, writing can be performed with a low voltage by floating the potential of the body region. In addition, when the read operation is performed, the occurrence of erroneous writing can be reduced by fixing the potential of the body region to 0V.

本実施形態によるＦＡＭＯＳをＳＯＩ基板に複数配置して記憶装置を作製した場合、この記憶装置は次のように動作させることができる。
複数のＦＡＭＯＳそれぞれのボディー領域を所定の電位（例えば０Ｖ）に固定した後に、複数のＦＡＭＯＳのうちの少なくとも一つのＦＡＭＯＳのボディー領域の電位を所定の電位からフローティングに変更して書き込み動作を行う。例えば、書き込み先のメモリセル（ＦＡＭＯＳ）の周辺のメモリセルのボディー領域の電位を固定した状態で、書き込み対象のメモリセルのボディー領域の電位をフローティングに変更して書き込み動作を行う。 When a plurality of FAMOSs according to the present embodiment are arranged on an SOI substrate to fabricate a storage device, the storage device can be operated as follows.
After fixing the body regions of each of the plurality of FAMOSs to a predetermined potential (for example, 0 V), the potential of the body region of at least one of the plurality of FAMOSs is changed from the predetermined potential to the floating to perform the write operation. For example, while the potential of the body region of the memory cell around the memory cell (FAMOS) of the write destination is fixed, the potential of the body region of the memory cell to be written is changed to floating to perform the write operation.

また、上記の書き込み動作を行う一つのＦＡＭＯＳに注目した場合、このＦＡＭＯＳは次のように動作している。
書き込みも読み出しもしていないＦＡＭＯＳのボディー領域を所定の電位（例えば０Ｖ）に固定した後に、そのボディー領域の電位を所定の電位からフローティングに変更して書き込み動作を行っている。 In addition, when attention is paid to one FAMOS which performs the above-mentioned write operation, this FAMOS operates as follows.
After the body region of FAMOS which is neither written nor read is fixed at a predetermined potential (for example, 0 V), the potential of the body region is changed from the predetermined potential to the floating state to perform the writing operation.

本実施形態によれば、ＳＯＩのボディー領域の電位をコントロールすることにより、低電圧で書き込みができ、かつ誤書き込みの発生が低い不揮発性メモリを実現することができる。   According to this embodiment, by controlling the potential of the body region of the SOI, it is possible to realize the non-volatile memory capable of writing at low voltage and reducing the occurrence of erroneous writing.

また、不揮発性メモリをＳＯＩ基板に作製することで、トランジスターはＳＯＩ基板に作製し、不揮発性メモリはバルク基板に作製するというＳＯＩとバルクを混載したデバイスを用いる必要がなくなる。その結果、安価な不揮発性メモリが提供可能となる。   In addition, by manufacturing a nonvolatile memory on an SOI substrate, it is not necessary to use a device in which an SOI and a bulk are mixed, in which a transistor is manufactured on an SOI substrate and a nonvolatile memory is manufactured on a bulk substrate. As a result, inexpensive non-volatile memory can be provided.

＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る半導体記憶装置を示す平面図である。
図７に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極２８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域２５及びＰ＋型のドレイン領域２６が形成されている。なお、本実施形態では、ソース領域２５及びドレイン領域２６を図７に示す位置に配置しているが、ソース領域とドレイン領域を入れ替えて実施してもよい。 Second Embodiment
FIG. 7 is a plan view showing a semiconductor memory device according to the second embodiment of the present invention.
The semiconductor memory device shown in FIG. 7 is a non-volatile memory (P-type FAMOS) on a partially depleted thin film SOI process. The FAMOS is formed on an SOI substrate, and an N-type body region is formed in the silicon layer of the SOI substrate. The body region is located below the floating gate electrode 28. In the silicon layer of the SOI substrate, a P + -type source region 25 and a P + -type drain region 26 located on both sides of the body region are formed. Although the source region 25 and the drain region 26 are disposed at the positions shown in FIG. 7 in the present embodiment, the source region and the drain region may be interchanged.

ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層２９が形成されている。この電極層２９はボディー領域の電位を固定するために電圧を印加する電極として機能する。 In the silicon layer of the SOI substrate, an N + -type electrode layer 29 electrically connected to the body region is formed. The electrode layer 29 functions as an electrode for applying a voltage to fix the potential of the body region.

フローティングゲート電極２８の平面形状はＴ型を有しており、フローティングゲート電極２８の下に位置するボディー領域の平面形状もＴ型を有している。そのため、電極層２９はＰ＋型のソース領域２５及びＰ＋型のドレイン領域２６とボディー領域によって電気的に分離されている。 The planar shape of the floating gate electrode 28 has a T-shape, and the planar shape of the body region located below the floating gate electrode 28 also has a T-shape. Therefore, the electrode layer 29 is electrically separated by the P + -type source region 25 and the P + -type drain region 26 and the body region.

本実施形態においても第１の実施形態と同様の効果を得ることができる。   Also in this embodiment, the same effect as that of the first embodiment can be obtained.

＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る半導体記憶装置を示す平面図である。
図８に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極３８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域３５及びＰ＋型のドレイン領域３６が形成されている。 Third Embodiment
FIG. 8 is a plan view showing a semiconductor memory device according to the third embodiment of the present invention.
The semiconductor memory device shown in FIG. 8 is a non-volatile memory (P-type FAMOS) on a partially depleted thin film SOI process. The FAMOS is formed on an SOI substrate, and an N-type body region is formed in the silicon layer of the SOI substrate. The body region is located below the floating gate electrode 38. In the silicon layer of the SOI substrate, a P + -type source region 35 and a P + -type drain region 36 located on both sides of the body region are formed.

ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層３９が形成されており、この電極層３９はフローティングゲート電極３８の下方のボディー領域に電気的に接続されている。このボディー領域の電位を固定するために電圧を印加する電極として電極層３９は機能する。 An N + -type electrode layer 39 electrically connected to the body region is formed in the silicon layer of the SOI substrate, and the electrode layer 39 is electrically connected to the body region below the floating gate electrode 38. ing. The electrode layer 39 functions as an electrode for applying a voltage to fix the potential of the body region.

ＳＯＩ基板のシリコン層には、Ｎ型の分離用シリコン層３７が形成されており、この分離用シリコン層３７によって電極層３９はＰ＋型のソース領域３５及びＰ＋型のドレイン領域３６と電気的に分離されている。 The silicon layer of the SOI substrate, separating the silicon layer 37 of N-type is formed, the electrode layer 39 by the separating silicon layer 37 is P + type source region 35 and P + -type drain region 36 and the electric Are separated.

本実施形態においても第１の実施形態と同様の効果を得ることができる。   Also in this embodiment, the same effect as that of the first embodiment can be obtained.

＜第４の実施形態＞
図９は、本発明の第４の実施形態に係る半導体記憶装置を示す平面図である。
図９に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極４８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域４５及びＰ＋型のドレイン領域４６が形成されている。 Fourth Embodiment
FIG. 9 is a plan view showing a semiconductor memory device according to the fourth embodiment of the present invention.
The semiconductor memory device shown in FIG. 9 is a non-volatile memory (P-type FAMOS) on a partially depleted thin film SOI process. The FAMOS is formed on an SOI substrate, and an N-type body region is formed in the silicon layer of the SOI substrate. The body region is located below the floating gate electrode 48. In the silicon layer of the SOI substrate, P + -type source regions 45 and P + -type drain regions 46 located on both sides of the body region are formed.

ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層４９が形成されており、この電極層４９はフローティングゲート電極４８の下方のボディー領域に電気的に接続されている。このボディー領域の電位を固定するために電圧を印加する電極として電極層４９は機能する。 An N + -type electrode layer 49 electrically connected to the body region is formed in the silicon layer of the SOI substrate, and the electrode layer 49 is electrically connected to the body region below the floating gate electrode 48. ing. The electrode layer 49 functions as an electrode for applying a voltage to fix the potential of the body region.

ＳＯＩ基板のシリコン層には、Ｎ型の分離用シリコン層４７が形成されており、この分離用シリコン層４７によって電極層４９はＰ＋型のソース領域４５と電気的に分離されている。また、電極層４９はボディー領域によってＰ＋型のドレイン領域４６と電気的に分離されている。 An N-type separation silicon layer 47 is formed in the silicon layer of the SOI substrate, and the electrode layer 49 is electrically separated from the P + -type source region 45 by the separation silicon layer 47. The electrode layer 49 is electrically separated from the P + -type drain region 46 by the body region.

本実施形態においても第１の実施形態と同様の効果を得ることができる。   Also in this embodiment, the same effect as that of the first embodiment can be obtained.

＜第５の実施形態＞
図１０は、本発明の第５の実施形態に係る半導体記憶装置を示す平面図である。
図１０に示す半導体記憶装置は、部分空乏型薄膜ＳＯＩプロセス上の不揮発性メモリ（Ｐ型ＦＡＭＯＳ）である。このＦＡＭＯＳはＳＯＩ基板に形成されており、ＳＯＩ基板のシリコン層にはＮ型のボディー領域が形成されている。このボディー領域はフローティングゲート電極５８の下方に位置している。ＳＯＩ基板のシリコン層には、ボディー領域の両側に位置するＰ＋型のソース領域５５及びＰ＋型のドレイン領域５６が形成されている。 Fifth Embodiment
FIG. 10 is a plan view showing a semiconductor memory device according to the fifth embodiment of the present invention.
The semiconductor memory device shown in FIG. 10 is a non-volatile memory (P-type FAMOS) on a partially depleted thin film SOI process. The FAMOS is formed on an SOI substrate, and an N-type body region is formed in the silicon layer of the SOI substrate. The body region is located below the floating gate electrode 58. In the silicon layer of the SOI substrate, a P + -type source region 55 and a P + -type drain region 56 located on both sides of the body region are formed.

ＳＯＩ基板のシリコン層には、ボディー領域に電気的に接続されたＮ＋型の電極層５９が形成されており、この電極層５９はフローティングゲート電極５８の下方のボディー領域に電気的に接続されている。このボディー領域の電位を固定するために電圧を印加する電極として電極層５９は機能する。 An N + -type electrode layer 59 electrically connected to the body region is formed on the silicon layer of the SOI substrate, and the electrode layer 59 is electrically connected to the body region below the floating gate electrode 58. ing. The electrode layer 59 functions as an electrode for applying a voltage to fix the potential of the body region.

ＳＯＩ基板のシリコン層には、Ｎ型の分離用シリコン層５７が形成されており、この分離用シリコン層５７によって電極層５９はＰ＋型のソース領域５５と電気的に分離されている。また、電極層５９はボディー領域によってＰ＋型のドレイン領域５６と電気的に分離されている。 An N-type separation silicon layer 57 is formed in the silicon layer of the SOI substrate, and the electrode layer 59 is electrically separated from the P + -type source region 55 by the separation silicon layer 57. The electrode layer 59 is electrically separated from the P + -type drain region 56 by the body region.

本実施形態においても第１の実施形態と同様の効果を得ることができる。   Also in this embodiment, the same effect as that of the first embodiment can be obtained.

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。   The present invention is not limited to the embodiments described above, and many modifications can be made within the technical concept of the present invention by those skilled in the art. For example, it is also possible to combine and implement a plurality of embodiments selected from the embodiments described above.

１０…ＳＯＩ基板、１１…シリコン基板、１２…絶縁層、１３…シリコン層、１４…Ｎ型のボディー領域、１５…Ｐ＋型のソース領域、１６…Ｐ＋型のドレイン領域、１７…ゲート絶縁膜、１８…フローティングゲート電極、１９…Ｎ＋型の電極層、２５…Ｐ＋型のソース領域、２６…Ｐ＋型のドレイン領域、２８…フローティングゲート電極、２９…Ｎ＋型の電極層、３５…Ｐ＋型のソース領域、３６…Ｐ＋型のドレイン領域、３７…Ｎ型の分離用シリコン層、３８…フローティングゲート電極、３９…Ｎ＋型の電極層、４５…Ｐ＋型のソース領域、４６…Ｐ＋型のドレイン領域、４７…Ｎ型の分離用シリコン層、４８…フローティングゲート電極、４９…Ｎ＋型の電極層、５５…Ｐ＋型のソース領域、５６…Ｐ＋型のドレイン領域、５７…Ｎ型の分離用シリコン層、５８…フローティングゲート電極、５９…Ｎ＋型の電極層 DESCRIPTION OF SYMBOLS 10 ... SOI substrate, 11 ... Silicon substrate, 12 ... Insulating layer, 13 ... Silicon layer, 14 ... N-type body area | region, 15 ... P + type source region, 16 ... P + type drain region, 17 ... Gate insulation Film 18 floating gate electrode 19 N + -type electrode layer 25 P + -type source region 26 P + -type drain region 28 floating gate electrode 29 N + -type electrode layer 35 ... P + type source region, 36 ... P + type drain region, 37 ... N type separation silicon layer, 38 ... floating gate electrode, 39 ... N + type electrode layer, 45 ... P + type source Region 46: P + type drain region 47: N type separation silicon layer 48: Floating gate electrode 49: N + type electrode layer 55: P + type source region 56: P + type Drain Frequency, 57 ... N-type isolation silicon layer, 58 ... floating gate electrode, 59 ... N + -type electrode layer

Claims (4)

シリコン基板、絶縁層及びシリコン層を備えたＳＯＩ基板と、
前記シリコン層に形成されたソース領域、ドレイン領域及びボディー領域と、
前記ボディー領域上にゲート絶縁膜を介して形成されたフローティングゲート電極と、
を具備する半導体記憶装置において、
前記ボディー領域の電位をフローティングにして書き込み動作を行う半導体記憶装置の書き込み方法。 A silicon substrate, an SOI substrate comprising an insulating layer and a silicon layer,
A source region, a drain region and a body region formed in the silicon layer;
A floating gate electrode formed on the body region through a gate insulating film;
In a semiconductor storage device comprising
20. A writing method for a semiconductor memory device, wherein a writing operation is performed with the potential of the body region floating. 前記ボディー領域を所定の電位に固定した後に、前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行う、請求項１記載の半導体記憶装置の書き込み方法。   2. The method according to claim 1, wherein after the body region is fixed at a predetermined potential, the potential of the body region is changed from the predetermined potential to a floating state to perform a write operation. 前記半導体記憶装置が複数配置されており、
前記複数の半導体記憶装置それぞれの前記ボディー領域を所定の電位に固定した後に、前記複数の半導体記憶装置のうちの少なくとも一つの半導体記憶装置の前記ボディー領域の電位を前記所定の電位からフローティングに変更して書き込み動作を行う、請求項１又は２記載の半導体記憶装置の書き込み方法。 A plurality of the semiconductor memory devices are arranged,
After fixing the body region of each of the plurality of semiconductor memory devices to a predetermined potential, the potential of the body region of at least one semiconductor memory device of the plurality of semiconductor memory devices is changed from the predetermined potential to floating 3. The method according to claim 1, wherein the write operation is performed. 前記シリコン層に形成された電極をさらに含み、
前記電極は前記ボディー領域に電気的に接続されており、
前記電極は前記ソース領域及び前記ドレイン領域と電気的に分離されている、請求項１〜３のいずれか１項記載の半導体記憶装置の書き込み方法。 Further including an electrode formed on the silicon layer,
The electrode is electrically connected to the body region,
The method according to claim 1, wherein the electrode is electrically separated from the source region and the drain region.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794612A (en) * 1993-09-20 1995-04-07 Toshiba Corp Nonvolatile semiconductor memory device
US20100232235A1 (en) * 2009-03-11 2010-09-16 Micron Technology, Inc. Memory Device Having Buried Boosting Plate and Methods of Operating the Same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794612A (en) * 1993-09-20 1995-04-07 Toshiba Corp Nonvolatile semiconductor memory device
US20100232235A1 (en) * 2009-03-11 2010-09-16 Micron Technology, Inc. Memory Device Having Buried Boosting Plate and Methods of Operating the Same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11563019B2 (en) 2020-06-08 2023-01-24 Seiko Epson Corporation Semiconductor storage device and electronic apparatus

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