JP2019087635A - Manufacturing method of semiconductor device and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法および半導体装置に関する。 The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device.
従来、シリコン基板と絶縁膜との界面における界面準位を低減することを目的として（例えば、特許文献１）、又は、ライフタイム調整用のキラーを注入したときにシリコン基板に生じた欠陥を回復することを目的として（例えば、特許文献２および３）、水素アニールを行っていた。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００３−１８８３６８号公報
［特許文献２］ 特開２０１１−１８１８４０号公報
［特許文献３］ 特開２０１２−６９８６１号公報
Conventionally, for the purpose of reducing the interface state at the interface between the silicon substrate and the insulating film (for example, Patent Document 1), or when a killer for lifetime adjustment is injected, the defect generated in the silicon substrate is recovered. In order to do that (for example, patent documents 2 and 3), hydrogen annealing was performed.
[Prior art document]
[Patent Document]
[Patent Document 1] Japanese Patent Application Publication No. 2003-188368 [Patent Document 2] Japanese Patent Application Publication No. 2011-181840 [Patent Document 3] Japanese Patent Application Publication No. 2012-69861
半導体装置の温度を測定することを目的として、半導体チップ上に温度センス素子が設けられる場合がある。温度センス素子においては、例えば、目標とする素子特性を満たすべく、温度センス素子の特性ばらつきを低減することが求められる。 A temperature sensing element may be provided on a semiconductor chip for the purpose of measuring the temperature of the semiconductor device. In the temperature sensing element, for example, in order to satisfy a target element characteristic, it is required to reduce the characteristic variation of the temperature sensing element.
本発明の第１の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法においては、ポリシリコン層を形成する段階と、ダイオード領域を形成する段階と、低温アニール段階とを備えてよい。ポリシリコン層を形成する段階においては、半導体基板の上方にポリシリコン層を形成してよい。ダイオード領域を形成する段階においては、ポリシリコン層においてＰＮ接合を有するダイオード領域を形成してよい。低温アニール段階においては、水素雰囲気において３９０℃以上の温度でダイオード領域をアニールしてよい。 In a first aspect of the present invention, a method of manufacturing a semiconductor device is provided. The method of manufacturing a semiconductor device may include forming a polysilicon layer, forming a diode region, and low temperature annealing. In forming the polysilicon layer, the polysilicon layer may be formed above the semiconductor substrate. In forming the diode region, a diode region having a PN junction may be formed in the polysilicon layer. In the low temperature annealing step, the diode region may be annealed at a temperature of 390 ° C. or higher in a hydrogen atmosphere.
低温アニール段階において、４４０℃以上の温度でダイオード領域をアニールしてよい。 The diode region may be annealed at a temperature of 440 ° C. or higher in the low temperature annealing step.
また、低温アニール段階において、５００℃以下の温度でダイオード領域をアニールしてよい。 Also, the diode region may be annealed at a temperature of 500 ° C. or less in the low temperature annealing step.
半導体装置の製造方法は、低温アニール段階の前に、半導体基板に対する第１導電型不純物を半導体基板に注入する段階と、第１の高温アニール段階と、半導体基板に対する第２導電型不純物を半導体基板に注入する段階と、第２の高温アニール段階とをさらに備えてよい。第１の高温アニール段階においては、第１導電型不純物が注入された半導体基板を、５００℃よりも高い温度でアニールしてよい。第２の高温アニール段階においては、第２導電型不純物が注入された半導体基板を、５００℃よりも高い温度でアニールしてよい。 The method for manufacturing a semiconductor device comprises the steps of: implanting a first conductivity type impurity to the semiconductor substrate to the semiconductor substrate before the low temperature annealing step; a first high temperature annealing step; and a second conductivity type impurity to the semiconductor substrate And a second high temperature annealing step. In the first high temperature annealing step, the semiconductor substrate implanted with the first conductivity type impurity may be annealed at a temperature higher than 500.degree. In the second high temperature annealing step, the semiconductor substrate into which the second conductivity type impurity is implanted may be annealed at a temperature higher than 500.degree.
また、半導体装置の製造方法は、低温アニール段階の後に、半導体基板にライフタイムキラーを注入する段階をさらに備えてよい。 The method may further comprise implanting a lifetime killer into the semiconductor substrate after the low temperature annealing.
半導体装置の製造方法は、ライフタイムキラーを注入する段階の後に、追加の水素アニール段階をさらに備えてよい。追加の水素アニール段階においては、水素雰囲気において３９０℃よりも低い温度で半導体基板をアニールしてよい。 The method for manufacturing the semiconductor device may further include an additional hydrogen annealing step after the step of implanting the lifetime killer. In an additional hydrogen annealing step, the semiconductor substrate may be annealed at a temperature below 390 ° C. in a hydrogen atmosphere.
半導体装置の製造方法は、低温アニール段階の前に、半導体基板の下面から半導体基板に対して第１導電型不純物を注入する段階をさらに備えてよい。低温アニール段階において、下面から注入された第１導電型不純物を活性化してよい。 The method of manufacturing the semiconductor device may further include the step of implanting the first conductivity type impurity into the semiconductor substrate from the lower surface of the semiconductor substrate before the low temperature annealing step. In the low temperature annealing step, the first conductivity type impurity implanted from the lower surface may be activated.
半導体装置の製造方法は、ポリシリコン層を形成する段階の後において、ゲートランナーを形成する段階をさらに備えてよい。ゲートランナーは、ポリシリコンを有してよい。ポリシリコンは、半導体基板の上方に設けられてよい。低温アニール段階において、ゲートランナーをアニールしてよい。 The method of manufacturing the semiconductor device may further include the step of forming a gate runner after the step of forming the polysilicon layer. The gate runner may comprise polysilicon. The polysilicon may be provided above the semiconductor substrate. The gate runner may be annealed in the low temperature annealing step.
本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、ダイオード領域とを備えてよい。ダイオード領域は、ＰＮ接合を有してよい。ＰＮ接合は、ポリシリコン層に設けられてよい。ポリシリコン層は、半導体基板の上方に設けられてよい。ダイオード領域の水素濃度は、半導体基板の上面近傍における半導体基板の水素濃度よりも高くてよい。 In a second aspect of the present invention, a semiconductor device is provided. The semiconductor device may include a semiconductor substrate and a diode region. The diode region may have a PN junction. The PN junction may be provided in the polysilicon layer. The polysilicon layer may be provided above the semiconductor substrate. The hydrogen concentration in the diode region may be higher than the hydrogen concentration in the vicinity of the top surface of the semiconductor substrate.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 Note that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a subcombination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through the embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Moreover, not all combinations of features described in the embodiments are essential to the solution of the invention.
図１は、第１実施形態における半導体装置１００の上面図である。本例の半導体装置１００は、半導体基板１０を有する。本例の半導体基板１０はシリコン（Ｓｉ）基板である。ただし、他の例において半導体基板１０は、炭化ケイ素（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板または酸化ガリウム（Ｇａ２Ｏ３）基板であってもよい。半導体装置１００は、矩形形状の半導体基板１０を有してよい。本例の半導体基板１０は、Ｘ軸方向に平行な２つの端辺と、Ｙ軸方向に平行な２つの端辺とを有する。 FIG. 1 is a top view of the semiconductor device 100 according to the first embodiment. The semiconductor device 100 of this example has a semiconductor substrate 10. The semiconductor substrate 10 of this example is a silicon (Si) substrate. However, in another example, the semiconductor substrate 10 may be a silicon carbide (SiC) substrate, a gallium nitride (GaN) substrate, or a gallium oxide (Ga 2 O 3 ) substrate. The semiconductor device 100 may have a rectangular semiconductor substrate 10. The semiconductor substrate 10 of this example has two end sides parallel to the X-axis direction and two end sides parallel to the Y-axis direction.
本明細書において、Ｘ軸方向とＹ軸方向とは互いに直交する方向であり、Ｚ軸方向はＸ‐Ｙ平面に垂直な方向である。Ｘ軸方向、Ｙ軸方向およびＺ軸方向は、いわゆる右手系を成す。なお、本明細書においては、Ｚ軸方向と平行な方向を半導体基板１０の深さ方向と称する場合がある。本明細書において、「上」および「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。 In the present specification, the X-axis direction and the Y-axis direction are directions orthogonal to each other, and the Z-axis direction is a direction perpendicular to the XY plane. The X-axis direction, the Y-axis direction, and the Z-axis direction form a so-called right-handed system. In the present specification, a direction parallel to the Z-axis direction may be referred to as the depth direction of the semiconductor substrate 10. As used herein, the terms "upper" and "lower" are not limited to the vertical direction in the direction of gravity. These terms only refer to a direction relative to a predetermined axis.
本例の半導体装置１００は、活性領域１１０、パッド領域１２０およびエッジ終端領域１３０を有する。活性領域１１０は、複数の素子領域を有してよい。本例の活性領域１１０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）領域８０と、温度センス素子領域９０とを含む。なお、半導体基板１０が炭化ケイ素基板、窒化ガリウム基板または酸化ガリウム基板の場合、活性領域１１０は、ＩＧＢＴ領域８０に代えて、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域を有してよい。本例の温度センス素子領域９０は、ＸおよびＹ軸方向において活性領域１１０の中央部に設けられる。 The semiconductor device 100 of this example has an active region 110, a pad region 120 and an edge termination region 130. The active region 110 may have a plurality of element regions. Active region 110 in the present example includes an IGBT (Insulated Gate Bipolar Transistor) region 80 and a temperature sensing element region 90. When semiconductor substrate 10 is a silicon carbide substrate, gallium nitride substrate or gallium oxide substrate, active region 110 may have a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) region instead of IGBT region 80. The temperature sensing element region 90 of this example is provided at the central portion of the active region 110 in the X and Y axis directions.
本例の温度センス素子領域９０は、ＰＮ接合を有するダイオード領域を有する。ダイオード領域の電流‐電圧特性は温度に依存して変化し得る。それゆえ、例えば、一定の電流を流した場合の電圧の変化をモニタリングすることにより、半導体基板１０の温度を測定することができる。半導体装置１００に過電流が流れた場合に、半導体基板１０の温度が急激に上昇することが知られている。温度センス素子を利用して半導体基板１０の温度を測定することにより、半導体装置１００に過電流が生じたことを推定することができる。半導体装置１００に過電流が流れた場合に、半導体装置１００に流れる電流を制限することにより、半導体装置１００の短絡耐量を高くすることができる。 The temperature sensing element region 90 in this example has a diode region having a PN junction. The current-voltage characteristics of the diode region can change depending on the temperature. Therefore, for example, the temperature of the semiconductor substrate 10 can be measured by monitoring a change in voltage when a constant current is supplied. It is known that the temperature of the semiconductor substrate 10 rapidly rises when an overcurrent flows in the semiconductor device 100. By measuring the temperature of the semiconductor substrate 10 using a temperature sensing element, it can be estimated that an overcurrent has occurred in the semiconductor device 100. When an overcurrent flows in the semiconductor device 100, the short circuit withstand capability of the semiconductor device 100 can be increased by limiting the current flowing in the semiconductor device 100.
本例の半導体装置１００は、アノード金属層９３と、カソード金属層９５とを有する。アノード金属層９３は、温度センス素子領域９０におけるＰ型領域と、パッド領域１２０におけるアノードパッド１２４とを接続してよい。カソード金属層９５は、温度センス素子領域９０におけるＮ型領域と、パッド領域１２０におけるカソードパッド１２６とを接続してよい。活性領域１１０の一部の領域であって、温度センス素子領域９０、アノード金属層９３及びカソード金属層９５が設けられる領域には、ＩＧＢＴ領域８０が設けられなくてよい。 The semiconductor device 100 of this example includes an anode metal layer 93 and a cathode metal layer 95. Anode metal layer 93 may connect the P-type region in temperature sensing element region 90 and anode pad 124 in pad region 120. The cathode metal layer 95 may connect the N-type region in the temperature sensing element region 90 and the cathode pad 126 in the pad region 120. The IGBT region 80 may not be provided in a part of the active region 110 where the temperature sensing element region 90, the anode metal layer 93, and the cathode metal layer 95 are provided.
本例の半導体装置１００は、ＩＧＢＴ領域８０の周りにゲートランナー８２を有する。ゲートランナー８２は、ＩＧＢＴ領域８０の周囲を囲んでよい。ゲートランナー８２は、Ｙ軸方向に平行な直線部分からＸ軸方向に延伸して、ＩＧＢＴ領域８０内に設けられてもよい。ゲートランナー８２は、ＩＧＢＴ領域８０におけるゲート導電部に電気的に接続してよい。これにより、ゲートパッド１２２からゲートランナー８２を経て、ＩＧＢＴ領域８０におけるゲート導電部にゲート信号を供給することができる。ゲートランナー８２は、ポリシリコン層、金属層またはこれらの組合せにより形成されてよい。 The semiconductor device 100 of this example has a gate runner 82 around the IGBT region 80. The gate runner 82 may surround the IGBT region 80. The gate runner 82 may be provided in the IGBT region 80 by extending in the X-axis direction from a linear portion parallel to the Y-axis direction. Gate runner 82 may be electrically connected to the gate conductive portion in IGBT region 80. Thereby, a gate signal can be supplied from the gate pad 122 to the gate conductive portion in the IGBT region 80 through the gate runner 82. The gate runner 82 may be formed of a polysilicon layer, a metal layer, or a combination thereof.
パッド領域１２０は、複数のパッドと素子領域とを有してよい。本例のパッド領域１２０は、ゲートパッド１２２、アノードパッド１２４、カソードパッド１２６及びセンス（ｓｅｎｓｅ）エミッタパッド１２８と、センスＩＧＢＴ領域１２７とを有する。 The pad area 120 may have a plurality of pads and an element area. The pad region 120 in this example has a gate pad 122, an anode pad 124, a cathode pad 126, a sense emitter pad 128, and a sense IGBT region 127.
センスＩＧＢＴ領域１２７は、活性領域１１０のＩＧＢＴ領域８０に流れる主電流を検出する目的で設けられてよい。センスＩＧＢＴ領域１２７に流れるセンス電流を、半導体装置１００外に設けられた制御回路に取り込むことにより、ＩＧＢＴ領域８０に流れる主電流を推定することができる。なお、センス電流の大きさは、主電流に比べて十分に小さくてよい。センスエミッタパッド１２８は、センスＩＧＢＴ領域１２７のエミッタ電極と同電位のパッドであってよい。センス電流は、センスエミッタパッド１２８を通じて上述の制御回路に取り込まれてよい。 Sense IGBT region 127 may be provided for the purpose of detecting a main current flowing in IGBT region 80 of active region 110. By taking the sense current flowing in sense IGBT region 127 into a control circuit provided outside semiconductor device 100, the main current flowing in IGBT region 80 can be estimated. The magnitude of the sense current may be sufficiently smaller than the main current. Sense emitter pad 128 may be a pad of the same potential as the emitter electrode of sense IGBT region 127. The sense current may be captured to the control circuit described above through sense emitter pad 128.
エッジ終端領域１３０は、活性領域１１０及びパッド領域１２０を囲むように設けられてよい。エッジ終端領域１３０は、半導体基板１０の上面近傍の電界集中を緩和する機能を有してよい。エッジ終端領域１３０は、ガードリング、フィールドプレート、リサーフ又はこれらを組み合わせた構造を有してよい。 Edge termination region 130 may be provided to surround active region 110 and pad region 120. The edge termination region 130 may have a function of relaxing electric field concentration in the vicinity of the top surface of the semiconductor substrate 10. The edge termination region 130 may have a guard ring, a field plate, a resurf or a combination thereof.
図２は、図１のＡ‐Ａ断面図である。Ａ‐Ａ断面は、Ｘ‐Ｚ面と平行であり、ＩＧＢＴ領域８０及び温度センス素子領域９０を通る断面である。本例の半導体基板１０は、Ｎ−型のドリフト領域２０、Ｐ型のベース領域２２、Ｎ＋型のバッファ領域３４及びＰ＋型のコレクタ領域３２を有する。ドリフト領域２０、ベース領域２２、バッファ領域３４及びコレクタ領域３２は、ＩＧＢＴ領域８０及び温度センス素子領域９０において各々共通する。本例の半導体基板１０は、ＩＧＢＴ領域８０において、Ｎ＋型のエミッタ領域２４、Ｐ＋型のコンタクト領域２６及びゲートトレンチ部４０を有する。 FIG. 2 is a cross-sectional view taken along line AA of FIG. The AA cross section is parallel to the XZ plane and is a cross section passing through the IGBT region 80 and the temperature sensing element region 90. The semiconductor substrate 10 of this example has an N− type drift region 20, a P type base region 22, an N + type buffer region 34, and a P + type collector region 32. Drift region 20, base region 22, buffer region 34 and collector region 32 are common to IGBT region 80 and temperature sensing element region 90, respectively. The semiconductor substrate 10 of this example has an N + -type emitter region 24, a P + -type contact region 26, and a gate trench portion 40 in the IGBT region 80.
本例において、ＰおよびＮは、各導電型を意味する。特に、Ｐは正孔が多数キャリアであることを意味し、Ｎは電子が多数キャリアであることを意味する。本例において、Ｐ型不純物は半導体基板１０に対する第１導電型不純物の一例であり、Ｎ型不純物は半導体基板１０に対する第２導電型不純物の一例である。特定の例に限定されないが、半導体基板１０がシリコン基板である場合に、Ｐ型不純物はボロン（Ｂ）またはアルミニウム（Ａｌ）であってよく、Ｎ型不純物はリン（Ｐ）またはヒ素（Ａｓ）であってよい。ただし、他の例においては、Ｐ型不純物が第２導電型不純物に対応し、Ｎ型不純物が第１導電型不純物に対応してもよい。 In this example, P and N mean each conductivity type. In particular, P means that the hole is a majority carrier, and N means that the electron is a majority carrier. In this example, the P-type impurity is an example of the first conductivity type impurity with respect to the semiconductor substrate 10, and the N-type impurity is an example of the second conductivity type impurity with respect to the semiconductor substrate 10. Although not limited to a specific example, when the semiconductor substrate 10 is a silicon substrate, the P-type impurity may be boron (B) or aluminum (Al), and the N-type impurity is phosphorus (P) or arsenic (As) It may be. However, in another example, the P-type impurity may correspond to the second conductivity type impurity, and the N-type impurity may correspond to the first conductivity type impurity.
本例のゲートトレンチ部４０は、トレンチ４３に接するゲート絶縁膜４４と、ゲート絶縁膜４４に接するゲート導電部４２とを有する。トレンチ４３は、半導体基板１０の上面１２から深さ方向に延伸し、ベース領域２２を貫通してドリフト領域２０に達してよい。トレンチ４３は、ゲート絶縁膜４４及びゲート導電部４２で充填されてよい。ゲート導電部４２には、ゲートランナー８２を経てゲート信号が供給されてよい。ゲート導電部４２は、層間絶縁膜３８によりエミッタ電極５０から電気的に分離されてよい。ゲート導電部４２は、ポリシリコンで形成されてよい。ゲート絶縁膜４４は二酸化シリコン（ＳｉＯ２）で形成されてよい。 The gate trench portion 40 in this example has a gate insulating film 44 in contact with the trench 43 and a gate conductive portion 42 in contact with the gate insulating film 44. The trench 43 may extend in the depth direction from the top surface 12 of the semiconductor substrate 10 and penetrate the base region 22 to reach the drift region 20. The trench 43 may be filled with the gate insulating film 44 and the gate conductive portion 42. A gate signal may be supplied to the gate conductive unit 42 through the gate runner 82. The gate conductive portion 42 may be electrically separated from the emitter electrode 50 by the interlayer insulating film 38. The gate conductive portion 42 may be formed of polysilicon. The gate insulating film 44 may be formed of silicon dioxide (SiO 2 ).
エミッタ領域２４は、トレンチ４３の側部と上面１２とに接してよい。エミッタ領域２４は、上面１２からベース領域２２よりも浅い所定の深さ位置まで設けられてよい。エミッタ領域２４は、Ｙ軸方向と平行に延伸するようストライプ状に設けられてよい。Ｘ軸方向において離間した一対のエミッタ領域２４の間には、コンタクト領域２６が設けられてよい。コンタクト領域２６は、上面１２から、エミッタ領域２４よりも深く且つベース領域２２よりも浅い深さ位置まで設けられてよい。コンタクト領域２６も、Ｙ軸方向と平行に延伸するようストライプ状に設けられてよい。 Emitter region 24 may be in contact with the side of trench 43 and top surface 12. Emitter region 24 may be provided from upper surface 12 to a predetermined depth position shallower than base region 22. Emitter region 24 may be provided in a stripe shape so as to extend in parallel with the Y-axis direction. A contact region 26 may be provided between a pair of emitter regions 24 spaced apart in the X-axis direction. The contact region 26 may be provided from the upper surface 12 to a depth position deeper than the emitter region 24 and shallower than the base region 22. The contact regions 26 may also be provided in the form of stripes so as to extend in parallel with the Y-axis direction.
本例の半導体装置１００は、コレクタ電極３０及びエミッタ電極５０を有する。コレクタ電極３０は、半導体基板１０の下面１４全体に接して設けられてよい。コレクタ電極３０は、下面１４に近い順に、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び金（Ａｕ）が積層された金属層であってよい。エミッタ電極５０は、ＩＧＢＴ領域８０の上面１２上に設けられてよい。エミッタ電極５０は、ゲート絶縁膜４４および層間絶縁膜３８に設けられた開口を通じて、上面１２に露出するエミッタ領域２４及びコンタクト領域２６に接してよい。エミッタ電極５０は、アルミニウム電極であってよく、アルミニウム‐シリコン合金であってよく、アルミニウム‐ニッケル合金であってもよい。 The semiconductor device 100 of this example has a collector electrode 30 and an emitter electrode 50. The collector electrode 30 may be provided in contact with the entire lower surface 14 of the semiconductor substrate 10. The collector electrode 30 may be a metal layer in which titanium (Ti), nickel (Ni) and gold (Au) are stacked in order of proximity to the lower surface 14. Emitter electrode 50 may be provided on upper surface 12 of IGBT region 80. Emitter electrode 50 may be in contact with emitter region 24 and contact region 26 exposed on upper surface 12 through openings provided in gate insulating film 44 and interlayer insulating film 38. Emitter electrode 50 may be an aluminum electrode, may be an aluminum-silicon alloy, or may be an aluminum-nickel alloy.
本例の温度センス素子領域９０は、半導体基板１０の上方に設けられる。本例の温度センス素子領域９０はダイオード領域９６、アノード金属層９３、カソード金属層９５、酸化膜３６及び層間絶縁膜３８を含む。酸化膜３６は、ゲート絶縁膜４４と同じプロセスで形成された二酸化シリコン膜であってよい。本例のダイオード領域９６は、酸化膜３６上に設けられたポリシリコン層を有する。ポリシリコン層に設けられたアノード領域９２及びカソード領域９４は、ＰＮ接合を形成してよい。 The temperature sensing element region 90 of this example is provided above the semiconductor substrate 10. The temperature sensing element region 90 of this example includes a diode region 96, an anode metal layer 93, a cathode metal layer 95, an oxide film 36 and an interlayer insulating film 38. The oxide film 36 may be a silicon dioxide film formed by the same process as the gate insulating film 44. The diode region 96 in this example has a polysilicon layer provided on the oxide film 36. The anode region 92 and the cathode region 94 provided in the polysilicon layer may form a PN junction.
温度センス素子領域９０に設けられた層間絶縁膜３８は、アノード領域９２及びカソード領域９４の各々に対応する開口を有してよい。アノード金属層９３は、アノード領域９２上の開口を通じてアノード領域９２に電気的に接続してよい。また、カソード金属層９５は、カソード領域９４上の開口を通じてカソード領域９４に電気的に接続してよい。 Interlayer insulating film 38 provided in temperature sensing element region 90 may have an opening corresponding to each of anode region 92 and cathode region 94. Anode metal layer 93 may be electrically connected to anode region 92 through an opening on anode region 92. Also, the cathode metal layer 95 may be electrically connected to the cathode region 94 through an opening on the cathode region 94.
図示しないが、半導体装置１００は、ＩＧＢＴ領域８０及び温度センス素子領域９０の最上部にパッシベーション膜を有してよい。また、パッシベーション膜は、導電ワイヤまたは導電ピンがエミッタ電極５０および各パッドに電気的に接続するための開口を有してよい。 Although not shown, semiconductor device 100 may have a passivation film on the top of IGBT region 80 and temperature sensing element region 90. Also, the passivation film may have an opening for electrically connecting the conductive wire or the conductive pin to the emitter electrode 50 and each pad.
図３は、図１のＢ‐Ｂ断面図である。Ｂ‐Ｂ断面は、Ｘ‐Ｚ面と平行であり、活性領域１１０及びエッジ終端領域１３０を通る断面である。本例の半導体基板１０は、Ｐ＋型のウェル領域２８と、Ｐ型のガードリング１３２とをさらに有する。本例のウェル領域２８は、活性領域１１０のうち、ＩＧＢＴ領域８０以外の領域である周辺領域７０に設けられる。ウェル領域２８は、上面１２からトレンチ４３の底部よりも深い所定の深さ位置まで設けられてよい。 FIG. 3 is a cross-sectional view taken along the line BB in FIG. The BB cross section is a cross section parallel to the XZ plane and passing through the active region 110 and the edge termination region 130. The semiconductor substrate 10 of this example further includes a P + -type well region 28 and a P-type guard ring 132. The well region 28 in the present example is provided in the peripheral region 70 which is a region other than the IGBT region 80 in the active region 110. Well region 28 may be provided from top surface 12 to a predetermined depth position deeper than the bottom of trench 43.
本例のゲートランナー８２は、ポリシリコン層で形成される。ゲートランナー８２は、ウェル領域２８の上方に設けられてよい。ゲートランナー８２は、酸化膜３６により半導体基板１０から電気的に絶縁されてよく、層間絶縁膜３８によりエミッタ電極５０から電気的に絶縁されてよい。 The gate runner 82 in this example is formed of a polysilicon layer. The gate runner 82 may be provided above the well region 28. The gate runner 82 may be electrically isolated from the semiconductor substrate 10 by the oxide film 36, and may be electrically isolated from the emitter electrode 50 by the interlayer insulating film 38.
本例のエッジ終端領域１３０は、ガードリング構造を有する。ガードリング１３２は上面視において角が丸い矩形のリング状に設けられてよい。ガードリング１３２は、上面１２からウェル領域２８の底部と同じ深さ位置まで設けられてよい。エッジ終端領域１３０は、酸化膜３６及び層間絶縁膜３８の開口を通じてガードリング１３２に電気的に接続する金属層１３４を有してよい。１つのガードリング１３２に対応して１つの金属層１３４が設けられてよい。本例のエッジ終端領域１３０は、Ｘ軸方向（及びＹ軸方向）において互いに離間したガードリング１３２及び金属層１３４の組を複数有する。 The edge termination region 130 in this example has a guard ring structure. The guard ring 132 may be provided in a rectangular ring shape with rounded corners in top view. The guard ring 132 may be provided from the top surface 12 to the same depth position as the bottom of the well region 28. The edge termination region 130 may have a metal layer 134 electrically connected to the guard ring 132 through the openings of the oxide film 36 and the interlayer insulating film 38. One metal layer 134 may be provided corresponding to one guard ring 132. The edge termination region 130 in this example has a plurality of sets of the guard ring 132 and the metal layer 134 which are separated from each other in the X-axis direction (and the Y-axis direction).
図４は、半導体装置１００の製造方法を示すフロー図である。本例においては、段階Ｓ１１０からＳ２５０まで番号の小さい順に各段階が行われる。 FIG. 4 is a flowchart showing a method of manufacturing the semiconductor device 100. As shown in FIG. In the present example, steps S110 to S250 are performed in ascending order of the numbers.
図５において、（ａ）は段階Ｓ１１０を示し、（ｂ）は段階Ｓ１２０を示し、（ｃ）は段階Ｓ１３０を示し、（ｄ）は段階Ｓ１４０を示し、（ｅ）は段階Ｓ１５０を示す。なお、図５から図７においては、図２と同様にＩＧＢＴ領域８０および温度センス素子領域９０の断面を示し、周辺領域７０およびエッジ終端領域１３０を省略する。 In FIG. 5, (a) indicates step S110, (b) indicates step S120, (c) indicates step S130, (d) indicates step S140, and (e) indicates step S150. 5 to 7 show cross sections of the IGBT region 80 and the temperature sense element region 90 as in FIG. 2, and the peripheral region 70 and the edge termination region 130 are omitted.
図５の（ａ）は、半導体基板１０にトレンチ４３を形成する段階Ｓ１１０である。例えば、フォトリソグラフィープロセスにより上面１２上に所定の開口パターンを有するフォトレジストを設けた上でドライエッチングを行う。これにより、半導体基板１０にトレンチ４３を形成することができる。 FIG. 5A shows the step S 110 of forming the trench 43 in the semiconductor substrate 10. For example, after a photoresist having a predetermined opening pattern is provided on the upper surface 12 by a photolithography process, dry etching is performed. Thereby, the trench 43 can be formed in the semiconductor substrate 10.
図５の（ｂ）は、半導体基板１０を熱酸化する段階Ｓ１２０である。例えば、８００℃から１１００℃の温度で半導体基板１０を熱酸化することにより、酸化膜３６を形成する。酸化膜３６は、上面１２及びトレンチ４３の表面に接して設けられてよい。 FIG. 5B shows a step S120 of thermally oxidizing the semiconductor substrate 10. For example, the oxide film 36 is formed by thermally oxidizing the semiconductor substrate 10 at a temperature of 800 ° C. to 1100 ° C. Oxide film 36 may be provided in contact with upper surface 12 and the surface of trench 43.
図５の（ｃ）は、半導体基板１０にＰ型不純物を注入する段階Ｓ１３０である。段階Ｓ１３０においては、ベース領域２２を形成するべく、ＩＧＢＴ領域８０にボロンを注入してよい。本例においては、ＩＧＢＴ領域８０および温度センス素子領域９０に対応する領域にボロンを注入する。 FIG. 5C shows the step S130 of implanting a P-type impurity into the semiconductor substrate 10. In step S130, boron may be implanted into the IGBT region 80 to form the base region 22. In this example, boron is implanted into the regions corresponding to IGBT region 80 and temperature sense element region 90.
図５の（ｄ）は、ポリシリコン層６０を形成する段階Ｓ１４０である。例えば、原料ガスとしてシラン（ＳｉＨ４）を用いて、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、半導体基板１０の上方にポリシリコン層６０を堆積させることができる。本例のポリシリコン層６０は、上面１２上の酸化膜３６に接し、且つ、トレンチ４３を埋めるように設けられる。 FIG. 5D shows the step S140 of forming the polysilicon layer 60. For example, the polysilicon layer 60 can be deposited above the semiconductor substrate 10 by low pressure chemical vapor deposition (LPCVD) using silane (SiH 4 ) as a source gas. The polysilicon layer 60 in this example is provided in contact with the oxide film 36 on the upper surface 12 and to fill the trench 43.
図５の（ｅ）は、ポリシリコン層６０を選択的にエッチングする段階Ｓ１５０である。選択的エッチングにより除去されないポリシリコン層６０のうち、トレンチ４３に埋め込まれた部分がゲート導電部４２として機能してよく、温度センス素子領域９０における半導体基板１０の上方に設けられた部分がダイオード領域９６として機能してよい。なお、図示しないが、段階Ｓ１５０においては、周辺領域７０に位置するポリシリコン層６０を選択的に残す。これにより、ゲートランナー８２を周辺領域７０に形成する。周辺領域７０に設けられたポリシリコン層６０は、上述のゲートランナー８２として機能してよい。 FIG. 5E is a step S150 of selectively etching the polysilicon layer 60. Referring to FIG. Of the polysilicon layer 60 not removed by selective etching, the portion buried in the trench 43 may function as the gate conductive portion 42, and the portion provided above the semiconductor substrate 10 in the temperature sense element region 90 is a diode region It may function as 96. Although not shown, in step S150, the polysilicon layer 60 located in the peripheral region 70 is selectively left. Thus, the gate runner 82 is formed in the peripheral region 70. The polysilicon layer 60 provided in the peripheral region 70 may function as the gate runner 82 described above.
図６において、（ａ）は段階Ｓ１６０を示し、（ｂ）は段階Ｓ１６５を示し、（ｃ）は段階Ｓ１７０を示し、（ｄ）は段階Ｓ１８０を示し、（ｅ）は段階Ｓ１９０を示し、（ｆ）は段階Ｓ２００を示す。 In FIG. 6, (a) indicates step S160, (b) indicates step S165, (c) indicates step S170, (d) indicates step S180, and (e) indicates step S190 ( f) shows step S200.
図６の（ａ）は、半導体基板１０の一部にＰ型不純物を注入する段階Ｓ１６０である。本例においては、コンタクト領域２６を形成するべく、半導体基板１０の一部に選択的にボロンを注入する。所定の開口パターンを有するフォトレジストを設けた上でイオン注入を行うことにより、半導体基板１０へ選択的にボロンを注入することができる。 FIG. 6A shows a step S160 of implanting a P-type impurity into a part of the semiconductor substrate 10. As shown in FIG. In this example, boron is selectively implanted into a part of the semiconductor substrate 10 to form the contact region 26. Boron can be selectively implanted into the semiconductor substrate 10 by performing ion implantation after providing a photoresist having a predetermined opening pattern.
図６の（ｂ）は、ポリシリコン層６０の一部にＰ型不純物を注入する段階Ｓ１６５である。本例においては、アノード領域９２を形成するべく、ポリシリコン層６０の一部に選択的にボロンを注入する。所定の開口パターンを有するフォトレジストを設けた上でイオン注入を行うことにより、ポリシリコン層６０へ選択的にボロンを注入することができる。段階Ｓ１６５におけるＰ型不純物のドーズ量［ｃｍ−２］は、段階Ｓ１６０と異なっていてよい。本例においては、段階Ｓ１６０と段階Ｓ１６５とで個別にドーズ量［ｃｍ−２］を調整することで、アノード領域９２のＰ型ドーピング濃度［ｃｍ−３］をＰＮ接合にとってより適した濃度としてよい。 FIG. 6B shows a step S165 of implanting a P-type impurity into a part of the polysilicon layer 60. In this example, boron is selectively implanted into a portion of the polysilicon layer 60 to form the anode region 92. Boron can be selectively implanted into the polysilicon layer 60 by performing ion implantation after providing a photoresist having a predetermined opening pattern. The dose amount [cm −2 ] of the P-type impurity in step S165 may be different from that in step S160. In this example, the P-type doping concentration [cm −3 ] of the anode region 92 may be made more suitable for the PN junction by adjusting the dose amount [cm −2 ] individually in step S160 and step S165. .
図６の（ｃ）は、半導体基板１０を高温でアニールする段階Ｓ１７０である。段階Ｓ１７０は、ボロンが注入された半導体基板１０を、５００℃よりも高い温度でアニールする第１の高温アニール段階の一例である。本例においては、アニール装置３００を用いて、不活性ガス雰囲気において１０００℃で半導体基板１０をアニールする。これにより、注入した不純物を活性化してよい。 FIG. 6C shows step S170 of annealing the semiconductor substrate 10 at a high temperature. Step S170 is an example of a first high temperature annealing step of annealing the boron-implanted semiconductor substrate 10 at a temperature higher than 500.degree. In the present example, the semiconductor substrate 10 is annealed at 1000 ° C. in an inert gas atmosphere using the annealing apparatus 300. Thereby, the implanted impurities may be activated.
図６の（ｄ）は、ポリシリコン層を６０の一部と半導体基板１０の一部とにＮ型不純物を注入する段階Ｓ１８０である。本例においては、カソード領域９４およびエミッタ領域２４を形成するべく、所定の開口パターンを有するフォトレジストを介して、ポリシリコン層を６０の一部と半導体基板１０の一部とに同時にヒ素を注入する。それゆえ、本例において、カソード領域９４とエミッタ領域２４とにおけるＮ型ドーピング濃度［ｃｍ−３］は同じであってよい。なお、ヒ素に代えて、リンを注入してもよい。 FIG. 6D shows a step S180 of implanting N-type impurities into a portion of the polysilicon layer 60 and a portion of the semiconductor substrate 10. In this example, to form the cathode region 94 and the emitter region 24, arsenic is simultaneously implanted into a portion of the polysilicon layer 60 and a portion of the semiconductor substrate 10 through the photoresist having a predetermined opening pattern. Do. Therefore, in the present example, the N-type doping concentration [cm −3 ] in the cathode region 94 and the emitter region 24 may be the same. Note that phosphorus may be implanted instead of arsenic.
図６の（ｅ）は、半導体基板１０を高温でアニールする段階Ｓ１９０である。段階Ｓ１９０は、ヒ素が注入された半導体基板１０を、５００℃よりも高い温度でアニールする第２の高温アニール段階の一例である。本例においては、アニール装置３００を用いて、不活性ガス雰囲気において１０００℃で半導体基板１０をアニールする。これにより、段階Ｓ１８０において注入した不純物を活性化してよい。不純物を活性化することにより、アノード領域９２およびカソード領域９４のＰＮ接合が形成されてよい。 FIG. 6E shows step S190 of annealing the semiconductor substrate 10 at a high temperature. Step S190 is an example of a second high temperature annealing step of annealing the semiconductor substrate 10 implanted with arsenic at a temperature higher than 500.degree. In the present example, the semiconductor substrate 10 is annealed at 1000 ° C. in an inert gas atmosphere using the annealing apparatus 300. Thereby, the impurity implanted in step S180 may be activated. By activating the impurities, a PN junction of the anode region 92 and the cathode region 94 may be formed.
図６の（ｆ）は、層間絶縁膜３８を堆積し、その後、層間絶縁膜３８に開口を形成する段階Ｓ２００である。層間絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）又はＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってよい。本例においては、常圧ＣＶＤにより層間絶縁膜３８を堆積させた後、リフローにより層間絶縁膜３８を平坦化する。また本例においては、その後、フォトリソグラフィーおよびエッチングプロセスにより、層間絶縁膜３８に所定の開口パターンを設ける。 FIG. 6F shows step S200 of depositing the interlayer insulating film 38 and then forming an opening in the interlayer insulating film 38. The interlayer insulating film 38 may be BPSG (Boro-Phospho Silicate Glass), PSG (Phosphorus Silicate Glass), or BSG (Borosilicate Glass). In this example, after the interlayer insulating film 38 is deposited by atmospheric pressure CVD, the interlayer insulating film 38 is planarized by reflow. Further, in the present embodiment, thereafter, the interlayer insulating film 38 is provided with a predetermined opening pattern by photolithography and etching process.
図７において、（ａ）は段階Ｓ２１０を示し、（ｂ）は段階Ｓ２２０を示し、（ｃ）は段階Ｓ２３０を示し、（ｄ）は段階Ｓ２４０を示す。 In FIG. 7, (a) shows step S210, (b) shows step S220, (c) shows step S230, and (d) shows step S240.
図７の（ａ）は、エミッタ電極５０、アノード金属層９３及びカソード金属層９５を形成する段階Ｓ２１０である。スパッタリングによりアルミニウム膜を上面１２上方に堆積させた後、フォトリソグラフィーおよびエッチングプロセスにより、アルミニウム膜を所定の形状となるようエッチングしてよい。これにより、互いに電気的に分離されたエミッタ電極５０、アノード金属層９３及びカソード金属層９５を形成してよい。なお、エミッタ電極５０と上面１２との間に、窒化チタン（ＴｉＮ）層およびチタン（Ｔｉ）の積層を設けてもよい。この場合、窒化チタン層が上面１２と接触し、チタン層がエミッタ電極５０と接触してよい。 FIG. 7A shows the step S210 of forming the emitter electrode 50, the anode metal layer 93 and the cathode metal layer 95. After depositing an aluminum film over the top surface 12 by sputtering, the aluminum film may be etched to a predetermined shape by photolithography and etching processes. Thereby, the emitter electrode 50, the anode metal layer 93, and the cathode metal layer 95 which are electrically separated from each other may be formed. A stack of a titanium nitride (TiN) layer and titanium (Ti) may be provided between the emitter electrode 50 and the upper surface 12. In this case, the titanium nitride layer may be in contact with the top surface 12 and the titanium layer may be in contact with the emitter electrode 50.
図７の（ｂ）は、半導体基板１０を薄化する段階Ｓ２２０である。これにより、半導体基板１０の厚みを、半導体装置１００の耐圧に応じた厚みとしてよい。一般に、半導体基板１０の厚みを大きいほど、半導体装置１００の耐圧を高くすることができる。 FIG. 7B shows the step S220 of thinning the semiconductor substrate 10. Thus, the thickness of the semiconductor substrate 10 may be set to a thickness corresponding to the withstand voltage of the semiconductor device 100. Generally, the withstand voltage of the semiconductor device 100 can be increased as the thickness of the semiconductor substrate 10 is increased.
図７の（ｃ）は、コレクタ領域３２を形成する段階Ｓ２３０である。本例においては、コレクタ領域３２を形成するべく、半導体基板１０の下面１４からボロンを注入する。コレクタ領域３２は、下面１４から上面１２への方向において所定の厚みを有するよう設けられてよい。 FIG. 7C shows the step S230 of forming the collector region 32. In this example, boron is implanted from the lower surface 14 of the semiconductor substrate 10 to form the collector region 32. Collector region 32 may be provided to have a predetermined thickness in the direction from lower surface 14 to upper surface 12.
図７の（ｄ）は、バッファ領域３４を形成する段階Ｓ２４０である。バッファ領域３４は、半導体装置１００のターン・オフ時にベース領域２２の底部から下面１４へ広がる空乏層がコレクタ領域３２に到達することを防ぐ機能を有してよい。バッファ領域３４は、フィールドストップ層とも称される。本例では、下面１４からリンを多段注入することにより、深さ方向においてＮ型のドーピング濃度分布において離散的なピークを形成してよい。 FIG. 7D shows the step S240 of forming the buffer area 34. The buffer region 34 may have a function of preventing the depletion layer extending from the bottom of the base region 22 to the lower surface 14 from reaching the collector region 32 when the semiconductor device 100 is turned off. The buffer area 34 is also referred to as a field stop layer. In this example, by discretely injecting phosphorus from the lower surface 14, discrete peaks may be formed in the N-type doping concentration distribution in the depth direction.
図８において、（ａ）は段階Ｓ２５０を示し、（ｂ）は段階Ｓ２６０を示す。 In FIG. 8, (a) shows step S250 and (b) shows step S260.
図８の（ａ）は、水素雰囲気において半導体基板１０を低温アニールする段階Ｓ２５０である。なお、本明細書においては、水素雰囲気におけるアニールを、水素アニールと称する場合がある。水素雰囲気とは、例えば、半導体基板１０が載置されるアニール装置３００のチャンバー内において、水素ガス（Ｈ２ ｇａｓ）が充填された状態を意味する。本例においては、水素雰囲気において３９０℃以上の温度でダイオード領域９６をアニールする。後述するように、比較的低温で半導体基板１０を水素アニールすることにより、温度センス素子の特性ばらつきを低減することができる。 FIG. 8A shows a step S250 of annealing the semiconductor substrate 10 at a low temperature in a hydrogen atmosphere. In the present specification, annealing in a hydrogen atmosphere may be referred to as hydrogen annealing. The hydrogen atmosphere means, for example, a state in which hydrogen gas (H 2 gas) is filled in the chamber of the annealing apparatus 300 in which the semiconductor substrate 10 is mounted. In this example, the diode region 96 is annealed at a temperature of 390 ° C. or higher in a hydrogen atmosphere. As will be described later, the characteristic variation of the temperature sensing element can be reduced by hydrogen annealing the semiconductor substrate 10 at a relatively low temperature.
限定的な例ではないが、例えば、水素アニールにより、ポリシリコン層６０におけるダングリングボンドを水素で終端することができ、且つ、ポリシリコン層６０の粒界における欠陥密度を低減することができる。これにより、温度センス素子の特性ばらつきが低減できると考えられる。 By way of non-limiting example, dangling bonds in polysilicon layer 60 can be terminated with hydrogen, for example, by hydrogen annealing, and defect density at grain boundaries of polysilicon layer 60 can be reduced. Thereby, it is considered that the characteristic variation of the temperature sensing element can be reduced.
低温アニール段階Ｓ２５０においては、４４０℃以上の温度でダイオード領域９６を水素アニールしてよい。これにより、水素雰囲気において４４０℃未満でアニールする場合と比較して、ダングリングボンドをより効果的に終端することができ、且つ、より効果的に欠陥密度を低減することができる。 In the low temperature annealing step S250, the diode region 96 may be hydrogen annealed at a temperature of 440 ° C. or higher. As a result, dangling bonds can be terminated more effectively and defect density can be reduced more effectively, as compared to annealing at less than 440 ° C. in a hydrogen atmosphere.
ただし、低温アニール段階Ｓ２５０においては、５００℃以下の温度でダイオード領域９６をアニールすることが望ましい。アニール温度が５００℃を超えると、段階Ｓ２５０においてポリシリコン層６０に取り込まれた水素が、ポリシリコン層６０から外部へ抜け得る。本例では、段階Ｓ２５０におけるアニール温度を５００℃以下とすることにより、ポリシリコン層６０に取り込んだ水素が抜けることを抑制することができる。本例の段階Ｓ２５０においては、４５０℃で水素アニールする。 However, in the low temperature annealing step S250, it is desirable to anneal the diode region 96 at a temperature of 500 ° C. or less. When the annealing temperature exceeds 500 ° C., hydrogen incorporated into the polysilicon layer 60 in step S250 may escape from the polysilicon layer 60 to the outside. In this example, by setting the annealing temperature in step S250 to 500 ° C. or less, it is possible to suppress the removal of hydrogen taken into the polysilicon layer 60. In step S250 of this example, hydrogen annealing is performed at 450.degree.
なお、本例の各段階は、適宜順番を変えて実行してもよい。ただし、ポリシリコン層６０に取り込んだ水素が抜けることを防ぐべく、段階Ｓ１７０およびＳ１９０における高温アニールは、低温アニール段階Ｓ２５０の前に行うことが望ましい。これにより、半導体装置１００において水素アニールの効果を得ることができる。 In addition, each step of this example may be performed by changing the order as appropriate. However, in order to prevent the hydrogen taken into the polysilicon layer 60 from being released, the high temperature annealing in steps S170 and S190 is preferably performed before the low temperature annealing step S250. Thereby, the effect of hydrogen annealing can be obtained in the semiconductor device 100.
本例においては、低温アニール段階Ｓ２５０が、段階Ｓ２４０において下面１４から注入されたリンを活性化することも兼ねる。本例においては、水素雰囲気において４５０℃で５時間、半導体基板１０をアニールする。これにより、ダイオード領域９６及びゲートランナー８２において水素アニールの効果を得、且つ、コレクタ領域３２及びバッファ領域３４の不純物を活性化することができる。 In this example, the low temperature annealing step S250 also serves to activate the phosphorus implanted from the lower surface 14 in step S240. In this example, the semiconductor substrate 10 is annealed at 450 ° C. for 5 hours in a hydrogen atmosphere. Thereby, the effects of hydrogen annealing can be obtained in the diode region 96 and the gate runner 82, and the impurities in the collector region 32 and the buffer region 34 can be activated.
また、本例においては、段階Ｓ２５０において、周辺領域７０に位置するゲートランナー８２もアニールする。これにより、ポリシリコンを有するゲートランナー８２においても、水素アニールの効果を得ることができる。例えば、水素雰囲気において低温アニールをしない場合と比較して、ゲートランナー８２における抵抗率の低減が期待できる。ゲートランナー８２の抵抗率が低減できれば、半導体装置１００における消費電力及び信号遅延を低減することもできる。 Further, in the present example, in step S250, the gate runner 82 located in the peripheral region 70 is also annealed. Thereby, the effect of hydrogen annealing can be obtained also in the gate runner 82 having polysilicon. For example, reduction in the resistivity of the gate runner 82 can be expected as compared to the case where low temperature annealing is not performed in a hydrogen atmosphere. If the resistivity of the gate runner 82 can be reduced, power consumption and signal delay in the semiconductor device 100 can also be reduced.
なお、本例において、半導体基板１０はシリコン単結晶基板である。半導体基板１０は、ポリシリコン層６０に比べて粒界および欠陥が少ない。それゆえ、半導体基板１０においては、ポリシリコン層６０に比べて、水素が入り難い。したがって、ポリシリコン層６０に設けられたダイオード領域９６及びゲートランナー８２における水素濃度は、半導体基板１０の上面１２近傍における半導体基板１０の水素濃度よりも高くてよい。上面１２近傍とは、上面１２からトレンチ４３の底部までの範囲であってよく、上面１２から半導体基板１０の深さ５μｍまでの範囲であってよく、上面１２から半導体基板１０の深さ１０μｍまでの範囲であってもよい。 In the present example, the semiconductor substrate 10 is a silicon single crystal substrate. The semiconductor substrate 10 has fewer grain boundaries and defects than the polysilicon layer 60. Therefore, hydrogen is less likely to be introduced into the semiconductor substrate 10 than the polysilicon layer 60. Therefore, the hydrogen concentration in the diode region 96 and the gate runner 82 provided in the polysilicon layer 60 may be higher than the hydrogen concentration in the semiconductor substrate 10 in the vicinity of the upper surface 12 of the semiconductor substrate 10. The vicinity of the upper surface 12 may be in the range from the upper surface 12 to the bottom of the trench 43, may be in the range from the upper surface 12 to the depth 5 μm of the semiconductor substrate 10, and from the upper surface 12 to the depth 10 μm of the semiconductor substrate 10 It may be in the range of
また、同じポリシリコン層６０であっても、上面１２の上方に設けられたダイオード領域９６及びゲートランナー８２の水素濃度は、ゲート導電部４２の水素濃度よりも高くてよい。ダイオード領域９６及びゲートランナー８２の水素濃度とは、各々のＺ軸方向における水素濃度の平均値であってよい。また、ゲート導電部４２の水素濃度とは、深さ方向におけるゲート導電部４２全体の水素濃度の平均値であってよく、深さ方向におけるエミッタ領域２４よりも下に位置するゲート導電部４２の水素濃度の平均値であってよく、深さ方向におけるゲート導電部４２の下半分の水素濃度の平均値であってもよい。ポリシリコン層６０を上面１２の上方に設けることで、トレンチまたは凹部にポリシリコン層６０を埋め込んだ場合と比較して、水素アニールの効果が向上することが期待される。 Further, even in the same polysilicon layer 60, the hydrogen concentration of the diode region 96 and the gate runner 82 provided above the upper surface 12 may be higher than the hydrogen concentration of the gate conductive portion 42. The hydrogen concentration of the diode region 96 and the gate runner 82 may be an average value of the hydrogen concentration in the respective Z-axis directions. The hydrogen concentration of the gate conductive portion 42 may be an average value of the hydrogen concentration of the entire gate conductive portion 42 in the depth direction, and the hydrogen concentration of the gate conductive portion 42 located below the emitter region 24 in the depth direction. It may be an average value of the hydrogen concentration, or may be an average value of the hydrogen concentration in the lower half of the gate conductive portion 42 in the depth direction. By providing the polysilicon layer 60 above the upper surface 12, it is expected that the effect of hydrogen annealing is improved as compared with the case where the polysilicon layer 60 is embedded in the trench or the recess.
図８の（ｂ）は、コレクタ電極３０を形成する段階Ｓ２６０である。本例では、スパッタリングにより、チタン、ニッケル及び金を順次堆積させてよい。これにより、コレクタ電極３０として機能する金属層を形成してよい。 FIG. 8B shows the step S260 of forming the collector electrode 30. In this example, titanium, nickel and gold may be deposited sequentially by sputtering. Thereby, a metal layer functioning as the collector electrode 30 may be formed.
なお、他の例においては、ダイオード領域９６及びゲートランナー８２の水素アニールと、コレクタ領域３２及びバッファ領域３４の不純物を活性化とを別途の段階で行ってもよい。コレクタ領域３２及びバッファ領域３４の不純物を活性化するためのアニールの温度が５００℃を超える場合には、不純物を活性化するアニールの後に、水素アニールを行ってよい。 In another example, hydrogen annealing of the diode region 96 and the gate runner 82 and activation of the impurities in the collector region 32 and the buffer region 34 may be performed in separate steps. If the annealing temperature for activating the impurities in the collector region 32 and the buffer region 34 exceeds 500 ° C., a hydrogen annealing may be performed after the annealing for activating the impurities.
図９Ａは、ダイオード領域９６を水素アニールしなかった場合の順方向電圧の特性を示す。図９Ｂは、ダイオード領域９６を水素アニールした場合の順方向電圧の特性を示す。横軸は、ダイオード領域９６が２５℃の場合における、ダイオード領域９６の順方向電圧（以降、ＶＦＲＴと称する。）［Ｖ］を示す。縦軸は、ダイオード領域９６が１５０℃の場合における、ダイオード領域９６の順方向電圧（以降、ＶＦＨＴと称する。）［Ｖ］を示す。 FIG. 9A shows the characteristics of the forward voltage when the diode region 96 is not hydrogen annealed. FIG. 9B shows forward voltage characteristics when the diode region 96 is hydrogen annealed. The horizontal axis represents the forward voltage (hereinafter referred to as V F RT) [V] of the diode region 96 when the diode region 96 is 25 ° C. The vertical axis represents the forward voltage (hereinafter referred to as V F HT) [V] of the diode region 96 when the diode region 96 is 150 ° C.
本例においては、Ｎ型のカソード領域９４におけるヒ素のドーズ量［ｃｍ−２］を一定としたうえで、Ｐ型のアノード領域９２におけるボロンのドーズ量［ｃｍ−２］が異なる４つのサンプルを準備した。図９Ａ及び図９Ｂにおいて、ボロンのドーズ量が各々、１Ｅ＋１４［ｃｍ−２］の場合を○で示し、８Ｅ＋１３［ｃｍ−２］の場合を△で示し、６Ｅ＋１３［ｃｍ−２］の場合を□で示し、４Ｅ＋１３［ｃｍ−２］の場合を◇で示す。 In this example, while the dose [cm −2 ] of arsenic in the N-type cathode region 94 is constant, four samples having different doses [cm −2 ] of boron in the P-type anode region 92 are used. Got ready. In FIGS. 9A and 9B, the case where the dose amount of boron is 1E + 14 [cm −2 ] is indicated by ○, the case of 8E + 13 [cm −2 ] is indicated by Δ, and the case of 6E + 13 [cm −2 ] is indicated by □ In the case of 4E + 13 [cm −2 ] is indicated by ◇.
図９Ａ及び図９Ｂにおいて、測定データには正の相関が得られた。つまり、ＶＦＲＴが大きくなるほど、ＶＦＨＴも大きくなった。ただし、図９Ａ及び図９Ｂの比較から明らかなように、ドーズ量のばらつきに対する特性のばらつきは、水素アニールを行った図９Ｂの方が小さかった。所定のＶＦＨＴ（例えば、ＶＦＨＴ＝０．９５）に対して、各曲線における最大のＶＦＲＴと最小のＶＦＲＴとの差異は、図９Ａに比べて図９Ｂの方が小さい。また、所定のＶＦＲＴ（例えば、ＶＦＲＴ＝１．４）に対して、各曲線における最大のＶＦＨＴと最小のＶＦＨＴとの差異は、図９Ａに比べて図９Ｂの方が小さい。このように、本例においては、水素アニールを行うことにより、ドーズ量のばらつきに対して温度センス素子の特性ばらつきを低減することができた。なお、本例の図９Ａにおいては水素アニールを行わなかったが、水素アニールを行った後に５００℃を超える温度でアニールした場合には、図９Ａと同様の結果が得られると考えられる。 In FIGS. 9A and 9B, positive correlations were obtained for the measured data. That is, as V F RT increased, V F HT also increased. However, as is clear from the comparison of FIGS. 9A and 9B, the variation in characteristics with respect to the variation in dose amount is smaller in FIG. 9B where hydrogen annealing is performed. Given V F HT (e.g., V F HT = 0.95) with respect to the difference between the maximum of V F RT and minimum V F RT in each curve, the smaller Figure 9B than in FIG. 9A . The predetermined V F RT (e.g., V F RT = 1.4) with respect to the difference between the maximum of V F HT and minimum V F HT in each curve, who Figure 9B than in FIG. 9A Is small. As described above, in the present example, by performing the hydrogen annealing, it is possible to reduce the characteristic variation of the temperature sensing element with respect to the variation of the dose amount. Although hydrogen annealing was not performed in FIG. 9A of this example, it is considered that the same result as FIG. 9A can be obtained if annealing is performed at a temperature exceeding 500 ° C. after performing hydrogen annealing.
図１０Ａは、水素アニールをしなかった場合において、ダイオード領域９６が２５℃である場合の順方向電圧‐順方向電流を示す。図１０Ｂは、水素アニールをした場合において、ダイオード領域９６が２５℃である場合の順方向電圧‐順方向電流を示す。図１０Ａおよび図１０Ｂにおいて、縦軸は順方向電流ＩＦ［Ａ］であり、横軸は順方向電圧ＶＦＳ［Ｖ］である。なお、図１０Ｂの半導体装置１００では、水素雰囲気において４５０℃で５時間、半導体基板１０をアニールしたが、図１０Ａの半導体装置１００では、対応するアニールを行わなかった。図１０Ａおよび図１０Ｂにおいて、実線は測定値を示し、破線はフィッティング曲線を示す。なお、実線と破線とが重なっている部分においては、実線のみが視認される。 FIG. 10A shows forward voltage-forward current when diode region 96 is at 25 ° C. without performing hydrogen annealing. FIG. 10B shows forward voltage-forward current when the diode region 96 is at 25 ° C. in the case of hydrogen annealing. In FIG. 10A and FIG. 10B, the vertical axis is forward current I F [A], and the horizontal axis is forward voltage V FS [V]. In the semiconductor device 100 of FIG. 10B, the semiconductor substrate 10 is annealed at 450 ° C. for 5 hours in a hydrogen atmosphere, but in the semiconductor device 100 of FIG. 10A, the corresponding annealing is not performed. In FIG. 10A and FIG. 10B, a solid line shows a measured value and a broken line shows a fitting curve. In addition, only the solid line is visually recognized in the part where the solid line and the broken line overlap.
抵抗成分を考慮した順方向電圧ＶＦＳは、［数１］で表される。［数１］の右辺第１項は、拡散電流と再結合電流とを考慮した項である。［数１］の右辺第２項は、抵抗を考慮した項である。ここで、ｎは理想係数であり、１以上２以下の無次元の数である。ｎは、欠陥が全く無い理想的な場合にはｎ＝１となり、結晶性が悪いほど２に近くなる。ｋはボルツマン定数［Ｊ／Ｋ］であり、Ｔは絶対温度［Ｋ］であり、ＩＦ及びＡは電流［Ａ］であり、Ｒは抵抗［Ω］である。なお、右辺第１項の次元は、１クーロン当たりのエネルギー［Ｊ／Ｃ］、即ち、［Ｖ］である。また、右辺第２項の次元も［Ｖ］である。 The forward voltage V FS considering the resistance component is expressed by [Equation 1]. The first term on the right side of [Equation 1] is a term in which the diffusion current and the recombination current are considered. The second term of the right side of [Equation 1] is a term in consideration of resistance. Here, n is an ideal coefficient and is a dimensionless number of 1 or more and 2 or less. n is n = 1 in an ideal case where there is no defect at all, and becomes closer to 2 as the crystallinity is worse. k is the Boltzmann constant [J / K], T is the absolute temperature [K], I F and A is the current [A], R is the resistance [Omega]. The dimension of the first term on the right side is energy per coulomb [J / C], that is, [V]. The dimension of the second term on the right side is also [V].
［数１］
ＶＦＳ＝３ｎｋＴ・ｌｎ（ＩＦ／Ａ）＋ＩＦ・Ｒ
[Equation 1]
V FS = 3 nk T · ln (I F / A) + I F · R
本実験の図１０Ａにおいて、ｎ＝１．８５、Ａ＝１．１Ｅ−１０、Ｒ＝５２となった。また、本実験の図１０Ｂにおいて、ｎ＝１．６２、Ａ＝１．０Ｅ−１１、Ｒ＝４５となった。なお、Ｅは１０の冪を表し、１．１Ｅ−１０は１．１×１０−１０に等しい。 In FIG. 10A of this experiment, n = 1.85, A = 1.1E-10, and R = 52. Moreover, in FIG. 10B of this experiment, it was set to n = 1.62, A = 1.0E-11, R = 45. In addition, E represents 10 of 10, and 1.1E-10 is equal to 1.1 * 10 < -10 >.
ｎの値は、図１０Ａに比べて図１０Ｂの方が小さくなった。具体的には、図１０Ｂのｎは、図１０Ａのｎの約８８％（１．６２／１．８５＝０．８７５６…）であった。また、抵抗Ｒの値も、図１０Ａに比べて図１０Ｂの方が小さくなった。具体的には、図１０Ｂのｎは、図１０Ａのｎの約８７％（４５／５２＝０．８６５３…）であった。このように、水素アニールはポリシリコン層６０の欠陥の低減に寄与していることが確認された。 The value of n is smaller in FIG. 10B than in FIG. 10A. Specifically, n in FIG. 10B was about 88% (1.62 / 1.85 = 0.8756) of n in FIG. 10A. Further, the value of the resistance R is also smaller in FIG. 10B than in FIG. 10A. Specifically, n in FIG. 10B was about 87% (45/52 = 0.865...) Of n in FIG. 10A. Thus, it was confirmed that the hydrogen annealing contributes to the reduction of defects in the polysilicon layer 60.
図１１は、第２実施形態における半導体装置２００の上面図である。本例の半導体装置２００は、１つの半導体基板１０にＩＧＢＴ領域８０とＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）領域８４とを有する、いわゆるＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ‐ＩＧＢＴ）半導体装置である。本例においては、複数のＩＧＢＴ領域８０の各々がＹ軸方向に並んで設けられる。また、複数のＦＷＤ領域８４の各々もＹ軸方向に並んで設けられる。さらに、Ｘ軸方向においてＩＧＢＴ領域８０とＦＷＤ領域８４とは交互に設けられる。 FIG. 11 is a top view of the semiconductor device 200 in the second embodiment. The semiconductor device 200 of this example is a so-called RC-IGBT (Reverse Conducting-IGBT) semiconductor device having an IGBT region 80 and an FWD (Free Wheeling Diode) region 84 in one semiconductor substrate 10. In the present embodiment, each of the plurality of IGBT regions 80 is provided side by side in the Y-axis direction. Further, each of the plurality of FWD regions 84 is also provided side by side in the Y-axis direction. Furthermore, IGBT regions 80 and FWD regions 84 are alternately provided in the X-axis direction.
本例において、温度センス素子領域９０のＸ軸方向の両側には、中央部以外の他のＩＧＢＴ領域８０よりも面積が小さいＩＧＢＴ領域８０が設けられる。また、温度センス素子領域９０よりも−Ｙ方向においても、中央部以外のＩＧＢＴ領域８０よりも面積が小さいＩＧＢＴ領域８０が設けられる。なお、これら比較的面積が小さいＩＧＢＴ領域８０は、アノード金属層９３及びカソード金属層９５をＸ軸方向において挟むように設けられる。本例は、主として係る点において第１実施形態と異なる。なお、温度センス素子領域９０は、第１実施形態と同様に、上面視した場合に半導体装置２００の中央部に設けられる。 In the present embodiment, IGBT regions 80 having a smaller area than the other IGBT regions 80 except the central portion are provided on both sides of the temperature sensing element region 90 in the X-axis direction. Further, also in the −Y direction than temperature sensing element region 90, an IGBT region 80 having a smaller area than IGBT regions 80 other than the central portion is provided. These relatively small IGBT regions 80 are provided so as to sandwich the anode metal layer 93 and the cathode metal layer 95 in the X-axis direction. The present example differs from the first embodiment mainly in the points related to this. The temperature sensing element region 90 is provided in the central portion of the semiconductor device 200 in the top view as in the first embodiment.
図１２は、図１１のＣ‐Ｃ断面図である。Ｃ‐Ｃ断面は、Ｘ‐Ｚ面と平行であり、ＦＷＤ領域８４、ＩＧＢＴ領域８０及び温度センス素子領域９０を通る断面である。本例において、ＦＷＤ領域８４は、Ｐ＋型のコレクタ領域３２に代えて、Ｎ＋型のカソード領域８６を有する。また、本例の半導体基板１０は、バッファ領域３４中に欠陥領域３３を有する。欠陥領域３３は、キャリアライフタイムを調整する機能を有してよい。例えば、欠陥領域３３が設けられていない場合と比べて、欠陥領域３３が設けられた場合にはキャリアライフタイムが短くなる。 12 is a cross-sectional view taken along the line C-C in FIG. The CC cross section is a cross section parallel to the XZ plane and passing through the FWD region 84, the IGBT region 80 and the temperature sensing element region 90. In this example, the FWD region 84 has an N + -type cathode region 86 instead of the P + -type collector region 32. In addition, the semiconductor substrate 10 of the present example has the defect area 33 in the buffer area 34. The defect area 33 may have a function of adjusting the carrier lifetime. For example, compared with the case where the defect area 33 is not provided, the carrier lifetime is shortened when the defect area 33 is provided.
本例の欠陥領域３３は、バッファ領域３４が設けられる深さ範囲における所定の深さ位置に設けられる。ただし、バッファ領域３４は、ドリフト領域２０が設けられる深さ範囲における所定の深さ位置に設けられてよく、ベース領域２２が設けられる深さ範囲における所定の深さ位置に設けられてもよい。また、これらを組み合わせてもよい。また、本例の欠陥領域３３は、所定の深さ位置において、ＩＧＢＴ領域８０、ＦＷＤ領域８４及び温度センス素子領域９０の全体に設けられる。ただし、他の例において、欠陥領域３３は、所定の深さ位置におけるＦＷＤ領域８４のみに設けられてよく、所定の深さ位置におけるＦＷＤ領域８４およびＩＧＢＴ領域８０のみに設けられてもよい。 The defect area 33 in this example is provided at a predetermined depth position in the depth range in which the buffer area 34 is provided. However, buffer region 34 may be provided at a predetermined depth position in the depth range where drift region 20 is provided, or may be provided at a predetermined depth position in the depth range where base region 22 is provided. Moreover, you may combine these. In addition, defect region 33 of this example is provided in the entire IGBT region 80, FWD region 84, and temperature sensing element region 90 at a predetermined depth position. However, in another example, defect region 33 may be provided only in FWD region 84 at a predetermined depth position, or may be provided only in FWD region 84 and IGBT region 80 at a predetermined depth position.
図１３は、半導体装置２００の製造方法を示すフロー図である。本例の段階Ｓ１１０からＳ２５０は、図４と同じである。図１３においては、段階Ｓ２５０の後に、半導体基板１０にライフタイムキラーを注入する段階Ｓ２５４と、水素雰囲気において半導体基板１０をアニール段階Ｓ２５８とを有する。なお、段階Ｓ２５８は、追加の水素アニール段階の一例である。本例においても、段階を示す番号の小さい順に各段階が行われる。 FIG. 13 is a flowchart showing a method of manufacturing the semiconductor device 200. As shown in FIG. Steps S110 to S250 in this example are the same as in FIG. In FIG. 13, after step S250, the semiconductor substrate 10 is implanted with a lifetime killer S254, and the semiconductor substrate 10 is annealed in a hydrogen atmosphere S258. Step S258 is an example of the additional hydrogen annealing step. Also in this example, each step is performed in ascending order of the number indicating the step.
図１４において、（ａ）は段階Ｓ２５４を示し、（ｂ）は段階Ｓ２５８を示す。図１４において、（ａ）は、コレクタ電極３０を介して下面１４から半導体基板１０内に、ライフタイムキラーとしてのヘリウムイオンまたは電子線を照射することにより欠陥領域３３を形成する段階Ｓ２５４である。ヘリウムイオンまたは電子線の加速エネルギーを調節することにより、欠陥領域３３が設けられる深さ位置を調節してよい。加速エネルギーが小さいほど下面１４近くに欠陥領域３３を形成することができ、加速エネルギーが大きいほど上面１２近くに欠陥領域３３を形成することができる。 In FIG. 14, (a) shows step S254 and (b) shows step S258. In FIG. 14, (a) is a step S 254 of forming the defect region 33 by irradiating helium ion or electron beam as a lifetime killer to the semiconductor substrate 10 from the lower surface 14 through the collector electrode 30. By adjusting the acceleration energy of the helium ion or the electron beam, the depth position at which the defect region 33 is provided may be adjusted. As the acceleration energy is smaller, the defect area 33 can be formed near the lower surface 14, and as the acceleration energy is larger, the defect area 33 can be formed near the upper surface 12.
図１４において、（ｂ）は、アニール装置３００を用いて、水素雰囲気において３９０℃よりも低い温度で半導体基板１０をアニールする追加の水素アニール段階Ｓ２５８である。段階Ｓ２５８においては、３２０℃以上３９０℃より低い温度で半導体基板１０を水素アニールしてよい。本例においては、ポリシリコン層６０の水素アニール温度よりも低い３８０℃で半導体基板１０を水素アニールする。これにより、段階Ｓ２５４において導入した欠陥領域３３をある程度回復することができるので、照射だけを行う場合に比べてライフタイムをより最適化することができる。 In FIG. 14, (b) is an additional hydrogen annealing step S258 of annealing the semiconductor substrate 10 at a temperature lower than 390 ° C. in a hydrogen atmosphere using the annealing apparatus 300. In step S258, the semiconductor substrate 10 may be hydrogen annealed at a temperature of 320 ° C. or more and less than 390 ° C. In this example, the semiconductor substrate 10 is hydrogen annealed at 380 ° C. lower than the hydrogen annealing temperature of the polysilicon layer 60. As a result, since the defect area 33 introduced in step S254 can be recovered to some extent, the lifetime can be further optimized as compared with the case where only irradiation is performed.
本例においては、水素アニール段階Ｓ２５０の後に、ヘリウムイオンまたは電子線を照射する。ドーズ量にもよるが、４５０℃程度のアニールにより欠陥領域３３がほぼ回復する場合もある。本例の追加の水素アニールにおいては、３８０℃で水素アニールすることにより、欠陥領域３３が回復し過ぎることを防ぐことができる。さらに、水素雰囲気でアニールすることにより、水素が無い雰囲気でアニールする場合に比べて、段階Ｓ２５０でポリシリコンに導入した水素が抜けることを抑制することができる。 In this example, after the hydrogen annealing step S250, helium ions or electron beams are irradiated. Depending on the dose, the defect region 33 may be substantially recovered by annealing at about 450 ° C. In the additional hydrogen annealing of this example, by performing the hydrogen annealing at 380 ° C., it is possible to prevent the defect region 33 from being recovered too much. Furthermore, annealing in a hydrogen atmosphere can suppress removal of hydrogen introduced into polysilicon in step S250, as compared to annealing in an atmosphere without hydrogen.
図１５は、４５０℃水素アニールの有無に応じた順方向電圧を測定した、第１の実験結果を示す図である。図１５において、（ａ）は、４５０℃水素アニールをした場合の順方向電圧ＶＦを示す。本実験において、４５０℃水素アニールをした場合とは、水素アニール段階Ｓ２５０も追加の水素アニール段階Ｓ２５８も行ったことを意味する。（ｂ）は、４５０℃水素アニールをしなかった場合の順方向電圧ＶＦを示す。本実験において、４５０℃水素アニールをしなかった場合とは、水素アニール段階Ｓ２５０は行わなかったが、追加の水素アニール段階Ｓ２５８は行ったことを意味する。（ａ）および（ｂ）において、縦軸は順方向電圧［Ｖ］を示し、横軸はウェハのサンプル番号を示す。また、図中の破線は、想定する製品において予想される順方向電圧の規格値である。 FIG. 15 is a diagram showing a first experimental result in which a forward voltage was measured according to the presence or absence of 450 ° C. hydrogen annealing. In FIG. 15, (a) shows the forward voltage V F when hydrogen annealing is performed at 450 ° C. In this experiment, the case of 450 ° C. hydrogen annealing means that both the hydrogen annealing step S250 and the additional hydrogen annealing step S258 have been performed. (B) shows forward voltage V F when 450 ° C. hydrogen annealing was not performed. In this experiment, the case where 450 ° C. hydrogen annealing was not performed means that the hydrogen annealing step S250 was not performed but the additional hydrogen annealing step S258 was performed. In (a) and (b), the vertical axis indicates the forward voltage [V], and the horizontal axis indicates the wafer sample number. Also, the broken line in the figure is the standard value of the forward voltage expected in the assumed product.
（ａ）に示す様に、４５０℃の水素アニールをした場合の順方向電圧は、全て規格値よりも大きくなった。これに対して、（ｂ）に示す様に、４５０℃の水素アニールをしなかった場合の順方向電圧は、全て規格値よりも小さくなった。水素雰囲気における３９０℃以上５００℃以下でのアニールにより、ダイオード領域９６の欠陥が回復することにより結晶性が向上したと考えられる。これにより、理想係数ｎ（即ち、ダイオード素子の順方向電圧）が上昇したと考えられる。 As shown in (a), the forward voltage in the case of hydrogen annealing at 450 ° C. was all higher than the standard value. On the other hand, as shown in (b), all forward voltages in the case where hydrogen annealing at 450 ° C. was not performed were smaller than the standard value. It is considered that the crystallinity is improved by recovering the defects in the diode region 96 by annealing at 390 ° C. or more and 500 ° C. or less in a hydrogen atmosphere. This is considered to increase the ideality factor n (ie, the forward voltage of the diode element).
図１６は、４５０℃水素アニールの有無に応じた順方向電圧を測定した、第２の実験結果を示す図である。図１６において、（ａ）は、４５０℃水素アニールをした場合の順方向電圧ＶＦを示し、（ｂ）は、４５０℃水素アニールをしなかった場合の順方向電圧ＶＦを示す。なお、第１の実験（図１５）および第２の実験（図１６）において、同じサンプル番号は同じウェハであることを意味する。４５０℃水素アニールをした場合、および、４５０℃水素アニールをしなかった場合の意味は、図１５の説明と同じである。（ａ）および（ｂ）において、縦軸は順方向電圧［Ｖ］を示し、横軸はウェハのサンプル番号を示す。第２の実験においても、（ａ）に示す様に、４５０℃の水素アニールをした場合の順方向電圧は、全て規格値よりも大きくなった。これに対して、（ｂ）に示す様に、４５０℃の水素アニールをしなかった場合の順方向電圧は、全て規格値よりも小さくなった。また、第１の実験と同様に、（ａ）においては、ダイオード素子の順方向電圧が上昇した。 FIG. 16 is a diagram showing the result of a second experiment in which the forward voltage was measured according to the presence or absence of 450 ° C. hydrogen annealing. In FIG. 16, (a) shows the forward voltage V F in the case of a 450 ° C. hydrogen annealing, (b) show the forward voltage V F of if not the 450 ° C. hydrogen annealing. Note that, in the first experiment (FIG. 15) and the second experiment (FIG. 16), the same sample numbers indicate that they are the same wafer. The meanings when the 450 ° C. hydrogen annealing is performed and when the 450 ° C. hydrogen annealing is not performed are the same as the description of FIG. In (a) and (b), the vertical axis indicates the forward voltage [V], and the horizontal axis indicates the wafer sample number. Also in the second experiment, as shown in (a), the forward voltage in the case of hydrogen annealing at 450 ° C. was all higher than the standard value. On the other hand, as shown in (b), all forward voltages in the case where hydrogen annealing at 450 ° C. was not performed were smaller than the standard value. Also, as in the first experiment, in (a), the forward voltage of the diode element increased.
なお、段階Ｓ２５０において水素アニール代えて、窒素雰囲気において４５０℃でダイオード領域９６をアニールした場合には、順方向電圧‐順方向電流は変化しなかった。この事実からも、水素雰囲気における３９０℃以上５００℃以下でのアニールにより、ダイオード領域９６の欠陥が回復することにより結晶性が向上したと考えられる。段階Ｓ２５０において水素アニールをした場合のダイオード領域９６のシート抵抗は、窒素雰囲気において４５０℃でダイオード領域９６をアニールした場合に比べて向上したことも確認された。 When the diode region 96 was annealed at 450 ° C. in a nitrogen atmosphere instead of hydrogen annealing in step S250, the forward voltage-forward current did not change. From this fact as well, it is considered that the crystallinity is improved by recovering the defects in the diode region 96 by annealing at 390 ° C. or more and 500 ° C. or less in a hydrogen atmosphere. It was also confirmed that the sheet resistance of the diode region 96 when hydrogen annealing was performed in step S250 was improved as compared to the case where the diode region 96 was annealed at 450 ° C. in a nitrogen atmosphere.
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It is apparent to those skilled in the art that various changes or modifications can be added to the above embodiment. It is also apparent from the scope of the claims that the embodiments added with such alterations or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。 The execution order of each process such as operations, procedures, steps, and steps in the apparatuses, systems, programs, and methods shown in the claims, the specification, and the drawings is particularly “before”, “preceding” It is to be noted that “it is not explicitly stated as“ etc. ”and can be realized in any order as long as the output of the previous process is not used in the later process. With regard to the flow of operations in the claims, the specification and the drawings, even if it is described using “first,” “next,” etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
１０・・半導体基板、１２・・上面、１４・・下面、２０・・ドリフト領域、２２・・ベース領域、２４・・エミッタ領域、２６・・コンタクト領域、２８・・ウェル領域、３０・・コレクタ電極、３２・・コレクタ領域、３３・・欠陥領域、３４・・バッファ領域、３６・・酸化膜、３８・・層間絶縁膜、４０・・ゲートトレンチ部、４２・・ゲート導電部、４３・・トレンチ、４４・・ゲート絶縁膜、５０・・エミッタ電極、６０・・ポリシリコン層、７０・・周辺領域、８０・・ＩＧＢＴ領域、８２・・ゲートランナー、８４・・ＦＷＤ領域、８６・・カソード領域、９０・・温度センス素子領域、９２・・アノード領域、９３・・アノード金属層、９４・・カソード領域、９５・・カソード金属層、９６・・ダイオード領域、１００・・半導体装置、１１０・・活性領域、１２０・・パッド領域、１２２・・ゲートパッド、１２４・・アノードパッド、１２６・・カソードパッド、１２７・・センスＩＧＢＴ領域、１２８・・センスエミッタパッド、１３０・・エッジ終端領域、１３２・・ガードリング、１３４・・金属層、２００・・半導体装置、３００・・アニール装置 10 · · Semiconductor substrate, 12 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · collector Electrodes 32, collector regions 33, defect regions 34, buffer regions 36, oxide films 38, interlayer insulating films 40, gate trench portions 42, gate conductive portions 43, 43 Trench, 44 · · Gate insulating film, 50 · · Emitter electrode, 60 · · Polysilicon layer 70 · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · · Region 90: temperature sensing element region 92: anode region 93: anode metal layer 94: cathode region 95: cathode metal layer 96: diode region 100 Semiconductor device 110 active region 120 pad region 122 gate pad 124 anode pad 126 cathode pad 127 sense IGBT region 128 sense emitter pad 130 Edge termination region 132 Guard ring 134 Metal layer 200 Semiconductor device 300 Annealing device
Claims (9)
前記ポリシリコン層においてＰＮ接合を有するダイオード領域を形成する段階と、
水素雰囲気において３９０℃以上の温度で前記ダイオード領域をアニールする低温アニール段階と
を備える
半導体装置の製造方法。 Forming a polysilicon layer above the semiconductor substrate;
Forming a diode region having a PN junction in said polysilicon layer;
A low temperature annealing step of annealing the diode region at a temperature of 390 ° C. or higher in a hydrogen atmosphere.
請求項１に記載の半導体装置の製造方法。 The method according to claim 1, wherein the diode region is annealed at a temperature of 440 ° C. or more in the low temperature annealing step.
請求項１または２に記載の半導体装置の製造方法。 The method according to claim 1, wherein the diode region is annealed at a temperature of 500 ° C. or less in the low temperature annealing step.
前記半導体基板に対する第１導電型不純物を前記半導体基板に注入する段階と、
前記第１導電型不純物が注入された前記半導体基板を、５００℃よりも高い温度でアニールする第１の高温アニール段階と、
前記半導体基板に対する第２導電型不純物を前記半導体基板に注入する段階と、
前記第２導電型不純物が注入された前記半導体基板を、５００℃よりも高い温度でアニールする第２の高温アニール段階と
をさらに備える
請求項１から３のいずれか一項に記載の半導体装置の製造方法。 Before the low temperature annealing step
Implanting a first conductivity type impurity to the semiconductor substrate into the semiconductor substrate;
Annealing the semiconductor substrate implanted with the first conductivity type impurity at a temperature higher than 500 ° C .;
Implanting a second conductivity type impurity to the semiconductor substrate into the semiconductor substrate;
The semiconductor device according to any one of claims 1 to 3, further comprising: a second high temperature annealing step of annealing the semiconductor substrate into which the second conductivity type impurity is implanted at a temperature higher than 500 ° C. Production method.
請求項１から４のいずれか一項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to any one of claims 1 to 4, further comprising the step of implanting a lifetime killer into the semiconductor substrate after the low temperature annealing step.
請求項５に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 5, further comprising an additional hydrogen annealing step of annealing the semiconductor substrate at a temperature lower than 390 ° C. in a hydrogen atmosphere after the step of implanting the lifetime killer.
前記低温アニール段階において、前記下面から注入された前記第１導電型不純物を活性化する
請求項１から６のいずれか一項に記載の半導体装置の製造方法。 Implanting a first conductivity type impurity into the semiconductor substrate from the lower surface of the semiconductor substrate before the low temperature annealing step;
The method for manufacturing a semiconductor device according to any one of claims 1 to 6, wherein in the low temperature annealing step, the first conductive type impurity implanted from the lower surface is activated.
前記低温アニール段階において、前記ゲートランナーをアニールする
請求項１から７のいずれか一項に記載の半導体装置の製造方法。 Forming a gate runner having polysilicon above the semiconductor substrate after forming the polysilicon layer;
The method for manufacturing a semiconductor device according to any one of claims 1 to 7, wherein the gate runner is annealed in the low temperature annealing step.
前記半導体基板の上方に設けられたポリシリコン層にＰＮ接合を有するダイオード領域と
を備え、
前記ダイオード領域の水素濃度は、前記半導体基板の上面近傍における前記半導体基板の水素濃度よりも高い
半導体装置。 A semiconductor substrate,
And a diode region having a PN junction in a polysilicon layer provided above the semiconductor substrate,
The semiconductor device wherein the hydrogen concentration in the diode region is higher than the hydrogen concentration in the vicinity of the upper surface of the semiconductor substrate.
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