JP2019086359A

JP2019086359A - Semiconductor device manufacturing method

Info

Publication number: JP2019086359A
Application number: JP2017213598A
Authority: JP
Inventors: 清脇本; Kiyoshi Wakimoto
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2017-11-06
Filing date: 2017-11-06
Publication date: 2019-06-06

Abstract

To improve the manufacturing yield of a semiconductor device.SOLUTION: A semiconductor device manufacturing method of the present invention includes: preparing a test object 1 electrically connected to a package ground plane 10G and having package terminals PT(G1) to PT(GN) and PT(C); preparing a test substrate 22 having test substrate terminals BT(G1) to BT(GN) and BT(C); preparing a test head 23 having a tester terminal TT1 electrically connected to the test substrate terminals BT(G1) to BT(GN) and a tester terminal TT2 electrically connected to the test substrate terminal BT(C); bringing a probe pin CP into contact between the package terminals PT(G1) to PT(GN) and PT(C) and the test substrate terminals BT(G1) to BT(GN) and BT(C), sending a desired current from the tester terminal TT2, and measuring a resistance value between the test substrate terminal BT(C) and the package terminal PT(C).SELECTED DRAWING: Figure 9

Description

本発明は、半導体装置の製造方法に関し、特に、電気的試験をともなう半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device accompanied by an electrical test.

特開２００７−１９２６３９号公報（特許文献１）および特開２０１３−２３４９２０号公報（特許文献２）には、半導体チップおよび半導体パッケージの電気測定において、テスターとの接触抵抗を検知することにより、正確な電気測定を可能にする技術が開示されている。 Japanese Patent Application Laid-Open Nos. 2007-192639 (Patent Document 1) and 2013-234920 (Patent Document 2) accurately measure the contact resistance with the tester in the electrical measurement of the semiconductor chip and the semiconductor package. Technology that enables various electrical measurements is disclosed.

特開２００７−１９２６３９号公報JP 2007-192639 A 特開２０１３−２３４９２０号公報JP, 2013-234920, A

本願発明者は、半田ボールからなる多数のパッケージ端子（外部端子）を有する、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）と呼ばれる半導体装置の電気的試験について検討している。電気的試験工程では、被検査体である半導体装置を試験装置に固定して、半導体装置のパッケージ端子にテスト用の端子（以下、「プローブピン」と呼ぶ）を接触させることで試験装置が備える試験用回路と半導体装置とを電気的に接続して行う。プローブピンは、半導体装置の電気的試験に繰り返し使用されるため、プローブピンの先端に付着した半田材の影響で、プローブピンとパッケージ端子との間の接触抵抗が増大するという問題がある。このような接触抵抗の増大により、半導体装置の電気的試験において、正確な測定ができず、本来なら良品と判定されるべき製品が、不良品と判定される電気的試験工程のエラーが確認された。つまり、本願発明者は、半導体装置の製造歩留りが低下することを確認した。 The inventor of the present application is examining an electrical test of a semiconductor device called BGA (Ball Grid Array), which has a large number of package terminals (external terminals) made of solder balls. In the electrical test process, the test device is provided by fixing the semiconductor device to be tested to the test device and bringing a package terminal of the semiconductor device into contact with a test terminal (hereinafter referred to as a "probe pin"). The test circuit and the semiconductor device are electrically connected. Since the probe pin is repeatedly used for the electrical test of the semiconductor device, there is a problem that the contact resistance between the probe pin and the package terminal is increased due to the influence of the solder material attached to the tip of the probe pin. Due to such an increase in contact resistance, an error in the electrical test process in which a product that should be judged as a non-defective product can not be accurately measured in an electrical test of a semiconductor device can be identified as an inferior product. The That is, the inventor of the present invention has confirmed that the manufacturing yield of the semiconductor device is lowered.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will be apparent from the description of the present specification and the accompanying drawings.

一実施の形態である半導体装置の製造方法は、導体層からなるパッケージプレーンを有する配線基板と、パッケージプレーンに電気的に接続された、複数の第１パッケージ端子および第２パッケージ端子と、を有する被検査体を準備する工程、複数の第１テスト基板端子と、複数の第１テスト基板端子から電気的に分離された第２テスト基板端子と、を有するテスト基板を準備する工程、複数の第１テスト基板端子に電気的に接続された第１テスター端子と、第２テスト基板端子に電気的に接続された第２テスター端子と、を有するテストヘッドを準備する工程、を備える。半導体装置の製造方法は、さらに、被検査体をテスト基板上に搭載し、複数の第１パッケージ端子と複数の第１テスト基板端子との間にそれぞれ複数の第１プローブピンを接触させ、第２パッケージ端子と第２テスト基板端子との間に第２プローブピンを接触させる工程、第２テスター端子から、第２プローブピン、被検査体、複数の第１プローブピンを経由して、第１テスター端子に所望の電流を流し、第２テスト基板端子と第２パッケージ端子との間の抵抗値を測定する工程、を備える。 A method of manufacturing a semiconductor device according to an embodiment includes a wiring substrate having a package plane formed of a conductor layer, and a plurality of first package terminals and second package terminals electrically connected to the package plane. Preparing a test substrate having a plurality of first test substrate terminals and a plurality of second test substrate terminals electrically separated from the plurality of first test substrate terminals; Providing a test head having a first tester terminal electrically connected to the one test substrate terminal and a second tester terminal electrically connected to the second test substrate terminal. The method for manufacturing a semiconductor device further comprises: mounting a test object on a test substrate; bringing a plurality of first probe pins into contact with a plurality of first package terminals and a plurality of first test substrate terminals; (2) bringing a second probe pin into contact between the second package terminal and the second test substrate terminal; and from the second tester terminal via the second probe pin, the inspection object, and the plurality of first probe pins. Flowing a desired current through the tester terminal and measuring a resistance value between the second test substrate terminal and the second package terminal.

上記一実施の形態によれば、半導体装置の製造歩留りを向上させることができる。 According to the one embodiment, the manufacturing yield of the semiconductor device can be improved.

本実施の形態の半導体装置の内部構造の概要を示す透視平面図である。It is a see-through | perspective top view which shows the outline | summary of the internal structure of the semiconductor device of this Embodiment. 図１に示す半導体装置の裏面側を示す平面図である。It is a top view which shows the back surface side of the semiconductor device shown in FIG. 図１のＡ−Ａ線に沿う断面図である。It is sectional drawing in alignment with the AA of FIG. 本実施の形態の半導体装置の製造工程フロー図である。It is a manufacturing-process flow diagram of the semiconductor device of this embodiment. 試験装置の構成を模式的に示す説明図である。It is an explanatory view showing composition of a testing device typically. 試験装置のソケット周辺を拡大して示す要部拡大断面図である。It is a principal part expanded sectional view expanding and showing the socket circumference of a test device. 図６に示すプローブピンとその周辺を拡大して示す拡大断面図である。It is an expanded sectional view which expands and shows the probe pin shown in FIG. 6, and its periphery. テスト基板の構成を概略的に示す断面図である。It is sectional drawing which shows the structure of a test board | substrate roughly. 図４のプローブピンの抵抗測定工程の説明図である。It is explanatory drawing of the resistance measurement process of the probe pin of FIG. 図９において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図である。It is a top view which shows the position of the package terminal corresponding to the probe pin which carries out a resistance measurement in FIG. 図４の電気的試験工程の説明図である。It is explanatory drawing of the electrical test process of FIG. 変形例である複数箇所のプローブピンの抵抗測定工程の説明図である。It is explanatory drawing of the resistance measurement process of the probe pin of several places which is a modification. 図１２において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図である。It is a top view which shows the position of the package terminal corresponding to the probe pin which carries out a resistance measurement in FIG.

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。 (Description of description form, basic terms and usage in this application)
In the present application, the description of the embodiment will be described by dividing it into a plurality of sections etc. as needed for convenience, but unless explicitly stated otherwise, these are not mutually independent and different from each other, and described Before and after, each part of a single example, one being a partial detail or part or all of a modification of the other. Also, in principle, similar parts will not be described repeatedly. In addition, each component in the embodiment is not essential unless clearly indicated otherwise, unless it is theoretically limited to the number and clearly from the context.

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。 Similarly, in the description of the embodiment and the like, regarding the material, the composition, etc., even if "X consisting of A" etc. is mentioned, elements other than A unless clearly stated otherwise and clearly from the context, elements other than A It does not exclude things including. For example, the component means "X containing A as a major component". For example, the term "silicon member" is not limited to pure silicon, but is a member containing SiGe (silicon-germanium) alloy, multi-element alloy containing other silicon as a main component, other additives, etc. Needless to say, it also includes In addition, even if gold plating, Cu layer, nickel plating, etc. are not specifically stated otherwise, not only pure ones but also members having gold, Cu, nickel etc. as main components Shall be included.

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 Furthermore, even when a specific numerical value or quantity is referred to, in the case where it is clearly stated that it is not specifically stated, a numerical value exceeding that specific numerical value is excluded unless it is theoretically limited to that number and clearly not from the context. It may be present or may be less than the specific value.

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。 Further, in each drawing of the embodiment, the same or similar parts are indicated by the same or similar symbols or reference numbers, and the description will not be repeated in principle.

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。 Further, in the attached drawings, hatching may be omitted even in the case of a cross section in the case where it becomes rather complicated or when the distinction from the void is clear. In relation to this, when it is clear from the description etc., the outline of the background may be omitted even if it is a hole closed in a plane. Furthermore, even if it is not a cross section, hatching or a dot pattern may be added to clearly show that it is not a void or to clearly show the boundary of the area.

（実施の形態）
＜半導体装置＞
まず、本実施の形態の半導体装置の構成について、図１〜図３を用いて説明する。図１は本実施の形態の半導体装置の内部構造の概要を示す透視平面図、図２は図１に示す半導体装置の裏面側を示す平面図、図３は図１のＡ−Ａ線に沿う断面図である。なお、図１は、透視平面図なので、図３に示す封止体６は図示を省略している。 Embodiment
<Semiconductor device>
First, the configuration of the semiconductor device according to the present embodiment will be described with reference to FIGS. 1 is a transparent plan view showing an outline of the internal structure of the semiconductor device of the present embodiment, FIG. 2 is a plan view showing the back side of the semiconductor device shown in FIG. 1, and FIG. 3 is a line AA of FIG. FIG. In addition, since FIG. 1 is a see-through | perspective top view, the sealing body 6 shown in FIG. 3 is abbreviate | omitting illustration.

半導体装置１は、配線基板１０の主面１０ａ上に搭載される半導体チップ２、半導体チップ２と配線基板１０を電気的に接続する複数のワイヤ（導電性部材）４、半導体チップ２および複数のワイヤ４を封止する封止体（樹脂体）６、および配線基板１０の裏面１０ｂ側に形成され、且つ、半導体チップ２と電気的に接続される複数のパッケージ端子（外部端子、半田ボール）ＰＴを有している。なお、パッケージ端子ＰＴは、半導体装置１と実装基板（マザーボード）とを電気的に接続するための外部端子であって、鉛フリー半田で構成される。鉛フリー半田は、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、錫−銅（Ｓｎ−Ｃｕ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味する。半導体装置１は、ＢＧＡ型半導体装置で説明するが、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）型半導体装置でも良い。 The semiconductor device 1 includes a semiconductor chip 2 mounted on the main surface 10 a of the wiring substrate 10, a plurality of wires (conductive members) 4 electrically connecting the semiconductor chip 2 and the wiring substrate 10, the semiconductor chip 2 and a plurality of A sealing body (resin body) 6 for sealing the wire 4 and a plurality of package terminals (external terminals, solder balls) formed on the back surface 10b of the wiring substrate 10 and electrically connected to the semiconductor chip 2 I have a PT. The package terminal PT is an external terminal for electrically connecting the semiconductor device 1 and the mounting substrate (mother board), and is made of lead-free solder. Lead-free solder is, for example, only tin (Sn), tin-bismuth (Sn-Bi), tin-copper (Sn-Cu), or tin-copper-silver (Sn-Cu-Ag). Here, lead-free solder means that the content of lead (Pb) is 0.1 wt% or less. Although the semiconductor device 1 is described as a BGA type semiconductor device, it may be a QFP (Quad Flat Package) type semiconductor device.

図１〜図３に示すように、半導体チップ２の裏面２ｂを配線基板１０の主面１０ａと対向させて実装する、所謂フェイスアップ実装方式により半導体チップ２を基材である配線基板１０上に接着層８を介して搭載されている。フェイスアップ実装方式では、半導体チップ２と配線基板１０をワイヤボンディング方式により、電気的に接続する。配線基板１０の主面１０ａには、導体層からなる複数の配線１５ａが形成されており、配線１５ａは、絶縁膜（ソルダーレジスト）１１で覆われている。半導体チップ２は、絶縁膜１１上に接着層８を介して搭載されている。また、絶縁膜１１は、複数の開口を有し、開口から配線１５ａの一部であるボンディングリード（端子、ボンディングパッド）１３が露出している。そして、半導体チップ２の主面２ａ上に形成された複数のパッド電極（チップ端子）２ｃと、平面視において半導体チップ２の周囲に配置された複数のボンディングリード１３と、を複数のワイヤ４を介して電気的に接続している。また、配線基板１０の主面１０ａ上に封止体６を形成し、半導体チップ２および複数のワイヤ４を封止することで、ワイヤ４の変形を防止している。 As shown in FIGS. 1 to 3, the semiconductor chip 2 is mounted on the wiring substrate 10 as a base material by a so-called face-up mounting method in which the back surface 2 b of the semiconductor chip 2 is mounted facing the main surface 10 a of the wiring substrate 10. It is mounted through the adhesive layer 8. In the face-up mounting method, the semiconductor chip 2 and the wiring substrate 10 are electrically connected by a wire bonding method. On the main surface 10 a of the wiring substrate 10, a plurality of wires 15 a made of a conductor layer are formed, and the wires 15 a are covered with an insulating film (solder resist) 11. The semiconductor chip 2 is mounted on the insulating film 11 via the adhesive layer 8. The insulating film 11 has a plurality of openings, and the bonding leads (terminals, bonding pads) 13 which are a part of the wiring 15 a are exposed from the openings. Then, the plurality of pad electrodes (chip terminals) 2 c formed on the main surface 2 a of the semiconductor chip 2 and the plurality of bonding leads 13 disposed around the semiconductor chip 2 in plan view are made up of the plurality of wires 4. It is electrically connected via Further, the sealing body 6 is formed on the main surface 10 a of the wiring substrate 10, and the semiconductor chip 2 and the plurality of wires 4 are sealed to prevent the deformation of the wires 4.

図３に示すように、配線基板１０の主面１０ａの反対側に位置する裏面１０ｂには、複数のパッケージ端子ＰＴが形成されている。複数のパッケージ端子ＰＴは、配線基板１０の裏面１０ｂに形成された複数の配線１５ｂおよび配線基板１０の内部に形成されたビア導体層１６を介して表面１０ａ側に形成されたボンディングリード１３と電気的に接続されている。つまり、半導体チップ２の複数のパッド電極２ｃは、複数のパッケージ端子ＰＴと電気的に接続されている。なお、図２以降において、パッケージ端子ＰＴ（Ｇ）は、基準電位用の端子、パッケージ端子ＰＴ（Ｖ）は、電源電位用の端子、パッケージ端子ＰＴ（Ｓ）は、信号用の端子を表わす。 As shown in FIG. 3, a plurality of package terminals PT are formed on the back surface 10 b opposite to the main surface 10 a of the wiring substrate 10. The plurality of package terminals PT are electrically connected to the bonding leads 13 formed on the front surface 10 a side through the plurality of wirings 15 b formed on the back surface 10 b of the wiring substrate 10 and the via conductor layers 16 formed inside the wiring substrate 10. Connected. That is, the plurality of pad electrodes 2c of the semiconductor chip 2 are electrically connected to the plurality of package terminals PT. In FIG. 2 and later, the package terminal PT (G) represents a terminal for reference potential, the package terminal PT (V) represents a terminal for power supply potential, and the package terminal PT (S) represents a terminal for signal.

また、配線基板１０の内部（主面１０ａと裏面１０ｂの間）には、パッケージグランドプレーン（基準電位用パッケージプレーン、パッケージ共通グランド配線）１０Ｇおよびパッケージ電源プレーン（電源電位用パッケージプレーン、パッケージ共通電源配線）１０Ｖが設けられている。なお、両者を含む用語をパッケージプレーンとする。パッケージグランドプレーン１０Ｇには、基準電位が印加され、パッケージ電源プレーン１０Ｖには、電源電位が印加される。パッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖは、それぞれ、板状の導体層であり、配線１５ａおよび１５ｂよりも幅広で低インピーダンスである。パッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖは、それぞれ、ビア導体層１６との短絡を防止する為に、平面視において複数の開口を有している。図３では、半導体チップ２の左側のパッド電極２ｃは、基準電位（グランド電位）用である。つまり、左側のパッド電極２ｃは、順に、ワイヤ４、ボンディングリード１３、配線１５ａ、ビア導体層１６、配線１５ｂを介してパッケージ端子ＰＴ（Ｇ）に接続されており、ビア導体層１６は、配線基板１０の内部でパッケージグランドプレーン１０Ｇに接続されている。一方、半導体チップ２の右側のパッド電極２ｃは、信号用である。右側のパッド電極２ｃは、順に、ワイヤ４、ボンディングリード１３、配線１５ａ、ビア導体層１６、配線１５ｂを介してパッケージ端子ＰＴ（Ｓ）に接続されている。ここで、右側のパッド電極２ｃに電気的に接続されたビア導体層１６は、前述のパッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖの開口内に配置されており、パッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖから電気的に分離している。 Also, inside the wiring substrate 10 (between the main surface 10a and the back surface 10b), package ground plane (package plane for reference potential, package common ground wiring) 10G and package power plane (package plane for power potential, package common power) Wiring) 10 V is provided. In addition, the term including both is taken as a package plane. A reference potential is applied to the package ground plane 10G, and a power supply potential is applied to the package power plane 10V. The package ground plane 10G and the package power supply plane 10V are plate-like conductive layers, respectively, and are wider and lower in impedance than the wires 15a and 15b. The package ground plane 10G and the package power supply plane 10V each have a plurality of openings in plan view in order to prevent a short circuit with the via conductor layer 16. In FIG. 3, the pad electrode 2c on the left side of the semiconductor chip 2 is for the reference potential (ground potential). That is, the pad electrode 2c on the left side is connected to the package terminal PT (G) via the wire 4, the bonding lead 13, the wire 15a, the via conductor layer 16 and the wire 15b in order, and the via conductor layer 16 is a wire It is connected to the package ground plane 10 </ b> G inside the substrate 10. On the other hand, the pad electrode 2c on the right side of the semiconductor chip 2 is for signal use. The pad electrode 2c on the right side is connected to the package terminal PT (S) via the wire 4, the bonding lead 13, the wiring 15a, the via conductor layer 16 and the wiring 15b in order. Here, via conductor layer 16 electrically connected to pad electrode 2c on the right side is disposed in the opening of package ground plane 10G and package power supply plane 10V described above, and package ground plane 10G and package power plane 10V. Electrically isolated from

また、図２に示すように、複数のパッケージ端子ＰＴは、配線基板１０の裏面１０ｂ側に行列状に配置されており、複数のパッケージ端子ＰＴには、基準電位用のパッケージ端子ＰＴ（Ｇ）、電源電位用のパッケージ端子ＰＴ（Ｖ）、および、信号用のパッケージ端子ＰＴ（Ｓ）が含まれる。なお、図２では、パッケージ端子ＰＴ数が１４４ピンの例を示しているが、基準電位用のパッケージ端子ＰＴ（Ｇ）数は、３５ピン、電源電位用のパッケージ端子ＰＴ（Ｖ）数は、２０ピン、信号用のパッケージ端子ＰＴ（Ｓ）数は、８９ピンである。ここで、信号用のパッケージ端子ＰＴ（Ｓ）は、基準電位用のパッケージ端子ＰＴおよび電源電位用のパッケージ端子ＰＴ以外としている。なお、パッケージ端子ＰＴ数は、一例であり、例えば、５００ピンまたはそれ以上であっても良い。例えば、５００ピンの場合、基準電位用のパッケージ端子ＰＴ（Ｇ）数は、１００ピン程度となる。 Further, as shown in FIG. 2, the plurality of package terminals PT are arranged in a matrix on the back surface 10 b side of the wiring substrate 10, and the plurality of package terminals PT are package terminals PT (G) for reference potential. , Package terminal PT (V) for power supply potential, and package terminal PT (S) for signal. Although FIG. 2 shows an example in which the number of package terminals PT is 144, the number of package terminals PT (G) for reference potential is 35 pins, and the number of package terminals PT (V) for power supply potential is 20 pins, the number of package terminals PT (S) for signal is 89 pins. Here, the package terminal PT (S) for signal is other than the package terminal PT for reference potential and the package terminal PT for power supply potential. The number of package terminals PT is an example, and may be, for example, 500 pins or more. For example, in the case of 500 pins, the number of package terminals PT (G) for reference potential is about 100 pins.

＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置１の製造方法を、図４〜図１１を用いて説明する。図４は、本実施の形態の半導体装置の製造工程フロー図、図５は、試験装置の構成を模式的に示す説明図、図６は、試験装置のソケット周辺を拡大して示す要部拡大断面図、図７は、図６に示すプローブピンとその周辺を拡大して示す拡大断面図である。さらに、図８は、テスト基板の構成を概略的に示す断面図、図９は、図４のプローブピンの抵抗測定工程の説明図、図１０は、図９において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図、図１１は、図４の電気的試験工程の説明図である。 <Method of Manufacturing Semiconductor Device>
Next, a method of manufacturing the semiconductor device 1 according to the present embodiment will be described with reference to FIGS. FIG. 4 is a flow chart of manufacturing steps of the semiconductor device of the present embodiment, FIG. 5 is an explanatory view schematically showing a configuration of a test apparatus, and FIG. 6 is an enlarged main part showing a socket periphery of the test apparatus. FIG. 7 is an enlarged sectional view showing the probe pin shown in FIG. 6 and the periphery thereof in an enlarged manner. Further, FIG. 8 is a cross-sectional view schematically showing the configuration of a test substrate, FIG. 9 is an explanatory view of a resistance measurement step of the probe pin of FIG. 4, and FIG. 10 corresponds to the probe pin to be resistance-measured in FIG. FIG. 11 is an explanatory view of the electrical test process of FIG. 4 showing a position of the package terminal.

図４に示すように、半導体装置１の製造方法は、被検査体準備工程、テスト基板準備工程（テストヘッドの準備工程を含む）、プローブピンの抵抗測定工程、判定工程、および、電気的試験工程を含む。そして、判定工程で判定が「ＹＥＳ」の場合には、電気的試験工程に進み、判定が「ＮＯ」の場合には、プローブピン清掃工程の後に再度、プローブピンの抵抗測定工程を実施し、再度判定工程に進む。 As shown in FIG. 4, in the method of manufacturing the semiconductor device 1, a test object preparation step, a test substrate preparation step (including a test head preparation step), a probe pin resistance measurement step, a determination step, and an electrical test Including the steps. Then, if the determination in the determination step is “YES”, the process proceeds to the electrical test step, and if the determination is “NO”, the probe pin resistance measurement step is performed again after the probe pin cleaning step, Proceed to the determination step again.

図４に示すように、図１〜図３を用いて説明した半導体装置１である被検査体を準備する。ここで、電気的試験工程を完了する前の半導体装置１を被検査体と呼ぶ。 As shown in FIG. 4, an object to be inspected which is the semiconductor device 1 described with reference to FIGS. 1 to 3 is prepared. Here, the semiconductor device 1 before the electrical test process is completed is referred to as an inspection object.

さらに、図８に示すテスト基板２２を準備する。テスト基板２２は、例えば、ガラスエポキシ樹脂で構成された絶縁基板であり、主面（上面、表面）２２ａと、裏面（下面）２２ｂと、を有する。テスト基板２２は、主面２２ａ上に複数のテスト基板端子ＢＴを有し、裏面２２ｂ上に複数のテスト基板端子ＢＴｂを有する。主面２２ａ上のテスト基板端子ＢＴは、テスト基板２２の内部に形成されたビア導体層２２ｅを介して、裏面２２ｂ上のテスト基板端子ＢＴｂに接続されている。ここで、前述のパッケージ端子と同様に、テスト基板端子ＢＴ（Ｇ）およびＢＴｂ（Ｇ）は、基準電位用の端子、テスト基板端子ＢＴ（Ｖ）およびＢＴｂ（Ｖ）は、電源電位用の端子、テスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）は、信号用の端子を表わす。 Further, a test substrate 22 shown in FIG. 8 is prepared. The test substrate 22 is, for example, an insulating substrate made of glass epoxy resin, and has a main surface (upper surface, front surface) 22a and a back surface (lower surface) 22b. The test substrate 22 has a plurality of test substrate terminals BT on the main surface 22a, and has a plurality of test substrate terminals BTb on the back surface 22b. The test substrate terminal BT on the main surface 22a is connected to the test substrate terminal BTb on the back surface 22b via the via conductor layer 22e formed inside the test substrate 22. Here, as with the package terminals described above, the test substrate terminals BT (G) and BTb (G) are terminals for reference potential, and the test substrate terminals BT (V) and BTb (V) are terminals for power supply potential. , Test substrate terminals BT (S) and BTb (S) represent terminals for signals.

前述の配線基板１０と同様に、テスト基板２２の内部（主面２２ａと裏面２２ｂの間）には、基板グランドプレーン（基準電位用テスト基板プレーン、テスト基板共通グランド配線）２２Ｇ、基板電源プレーン（電源電位用テスト基板プレーン、テスト基板共通電源配線）２２Ｖ、ならびに、基板信号線２２Ｓ１および２２Ｓ２が設けられている。基板グランドプレーン２２Ｇおよび基板電源プレーン２２Ｖは、それぞれ、板状の導体層であり、基板信号線２２Ｓ１および２２Ｓ２よりも幅広で低インピーダンスである。基板グランドプレーン２２Ｇおよび基板電源プレーン２２Ｖは、それぞれ、ビア導体層２２ｅとの短絡を防止する為に、平面視において複数の開口を有している。テスト基板端子ＢＴ（Ｇ）およびＢＴｂ（Ｇ）は、基板グランドプレーン２２Ｇに接続されたビア導体層２２ｅで電気的に接続されており、テスト基板端子ＢＴ（Ｖ）およびＢＴｂ（Ｖ）は、基板電源プレーン２２Ｖに接続されたビア導体層２２ｅで電気的に接続されている。また、信号用のテスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）は、基板信号線２２Ｓ１および２２Ｓ２ならびにビア導体層２２ｅを介して電気的に接続されている。信号用のテスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）を電気的に接続するビア導体層２２ｅは、基板グランドプレーン２２Ｇおよび基板電源プレーン２２Ｖから、電気的に分離されている。なお、テスト基板の準備工程は、後述するテストヘッドの準備工程も含んでいる。 Similar to the above-described wiring substrate 10, a substrate ground plane (reference potential test substrate plane, test substrate common ground wiring) 22G, a substrate power plane (in the main surface 22a and the back surface 22b) A test substrate plane for power supply potential, test substrate common power supply wiring) 22 V, and substrate signal lines 22S1 and 22S2 are provided. The substrate ground plane 22G and the substrate power plane 22V are plate-like conductor layers, respectively, and are wider and lower in impedance than the substrate signal lines 22S1 and 22S2. The substrate ground plane 22G and the substrate power supply plane 22V each have a plurality of openings in plan view in order to prevent a short circuit with the via conductor layer 22e. Test substrate terminals BT (G) and BTb (G) are electrically connected by via conductor layer 22e connected to substrate ground plane 22G, and test substrate terminals BT (V) and BTb (V) are substrates It is electrically connected by the via conductor layer 22e connected to the power supply plane 22V. Further, test substrate terminals BT (S) and BTb (S) for signals are electrically connected via substrate signal lines 22S1 and 22S2 and via conductor layer 22e. Via conductor layer 22e electrically connecting test substrate terminals BT (S) and BTb (S) for signals is electrically separated from substrate ground plane 22G and substrate power plane 22V. The test substrate preparation process also includes a test head preparation process described later.

次に、図４に示すプローブピンの抵抗測定工程を実施する。本実施の形態の半導体装置の製造方法は、被検査体の電気的試験の前に、プローブピンの抵抗測定工程を実施する点が特徴である。プローブピンの抵抗測定工程では、後述するプローブピンＣＰと被検査体１のパッケージ端子ＰＴとの接触抵抗を測定する。そして、この接触抵抗が基準値（Ｒ０）以下であれば、被検査体１の電気的試験を実施し、接触抵抗が基準値（Ｒ０）より大きい場合であれば、プローブピン清掃工程を実施した後に、再度プローブピンの抵抗測定工程および判定工程を実施する。次に、プローブピンの抵抗測定工程および電気的試験工程について説明する。 Next, the process of measuring the resistance of the probe pin shown in FIG. 4 is performed. The method of manufacturing a semiconductor device according to the present embodiment is characterized in that the step of measuring the resistance of the probe pin is carried out before the electrical test of the test object. In the step of measuring the resistance of the probe pin, the contact resistance between the probe pin CP described later and the package terminal PT of the test object 1 is measured. And if this contact resistance is below a reference value (R0), the electrical test of the to-be-tested object 1 was implemented, and if the contact resistance was larger than a reference value (R0), the probe pin cleaning process was implemented. Later, the probe pin resistance measurement step and the determination step are performed again. Next, the probe pin resistance measurement step and the electrical test step will be described.

図５に示す試験装置（検査装置）２０を用いて、プローブピンの抵抗測定および半導体装置１に対して電気的試験を行う。試験装置（検査装置）２０は、半導体装置１を収容するソケット２１、ソケット２１を介して半導体装置１と電気的に接続されるテスト基板２２、およびテスト基板２２と電気的に接続されるテストヘッド２３を備える。テストヘッド２３には、半導体装置１との間で信号電流の入出力を行うテスト回路が形成され、テスト基板２２およびソケット２１を介して半導体装置１と電気的に接続される。また、本実施の形態では、テストヘッド２３の隣には制御部２４が配置され、制御部２４はテストヘッド２３と電気的に接続されている。制御部２４には、テスト工程を制御（例えば、テストヘッド２３と半導体装置１の相対位置制御、あるいは、複数の半導体装置１を連続的に試験するための制御）する制御回路が形成される。ただし、制御回路の形成場所は図５に示す態様には限定されず、例えば、変形例としてテストヘッド２３の内部に制御回路を形成することができる。 Using the test apparatus (inspection apparatus) 20 shown in FIG. 5, the electrical measurement is performed on the resistance measurement of the probe pin and the semiconductor device 1. The test apparatus (inspection apparatus) 20 includes a socket 21 accommodating the semiconductor device 1, a test substrate 22 electrically connected to the semiconductor device 1 through the socket 21, and a test head electrically connected to the test substrate 22. 23 is provided. A test circuit for performing input and output of signal current with the semiconductor device 1 is formed in the test head 23, and is electrically connected to the semiconductor device 1 through the test substrate 22 and the socket 21. Further, in the present embodiment, the control unit 24 is disposed next to the test head 23, and the control unit 24 is electrically connected to the test head 23. The control unit 24 is formed with a control circuit that controls a test process (for example, control of relative position between the test head 23 and the semiconductor device 1 or control for testing the plurality of semiconductor devices 1 continuously). However, the place where the control circuit is formed is not limited to the mode shown in FIG. 5. For example, the control circuit can be formed inside the test head 23 as a modification.

図６に示すようにテストヘッド２３は、テスト基板２２を搭載する基板搭載面である上面２３ａを有し、テスト基板２２は、テストヘッド２３の上面２３ａ上に固定されている。テスト基板２２を固定する固定手段は特に限定されないが、図６に示す例では、テストヘッド２３の上面２３ａ上に隔壁２５が配置され、テスト基板２２は隔壁２５上に例えばネジ止め固定されている。また、テスト基板２２は、テストヘッド２３の上面２３ａ上に配置された、複数のコネクタ端子（端子）２６を介してテストヘッド２３に形成された回路（前記したテスト回路）と電気的に接続されている。 As shown in FIG. 6, the test head 23 has an upper surface 23 a which is a substrate mounting surface on which the test substrate 22 is mounted, and the test substrate 22 is fixed on the upper surface 23 a of the test head 23. The fixing means for fixing the test substrate 22 is not particularly limited, but in the example shown in FIG. 6, the partition 25 is disposed on the upper surface 23 a of the test head 23 and the test substrate 22 is screwed and fixed on the partition 25, for example. . The test substrate 22 is electrically connected to a circuit (the above-described test circuit) formed on the test head 23 via a plurality of connector terminals (terminals) disposed on the upper surface 23 a of the test head 23. ing.

また、テスト基板２２は、主面２２ａに配置されるソケット２１を搭載するソケット搭載領域２２ｃを有する配線基板である。主面２２ａおよび裏面２２ｂには、それぞれ複数の配線２２ｄ１および２２ｄ２からなる配線パターンが形成される。主面２２ａ側に形成された複数の配線２２ｄ１と裏面２２ｂ側に形成された複数の配線２２ｄ２とは、テスト基板２２の主面２２ａから裏面２２ｂまで貫通するビア導体層２２ｅを介してそれぞれ電気的に接続されている。また、テスト基板２２にはコンデンサやコイルなど、複数の電子部品２７が実装され、主面２２ａ側に搭載されたソケット２１と配線２２ｄ１を介して電気的に接続されている。図６に示す例では、複数の電子部品２７は裏面２２ｂに実装されている。また、テスト基板２２は、裏面２２ｂがテストヘッド２３の上面２３ａと対向するように、テストヘッド２３上に形成された隔壁２５によって囲まれる中空空間を介してテストヘッド２３上に固定されている。 The test substrate 22 is a wiring substrate having a socket mounting area 22c on which the socket 21 disposed on the main surface 22a is mounted. Wiring patterns composed of a plurality of wires 22d1 and 22d2 are formed on the main surface 22a and the back surface 22b, respectively. The plurality of wires 22d1 formed on the main surface 22a side and the plurality of wires 22d2 formed on the back surface 22b are electrically connected to each other through the via conductor layer 22e penetrating from the main surface 22a to the back surface 22b of the test substrate 22. It is connected to the. In addition, a plurality of electronic components 27 such as a capacitor and a coil are mounted on the test substrate 22 and electrically connected to each other through the socket 21 mounted on the main surface 22a and the wiring 22d1. In the example shown in FIG. 6, the plurality of electronic components 27 are mounted on the back surface 22b. Further, the test substrate 22 is fixed on the test head 23 via a hollow space surrounded by the partition walls 25 formed on the test head 23 such that the back surface 22 b faces the upper surface 23 a of the test head 23.

また、半導体装置１を固定するソケット２１は、テスト基板２２の主面２２ａ上においてソケット搭載領域２２ｃに固定されている。ソケット２１の固定方法は特に限定されないが、本実施の形態では、例えばネジ止め固定されている。これにより、少なくとも測定対象となる半導体装置の品種変更に応じて、容易に着脱することができる。ソケット２１は樹脂などの絶縁物から成る本体部２１ａを備えている。本体部２１ａは、半導体装置１を固定する面である上面（半導体装置固定面）２１ａ１、および上面２１ａ１の反対側に位置する下面（テスト基板実装面）２１ａ２を備えている。またソケット２１は、本体部２１ａの上面２１ａ１側に配置され、半導体装置１を固定して保持する固定部（パッケージ固定部）２１ｂを備えている。固定部２１ｂの周縁領域は、固定部２１ｂの中央領域よりも突出した構造となっており、この突出部分の内側に半導体装置１の封止体６（図３参照）が収まるようにすることで、半導体装置１を所定の位置に配置することができる。つまり、固定部２１ｂの周縁領域に形成された突出部分は、半導体装置１の位置合わせをする位置決めガイドとして機能する。 Further, the socket 21 for fixing the semiconductor device 1 is fixed to the socket mounting area 22 c on the main surface 22 a of the test substrate 22. Although the method of fixing the socket 21 is not particularly limited, in the present embodiment, for example, screwing is fixed. Thus, at least according to the change of the type of the semiconductor device to be measured, the semiconductor device can be easily attached and detached. The socket 21 is provided with a main portion 21a made of an insulating material such as resin. The main body portion 21a includes an upper surface (semiconductor device fixing surface) 21a1 which is a surface to which the semiconductor device 1 is fixed, and a lower surface (test substrate mounting surface) 21a2 located on the opposite side of the upper surface 21a1. Further, the socket 21 is disposed on the upper surface 21a1 side of the main body 21a, and includes a fixing portion (package fixing portion) 21b that fixes and holds the semiconductor device 1. The peripheral region of the fixing portion 21b protrudes beyond the central region of the fixing portion 21b, and the sealing body 6 (see FIG. 3) of the semiconductor device 1 is accommodated inside the protruding portion. The semiconductor device 1 can be disposed at a predetermined position. That is, the protruding portion formed in the peripheral area of the fixing portion 21 b functions as a positioning guide for aligning the semiconductor device 1.

また、ソケット２１は、半導体装置１の複数のパッケージ端子ＰＴと電気的に接続する複数のプローブピンＣＰを備えている。複数のプローブピンＣＰは、ソケット２１の本体部２１ａに形成された複数の収納孔２１ｃに挿入され、テスト基板２２上に形成された複数の端子（ポゴ座）２２ｆとそれぞれ電気的に接続されている。また、ソケット２１上には、パッケージ端子ＰＴをプローブピンＣＰに向かって押し付けるリード押さえ部材である押圧治具２８が配置される。本実施の形態の電気的試験工程では、この押圧治具２８から押圧力を複数のパッケージ端子ＰＴに印加して、複数のパッケージ端子ＰＴをプローブピンＣＰに向かって押し付けることで、複数のプローブピンＣＰと複数のパッケージ端子ＰＴとがそれぞれ接触し、電気的に接続することができる。 Also, the socket 21 includes a plurality of probe pins CP electrically connected to the plurality of package terminals PT of the semiconductor device 1. The plurality of probe pins CP are inserted into the plurality of storage holes 21 c formed in the main body 21 a of the socket 21 and electrically connected to the plurality of terminals (pogo seats) 22 f formed on the test substrate 22. There is. Further, on the socket 21, a pressing jig 28 which is a lead pressing member for pressing the package terminal PT toward the probe pin CP is disposed. In the electrical test process of the present embodiment, the pressing force is applied from the pressing jig 28 to the plurality of package terminals PT, and the plurality of package terminals PT are pressed against the probe pins CP, whereby a plurality of probe pins are obtained. The CP and the plurality of package terminals PT are in contact with each other and can be electrically connected.

図７に示すように、プローブピンＣＰは、第１導電性針状体と、導電性のバネ部３７と、第２導電性針状体と、で構成されている。第１導電性針状体は、一体に構成された頭部３１、大径部３２および軸部３３を有し、第２導電性針状体は、一体に構成された軸部３４、大径部３５および脚部３６を有する。第１導電性針状体は、パッケージ端子ＰＴ側に位置し、その頭部３１の先端部３１ａがパッケージ端子ＰＴと接触している。第２導電性針状体は、テスト基板２２側に位置し、その脚部３６が端子２２ｆと接触している。第１導電性針状体と第２導電性針状体とは互いに分離しているが、両者は、軸部３３および３４に接続された、弾性体からなるコイル状のバネ部３７により連結されている。プローブピンＣＰは、ソケット２１に設けられた収納孔２１ｃ内に配置されている。プローブピンＣＰは、電気的特性（例えば、低抵抗）および耐久性を加味し、例えば、パラジウム合金で構成されている。ここで、パラジウム合金とは、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）を含む合金であり、各元素の含有割合は、例えば重量割合で、４：３：３である。 As shown in FIG. 7, the probe pin CP is configured of a first conductive needle-like body, a conductive spring portion 37, and a second conductive needle-like body. The first conductive needle-like body has a head 31, a large diameter portion 32 and a shaft portion 33 which are integrally formed, and the second conductive needle-like body is a shaft portion 34 which is integrally formed, a large diameter It has a portion 35 and a leg 36. The first conductive needle-like body is located on the package terminal PT side, and the tip 31a of its head 31 is in contact with the package terminal PT. The second conductive needle-like body is located on the test substrate 22 side, and its leg portion 36 is in contact with the terminal 22 f. The first conductive needle-like body and the second conductive needle-like body are separated from each other, but both are connected by the coil-like spring portion 37 made of an elastic body connected to the shaft portions 33 and 34 ing. The probe pin CP is disposed in a housing hole 21 c provided in the socket 21. The probe pin CP takes electrical properties (for example, low resistance) and durability into consideration, and is made of, for example, a palladium alloy. Here, the palladium alloy is an alloy containing palladium (Pd), silver (Ag), and copper (Cu), and the content ratio of each element is, for example, 4: 3: 3 in weight ratio.

次に、図９を用いて、図４のプローブピンの抵抗測定工程を説明する。パッケージ端子ＰＴ（Ｃ）とテスト基板端子ＢＴ（Ｃ）間を接続するプローブピンＣＰの抵抗値Ｒを測定する。測定対象となるプローブピンＣＰは、被検査体である半導体装置１のパッケージグランドプレーン１０Ｇに接続されたパッケージ端子ＰＴの内の１ピンであるパッケージ端子ＰＴ（Ｃ）である。後述の変形例で説明するが、複数のプローブピンＣＰを測定対象とすることも出来る。なお、プローブピンＣＰは、低抵抗な材料で構成されているため、プローブピンＣＰの抵抗値Ｒとは、プローブピンＣＰとパッケージ端子ＰＴ（Ｃ）との接触抵抗を意味する。 Next, the process of measuring the resistance of the probe pin of FIG. 4 will be described with reference to FIG. The resistance value R of the probe pin CP connecting the package terminal PT (C) and the test substrate terminal BT (C) is measured. The probe pin CP to be measured is a package terminal PT (C) which is one pin of the package terminals PT connected to the package ground plane 10G of the semiconductor device 1 to be inspected. Although explained in a modification to be described later, a plurality of probe pins CP may be measured. Since the probe pin CP is made of a low-resistance material, the resistance value R of the probe pin CP means the contact resistance between the probe pin CP and the package terminal PT (C).

被検査体である半導体装置１は、配線基板１０と、その主面１０ａ上に搭載された半導体チップ２を有する。配線基板１０は、その主面１０ａ上に基準電位用のボンディングリード１３（Ｇ）および信号用のボンディングリード１３（Ｓ）を有し、基準電位用のボンディングリード１３（Ｇ）および信号用のボンディングリード１３（Ｓ）は、ワイヤ４を介して、半導体チップ２のパッド電極２ｃにそれぞれ接続されている。配線基板１０は、その内部に基準電位用のパッケージグランドプレーン１０Ｇを有し、基準電位用のボンディングリード１３（Ｇ）は、基準電位用のパッケージグランドプレーン１０Ｇに接続されている。 A semiconductor device 1 which is an inspection object has a wiring board 10 and a semiconductor chip 2 mounted on the main surface 10a thereof. Wiring substrate 10 has bonding lead 13 (G) for reference potential and bonding lead 13 (S) for signal on main surface 10a, and bonding lead 13 (G) for reference potential and bonding for signal The leads 13 (S) are connected to the pad electrodes 2 c of the semiconductor chip 2 through the wires 4. The wiring substrate 10 internally includes a package ground plane 10G for reference potential, and the bonding leads 13 (G) for reference potential are connected to the package ground plane 10G for reference potential.

配線基板１０は、その裏面１０ｂに、パッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）、ＰＴ（Ｃ）およびＰＴ（Ｓ）を有する。基準電位用のパッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）は、パッケージグランドプレーン１０Ｇに接続されたＮ個のパッケージ端子を表わしている。パッケージ端子ＰＴ（Ｃ）は、抵抗測定の対象となるプローブピンＣＰに接続されるパッケージ端子を表わす。そして、パッケージ端子ＰＴ（Ｃ）もパッケージグランドプレーン１０Ｇに接続されている。また、前述のとおり、パッケージ端子ＰＴ（Ｓ）は、信号用の端子を表わし、信号用のボンディングリード１３（Ｓ）に接続されている。 Wiring substrate 10 has package terminals PT (G1) to PT (GN), PT (C) and PT (S) on its back surface 10b. The package terminals PT (G1) to PT (GN) for the reference potential represent N package terminals connected to the package ground plane 10G. The package terminal PT (C) represents a package terminal connected to the probe pin CP to be subjected to resistance measurement. The package terminal PT (C) is also connected to the package ground plane 10G. Further, as described above, the package terminal PT (S) represents a terminal for signal and is connected to the bonding lead 13 (S) for signal.

テスト基板２２は、その主面２２ａに、テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）、ＢＴ（Ｃ）およびＢＴ（Ｓ）を有し、その裏面２２ｂにテスト基板端子ＢＴｂ１〜ＢＴｂ３を有する。さらに、テスト基板２２は、その内部に、基板グランドプレーン２２Ｇを有し、テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）およびテスト基板端子ＢＴｂ１は、基板グランドプレーン２２Ｇに接続されている。また、テスト基板端子ＢＴ（Ｃ）は、テスト基板端子ＢＴｂ２に接続され、テスト基板端子ＢＴ（Ｓ）は、テスト基板端子ＢＴｂ３に接続されている。 The test substrate 22 has test substrate terminals BT (G1) to BT (GN), BT (C) and BT (S) on its main surface 22a, and has test substrate terminals BTb1 to BTb3 on its back surface 22b. Furthermore, the test substrate 22 has a substrate ground plane 22G inside, and the test substrate terminals BT (G1) to BT (GN) and the test substrate terminal BTb1 are connected to the substrate ground plane 22G. The test substrate terminal BT (C) is connected to the test substrate terminal BTb2, and the test substrate terminal BT (S) is connected to the test substrate terminal BTb3.

テストヘッド２３は、テスター端子ＴＴ１〜ＴＴ３を有し、テスター端子ＴＴ１は、テスト基板端子ＢＴｂ１に接続され、テスター端子ＴＴ２は、テスト基板端子ＢＴｂ２に接続され、テスター端子ＴＴ３は、テスト基板端子ＢＴｂ３に接続されている。 The test head 23 has tester terminals TT1 to TT3, the tester terminal TT1 is connected to the test substrate terminal BTb1, the tester terminal TT2 is connected to the test substrate terminal BTb2, and the tester terminal TT3 is on the test substrate terminal BTb3. It is connected.

そして、被検査体である半導体装置１のパッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）、ＰＴ（Ｃ）およびＰＴ（Ｓ）と、テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）、ＢＴ（Ｃ）およびＢＴ（Ｓ）との間は、それぞれ、プローブピンＣＰで接続されている。パッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）とテスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）との間を接続するプローブピンＣＰの抵抗を抵抗値Ｒ１とし、パッケージ端子ＰＴ（Ｃ）とテスト基板端子ＢＴ（Ｃ）との間を接続するプローブピンＣＰの抵抗を抵抗値Ｒと表している。ここで、抵抗値Ｒと抵抗値Ｒ１とは、ほぼ等しい。図９に示すように、テストヘッド２３のテスター端子ＴＴ１を基準電位に接続し、テスター端子ＴＴ２から、テスト基板２２、被検査体である半導体装置１、テスト基板２２、テスター端子ＴＴ１の順に電流Ｉを流し、テスター端子ＴＴ１およびＴＴ２間の電圧Ｖを検出すると、電圧Ｖは、次の（式１）で表せ、
Ｖ＝Ｉ×（Ｒ＋Ｒ１／Ｎ）・・・（式１）
プローブピンＣＰの抵抗値Ｒは、次の（式２）で表せる。 Then, package terminals PT (G1) to PT (GN), PT (C) and PT (S) of the semiconductor device 1 to be inspected, and test substrate terminals BT (G1) to BT (GN), BT (C) And BT (S) are connected by probe pins CP, respectively. The resistance of the probe pin CP connecting the package terminals PT (G1) to PT (GN) to the test substrate terminals BT (G1) to BT (GN) is a resistance value R1, and the package terminals PT (C) and the test substrate The resistance of the probe pin CP connected to the terminal BT (C) is represented as a resistance value R. Here, the resistance value R and the resistance value R1 are substantially equal. As shown in FIG. 9, the tester terminal TT1 of the test head 23 is connected to a reference potential, and from the tester terminal TT2, the current I in the order of the test substrate 22, the semiconductor device 1 to be inspected, the test substrate 22, the tester terminal TT1 To detect the voltage V between the tester terminals TT1 and TT2, the voltage V can be expressed by the following (Equation 1),
V = I × (R + R1 / N) (Equation 1)
The resistance value R of the probe pin CP can be expressed by the following (formula 2).

Ｒ＝Ｖ／Ｉ・・・（式２）
これは、次の（式３）の関係が成立するからである。 R = V / I (Equation 2)
This is because the following relationship (formula 3) is established.

Ｒ＞＞Ｒ１／Ｎ・・・（式３）
ここで、本実施の形態では、（式３）のＮは、基準電位用のパッケージ端子ＰＴ（Ｇ）の総数（３５ピン）からパッケージ端子ＰＴ（Ｃ）の１ピンを差し引いた３４ピンとなる。 R >> R1 / N (Equation 3)
Here, in the present embodiment, N in (Expression 3) is 34 pins obtained by subtracting one pin of the package terminal PT (C) from the total number (35 pins) of package terminals PT (G) for reference potential.

このように、図４のプローブピンの抵抗測定工程では、被検査体である半導体装置１のパッケージグランドプレーン１０Ｇと、基準電位に接続されたテスター端子ＴＴ１との間に並列接続された多数のプローブピンＣＰの抵抗値が、パッケージ端子ＰＴ（Ｃ）とテスト基板端子ＢＴ（Ｃ）との間を接続するプローブピンＣＰの抵抗値に比べ、無視できる程度に小さくなることを利用している。 Thus, in the step of measuring the resistance of the probe pins in FIG. 4, a large number of probes connected in parallel between the package ground plane 10G of the semiconductor device 1 to be tested and the tester terminal TT1 connected to the reference potential It utilizes that the resistance value of the pin CP is negligibly small compared with the resistance value of the probe pin CP which connects between the package terminal PT (C) and the test substrate terminal BT (C).

なお、本実施の形態では、図１０に示すように、半導体装置１の中央部に位置するパッケージ端子ＰＴ（Ｃ）に接続されるプローブピンＣＰの接触抵抗を測定したが、接触抵抗を測定するパッケージ端子の位置は、特に限定されるものではない。 In the present embodiment, as shown in FIG. 10, the contact resistance of the probe pin CP connected to the package terminal PT (C) located at the center of the semiconductor device 1 is measured, but the contact resistance is measured. The position of the package terminal is not particularly limited.

次に、図４の判定工程を実施し、抵抗値Ｒが、基準値（Ｒ０）以下である場合には、被検査体である半導体装置１の電気的試験工程を実施する。図１１に示すように、半導体装置１の信号用のパッケージ端子ＰＴ（Ｓ）は、プローブピンＣＰおよびテスト基板２２を介してテストヘッド２３のテスター端子ＴＴ３に接続されている。図１１では、１つの信号用のパッケージ端子ＰＴ（Ｓ）を示しているが、実際には、多数の信号用のパッケージ端子が存在しており、同様に、テスト基板２２を介してテストヘッド２３のテスター端子に接続されている。信号用のテスター端子ＴＴ３他から所望の信号を半導体装置１に入力し、半導体装置１の電気的試験を実施する。ここで、プローブピンＣＰの抵抗測定に用いたパッケージ端子ＰＴ（Ｃ）は、パッケージグランドプレーン１０Ｇに接続されているため、電気的試験工程では、テスター端子ＴＴ２から半導体装置１のパッケージ端子ＰＴ（Ｃ）に基準電位を印加することが肝要である。ここで、電気的試験とは、例えば、半導体装置１が設定された電気的特性を備えているか、または、正常動作するかどうかを試験するものである。なお、電気試験工程には、バーンインと呼ばれる加速試験も含まれる。 Next, the determination step of FIG. 4 is performed, and when the resistance value R is equal to or less than the reference value (R0), the electrical test step of the semiconductor device 1 which is an inspection object is performed. As shown in FIG. 11, the package terminal PT (S) for signal of the semiconductor device 1 is connected to the tester terminal TT3 of the test head 23 through the probe pin CP and the test substrate 22. Although the package terminal PT (S) for one signal is shown in FIG. 11, actually, a large number of package terminals for the signal exist, and similarly, the test head 23 is similarly via the test substrate 22. Is connected to the tester's terminal. A desired signal is input to the semiconductor device 1 from the signal tester terminal TT 3 or the like, and an electrical test of the semiconductor device 1 is performed. Here, since the package terminal PT (C) used for measuring the resistance of the probe pin CP is connected to the package ground plane 10G, in the electrical test step, the package terminal PT (C of the semiconductor device 1 from the tester terminal TT2 It is important to apply a reference potential to. Here, the electrical test is, for example, to test whether the semiconductor device 1 has the set electrical characteristics or operates normally. The electrical test process also includes an accelerated test called burn-in.

＜本実施の形態の主要な特徴と効果＞
本実施の形態の半導体装置の製造方法における主な特徴と効果を説明する。 <Main features and effects of the present embodiment>
Main features and effects of the method of manufacturing a semiconductor device of the present embodiment will be described.

電気的試験工程の前に、プローブピン抵抗測定工程を実施し、プローブピンＣＰとパッケージ端子ＰＴ（Ｃ）との接触抵抗が所望の値以下であることを確認した上で電気的試験工程を実施するため、電気的試験の精度を向上することができる。さらに、精度の低い電気的試験により、本来なら良品と判定されるべき製品を不良品と判定するエラーを防止でき、半導体装置１の製造歩留りを向上することができる。 Before the electrical test process, the probe pin resistance measurement process is performed, and after confirming that the contact resistance between the probe pin CP and the package terminal PT (C) is less than a desired value, the electrical test process is performed. Accuracy of the electrical test can be improved. Furthermore, by the low-accuracy electrical test, it is possible to prevent an error in which a product that should normally be judged as a non-defective product is judged as a non-defective product, and to improve the manufacturing yield of the semiconductor device 1.

プローブピン抵抗測定工程を、テスト基板２２の配線の設計改良（または、変更）で実施できるため、低コストでプローブピン抵抗測定（言い換えると、パッケージ端子ＰＴ（Ｃ）とプローブピンＣＰとの接触抵抗測定）が可能となる。図８および図９を用いて説明すると、パッケージ端子ＰＴ（Ｃ）は、パッケージグランドプレーン１０Ｇに接続されているため、比較例（図示せず）では、パッケージ端子ＰＴ（Ｃ）に対応するテスト基板端子ＢＴ（Ｃ）は、テスト基板２２の基板グランドプレーン２２Ｇに接続されている。しかしながら、本実施の形態では、パッケージ端子ＰＴ（Ｃ）に対応するテスト基板端子ＢＴ（Ｃ）は、テスト基板２２の基板グランドプレーン２２Ｇに接続に接続することなく、テスト基板端子ＢＴｂ２に接続している。例えば、図８に示す信号用のテスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）の接続構造と同様にすることができる。つまり、テスト基板端子ＢＴ（Ｃ）から、順に、ビア導体層２２ｅ、基板信号配線２２Ｓ１、ビア導体層２２ｅ、基板信号配線２２Ｓ２、ビア導体層２２ｅを介してテスト基板端子ＢＴｂ２に接続した構造とすることができる。 Since the probe pin resistance measurement process can be performed by design improvement (or change) of the wiring of the test substrate 22, the probe pin resistance measurement can be performed at low cost (in other words, contact resistance between the package terminal PT (C) and the probe pin CP Measurement). Since the package terminal PT (C) is connected to the package ground plane 10G, the test substrate corresponding to the package terminal PT (C) will be described in the comparative example (not shown). The terminal BT (C) is connected to the substrate ground plane 22G of the test substrate 22. However, in the present embodiment, the test substrate terminal BT (C) corresponding to the package terminal PT (C) is connected to the test substrate terminal BTb2 without being connected to the substrate ground plane 22G of the test substrate 22. There is. For example, it can be made similar to the connection structure of test substrate terminals BT (S) and BTb (S) for signals shown in FIG. That is, the test substrate terminal BT (C) is connected to the test substrate terminal BTb2 sequentially via the via conductor layer 22e, the substrate signal wiring 22S1, the via conductor layer 22e, the substrate signal wiring 22S2, and the via conductor layer 22e. be able to.

また、図１１に示すように、電気的試験工程では、テストヘッド２３のテスター端子ＴＴ２からパッケージ端子ＰＴ（Ｃ）に基準電位を供給するため、電気的試験の精度が低下するのを防止することができる。 Further, as shown in FIG. 11, in the electrical test step, a reference potential is supplied from the tester terminal TT2 of the test head 23 to the package terminal PT (C), so that the accuracy of the electrical test is prevented from being lowered. Can.

なお、本実施の形態では、パッケージグランドプレーン１０Ｇに接続されたパッケージ端子ＰＴ（Ｃ）とプローブピンＣＰとの接触抵抗を測定したが、同様にして、パッケージ電源プレーン１０Ｖに接続されたパッケージ端子とプローブピンＣＰとの接触抵抗を測定しても良い。図３に示すように、半導体装置１の配線基板１０内に形成されたパッケージ電源プレーン１０Ｖも、パッケージグランドプレーン１０Ｇと同様に、板状の導体層で形成されており、配線１５ａおよび１５ｂよりも幅広で低インピーダンスであり、パッケージ電源プレーン１０Ｖには、電源電位用の多数のパッケージ端子ＰＴ（Ｖ）が接続されているからである。ただし、パッケージグランドプレーン１０Ｇを構成する板状の導体層の方が、その平面積が大であり、かつ、パッケージグランドプレーン１０Ｇに接続されたパッケージ端子数も多いため、本実施の形態で説明したように、パッケージグランドプレーン１０Ｇに接続されたパッケージ端子を用いて、プローブピンＣＰとの接触抵抗を測定するのが好適である。 In the present embodiment, the contact resistance between the package terminal PT (C) connected to the package ground plane 10G and the probe pin CP is measured, but in the same manner, the package terminal connected to the package power plane 10V and The contact resistance with the probe pin CP may be measured. As shown in FIG. 3, the package power supply plane 10V formed in the wiring substrate 10 of the semiconductor device 1 is also formed of a plate-like conductor layer as in the case of the package ground plane 10G, and more than the wirings 15a and 15b. This is because the package power supply plane 10V is wide and low impedance, and a large number of package terminals PT (V) for the power supply potential are connected. However, since the planar conductor layer forming the package ground plane 10G has a larger planar area and the number of package terminals connected to the package ground plane 10G is also large, it has been described in the present embodiment. Thus, it is preferable to measure the contact resistance with the probe pin CP using the package terminal connected to the package ground plane 10G.

＜変形例＞
変形例は、複数箇所においてプローブピンの抵抗測定を実施する例である。図１２は、変形例である複数箇所のプローブピンの抵抗測定工程の説明図、図１３は、図１２において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図である。なお、図１２および図１３において、上記実施の形態と共通する部分の説明は省略し、異なる部分について説明する。 <Modification>
A modification is an example which implements resistance measurement of a probe pin in two or more places. FIG. 12 is an explanatory view of a process of measuring resistance of a plurality of probe pins as a modification, and FIG. 13 is a plan view showing a position of a package terminal corresponding to a probe pin to be resistance measured in FIG. In FIGS. 12 and 13, the description of the parts common to the above embodiment is omitted, and the different parts will be described.

図１２に示すように、被検査体である半導体装置１は、プローブピンの抵抗測定用のパッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）を有し、テスト基板２２は、テスト基板端子ＢＴ（Ｃ１）、ＢＴ（Ｃ２）およびＢＴｂ４を有し、テストヘッド２３は、テスター端子ＴＴ４を有する。そして、パッケージ端子ＰＴ（Ｃ１）とテスト基板端子ＢＴ（Ｃ１）とはプローブピンＣＰで接続され、パッケージ端子ＰＴ（Ｃ２）とテスト基板端子ＢＴ（Ｃ２）とはプローブピンＣＰで接続されている。上記実施の形態と同様に、テスター端子ＴＴ１に基準電位を供給し、テスター端子ＴＴ２およびＴＴ４から被検査体である半導体装置１に電流Ｉ１およびＩ２をそれぞれ供給する。そして、テスター端子ＴＴ１とＴＴ２との間の電圧Ｖ１およびテスター端子ＴＴ１とＴＴ４との間の電圧Ｖ２を測定することで、パッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）とテスト基板端子ＢＴ（Ｃ１）およびＢＴ（Ｃ２）とにそれぞれ接続されたプローブピンＣＰの抵抗値を測定する。なお、電流Ｉ１およびＩ２は、異なるタイミングで供給することも出来る。つまり、パッケージ端子ＰＴ（Ｃ１）とテスト基板端子ＢＴ（Ｃ１）とにそれぞれ接続されたプローブピンＣＰの抵抗値を測定した後に、パッケージ端子ＰＴ（Ｃ２）とテスト基板端子ＢＴ（Ｃ２）とにそれぞれ接続されたプローブピンＣＰの抵抗値を測定することも出来る。 As shown in FIG. 12, the semiconductor device 1 which is an inspection object has package terminals PT (C1) and PT (C2) for measuring the resistance of probe pins, and the test substrate 22 is a test substrate terminal BT (C1). And BT (C2) and BTb4, and the test head 23 has a tester terminal TT4. The package terminal PT (C1) and the test substrate terminal BT (C1) are connected by the probe pin CP, and the package terminal PT (C2) and the test substrate terminal BT (C2) are connected by the probe pin CP. As in the above embodiment, a reference potential is supplied to the tester terminal TT1, and currents I1 and I2 are supplied from the tester terminals TT2 and TT4 to the semiconductor device 1 to be inspected. Then, by measuring the voltage V1 between the tester terminals TT1 and TT2 and the voltage V2 between the tester terminals TT1 and TT4, the package terminals PT (C1) and PT (C2) and the test substrate terminal BT (C1) And the resistance value of the probe pin CP respectively connected to and BT (C2). The currents I1 and I2 can also be supplied at different timings. That is, after measuring the resistance value of the probe pin CP respectively connected to the package terminal PT (C1) and the test substrate terminal BT (C1), the package terminal PT (C2) and the test substrate terminal BT (C2) are respectively measured. It is also possible to measure the resistance value of the connected probe pin CP.

図１２では、２箇所において、パッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）とプローブピンＣＰの接触抵抗を測定している。図１３に示すように、パッケージ端子ＰＴ（Ｃ１）は、半導体チップ２と重なる位置に存在し、パッケージ端子ＰＴ（Ｃ２）は、半導体チップ２の外側（半導体チップ２と重ならない位置）に存在している。つまり、平面視において、半導体装置１の中央部に位置するパッケージ端子ＰＴ（Ｃ１）と、周辺部（半導体チップ２の外側）に位置するパッケージ端子（Ｃ２）と、に対して、プローブピンＣＰとの接触抵抗を測定することが肝要である。なぜなら、プローブピンＣＰの清掃を多数回繰り返すと、例えば、周辺部のプローブピンＣＰに比べ、中央部のプローブピンＣＰの摩耗が激しく、中央部のプローブピンＣＰと周辺部のプローブピンＣＰとでは、それらの先端部３１ａの高さが異なってくるためである。因みに、電気的試験を所定回数実施するたびに、プローブピンＣＰの清掃を実施している。プローブピンＣＰの清掃は、例えば、プローブピンＣＰの先端部３１ａを、研磨砥粒の付着した研磨シートで機械的に研磨しているため、前述の先端部３１ａの高さバラツキが発生するものである。 In FIG. 12, the contact resistances of the package terminals PT (C1) and PT (C2) and the probe pin CP are measured at two points. As shown in FIG. 13, the package terminal PT (C1) exists at a position overlapping with the semiconductor chip 2, and the package terminal PT (C2) exists at the outside of the semiconductor chip 2 (position not overlapping with the semiconductor chip 2). ing. That is, with respect to the package terminal PT (C1) located at the central portion of the semiconductor device 1 and the package terminal (C2) located at the peripheral portion (outside of the semiconductor chip 2) in plan view, It is important to measure the contact resistance of This is because, if cleaning of the probe pin CP is repeated many times, for example, the probe pin CP at the central portion is worn more than the probe pin CP at the peripheral portion, and the probe pin CP at the central portion and the probe pin CP at the peripheral portion , Because the heights of their tip portions 31a are different. Incidentally, the probe pin CP is cleaned each time the electrical test is performed a predetermined number of times. In cleaning the probe pin CP, for example, since the tip portion 31a of the probe pin CP is mechanically polished with the polishing sheet to which the abrasive grains are attached, the height variation of the above-described tip portion 31a occurs. is there.

また、半導体装置１は、線膨張係数の異なる部材で構成されているため、半導体装置１に反りが発生することが知られている。つまり、平面視において、中央部のパッケージ端子ＰＴ（Ｃ１）と周辺部のパッケージ端子ＰＴ（Ｃ２）とでは、高さが異なる場合がある。 In addition, since the semiconductor device 1 is formed of members having different linear expansion coefficients, it is known that the semiconductor device 1 is warped. That is, in plan view, the height may be different between the package terminal PT (C1) in the central portion and the package terminal PT (C2) in the peripheral portion.

このように、半導体装置１の中央部と周辺部とでは、パッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）とプローブピンＣＰとの接触抵抗が、プローブピンの先端に付着した半田材の影響以外の原因で、異なっている場合がある。従って、変形例のように、複数箇所においてプローブピンの抵抗測定を実施することが肝要である。 Thus, in the central portion and the peripheral portion of the semiconductor device 1, the contact resistance between the package terminals PT (C1) and PT (C2) and the probe pin CP is other than the influence of the solder material attached to the tip of the probe pin. The cause may be different. Therefore, as in the modified example, it is important to measure the resistance of the probe pin at a plurality of locations.

また、図１３に示すように、半導体チップ２の外側において、複数個所でプローブピンの抵抗測定を実施しても良い。例えば、半導体装置１の周辺部において、半導体装置１の４つの角部に対応する位置のパッケージ端子ＰＴ（２）〜ＰＴ（５）とプローブピンＣＰとの接触抵抗を測定するのが好適である。 Further, as shown in FIG. 13, the resistance measurement of the probe pins may be performed at a plurality of locations outside the semiconductor chip 2. For example, in the peripheral portion of the semiconductor device 1, it is preferable to measure the contact resistance between the package terminals PT (2) to PT (5) at positions corresponding to the four corners of the semiconductor device 1 and the probe pins CP. .

以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the inventor of the present invention has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and various changes can be made without departing from the scope of the invention. Needless to say.

１半導体装置（被検査体）
１ａ主面（上面、表面）
１ｂ裏面（下面）
２半導体チップ
２ａ主面（上面、表面）
２ｂ裏面（下面）
２ｃパッド電極（チップ端子）
４ワイヤ（導電性部材）
６封止体（樹脂体）
８接着層
１０配線基板（パッケージ基板）
１０ａ主面（上面、表面）
１０ｂ裏面（下面）
１０Ｇパッケージグランドプレーン（基準電位用パッケージプレーン、パッケージ共通グランド配線）
１０Ｖパッケージ電源プレーン（電源電位用パッケージプレーン、パッケージ共通電源配線）
１１絶縁膜（ソルダーレジスト）
１２絶縁膜（ソルダーレジスト）
１３ボンディングリード（端子、ボンディングパッド）
１４ランド
１５ａ、１５ｂ配線
１６ビア導体層
２０試験装置（検査装置）
２１ソケット
２１ａ本体部
２１ａ１上面（半導体装置固定面）
２１ａ２下面（テスト基板実装面）
２１ｂ固定部（パッケージ固定部）
２１ｃ収納孔
２２テスト基板
２２ａ主面（上面、表面）
２２ｂ裏面（下面）
２２ｃソケット搭載領域
２２ｄ１、２２ｄ２配線
２２ｅビア導体層
２２ｆ端子（ポゴ座）
２２Ｇ基板グランドプレーン（基準電位用テスト基板プレーン、テスト基板共通グランド配線）
２２Ｓ１、２２Ｓ２基板信号線
２２Ｖ基板電源プレーン（電源電位用テスト基板プレーン、テスト基板共通電源配線）
２３テストヘッド
２３ａ上面
２４制御部
２５隔壁
２６コネクタ端子（端子）
２７電子部品
２８押圧治具
３１頭部
３１ａ先端部
３２、３５大径部
３３、３４軸部
３６脚部
３７バネ部
ＢＴ、ＢＴｂテスト基板端子
ＣＰプローブピン（端子、接触端子、テスト端子、ポゴピン）
ＰＴ、ＰＴ（Ｇ）、ＰＴ（Ｖ）、ＰＴ（Ｓ）パッケージ端子（外部端子、半田ボール）
ＴＴテスター端子 1 Semiconductor device (inspection object)
1a Main surface (upper surface, surface)
1b back side (bottom side)
2 Semiconductor chip 2a main surface (upper surface, surface)
2b back side (bottom side)
2c Pad electrode (tip terminal)
4 wire (conductive member)
6 Sealed body (resin body)
8 Adhesive Layer 10 Wiring Board (Package Board)
10a Main surface (upper surface, surface)
10b back side (bottom side)
10G package ground plane (package plane for reference potential, package common ground wiring)
10V package power supply plane (package plane for power supply potential, package common power supply wiring)
11 Insulating film (solder resist)
12 Insulating film (solder resist)
13 Bonding lead (terminal, bonding pad)
14 land 15a, 15b wiring 16 via conductor layer 20 test device (inspection device)
21 Socket 21a Main Body 21a1 Upper Surface (Semiconductor Device Fixing Surface)
21a2 Bottom (Test board mounting surface)
21b Fixing part (package fixing part)
21c storage hole 22 test substrate 22a main surface (upper surface, surface)
22b back side (bottom side)
22c Socket mounting area 22d1, 22d2 Wiring 22e Via conductor layer 22f Terminal (Pogo seat)
22G board ground plane (test board plane for reference potential, common ground wiring for test board)
22S1, 22S2 Board signal line 22V Board power supply plane (Test board plane for power supply potential, test board common power supply wiring)
23 test head 23 a upper surface 24 control unit 25 partition wall 26 connector terminal (terminal)
27 electronic parts 28 pressing jig 31 head 31a tip 32 35 large diameter 33, 34 shaft 36 leg 37 spring BT, BTb test board terminal CP probe pin (terminal, contact terminal, test terminal, pogo pin)
PT, PT (G), PT (V), PT (S) Package terminal (external terminal, solder ball)
TT tester terminal

Claims

(A) A wiring substrate having a package plane comprising a main surface, a back surface, and a conductor layer provided between the main surface and the back surface, and a plurality of pad electrodes electrically connected to the package plane A semiconductor chip mounted on the main surface of the wiring substrate, a plurality of first package terminals mounted on the back surface of the wiring substrate, and electrically connected to the package plane; Preparing an inspection object having a second package terminal mounted on the back surface of the substrate and electrically connected to the package plane;
(B) preparing a test substrate having a plurality of first test substrate terminals and a second test substrate terminal electrically separated from the plurality of first test substrate terminals;
(C) preparing a test head having a first tester terminal electrically connected to the plurality of first test substrate terminals and a second tester terminal electrically connected to the second test substrate terminal Process,
(D) mounting the test object on the test substrate, bringing a plurality of first probe pins into contact with each other between the plurality of first package terminals and the plurality of first test substrate terminals, and Contacting a second probe pin between a package terminal and the second test substrate terminal;
(E) A desired current is caused to flow from the second tester terminal to the first tester terminal via the second probe pin, the inspection object, and the plurality of first probe pins, and the second test substrate Measuring a resistance value between a terminal and the second package terminal,
A method of manufacturing a semiconductor device, comprising:

In the method of manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein a reference potential is applied to the package plane.

In the method of manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein a power supply potential is applied to the package plane.

In the method of manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the plurality of first package terminals and the second package terminals comprise solder balls.

In the method of manufacturing a semiconductor device according to claim 1,
After the (e) step,
(F) a step of electrically testing the test object;
Equipped with
The inspection object further includes a third package terminal electrically connected to the semiconductor chip and formed on the back surface.
The test head further includes a third tester terminal electrically connected to the third package terminal.
In the step (f), a method of manufacturing a semiconductor device, wherein the first tester terminal and the second tester terminal are connected to a reference potential, and a desired electrical signal is applied to the test object from the third tester terminal.

In the method of manufacturing a semiconductor device according to claim 5,
Further, between the step (e) and the step (f),
(G) cleaning the plurality of first probe pins and the second probe pins when the resistance value is higher than a reference value;
A method of manufacturing a semiconductor device, comprising:

(A) A wiring substrate having a package plane comprising a main surface, a back surface, and a conductor layer provided between the main surface and the back surface, and a plurality of pad electrodes electrically connected to the package plane A semiconductor chip mounted on the main surface of the wiring substrate, a plurality of first package terminals mounted on the back surface of the wiring substrate, and electrically connected to the package plane; Preparing a test object having a plurality of second package terminals mounted on the back surface of the substrate and electrically connected to the package plane;
(B) preparing a test substrate having a plurality of first test substrate terminals and a plurality of second test substrate terminals electrically separated from the plurality of first test substrate terminals;
(C) a test having a first tester terminal electrically connected to the plurality of first test substrate terminals, and a plurality of second tester terminals electrically connected to the plurality of second test substrate terminals A step of preparing a head,
(D) The object to be inspected is mounted on the test substrate, and a plurality of first probe pins are brought into contact with each other between the plurality of first package terminals and the plurality of first test substrate terminals, Contacting a plurality of second probe pins between the second package terminal and the plurality of second test substrate terminals;
(E) A desired current is caused to flow from the plurality of second tester terminals to the first tester terminal via the plurality of second probe pins, the test object, and the plurality of first probe pins. Measuring respective resistance values between a plurality of second test substrate terminals and the plurality of second package terminals;
A method of manufacturing a semiconductor device, comprising:

In the method of manufacturing a semiconductor device according to claim 7,
A method of manufacturing a semiconductor device, wherein one of the plurality of second package terminals is disposed at a position overlapping with the semiconductor chip in plan view.

In the method of manufacturing a semiconductor device according to claim 8,
A method of manufacturing a semiconductor device, wherein another one of the plurality of second package terminals is disposed at a position not overlapping the semiconductor chip in a plan view.

(A) a wiring substrate having a package plane including a first main surface, a first back surface, and a first conductor layer provided between the first main surface and the first back surface; Semiconductor chip mounted on the first main surface of the wiring substrate, and mounted on the first back surface of the wiring substrate and electrically connected to the package plane Preparing a test object having a plurality of first package terminals connected to the second package terminal and a second package terminal electrically connected to the package plane;
(B) A test substrate plane comprising a second main surface, a second back surface, and a second conductor layer provided between the second main surface and the second back surface, and provided on the second main surface A plurality of first test substrate terminals electrically connected to the test substrate plane, and a second test substrate terminal provided on the second main surface and electrically isolated from the test substrate plane; Preparing a test substrate having
(C) preparing a test head having a first tester terminal electrically connected to the test substrate plane and a second tester terminal electrically connected to the second test substrate terminal;
(D) The object to be inspected is mounted on the second main surface of the test substrate, and a plurality of first probe pins are respectively provided between the plurality of first package terminals and the plurality of first test substrate terminals. Contacting, and contacting a second probe pin between the second package terminal and the second test substrate terminal;
(E) A desired current is caused to flow from the second tester terminal to the first tester terminal via the second probe pin, the inspection object, and the plurality of first probe pins, and the second test substrate Measuring a resistance value between a terminal and the second package terminal,
A method of manufacturing a semiconductor device, comprising:

In the method of manufacturing a semiconductor device according to claim 10,
A method of manufacturing a semiconductor device, wherein a reference potential is applied to the package plane and the test substrate plane.

In the method of manufacturing a semiconductor device according to claim 10,
A method of manufacturing a semiconductor device, wherein a power supply potential is applied to the package plane and the test substrate plane.

In the method of manufacturing a semiconductor device according to claim 10,
A method of manufacturing a semiconductor device, wherein the plurality of first package terminals and the second package terminals comprise solder balls.

In the method of manufacturing a semiconductor device according to claim 10,
After the (e) step,
(F) a step of electrically testing the test object;
Equipped with
The inspection object further includes a third package terminal electrically connected to the semiconductor chip and formed on the first back surface.
The test head further includes a third tester terminal electrically connected to the third package terminal.
In the step (f), a method of manufacturing a semiconductor device, wherein the first tester terminal and the second tester terminal are connected to a reference potential, and a desired electrical signal is applied to the test object from the third tester terminal.

In the method of manufacturing a semiconductor device according to claim 14,
Further, between the step (e) and the step (f),
(G) cleaning the plurality of first probe pins and the second probe pins when the resistance value is higher than a reference resistance value;
A method of manufacturing a semiconductor device, comprising: