JP2019067963A - Method for manufacturing ots device and ots device - Google Patents
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Abstract
Description
本発明は、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）デバイスの安定的な特性を実現することが可能な、ＯＴＳデバイスの製造方法に関する。 The present invention relates to a method of manufacturing an OTS device capable of realizing stable characteristics of an Ovonic Threshold Switch (OTS) device.
Ｓｉをベースとした電子デバイスが、その進化の限界に直面したことにより、革新的な操作メカニズムおよび／または革新的な材料が期待されている。中でも、カルコゲナイド［chalcogenide（たとえば、Ge-Se、Ge-Se-Siなど）］ガラスが、優れた電気的特性を有することから注目されている（非特許文献１）。優れた電気的特性とは、いわゆる、閾値スイッチ（ＴＳ：Threshold Switch）動作と呼ばれるものである。これよって不揮発性メモリ装置として知られるダイオードセレクタ装置である、ＴＳの結晶化という現象を利用した相変化メモリ（phase-change-memory）が商業化されている。 As Si-based electronic devices face the limits of their evolution, innovative operating mechanisms and / or innovative materials are expected. Among them, chalcogenide [chalcogenide (for example, Ge-Se, Ge-Se-Si, etc.)] glass is attracting attention because of its excellent electrical characteristics (Non-patent Document 1). The excellent electrical characteristics are what are called so-called threshold switch (TS) operation. Thus, a phase-change-memory using the phenomenon of crystallization of TS, which is a diode selector device known as a non-volatile memory device, has been commercialized.
さらに、ＯＴＳは、別のデバイス、たとえば、金属酸化物シリコン電界効果トランスミッタ（ＭＯＳＦＥＴ：Metal-Oxide Silicon Field-Effect Transmitter）や、バイポーラ接合トランジスタ（ＢＪＴ：Bipolar Junction Transistor）、ｐｎダイオード等のセル選択デバイスの有望な候補であり、特に、高い駆動電流に耐え、設計効率の向上が図れることから、３Ｄスタック型メモリデバイスに対する高い可能性を備えている。 In addition, OTS can be used in other devices, for example, cell selection devices such as metal oxide silicon field effect transmitters (MOSFETs), bipolar junction transistors (BJTs), pn diodes, etc. In particular, they have high potential for 3D stacked memory devices because they can withstand high drive current and improve design efficiency.
優れたＯＴＳを作製するためには、上述したカルコゲナイドが不可欠である。しかしながら、スレッショルド型セレクタ（Threshold type selector）で使われている、上述したカルコゲナイド材料は、大気暴露によってスレッショルド電圧（Threshold voltage）が悪化し、ＯＴＳデバイスの特性が不安定となる課題があった。 The chalcogenide mentioned above is indispensable for producing an excellent OTS. However, the above-described chalcogenide material used in a threshold type selector suffers from the problem that the threshold voltage (Threshold voltage) is deteriorated by exposure to the atmosphere, and the characteristics of the OTS device become unstable.
また、ＯＴＳにおいては、カルコゲナイドからなる部位は、その上下位置に連続的に形成された電極部を備えており、上下の電極部は互いに異なるエッチング速度を有する材料から構成されているため、多様なガスを用いた複数回の化学反応エッチング（chemical reaction etching）が、従来は行われていた。つまり、カルコゲナイドからなる部位、及び、その上下位置にある電極部からなる積層体を、その深さ方向へ１回（一度）のエッチングで処理する、すなわち多様なガスを用いずに、同一のガスを用いてエッチングすることは、極めて困難であった。 In OTS, the chalcogenide portion is provided with electrode portions continuously formed at the upper and lower positions, and the upper and lower electrode portions are made of materials having different etching rates, so that various operations can be performed. A plurality of chemical reaction etchings using a gas have conventionally been performed. That is, the laminate including the chalcogenide portion and the electrode portion at the upper and lower positions is processed by etching once (once) in the depth direction, that is, the same gas is not used. It was extremely difficult to etch using.
ゆえに、簡易なエッチング処理により、安定的なＯＴＳデバイスの特性を実現することが可能な、ＯＴＳデバイスの製造方法の開発が期待されていた。 Therefore, development of a method of manufacturing an OTS device capable of realizing stable OTS device characteristics by a simple etching process has been expected.
本発明は、このような従来の実情に鑑みて考案されたものであり、簡易なエッチング処理により、安定的なＯＴＳデバイスの特性を実現することが可能な、ＯＴＳデバイスの製造方法を提供することを目的とする。 The present invention was devised in view of such conventional circumstances, and provides a method of manufacturing an OTS device capable of realizing stable OTS device characteristics by a simple etching process. With the goal.
本発明の請求項１に係るＯＴＳデバイスの製造方法は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスの製造方法であって、前記基板の一面の全域に亘って前記第一導電部を形成する工程Ａと、前記第一導電部の全域に亘って前記ＯＴＳ部を形成する工程Ｂと、前記ＯＴＳ部の全域に亘って前記第二導電部を形成する工程Ｃと、前記第二導電部の上面の一部を被覆するようにレジストを形成する工程Ｄと、前記レジストが被覆していない領域をドライエッチングする工程Ｅと、前記レジストをアッシングする工程Ｆと、を含み、前記工程Ｅは、前記領域の深さ方向において、前記第二導電部と前記ＯＴＳ部の全部、及び、前記第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する、ことを特徴とする。
本発明の請求項２に係るＯＴＳデバイスの製造方法は、請求項１において、前記工程Ａ、前記工程Ｂ、及び、前記工程Ｃが何れも、減圧下の空間内で行われ、かつ、これら３つの工程Ａ、Ｂ、Ｃが連続したin situ processである、ことを特徴とする。
本発明の請求項３に係るＯＴＳデバイスの製造方法は、請求項１において、前記工程Ａと前記工程Ｂの間に、該工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）法により平坦化処理する工程Ｘをさらに備える、ことを特徴とする。
本発明の請求項４に係るＯＴＳデバイスの製造方法は、請求項１において、前記工程Ｅのドライエッチングが、Ａｒガスを用いたプラズマ処理である、ことを特徴とする。
A method of manufacturing an OTS device according to claim 1 of the present invention is an OTS device comprising an insulating substrate, a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion disposed in order in an overlapping manner. In the manufacturing method, a step A of forming the first conductive portion over the entire surface of the substrate, a step B of forming the OTS portion over the entire region of the first conductive portion, and the OTS portion A step C of forming the second conductive portion over the entire area, a step D of forming a resist so as to cover a part of the upper surface of the second conductive portion, and dry a region not covered by the resist Step E of etching and step F of ashing the resist, wherein the step E includes all of the second conductive portion and the OTS portion in the depth direction of the region, and the first conductive portion Use the Ar gas at the top of the Once treated with etching (time) to remove the, characterized in that.
A method of manufacturing an OTS device according to claim 2 of the present invention is the method according to claim 1, wherein the step A, the step B and the step C are all performed in a space under reduced pressure, and It is characterized in that one process A, B, C is a continuous in situ process.
A method of manufacturing an OTS device according to a third aspect of the present invention is the method according to the first aspect, wherein Ar gas is applied to the surface of the first conductive portion formed in the step A between the step A and the step B. And the step of planarizing the substrate by inductively coupled plasma (ICP) method.
A method of manufacturing an OTS device according to a fourth aspect of the present invention is characterized in that, in the first aspect, the dry etching in the step E is plasma processing using Ar gas.
本発明の請求項５に係るＯＴＳデバイスは、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスであって、前記第一導電部の表面粗さをＲｐ−ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、 Ｒｐ−ｖ≦（Ｔｘ／１０）なる関係式を満たす、ことを特徴とする。
本発明の請求項６に係るＯＴＳデバイスは、請求項５において、前記第一導電部の表面粗さＲｐ−ｖが、３．３ｎｍ以下であることを特徴とする。
The OTS device according to claim 5 of the present invention is an OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are disposed in order on an insulating substrate, when the surface roughness of the first conductive portion defined R p-v, the thickness of the OTS portion and T x, satisfies the R p-v ≦ (T x / 10) relational expression, and characterized in that Do.
The OTS device according to claim 6 of the present invention is characterized in that, in claim 5, the surface roughness R p-v of the first conductive portion is 3.3 nm or less.
本発明のＯＴＳデバイスの製造方法は、工程Ａ〜工程Ｆを含み、工程Ｅにより、レジストが被覆していない領域の深さ方向において、第二導電部とＯＴＳ部の全部、及び、第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。これにより、エッチング後の前記第二導電部、前記ＯＴＳ部、及び、前記第一導電部の上部からなる積層体の側断面を面一の形状に加工できる。
従来は積層体を構成する各部ごとに、個別のガスを用いて化学反応エッチング（chemical reaction etching）を行っていたが、本発明によれば、積層体を１回（一度）のエッチングで処理できることから、プロセスの簡略化が図れ、低コストな製造工程が構築できる。
The method of manufacturing an OTS device according to the present invention includes steps A to F, and step E includes all of the second conductive portion and the OTS portion in the depth direction of the region not covered with the resist, and the first conductive portion. The upper part of the part is treated and removed by etching once (once) using Ar gas. Thereby, the side cross section of the layered product which consists of the second conductive part after etching, the OTS part, and the upper part of the first conductive part can be processed into a flush shape.
In the past, chemical reaction etching was performed using an individual gas for each part constituting the laminate, but according to the present invention, the laminate can be treated by etching once (once). Thus, the process can be simplified and a low cost manufacturing process can be constructed.
その際、前記工程Ａ、前記工程Ｂ、及び、前記工程Ｃが何れも、減圧下の空間内で行われ、かつ、これら３つの工程Ａ、Ｂ、Ｃが連続したin situ processであることが好ましい。これにより、工程Ａにより基板上に形成された第一導電部の表面が平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が抑制される。よって、ＯＴＳ部の上下に位置する導電部によってＯＴＳ部に電圧が印加された場合、フィールドの集中現象が起こりにくいため、素子の安定性が図れる。 At that time, all of the step A, the step B and the step C are performed in a space under reduced pressure, and these three steps A, B and C are continuous in situ processes. preferable. Thereby, the surface of the first conductive portion formed on the substrate in the step A is planarized, and unevenness is less likely to occur. Therefore, the surface of the OTS portion and the surface of the second conductive portion, which are sequentially formed on the first conductive portion, are also prevented from being uneven. Therefore, when a voltage is applied to the OTS section by the conductive sections located above and below the OTS section, the concentration phenomenon of the field is less likely to occur, and the stability of the element can be achieved.
上述した第一導電部の平坦化は、前記工程Ａと前記工程Ｂの間に、該工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）法により平坦化処理する工程Ｘを加えることにより、さらに改善される。 The flattening of the first conductive portion described above is performed by using inductively coupled plasma (ICP: Ar) on the surface of the first conductive portion formed in the step A between the step A and the step B. It is further improved by the addition of the step X of planarizing treatment by the Inductively Coupled Plasma method.
したがって、本発明のＯＴＳデバイスの製造方法は、第一導電部−ＯＴＳ部−第二導電部（metal-active-metal layer）からなる積層体をin situ processで成膜し、この積層体を１回（一度）のエッチングで処理できることから、極めて簡単にcrossbar typeのメモリの作製に貢献する。ゆえに、今後ＯＴＳの使用が見込まれるReRAM, CBRAM,などの抵抗メモリや、crossbar structure メモリの分野において、本発明は有効である。 Therefore, in the method of manufacturing an OTS device according to the present invention, a laminate formed of a first conductive unit-OTS unit-second conductive unit (metal-active-metal layer) is formed by in situ process, and this laminate is Since it can be processed by etching once, it contributes extremely easily to the fabrication of crossbar type memory. Therefore, the present invention is effective in the field of resistive memories such as ReRAM, CBRAM, and the like in which OTS will be used in the future, and crossbar structure memories.
本発明のＯＴＳデバイスは、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスであって、前記第一導電部の表面粗さをＲｐ−ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、Ｒｐ−ｖ≦（Ｔｘ／１０）なる関係式を満たす。これにより、ＯＴＳ部の上下に位置する導電部によってＯＴＳ部に電圧が印加された場合、素子の安定性が図れる。
上記の関係式を満たすとともに、前記第一導電部の表面粗さＲp-vが、３．３ｎｍ以下とした場合、素子の安定性がさらに図れる。
The OTS device of the present invention is an OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are sequentially stacked on an insulating substrate, and the first conductive portion the surface roughness of R p-v, when the thickness of the OTS portion is defined as T x, satisfies the R p-v ≦ (T x / 10) becomes equation. Thus, when a voltage is applied to the OTS section by the conductive sections located above and below the OTS section, stability of the element can be achieved.
When the above-mentioned relational expression is satisfied and the surface roughness Rp-v of the first conductive portion is 3.3 nm or less, the stability of the element can be further improved.
以下では、本発明の一実施形態に係るＯＴＳデバイスの製造方法及びＯＴＳデバイスについて、図面に基づいて説明する。 Hereinafter, an OTS device manufacturing method and an OTS device according to an embodiment of the present invention will be described based on the drawings.
図１と図２は順に、本発明に係るＯＴＳデバイスの製造方法を示すフローチャートと模式断面図である。
本発明は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスを製造する方法であり、後述する工程Ａ〜Ｆを含むものである。
FIG. 1 and FIG. 2 are a flowchart and a schematic sectional view showing a method of manufacturing an OTS device according to the present invention in order.
The present invention is a method of manufacturing an OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are sequentially stacked and arranged on an insulating substrate. Including F.
工程Ａは、基板１１の一面［図２（ａ）では上面］の全域に亘って第一導電部１２を形成する［図２（ａ）］。第一導電部１２は、たとえば、スパッタ法により形成される。第一導電部１２は単層膜に限定されず、複数の膜が重ねてなる積層膜であってもよい。第一導電部１２としては、ＰｔやＴｉＮ、Ｍｏ、Ｗ、Ｃなどが好適に用いられる。図２（ａ）の例は、第一導電部１２が２層から構成され、下層膜１２ａがＴｉ、上層膜１２ｂがＰｔとした場合である。 In the process A, the first conductive portion 12 is formed over the entire area of one surface of the substrate 11 (upper surface in FIG. 2A) (FIG. 2A). First conductive portion 12 is formed, for example, by sputtering. The first conductive portion 12 is not limited to a single layer film, and may be a laminated film in which a plurality of films are stacked. As the first conductive portion 12, Pt, TiN, Mo, W, C or the like is suitably used. The example of FIG. 2A is a case where the first conductive portion 12 is composed of two layers, the lower layer film 12a is Ti, and the upper layer film 12b is Pt.
工程Ｂは、第一導電部１２の表面を覆うように、その全域に亘ってＯＴＳ部を形成する［図２（ｃ）］。ＯＴＳ部１３は、たとえば、スパッタ法により形成される。
ＯＴＳ部１３としては、カルコゲナイド［ｃｈａｌｃｏｇｅｎｉｄｅ（たとえば、Ｇｅ−Ｓｅ、Ｓｂ（Ｂｉ ｏｒ Ａｓ）がドープされたＧｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｅ−Ｔｅ、Ｇｅ−Ａｓ、Ｇｅ−Ｔｅ、Ｓｉ−Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｔｅ、Ｇｅ−Ａｓ−Ｔｅ、Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｓｅなど）］が好適に用いられる。
In step B, an OTS portion is formed over the entire area so as to cover the surface of the first conductive portion 12 [FIG. 2 (c)]. OTS portion 13 is formed, for example, by sputtering.
As the OTS portion 13, chalcogenide [for example, Ge-Se doped with chalcogenide (for example, Ge-Se, Sb (Bi or As), Ge-As-Se-Te, Ge-As, Ge-Te, Si-As- Te, Si-Ge-As-Te, Ge-As-Te, As-Te, Si-Ge-As-Se, etc. are preferably used.
工程Ｃは、ＯＴＳ部１３の表面を覆うように、その全域に亘って第二導電部１４を形成する［図２（ｄ）］。第二導電部１４は、たとえば、スパッタ法により形成される。第二導電部１４としては、ＰｔやＴｉＮ、Ｍｏ、Ｗ、Ｃなどが好適に用いられる。 In step C, the second conductive portion 14 is formed over the entire area so as to cover the surface of the OTS portion 13 [FIG. 2 (d)]. The second conductive portion 14 is formed, for example, by sputtering. As the second conductive portion 14, Pt, TiN, Mo, W, C or the like is suitably used.
本発明では、上述した工程Ａ、Ｂ、Ｃからなる一連のプロセスは全て、減圧雰囲気にて行われる（in situ process）。つまり、各工程とともに、各工程間においても、第一導電部１２、ＯＴＳ部１３、第二導電部１４は全く、大気雰囲気に曝されることはない。これにより、基板１１の一面上に、第一導電部１２、ＯＴＳ部１３、及び、第二導電部１４からなる積層体１５が得られる。特に、工程Ａ、Ｂ、Ｃからなる一連のプロセスが減圧雰囲気にて行われる（in situ process）ことにより、工程Ａにより基板上に形成された第一導電部の表面が平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が抑制される。工程Ａ、Ｂ、Ｃからなる一連のプロセスは、たとえば、後述する成膜装置（図３）を用い、減圧雰囲気において行われる。 In the present invention, the series of processes consisting of steps A, B and C described above are all performed in a reduced pressure atmosphere (in situ process). That is, the first conductive unit 12, the OTS unit 13, and the second conductive unit 14 are never exposed to the air atmosphere at all during each process as well as each process. Thereby, the laminated body 15 which consists of the 1st electroconductive part 12, the OTS part 13, and the 2nd electroconductive part 14 on one surface of the board | substrate 11 is obtained. In particular, by performing a series of processes including steps A, B, and C in a reduced pressure atmosphere (in situ process), the surface of the first conductive portion formed on the substrate in step A is planarized, and the unevenness is formed. It is hard to occur. Therefore, the surface of the OTS portion and the surface of the second conductive portion, which are sequentially formed on the first conductive portion, are also prevented from being uneven. A series of processes consisting of steps A, B and C are performed in a reduced pressure atmosphere, for example, using a film forming apparatus (FIG. 3) described later.
工程Ｄは、第二導電部１４の上面の一部を被覆するようにレジスト１６ａ（１６）を形成する［図２（ｅ）］。このようなパターン化されたレジスト１６は、たとえば、所望のレジスト（感光液）を被処理体（基板／第一導電部／ＯＴＳ部／第二導電部）の表面（つまり、第二導電部の上面）に塗布した後、露光、現像、エッチングを順に行うことにより作製される。これにより、第二導電部１４ａの上面には、レジストが被覆している領域１４ｔ１と、レジストが被覆していない領域１４ｔ２と、が形成される。 Step D forms a resist 16a (16) so as to cover a part of the upper surface of the second conductive portion 14 [FIG. 2 (e)]. Such a patterned resist 16 is, for example, a desired resist (photosensitive liquid) on the surface of the object (substrate / first conductive portion / OTS portion / second conductive portion) (that is, the second conductive portion). After coating on the upper surface), it is produced by sequentially performing exposure, development and etching. As a result, a region 14t1 covered with the resist and a region 14t2 not covered with the resist are formed on the top surface of the second conductive portion 14a.
工程Ｅは、レジスト１６が被覆していない領域１４ｔ２をドライエッチングする［図２（ｆ）］。工程Ａ、Ｂ、Ｃからなる一連のプロセスが全て、減圧雰囲気にて行われた（in situ process）ことにより、第一導電部１２の表面に局所的な凹凸が殆ど存在せず、その上に形成されたＯＴＳ部１３及び第二導電部１４も極めて平坦な表面プロファイルとなっている。このため、本発明の工程Ｅでは、Ａｒガスのみを用いたプラズマにより、レジスト１６が被覆していない領域１４ｔ２の深さ方向において、第二導電部１４とＯＴＳ部１３の全部、及び、第一導電部１２の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去することができる。図２（ｆ）に示した点線矢印は、第二導電部１４とＯＴＳ部１３の全部、及び、第一導電部１２の上部に対してエッチングする方向を表わしている。その結果、エッチングにより形成された、第二導電部１４ｂの側面１４ｓ、ＯＴＳ部１３の側面１３ｓ、及び、第一導電部の上部１２ｂ４の側面１２ｂｓは、レジスト１６の側面１６ｓに揃うように、面一をなすように加工される。 Step E dry etches the region 14t2 not covered by the resist 16 [FIG. 2 (f)]. As a series of processes consisting of the steps A, B and C are all performed in a reduced pressure atmosphere (in situ process), there are almost no local irregularities on the surface of the first conductive portion 12, The formed OTS portion 13 and the second conductive portion 14 also have a very flat surface profile. Therefore, in step E of the present invention, all of the second conductive portion 14 and the OTS portion 13 in the depth direction of the region 14t2 not covered with the resist 16 by plasma using only Ar gas, The upper part of the conductive part 12 can be treated and removed by one time (one time) etching using Ar gas. The dotted arrow shown in FIG. 2F indicates the direction in which the entire second conductive portion 14 and the OTS portion 13 and the upper portion of the first conductive portion 12 are etched. As a result, the side surface 14s of the second conductive portion 14b, the side surface 13s of the OTS portion 13 and the side surface 12bs of the upper portion 12b4 of the first conductive portion formed by etching are aligned with the side surface 16s of the resist 16 It is processed to make one.
工程Ｆは、レジスト１６をアッシングする［図２（ｇ）］。図２（ｇ）に示した点線矢印は、レジスト１６の上面に対してアッシングする方向を表わしている。これにより、レジスト１６ｃはその厚さが低減し、最終的には第二導電部１４ｂの上面１４ｔ３が露呈した状態とされる。その結果、本発明に係るＯＴＳデバイス１０が得られる［図２（ｈ）］。 Process F ashs the resist 16 [FIG. 2 (g)]. The dotted arrow shown in FIG. 2G indicates the direction in which the upper surface of the resist 16 is ashed. Thereby, the thickness of the resist 16c is reduced, and finally, the upper surface 14t3 of the second conductive portion 14b is exposed. As a result, an OTS device 10 according to the present invention is obtained [FIG. 2 (h)].
なお、上述した本発明の製法（工程Ａ〜Ｆ）は、工程Ａと工程Ｂの間に、該工程Ａにより形成した第一導電部１２の表面１２ｂ２ｔに対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）法により平坦化処理する工程Ｘを加えてもよい［図２（ｂ）］。これにより、第一導電部の表面が一段と平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が著しく抑制される。 In the manufacturing method (steps A to F) of the present invention described above, the inductive coupling using Ar gas is performed to the surface 12 b 2 t of the first conductive portion 12 formed in step A between step A and step B. A step X of planarizing treatment by an ICP (Inductively Coupled Plasma) method may be added [FIG. 2 (b)]. Thereby, the surface of the first conductive portion is further planarized, and unevenness is less likely to occur. Therefore, the surface of the OTS portion and the surface of the second conductive portion, which are sequentially formed on the first conductive portion, are also significantly suppressed from being uneven.
図３は、本発明に係るＯＴＳデバイスの製造装置を示す模式平面図である。図３の製造装置３００は、上述した工程Ａ（→工程Ｘ）→工程Ｂ→工程Ｃにおいて、第一導電部、ＯＴＳ部、及び、第二導電部からなる積層体を形成するために用いられる。
製造装置３００では、工程Ａ、（工程Ｘ、）工程Ｂ、工程Ｃからなる一連のプロセスは全て、別々の処理室（チャンバ）の独立した減圧空間室内において行われる。
FIG. 3 is a schematic plan view showing an apparatus for manufacturing an OTS device according to the present invention. The manufacturing apparatus 300 of FIG. 3 is used to form a laminate including the first conductive portion, the OTS portion, and the second conductive portion in the above-described step A (→ step X) → step B → step C. .
In the manufacturing apparatus 300, a series of processes consisting of step A, step (step X), step B, and step C are all performed in independent reduced pressure space chambers of separate processing chambers.
このようなマルチチャンバの製造装置３００を用いて、工程Ａ、（工程Ｘ、）工程Ｂ、工程Ｃの各工程を行う場合における、被処理体（基板）の搬送経路（図３における矢印が搬送方向を表わす）について説明する。まず、被処理体は、外部からロード／アンロード室（Ｌ／ＵＬ）３０１に搬入され、ロード室内を減圧雰囲気とする。 In the case where each process of process A, process X, process B and process C is performed using such a multi-chamber manufacturing apparatus 300, the transport path of the object (substrate) (arrows in FIG. To indicate the direction). First, the object to be processed is carried into the load / unload chamber (L / UL) 301 from the outside, and the load chamber is made to have a reduced pressure atmosphere.
次に、被処理体はロード室において減圧下で一定時間待機した後に、ロード／アンロード室（Ｌ／ＵＬ）３０１から、工程Ａが行われる第一成膜室（Ｓ１）３０２内に搬送され、第一成膜空間ｓｐ１において第一導電部１２の下層１２ａの成膜が行われる。その後、下層１２ａが形成された被処理体は、第一成膜室（Ｓ１）３０２から第二成膜室（Ｓ２）３０３内に搬送され、第二成膜空間ｓｐ２において第一導電部１２の上層１２ｂの成膜が行われる。 Next, the object to be processed is transferred from the load / unload chamber (L / UL) 301 into the first film forming chamber (S1) 302 where the process A is performed, after waiting for a fixed time under reduced pressure in the load chamber. The film formation of the lower layer 12 a of the first conductive unit 12 is performed in the first film formation space sp1. Thereafter, the object to be treated on which the lower layer 12a is formed is transported from the first film forming chamber (S1) 302 into the second film forming chamber (S2) 303, and the second conductive member 12 is formed in the second film forming space sp2. Deposition of the upper layer 12 b is performed.
次に、必要に応じて、第一導電部１２が形成された被処理体は、第二成膜室（Ｓ２）３０３から表面処理室（ＩＣＰ）３０４内に搬送され、表面処理空間flatteningにおいて第一導電部１２の上層１２ｂの表面処理が行われる。この表面処理を行わずに、第二成膜室（Ｓ２）３０３から、次に説明する第三成膜室３０５に被処理体を移動させてもよい。 Next, if necessary, the object to be treated on which the first conductive portion 12 is formed is transported from the second film formation chamber (S2) 303 into the surface treatment chamber (ICP) 304, and in the surface treatment space flattening The surface treatment of the upper layer 12 b of the one conductive portion 12 is performed. The object to be processed may be moved from the second film formation chamber (S2) 303 to the third film formation chamber 305 described next, without performing this surface treatment.
次に、第一導電部１２が形成された被処理体は、表面処理室（ＩＣＰ）３０４から第三成膜室（Ｓ３）３０５内に搬送され、第三成膜空間ｓｐ３においてＯＴＳ部１３の成膜が行われる。 Next, the object to be treated on which the first conductive portion 12 is formed is transferred from the surface treatment chamber (ICP) 304 into the third film formation chamber (S3) 305, and the OTS portion 13 is formed in the third film formation space sp3. Film formation is performed.
次に、ＯＴＳ部１３が形成された被処理体は、第三成膜室（Ｓ３）３０５から第四成膜室（Ｓ４）３０６内に搬送され、第四成膜空間ｓｐ４において第二導電部１４の成膜が行われる。 Next, the object to be processed on which the OTS unit 13 is formed is transported from the third film forming chamber (S3) 305 into the fourth film forming chamber (S4) 306, and the second conductive portion is formed in the fourth film forming space sp4. Film formation of 14 is performed.
そして、積層体（第一導電部１２、ＯＴＳ部１３、第二導電部１４）が形成された被処理体は、最終プロセスを行った成膜室である第四成膜室（Ｓ４）３０６からロード／アンロード室（Ｌ／ＵＬ）３０１に搬送され、一定時間待機した後に、ロード／アンロード室（Ｌ／ＵＬ）３０１から外部へ搬出される。 Then, the object to be processed on which the laminate (the first conductive unit 12, the OTS unit 13, and the second conductive unit 14) is formed is from the fourth film forming chamber (S4) 306 which is the film forming chamber which has performed the final process. After being transported to the load / unload chamber (L / UL) 301 and waiting for a fixed time, the sheet is unloaded from the load / unload chamber (L / UL) 301 to the outside.
各室間の間で被処理体を搬送する手段としては、トランスファ室（Ｔ）３０７に設置されたロボット（不図示）が用いられる。なお、各室においてプロセス処理中および搬送中は、トランスファ室（Ｔ）３０７を含めて各室３０１〜３０６の内部空間は全て減圧下にある。 A robot (not shown) installed in the transfer chamber (T) 307 is used as a means for transferring the object between the chambers. During the processing and transportation in each chamber, the internal space of each of the chambers 301 to 306 including the transfer chamber (T) 307 is under reduced pressure.
つまり、製造装置３００は、第一導電部１２を形成する第一成膜空間ｓｐ１および第二成膜空間ｓｐ２、ＯＴＳ部１３を形成する第三成膜空間ｓｐ３、第二導電部１４を形成する第四成膜空間ｓｐ４を少なくとも備えている。また、製造装置３００は、必要に応じて、第一導電部１２が形成された被処理体に対して行われる、表面処理空間flatteningを有する表面処理室（ＩＣＰ）３０４も備えている。 That is, the manufacturing apparatus 300 forms the first film formation space sp1 and the second film formation space sp2 forming the first conductive portion 12, and the third film formation space sp3 forming the OTS portion 13 and the second conductive portion 14 At least a fourth film formation space sp4 is provided. The manufacturing apparatus 300 also includes a surface treatment chamber (ICP) 304 having surface treatment space flattening, which is performed on the object to be treated on which the first conductive unit 12 is formed, as necessary.
図４は、本発明に係るＯＴＳデバイスの製造装置を示す模式断面図であり、積層体（第一導電部１２、ＯＴＳ部１３、第二導電部１４）をエッチングする。図示する製造装置４２０は、有磁場誘導結合プラズマエッチング装置として構成されているが、本発明はこれに限られるものではない。 FIG. 4: is a schematic cross section which shows the manufacturing apparatus of the OTS device based on this invention, and etches a laminated body (the 1st electroconductive part 12, the OTS part 13, the 2nd electroconductive part 14). Although the illustrated manufacturing apparatus 420 is configured as a magnetic field induction coupled plasma etching apparatus, the present invention is not limited thereto.
製造装置４２０は、真空排気可能なチャンバ４２１を備える。チャンバ４２１の内部には、不図示の被処理体（基板／第一導電部／ＯＴＳ部／第二導電部）を支持するステージ４２５が配置されている。ステージ４２５の上面には、ステージ４２５上に載置された被処理体を保持する静電チャックが設けられている。被処理体をチャックした後、被処理体の裏面にＨｅを導入し、被処理体の均熱を図るように構成されている。製造装置４２０は、ステージ４２５の上面又はステージ４２５の内部において熱媒体を温度管理しながら循環させるチラー循環ユニット４２６を備えている。チラー循環ユニット４２６は、ステージ４２５を所定温度に保持することが可能である。高温エッチング用のエッチング装置の場合、ステージ４２５にヒータを内蔵し、加熱温度を制御可能に構成される。 The manufacturing apparatus 420 includes a chamber 421 which can be evacuated. Inside the chamber 421, a stage 425 for supporting an object to be processed (substrate / first conductive unit / OTS unit / second conductive unit) (not shown) is disposed. On the upper surface of the stage 425, an electrostatic chuck for holding an object to be processed placed on the stage 425 is provided. After chucking the object to be treated, He is introduced to the back surface of the object to be treated, and soaking of the object to be treated is achieved. The manufacturing apparatus 420 includes a chiller circulation unit 426 that circulates the heat medium while controlling the temperature on the upper surface of the stage 425 or inside the stage 425. The chiller circulation unit 426 can maintain the stage 425 at a predetermined temperature. In the case of the etching apparatus for high temperature etching, a heater is incorporated in the stage 425, and the heating temperature can be controlled.
ステージ４２５の周囲には、プラズマ形成空間４２２を区画する防着板４２３が設置されている。エッチング装置４２０は、プラズマ形成空間４２２に導入されたプロセスガスのプラズマを形成し、当該プロセスガスのラジカルを生成する。本発明では、エッチングすべき積層体をなす構成物（第一導電部／ＯＴＳ部／第二導電部）が各々異なっているが、構成物によって区別せず、プロセスガスとしてはＡｒガスのみ用い、構成物をエッチングした。 In the periphery of the stage 425, an adhesion prevention plate 423 which partitions the plasma forming space 422 is installed. The etching apparatus 420 forms a plasma of the process gas introduced into the plasma forming space 422, and generates radicals of the process gas. In the present invention, although the components (first conductive portion / OTS portion / second conductive portion) forming the laminate to be etched are different from each other, they are not distinguished depending on the components, and only Ar gas is used as a process gas, The composition was etched.
製造装置４２０は、プラズマの発生機構として、アンテナ４２８と、高周波電源４２９と、マグネットユニット４３０と、ガス導入ライン等を備えている。アンテナ４２８は、プラズマ形成空間４２２の上部を閉塞する蓋体４２４の上部位置、すなわちチャンバ４２１の外部に配置されている。アンテナ４２８は、高周波電源４２９に接続されており、プラズマ形成空間４２２に高周波誘導電場を形成する。 The manufacturing apparatus 420 includes an antenna 428, a high frequency power supply 429, a magnet unit 430, a gas introduction line, and the like as a plasma generation mechanism. The antenna 428 is disposed at the upper position of the lid 424 closing the upper portion of the plasma forming space 422, that is, outside the chamber 421. The antenna 428 is connected to a high frequency power supply 429 and forms a high frequency induction electric field in the plasma forming space 422.
マグネットユニット４３０は、蓋体４２４とアンテナ４２８との間に配置されており、プラズマ形成空間４２２に固定磁場を形成する。ガス導入系を通してプラズマ形成空間４２２へ導入されたプロセスガスは、アンテナ４２８による誘導電場の作用とマグネットユニット４３０による固定磁場の作用とを受けてプラズマ化する。
エッチング装置４２０は、プラズマ中のイオンをステージ４２５側へ引き付けるバイアス電源２７を備える。バイアス電源２７は、高周波電源で構成することができる。
The magnet unit 430 is disposed between the lid 424 and the antenna 428, and forms a fixed magnetic field in the plasma formation space 422. The process gas introduced into the plasma formation space 422 through the gas introduction system is plasmatized under the action of the induction electric field by the antenna 428 and the action of the fixed magnetic field by the magnet unit 430.
The etching apparatus 420 includes a bias power supply 27 for attracting ions in the plasma to the stage 425 side. The bias power supply 27 can be configured by a high frequency power supply.
以下では、本発明の効果を確認するために行った実験例について述べる。
実験例１〜実験例３では、図３に示す製造装置を用い、in situ processとICP processの作用・効果を検討した。工程Ａ（第一導電部１２の形成）は第一成膜空間ｓｐ１および第二成膜空間ｓｐ２において、工程Ｂ（ＯＴＳ部１３の形成）は第三成膜空間ｓｐ３において、工程Ｃ（第二導電部１４の形成）は第四成膜空間ｓｐ４において、それぞれ行った。
Hereinafter, experimental examples performed to confirm the effects of the present invention will be described.
In Experimental Examples 1 to 3, the action and effect of the in situ process and the ICP process were examined using the manufacturing apparatus shown in FIG. Process A (formation of the first conductive portion 12) is performed in the first film formation space sp1 and the second film formation space sp2, and process B (formation of the OTS unit 13) is performed in the third film formation space sp3. The formation of the conductive portion 14) was performed in the fourth film formation space sp4.
具体的には、第一成膜空間ｓｐ１では第一導電部１２の下層１２ａとしてＴｉ膜を、第二成膜空間ｓｐ２では第一導電部１２の上層１２ｂとしてＰｔ膜を、第三成膜空間ｓｐ３ではＯＴＳ部１３としてＧｅ４Ｓｅ６膜を、第四成膜空間ｓｐ４では第二導電部１４としてＴｉＮ膜を、おのおの成膜した。 Specifically, a Ti film as the lower layer 12a of the first conductive portion 12 in the first film formation space sp1, a Pt film as the upper layer 12b of the first conductive portion 12 in the second film formation space sp2, and a third film formation space A Ge 4 Se 6 film was formed as the OTS portion 13 in sp 3 and a TiN film was formed as the second conductive portion 14 in the fourth film formation space sp 4.
（実験例１）
実施例１では、上述した工程Ａ、Ｂ、Ｃからなる一連のプロセスを全て、減圧雰囲気にて行い（in situ process）、積層体をなす構成物（第一導電部／ＯＴＳ部／第二導電部）を形成した場合の効果を確かめるために、工程Ａにおいて、Ｓｉからなる基板上に下層（Ｔｉ膜）／上層（Ｐｔ膜）からなる第一導電部をスパッタ法により作製した。その後、in situにおいて、その表面プロファイルをＳＴＭ（orＡＦＭ）を用いて評価した。
(Experimental example 1)
In Example 1, all of the series of processes including the steps A, B, and C described above are performed in a reduced pressure atmosphere (in situ process) to form a laminate (first conductive portion / OTS portion / second conductive) In order to confirm the effect when forming the part), in step A, the first conductive part consisting of the lower layer (Ti film) / upper layer (Pt film) was formed on the substrate made of Si by sputtering. Thereafter, the surface profile was evaluated using STM (or AFM) in situ.
（実験例２）
実験例２は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、in situにおいて、第一導電部の表面にICP process（工程Ｘ）を行った点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
(Experimental example 2)
In Experimental Example 2, only after the ICP process (Step X) was performed on the surface of the first conductive portion in situ before Step B after producing the first conductive portion by a sputtering method in Step A, It differs from Experimental Example 1. The other points were identical to those of Experimental Example 1.
（実験例３）
実験例３は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、第一導電部を大気に暴露した点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
(Experimental example 3)
Experimental example 3 differs from experimental example 1 only in that the first conductive portion is exposed to the atmosphere before step B after the first conductive portion is produced by sputtering in step A. The other points were identical to those of Experimental Example 1.
表１は、実験例１〜３に共通する成膜条件を含む一覧表である。ＴｉＮ膜を除き、プロセスガスはＡｒガスのみ用いた。ＴｉＮ膜の場合は、ＡｒとＮ２からなる混合ガスを用いた。Ｔｉ膜のみ室温成膜とした。他の膜はいずれも１５０℃にて成膜した。
なお、表１には、第二導電部を構成するＴｉＮ膜に代えて用いることが可能なＭｏ膜についても、その成膜条件を示した。
表１において、Working Pressureは成膜時の圧力、Powerはターゲットに印加した電力、Ar Flowはチャンバ内に導入したＡｒガスの流量、Stage Temp.は被処理体を載置するステージの温度、をそれぞれ表わしている。
Table 1 is a list including film forming conditions common to Experimental Examples 1 to 3. Except for the TiN film, only Ar gas was used as the process gas. In the case of a TiN film, a mixed gas of Ar and N 2 was used. Only the Ti film was formed at room temperature. All other films were formed at 150 ° C.
Table 1 also shows the film formation conditions for the Mo film which can be used instead of the TiN film constituting the second conductive portion.
In Table 1, Working Pressure is the pressure at the time of film formation, Power is the power applied to the target, Ar Flow is the flow rate of Ar gas introduced into the chamber, and Stage Temp. Is the temperature of the stage on which the object is placed. It represents each.
表２は、実験例２におけるICP process（工程Ｘ）の条件、後述する積層体をドライエッチングする（工程Ｅ）条件、及び、レジストをアッシングする（工程Ｆ）条件、である。
ここで、工程Ｅは、積層体のうちレジストが被覆していない領域をドライエッチングするものであり、前記領域の深さ方向において、第二導電部とＯＴＳ部の全部、及び、第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。
表２において、Working Pressureは作業時の圧力、Antenna Powerはアンテナに印加した電力、Bias Powerは被処理体を載置するステージに印加した電力、Ar Flowはチャンバ内に導入したＡｒガスの流量、Stage Temp.は被処理体を載置するステージの温度、をそれぞれ表わしている。
Table 2 shows the conditions of the ICP process (Step X) in Experimental Example 2, the conditions of dry etching the laminate to be described later (Step E), and the conditions of ashing the resist (Step F).
Here, the step E is to dry-etch a region not covered with the resist in the laminate, and in the depth direction of the region, all of the second conductive portion and the OTS portion, and the first conductive portion The top of the is removed by treating it once (once) with Ar gas.
In Table 2, Working Pressure is the pressure at work, Antenna Power is the power applied to the antenna, Bias Power is the power applied to the stage on which the object is placed, Ar Flow is the flow rate of Ar gas introduced into the chamber, Stage Temp. Represents the temperature of the stage on which the object is placed.
図５は、ＡＦＭによる第一導電部の表面写真であり、（ａ）成膜後の状態、（ｂ）成膜後にＩＣＰ処理した状態を表わしている。ここで、第一導電部の表面とは、第一導電部１２の上層１２ｂをなすＰｔ膜の表面である。図５の写真下方に掲載した２つの数値は何れも、表面粗さを示しており、ＲＭＳとは「二乗平均平方根高さ」であり、Ｐｅａｋ ｔｏ Ｖａｌｌｅｙ（以下、Ｒp-vと表記）とは「測定範囲内における最も高い点（peak）と最も低い点（Valley）の差」である。 FIG. 5 is a photograph of the surface of the first conductive portion by AFM, showing (a) a state after film formation, and (b) a state after ICP treatment. Here, the surface of the first conductive portion is the surface of a Pt film forming the upper layer 12 b of the first conductive portion 12. The two figures in the lower part of the photograph in FIG. 5 indicate the surface roughness, and RMS is the "root mean square height", and Peak to Valley (hereinafter referred to as "Rp-v") “The difference between the highest point (peak) and the lowest point (Valley) in the measurement range”.
成膜後の状態［図５（ａ）］は、実験例１の試料の評価結果である。その表面粗さは、ＲＭＳ＝０．５１ｎｍ、Ｒp-v ＝５．４ｎｍであった。
成膜後にＩＣＰ処理した状態［図５（ｂ）］は、実験例２の試料の評価結果である。その表面粗さは、ＲＭＳ＝０．３２ｎｍ、Ｒp-v ＝３．３ｎｍであった。
実験例３の試料の表面写真は未掲載であるが、その表面粗さは実施例１と同等であった。
The state after film formation [FIG. 5 (a)] is the evaluation result of the sample of Experimental Example 1. The surface roughness was RMS = 0.51 nm, Rp-v = 5.4 nm.
The state in which the ICP processing is performed after the film formation [FIG. 5 (b)] is the evaluation result of the sample of Experimental Example 2. The surface roughness was RMS = 0.32 nm, Rp-v = 3.3 nm.
Although the surface photograph of the sample of Experimental Example 3 is not shown, the surface roughness is equivalent to that of Example 1.
以上の結果より、以下の点が明らかとなった。
（Ａ１）工程Ａにより成膜されたＰｔ膜は、減圧雰囲気（in situ process）を維持することより、表面粗さの小さな状態を保つことができる（実験例１と実験例３の比較）。
（Ａ２）工程Ａにより成膜されたＰｔ膜は、工程Ｂを行う前に、in situにおいて、その表面にICP processを行うことにより、その表面粗さを一段と小さな状態にすることができる（実験例１と実験例２の比較）。
From the above results, the following points have become clear.
(A1) The Pt film formed in the step A can maintain a small surface roughness by comparing the in-situ process with each other (comparison of experimental example 1 and experimental example 3).
(A2) The surface roughness of the Pt film formed in step A can be made much smaller by performing ICP process on the surface in situ before performing step B (experiment (experiment) Comparison of Example 1 and Experimental Example 2).
ゆえに、工程Ａにより形成されたＰｔ膜は成膜後に減圧雰囲気（in situ process）を維持することにより、及び、これに加えてICP processを行うことにより、Ｐｔ膜はその表面粗さを小さな状態に維持できることが分かった。Ｐｔ膜（第一導電部）の表面凹凸が抑制されたことにより、その上に積層されるＯＴＳ部（工程Ｂ）、第二導電部（工程Ｃ）に対する影響が軽減される。
したがって、本発明によれば、第一導電部とＯＴＳ部との第一界面、および、ＯＴＳ部と第二導電部との第二界面において、局所的な界面の乱れた部位の発生を防ぐことが可能となる。
Therefore, the Pt film formed in step A has a small surface roughness by maintaining an in situ process after film formation and by additionally performing an ICP process. It turned out that it can maintain. By suppressing the surface unevenness of the Pt film (first conductive portion), the influence on the OTS portion (step B) and the second conductive portion (step C) stacked thereon is reduced.
Therefore, according to the present invention, it is possible to prevent the generation of a locally disordered portion of the interface at the first interface between the first conductive portion and the OTS portion and at the second interface between the OTS portion and the second conductive portion. Is possible.
以下では、減圧雰囲気（in situ process）を維持して形成された各種の単層膜と積層膜について、成膜後の断面とエッチング後の断面をＳＥＭにて評価した結果について述べる。ここで、エッチングに使用したガスは、Ａｒガスのみである。
図６はＧｅＳｅ単層膜、図７はＭｏ単層膜、図８はＰｔ単層膜、図９はＴｉＮ単層膜、図１０はＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜、図１１はＭｏ／ＧｅＳｅ／Ｐｔ積層膜、図１２はＰｔ／ＧｅＳｅ／Ｐｔ積層膜、である。各図において、（ａ）は成膜後の断面写真を、（ｂ）はエッチング後の断面写真を、それぞれ表わしている。
In the following, with respect to various single layer films and laminated films formed while maintaining a reduced pressure atmosphere (in situ process), the results of the evaluation of the cross section after film formation and the cross section after etching by SEM will be described. Here, the gas used for the etching is only Ar gas.
6 shows a GeSe monolayer film, FIG. 7 shows a Mo monolayer film, FIG. 8 shows a Pt monolayer film, FIG. 9 shows a TiN monolayer film, FIG. 10 shows a TiN / GeSe / Pt multilayer film, and FIG. 11 shows a Mo / GeSe / FIG. 12 is a Pt / GeSe / Pt laminated film. In each drawing, (a) shows a cross-sectional photograph after film formation, and (b) shows a cross-sectional photograph after etching.
以上の結果より、以下の点が明らかとなった。
（Ｂ１）図６〜図９より、単層膜はその膜材料（ＧｅＳｅ膜、Ｍｏ膜、Ｐｔ膜、ＴｉＮ膜）に依存せず、エッチング後の断面写真から読み取れる表面プロファイルは、成膜後と同等レベルの平坦性が維持されている、あるいは、成膜後に比べて平坦性が改善されている、ことが分かった。また、エッチングにより形成された膜の側断面も、明瞭に確認されたことから、側断面に損傷がないと判断した。
（Ｂ２）図１０〜図１２より、積層膜の場合も、第二導電部として機能する最表面（ＴｉＮ膜、Ｍｏ膜、Ｐｔ膜）は、平坦な表面プロファイルが確認された。また、エッチングにより形成された膜の側断面において、層間の界面も明瞭に確認されたことから、側断面に損傷がないと判断した。
From the above results, the following points have become clear.
(B1) From FIG. 6 to FIG. 9, the single layer film does not depend on the film material (GeSe film, Mo film, Pt film, TiN film), and the surface profile which can be read from the cross sectional photograph after etching It was found that the same level of flatness was maintained, or the flatness was improved compared to after film formation. Further, since the side cross section of the film formed by the etching was also clearly confirmed, it was judged that the side cross section was not damaged.
(B2) From FIG. 10 to FIG. 12, even in the case of the laminated film, a flat surface profile was confirmed on the outermost surface (TiN film, Mo film, Pt film) functioning as the second conductive portion. Further, in the side cross section of the film formed by the etching, the interface between the layers was also clearly confirmed, so it was judged that the side cross section was not damaged.
ゆえに、減圧雰囲気（in situ process）を維持して形成された単層膜や積層膜であれば、Ａｒガスを用いた１回（一度）のエッチングで処理して除去することが可能であることが分かった。よって、本発明によれば、単層膜に限らず積層膜であっても、平坦な表面、界面、及び、側断面を形成できることが確認された。 Therefore, if it is a single layer film or a laminated film formed while maintaining a reduced pressure atmosphere (in situ process), it can be removed by processing by etching once (once) using Ar gas. I understand. Therefore, according to the present invention, it was confirmed that even in the case of not only a single layer film but also a laminated film, it is possible to form a flat surface, an interface, and a side cross section.
上述したＧｅＳｅ膜において確認された本発明の作用・効果は、ＧｅＳｅ膜に限定されるものではない。図１３は、ＯＴＳの主要材料を表わす３元状態図である。たとえば、図１３に示す、多数のカルコゲナイド材料においても、本発明は有効である。すなわち、ＯＴＳ部としてＧｅ−Ｓｅに代えて、Ｓｂ（Ｂｉ ｏｒ Ａｓ）がドープされたＧｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｅ−Ｔｅ、Ｇｅ−Ａｓ、Ｇｅ−Ｔｅ、Ｓｉ−Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｔｅ、Ｇｅ−Ａｓ−Ｔｅ、Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｓｅを用いてもよい。 The actions and effects of the present invention confirmed in the above-described GeSe film are not limited to the GeSe film. FIG. 13 is a ternary phase diagram showing the main materials of OTS. For example, the present invention is effective even with a large number of chalcogenide materials shown in FIG. That is, instead of Ge-Se as the OTS portion, Ge-Se doped with Sb (Bi or As), Ge-As-Se-Te, Ge-As, Ge-Te, Si-As-Te, Si- Ge-As-Te, Ge-As-Te, As-Te, Si-Ge-As-Se may be used.
図１４は、ＯＴＳのスイッチングデータを示すグラフである。図１４において、横軸は印加電圧（Ｖapplied［Ｖ］）、縦軸は遅延時間（ｔdelay［nsec］）である。評価した積層体は、図１０に示したＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜である。すなわち、図１４は、ＧｅＳｅからなるＯＴＳ部を介して、Ｐｔからなる第一導電部（ＢＥとも呼ぶ）とＴｉＮからなる第二導電部（ＴＥとも呼ぶ）との間に、電圧を印加した結果である。
図１４において、□印は本発明（in-situ process：Ｐｔ膜の形成が実験例１に相当）の結果であり、○印は従来（ex-situ process：Ｐｔ膜の形成が実験例３に相当）の結果である。
FIG. 14 is a graph showing OTS switching data. In FIG. 14, the horizontal axis represents applied voltage (Vapplied [V]) and the vertical axis represents delay time (tdelay [nsec]). The laminated body evaluated is the TiN / GeSe / Pt laminated film shown in FIG. That is, FIG. 14 shows a result of applying a voltage between the first conductive portion (also called BE) made of Pt and the second conductive portion (also called TE) made of TiN via the OTS portion made of GeSe. It is.
In FIG. 14, the □ marks indicate the results of the present invention (in-situ process: formation of Pt film corresponds to experimental example 1), and the 従 来 marks indicate the ex-situ process (Pt film formation corresponds to experimental example 3). The result of
図１４の結果より、以下の点が明らかとなった。
（Ｃ１）Ｐｔ膜を形成した後、減圧雰囲気（in situ process）を維持し、その上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた本発明のＯＴＳデバイス（□印）は、Ｐｔ膜を形成した後、大気暴露（ex-situ process）し、その上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた従来のＯＴＳデバイス（○印）に比較して、より低い印加電圧で、同等の遅延時間を実現できる。具体的には、印加電圧において、およそ２Ｖの低電圧化が図れる。
（Ｃ２）従来のＯＴＳデバイス（○印）と同様に、本発明のＯＴＳデバイス（□印）においても、印加電圧が小さくなるに連れて、遅延時間のバラツキが大きくなる傾向を示すが、本発明のＯＴＳデバイス（□印）においては、そのバラツキが狭まる傾向にある（ｔdelay＝１２０程度が観測された条件：□印のＶapplied＝６．７と○印のＶapplied＝８．１とを比較）。
The following points became clear from the result of FIG.
(C1) After forming a Pt film, an OTS device (□ mark) according to the present invention, in which a GeSe film and a TiN film are sequentially stacked on top of this while maintaining a reduced pressure atmosphere (in situ process), forms a Pt film Then, it is exposed to the atmosphere (ex-situ process), and compared with the conventional OTS device (○ mark) in which GeSe film and TiN film are sequentially provided on it, equivalent delay time is obtained with lower applied voltage Can be realized. Specifically, the applied voltage can be lowered by about 2 V.
(C2) Similar to the conventional OTS device (○ mark), the OTS device (□ mark) of the present invention also tends to increase the variation in delay time as the applied voltage decreases, but the present invention In the OTS device of (2), the variation tends to narrow (conditions in which t delay = about 120 was observed: Vapplied = 6.7 for □ and Vapplied = 8.1 for ○).
ゆえに、本発明の製法によって形成された、すなわち、減圧雰囲気（in situ process）を維持して形成された積層膜（積層体）は、優れた応答速度を有するＯＴＳデバイスの構築に寄与する。 Therefore, the laminated film (laminate) formed by the manufacturing method of the present invention, that is, formed while maintaining a reduced pressure atmosphere (in situ process) contributes to the construction of an OTS device having an excellent response speed.
図１５は、ＯＴＳデバイスのデバイス構造を示す模式的斜視図である。図１５において、符号「Ｂ．Ｅ．」は第一導電部を、符号「ＧｅＳｅ」はＯＴＳ部を、符号「Ｔ．Ｅ．」は第二導電部を、それぞれ表わしている。「Ｂ．Ｅ．」と「Ｔ．Ｅ．」は、「ＯＴＳ部」を駆動させるための下部電極と上部電極に相当する。 FIG. 15 is a schematic perspective view showing the device structure of the OTS device. In FIG. 15, the code "BE" represents the first conductive unit, the code "GeSe" represents the OTS unit, and the code "TE" represents the second conductive unit. "BE" and "TE" correspond to a lower electrode and an upper electrode for driving the "OTS portion".
図１６と図１７は、図１５の積層体において、下部電極から上部電極へ向けてＯＴＳ部の中を流れる電流の様子を考察する図である。
図１６は、第一導電部の表面が平坦な場合を示す積層体（本発明の積層体）の模式的断面図であり、図１７は、第一導電部の表面に凸部がある場合を示す積層体（従来の積層体）の模式的断面図である。
図１６と図１７に記載された、(a), (b), (c)は、以下の内容を意味する。
(a) Current flow through entire active materials meets electrode area.
(b) Forming of conductive filament.
(c) Devices edge effect.
FIGS. 16 and 17 are diagrams for considering the state of current flowing in the OTS portion from the lower electrode to the upper electrode in the laminate of FIG.
FIG. 16 is a schematic cross-sectional view of a laminate (laminate of the present invention) showing the case where the surface of the first conductive portion is flat, and FIG. 17 shows the case where there are protrusions on the surface of the first conductive portion It is a typical sectional view of a layered product (conventional layered product) shown.
(A), (b) and (c) described in FIG. 16 and FIG. 17 mean the following contents.
(a) Current flow through entire active materials meets electrode area.
(b) Forming of conductive filaments.
(c) Devices edge effect.
本発明の積層体（図１６）は、減圧雰囲気（in situ process）を採用したことにより、第一導電部の表面が平坦性に優れている。これに伴い、２つの界面（第一導電部とＯＴＳ部との界面、ＯＴＳ部と第二導電部との界面）において、電流の流れを阻害する要因となる局所的な凹凸が殆ど存在しない。また、エッチングより形成される３層（第一導電部／ＯＴＳ部／第二導電部）からなるデバイスの側断面も、平坦なものとなる。ゆえに、本発明の積層体（図１６）においては、第一導電部からＯＴＳ部を介して第二導電部へ向けて流れる電流は、円滑な流れ（smooth flow）となる。 In the laminate of the present invention (FIG. 16), the surface of the first conductive portion is excellent in flatness by adopting a reduced pressure atmosphere (in situ process). Along with this, there are almost no local irregularities at the two interfaces (the interface between the first conductive portion and the OTS portion, and the interface between the OTS portion and the second conductive portion) that obstruct the flow of the current. Further, the side cross section of a device formed of three layers (first conductive portion / OTS portion / second conductive portion) formed by etching is also flat. Therefore, in the laminate of the present invention (FIG. 16), the current flowing from the first conductive portion to the second conductive portion via the OTS portion is a smooth flow.
従来の積層体（図１７）は、大気暴露（ex-situ process）を行ったことにより、第一導電部の表面に局所的な凹凸部（図１７では凸部として例示）が発生しやすい。これに伴い、２つの界面（第一導電部とＯＴＳ部との界面、ＯＴＳ部と第二導電部との界面）において、電流の流れを阻害する要因となる局所的な凹凸が存在することになる。特に、ＯＴＳ部の厚さが薄い場合、第一導電部とＯＴＳ部との界面で発生した凹凸形状が、ＯＴＳ部と第二導電部との界面に反映され、ＯＴＳ部と第二導電部との界面にも同様の凹凸形状が発生しやすい。また、エッチングより形成される３層（第一導電部／ＯＴＳ部／第二導電部）からなるデバイスの側断面も、荒れたものとなる。ゆえに、従来の積層体（図１７）においては、第一導電部からＯＴＳ部を介して第二導電部へ向けて流れる電流は、凹凸形状が存在する影響を受け、乱れた流れ（rough flow）を含むものになる。 In the conventional laminate (FIG. 17), local unevenness (exemplified as a convex portion in FIG. 17) is likely to be generated on the surface of the first conductive portion due to the atmospheric exposure (ex-situ process). Along with this, in the two interfaces (the interface between the first conductive portion and the OTS portion, the interface between the OTS portion and the second conductive portion), there is a local unevenness which causes the flow of the current to be obstructed. Become. In particular, when the thickness of the OTS portion is thin, the concavo-convex shape generated at the interface between the first conductive portion and the OTS portion is reflected in the interface between the OTS portion and the second conductive portion, and the OTS portion and the second conductive portion Similar irregularities are likely to occur at the interface of Further, the side cross section of the device formed of three layers (first conductive portion / OTS portion / second conductive portion) formed by etching also becomes rough. Therefore, in the conventional laminate (FIG. 17), the current flowing from the first conductive portion toward the second conductive portion through the OTS portion is affected by the presence of the uneven shape and is rough flow. Will be included.
前述した図１４の結果（ＯＴＳのスイッチングデータを示すグラフ）は、図１６および図１７に基づき検討した内容を反映すると、本発明者らは考えている。本発明によれば、減圧雰囲気（in situ process）の採用により、積層体の界面や側断面が優れた平坦性を有するものとなり、その結果、優れたスイッチイング特性が実現できる。 The inventors believe that the result of FIG. 14 described above (graph showing switching data of OTS) reflects the contents examined based on FIGS. 16 and 17. According to the present invention, by adopting a reduced pressure atmosphere (in situ process), the interface and the side cross section of the laminate have excellent flatness, and as a result, excellent switching characteristics can be realized.
図１８〜図２０は、本発明により形成された積層体（図１６）からなる孤立パターンにおいて、電気的な特性を評価した結果である。
図１８は、積層体からなる孤立パターンにおいて、（ａ）ボトム−ボトム接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
図１９は、積層体からなる孤立パターンにおいて、（ａ）トップ−トップ接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
図２０は、積層体からなる孤立パターンにおいて、（ａ）ボトム−トップ接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
電気的な接続状態の違い［図１８（ａ）、図１９（ａ）、図２０（ａ）］に依存せず、電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］は、何れの場合も線形性が保たれることが確認された。このような電流−電圧特性は、本発明において、減圧雰囲気（in situ process）を採用したことにより、積層体の界面や側断面が優れた平坦性を有するために実現できたものである。
FIGS. 18 to 20 show the results of evaluation of the electrical characteristics of the isolated pattern made of the laminate (FIG. 16) formed according to the present invention.
FIG. 18 is a schematic diagram showing (a) bottom-bottom connection in an isolated pattern made of a laminate, and (b) a graph showing its current-voltage characteristics.
FIG. 19 is (a) a schematic view showing a top-top connected state and (b) a graph showing the current-voltage characteristics in an isolated pattern made of a laminated body.
FIG. 20 is a schematic diagram showing (a) bottom-top connection in an isolated pattern formed of a laminate, and (b) a graph showing its current-voltage characteristics.
The current-voltage characteristics do not depend on the difference in the electrical connection state (FIGS. 18A, 19 A, and 20 A), and FIGS. In (b)], it was confirmed that linearity was maintained in each case. Such current-voltage characteristics can be realized in the present invention because an interface or a side cross section of the laminate has excellent flatness by adopting an in situ process.
上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］を得るためには、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスにおいて、前記第一導電部の表面粗さ（Ｒｐ−ｖ［ｎｍ］）と前記ＯＴＳ部の厚さ（Ｔｘ［ｎｍ］）とが、Ｒｐ−ｖ≦（Ｔｘ／１０）なる関係式を満たすことがキーポイントとなることを、本発明者らは見出した。
図２１は、この関係式を満たすことにより、上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］が得られることを示すグラフである。図２１の縦軸において、「１」はvolatil switching（揮発性のスイッチング）であることを示し、「０」とはnon-volatil switching（不揮発性のスイッチング）であることを示す。
すなわち、図２１より、Ｔｘ／Ｒｐ−ｖ≧１０を満たす場合にはvolatil switchingであり、Ｔｘ／Ｒｐ−ｖ＜１０を満たす場合にはnon-volatil switchingであることが確認された。
また、前述の関係式を満たした上で、前記第一導電部の表面粗さＲp-vを、３．３ｎｍ以下とすることにより、上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］が一段と安定して得られることから、より好ましいことが分かった。
In order to obtain the current-voltage characteristics [FIG. 18 (b), FIG. 19 (b), FIG. 20 (b)] mentioned above, the first conductive portion, the OTS portion made of chalcogenide, and the OTS portion on the insulating substrate, And an OTS device in which second conductive portions are arranged in order, the surface roughness (R p−v [nm]) of the first conductive portion and the thickness (T x [nm]) of the OTS portion. The present inventors found that it is a key point to satisfy the relational expression of Rp −v ≦ ( Tx / 10).
FIG. 21 is a graph showing that the aforementioned current-voltage characteristics [FIG. 18 (b), FIG. 19 (b), FIG. 20 (b)] can be obtained by satisfying this relational expression. In the vertical axis of FIG. 21, “1” indicates volatil switching (volatile switching), and “0” indicates non-volatil switching (nonvolatile switching).
That is, from FIG. 21, it is confirmed that volatil switching is performed when T x / R p −v ≧ 10 is satisfied, and non-volatil switching is performed when T x / R p−v <10 is satisfied. .
In addition, the current-voltage characteristics described above can be obtained by setting the surface roughness Rp-v of the first conductive portion to 3.3 nm or less after satisfying the above-mentioned relational expression [FIG. 18 (b), FIG. (B), FIG. 20 (b)] was obtained more stably, and it was found to be more preferable.
以上、本発明に係るＯＴＳデバイスの製造方法およびＯＴＳデバイスについて説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。 As mentioned above, although the manufacturing method of an OTS device and the OTS device concerning the present invention were explained, the present invention is not limited to this, and can be changed suitably in the range which does not deviate from the meaning of an invention.
本発明は、ＯＴＳデバイスの製造方法およびＯＴＳデバイスに広く適用可能である。たとえば、金属酸化物シリコン電界効果トランスミッタ（ＭＯＳＦＥＴ）や、バイポーラ接合トランジスタ（ＢＪＴ）、ｐｎダイオード等のセル選択デバイスや、３Ｄスタック型メモリデバイス等に、本発明は好適である。 The present invention is broadly applicable to methods of manufacturing OTS devices and OTS devices. For example, the present invention is suitable for metal oxide silicon field effect transmitters (MOSFETs), cell selection devices such as bipolar junction transistors (BJTs), pn diodes, 3D stack type memory devices and the like.
１１ 基板、１２ 第一導電部、１２ａ 下層膜、１２ｂ 上層膜、１３ ＯＴＳ部、１４ 第二導電部、１５ 積層体、１６ レジスト。 11 substrate 12 first conductive portion 12a lower layer film 12b upper layer film 13 OTS portion 14 second conductive portion 15 laminated body 16 resist.
Claims (6)
前記基板の一面の全域に亘って前記第一導電部を形成する工程Ａと、
前記第一導電部の全域に亘って前記ＯＴＳ部を形成する工程Ｂと、
前記ＯＴＳ部の全域に亘って前記第二導電部を形成する工程Ｃと、
前記第二導電部の上面の一部を被覆するようにレジストを形成する工程Ｄと、
前記レジストが被覆していない領域をドライエッチングする工程Ｅと、
前記レジストをアッシングする工程Ｆと、を含み、
前記工程Ｅは、前記領域の深さ方向において、前記第二導電部と前記ＯＴＳ部の全部、及び、前記第一導電部の上部を、１回のエッチングで処理して除去する、
ことを特徴とするＯＴＳデバイスの製造方法。 A method of manufacturing an OTS device, comprising: arranging a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion in order on an insulating substrate,
Forming the first conductive portion over the entire area of one surface of the substrate;
A step B of forming the OTS portion over the entire area of the first conductive portion;
A step C of forming the second conductive portion over the entire area of the OTS portion;
Forming a resist so as to cover a part of the upper surface of the second conductive portion;
Dry etching the area not covered with the resist;
Ashing the resist, and F.
In the step E, the entire second conductive portion and the OTS portion and the upper portion of the first conductive portion are processed and removed in a single etching in the depth direction of the region.
A method of manufacturing an OTS device characterized in that.
前記第一導電部の表面粗さをＲｐ−ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、
Ｒｐ−ｖ≦（Ｔｘ／１０）なる関係式を満たす、ことを特徴とするＯＴＳデバイス。 An OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are sequentially stacked and disposed on an insulating substrate,
The surface roughness of the first conductive section R p-v, when the thickness of the OTS portion is defined as T x,
An OTS device characterized by satisfying the relational expression : R p−v ≦ (T x / 10).
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