JP2019051262A5 - - Google Patents
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また、従来、上記構成の遊技機において、ソフトウエアによるタイマー減算処理で制御される遊技機が知られている(例えば、特許文献1参照)。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記課題を解決するためになされたものであり、本発明の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
遊技動作を制御するための演算処理を行う演算処理手段(例えば、後述のメインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、後述のメインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、後述のメインRAM103)と、を備え、
前記演算処理手段は、
2バイトのソフトタイマーのタイマー値の計数処理(例えば、後述のタイマー更新処理)において、
更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令(例えば、後述の「DCPWLD」命令)を実行することにより、現在の前記ソフトタイマーのタイマー値と前記タイマー値の下限値とを比較するとともに、現在の前記ソフトタイマーのタイマー値が前記下限値より大きければ、前記ソフトタイマーのタイマー値を減算更新し、現在の前記ソフトタイマーのタイマー値が前記下限値以下であれば、前記ソフトタイマーのタイマー値を前記下限値に保持し、
その後、前記第2記憶手段内の前記ソフトタイマーの更新開始アドレスを2バイト分更新し、
前記第1記憶手段には、第1の記憶領域(例えば、後述の遊技用ROM領域)及び第2の記憶領域(例えば、後述の規定外ROM領域)が設けられ、
前記第1の記憶領域には、前記計数処理を実行するためのプログラムが記憶され、
前記第2の記憶領域には、試験に用いられる信号を制御するためのプログラムが記憶され、
前記第2記憶手段には、第3の記憶領域(例えば、後述の遊技用RAM領域)及び第4の記憶領域(例えば、後述の規定外RAM領域)が設けられ、
前記第3の記憶領域は、前記第1記憶手段の前記第1の記憶領域に記憶されたプログラムを実行するときにデータを一時的に格納する作業領域であり、
前記第4の記憶領域は、前記第1記憶手段の前記第2の記憶領域に記憶されたプログラムを実行するときにデータを一時的に格納する作業領域であり、
前記第2記憶手段におけるアドレスを指定することにより、当該アドレスにより指定された領域の情報を削除する初期化処理を実行可能であり、
前記第2記憶手段において、前記第3の記憶領域と前記第4の記憶領域とは連続した領域となっており、
前記初期化処理では、前記第4の記憶領域を含まない範囲で前記アドレスが指定され、指定された前記第3の記憶領域の情報を削除することが可能である
ことを特徴とする遊技機。
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、後述のメインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、後述のメインRAM103)と、を備え、
前記演算処理手段は、
2バイトのソフトタイマーのタイマー値の計数処理(例えば、後述のタイマー更新処理)において、
更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令(例えば、後述の「DCPWLD」命令)を実行することにより、現在の前記ソフトタイマーのタイマー値と前記タイマー値の下限値とを比較するとともに、現在の前記ソフトタイマーのタイマー値が前記下限値より大きければ、前記ソフトタイマーのタイマー値を減算更新し、現在の前記ソフトタイマーのタイマー値が前記下限値以下であれば、前記ソフトタイマーのタイマー値を前記下限値に保持し、
その後、前記第2記憶手段内の前記ソフトタイマーの更新開始アドレスを2バイト分更新し、
前記第1記憶手段には、第1の記憶領域(例えば、後述の遊技用ROM領域)及び第2の記憶領域(例えば、後述の規定外ROM領域)が設けられ、
前記第1の記憶領域には、前記計数処理を実行するためのプログラムが記憶され、
前記第2の記憶領域には、試験に用いられる信号を制御するためのプログラムが記憶され、
前記第2記憶手段には、第3の記憶領域(例えば、後述の遊技用RAM領域)及び第4の記憶領域(例えば、後述の規定外RAM領域)が設けられ、
前記第3の記憶領域は、前記第1記憶手段の前記第1の記憶領域に記憶されたプログラムを実行するときにデータを一時的に格納する作業領域であり、
前記第4の記憶領域は、前記第1記憶手段の前記第2の記憶領域に記憶されたプログラムを実行するときにデータを一時的に格納する作業領域であり、
前記第2記憶手段におけるアドレスを指定することにより、当該アドレスにより指定された領域の情報を削除する初期化処理を実行可能であり、
前記第2記憶手段において、前記第3の記憶領域と前記第4の記憶領域とは連続した領域となっており、
前記初期化処理では、前記第4の記憶領域を含まない範囲で前記アドレスが指定され、指定された前記第3の記憶領域の情報を削除することが可能である
ことを特徴とする遊技機。
上記構成の本発明の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROM(第1記憶手段)の空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。
次いで、メインCPU101は、2バイトタイマー値とその下限値「0」とを比較し、2バイトタイマー値が下限値「0」より大きい場合には、2バイトタイマー値を1減算(−1更新)し、2バイトタイマー値が下限値「0」以下である場合には、2バイトタイマー値を「0」に保持する(S952)。さらに、S952の処理では、メインCPU101は、HLレジスタにセットされている2バイトタイマー格納領域の更新開始アドレスを2減算(−2更新)する。
次いで、メインCPU101は、1バイトタイマー値とその下限値「0」とを比較し、1バイトタイマー値が下限値「0」より大きい場合には、1バイトタイマー値を1減算(−1更新)し、1バイトタイマー値が下限値「0」以下である場合には、1バイトタイマー値を「0」に保持する(S956)。さらに、S956の処理では、メインCPU101は、HLレジスタにセットされている1バイトタイマー格納領域の更新開始アドレスを1減算(−1更新)する。
それゆえ、図165中のソースコード「DCPWLD (HL),0」では、HLレジスタで指定されたアドレスから2バイト分のメモリの内容(2バイトタイマー値)と整数「0」(下限値)とが比較され、2バイト分のメモリの内容が整数「0」より大きい場合には、2バイト分のメモリの内容が1減算され、2バイト分のメモリの内容が整数「0」以下である場合には、2バイト分のメモリの内容に「0」がセットされる。すなわち、現時点の2バイトタイマー値が「0」より大きい場合には、2バイトタイマーの更新処理が行われ、現時点の2バイトタイマー値が「0」以下であれば、2バイトタイマー値が「0」に保持される。
上述のように、本実施形態のタイマー更新処理では、メインCPU101専用命令コードである「DCPWLD」命令により、タイマー値の更新(減算)処理及びタイマー値を「0」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。また、タイマー値が「0」であるか否かを判別するための判断分岐命令コードも省略することができる。それゆえ、本実施形態では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。なお、本実施形態では、2バイトタイマーの更新処理においてのみ「DCPWLD」命令を使用する例を説明したが、本発明はこれに限定されず、1バイトタイマーの更新処理においても「DCPWLD」命令を使用してもよい。
タイマー更新処理において、「DCPWLD」命令を実行した場合、上述のように、タイマー値(2バイトタイマー値)の更新(減算)処理及びタイマー値を「0」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、本実施形態では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。
遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
ソフトタイマーのタイマー値の計数処理(例えば、タイマー更新処理)において、
更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令(例えば、「DCPWLD」命令)を実行することにより、現在の前記ソフトタイマーのタイマー値と前記タイマー値の下限値とを比較するとともに、現在の前記ソフトタイマーのタイマー値が前記下限値より大きければ、前記ソフトタイマーのタイマー値を減算更新し、現在の前記ソフトタイマーのタイマー値が前記下限値以下であれば、前記ソフトタイマーのタイマー値を前記下限値に保持する
ことを特徴とする遊技機。
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
ソフトタイマーのタイマー値の計数処理(例えば、タイマー更新処理)において、
更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令(例えば、「DCPWLD」命令)を実行することにより、現在の前記ソフトタイマーのタイマー値と前記タイマー値の下限値とを比較するとともに、現在の前記ソフトタイマーのタイマー値が前記下限値より大きければ、前記ソフトタイマーのタイマー値を減算更新し、現在の前記ソフトタイマーのタイマー値が前記下限値以下であれば、前記ソフトタイマーのタイマー値を前記下限値に保持する
ことを特徴とする遊技機。
また、前記本発明の第10の遊技機では、前記演算処理手段は、一定の周期で処理を行う定周期処理手段(例えば、1.1172msec周期で繰り返し実行される割込処理)を有し、
前記ソフトタイマーによる前記タイマー値の計数処理は、前記定周期処理手段により実行され、
前記定周期処理手段が処理を行う周期と前記タイマー値とに基づいて、前記ソフトタイマーの経過時間が決定されるようにしてもよい。
前記ソフトタイマーによる前記タイマー値の計数処理は、前記定周期処理手段により実行され、
前記定周期処理手段が処理を行う周期と前記タイマー値とに基づいて、前記ソフトタイマーの経過時間が決定されるようにしてもよい。
Claims (1)
- 遊技動作を制御するための演算処理を行う演算処理手段と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段と、を備え、
前記演算処理手段は、
2バイトのソフトタイマーのタイマー値の計数処理において、
更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令を実行することにより、現在の前記ソフトタイマーのタイマー値と前記タイマー値の下限値とを比較するとともに、現在の前記ソフトタイマーのタイマー値が前記下限値より大きければ、前記ソフトタイマーのタイマー値を減算更新し、現在の前記ソフトタイマーのタイマー値が前記下限値以下であれば、前記ソフトタイマーのタイマー値を前記下限値に保持し、
その後、前記第2記憶手段内の前記ソフトタイマーの更新開始アドレスを2バイト分更新し、
前記第1記憶手段には、第1の記憶領域及び第2の記憶領域が設けられ、
前記第1の記憶領域には、前記計数処理を実行するためのプログラムが記憶され、
前記第2の記憶領域には、試験に用いられる信号を制御するためのプログラムが記憶され、
前記第2記憶手段には、第3の記憶領域及び第4の記憶領域が設けられ、
前記第3の記憶領域は、前記第1記憶手段の前記第1の記憶領域に記憶されたプログラムを実行するときにデータを一時的に格納する作業領域であり、
前記第4の記憶領域は、前記第1記憶手段の前記第2の記憶領域に記憶されたプログラムを実行するときにデータを一時的に格納する作業領域であり、
前記第2記憶手段におけるアドレスを指定することにより、当該アドレスにより指定された領域の情報を削除する初期化処理を実行可能であり、
前記第2記憶手段において、前記第3の記憶領域と前記第4の記憶領域とは連続した領域となっており、
前記初期化処理では、前記第4の記憶領域を含まない範囲で前記アドレスが指定され、指定された前記第3の記憶領域の情報を削除することが可能である
ことを特徴とする遊技機。
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