JP2019041514A - Driving circuit of semiconductor element - Google Patents
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Abstract
Description
本発明は、半導体素子の駆動回路に関し、例えば、ＭＯＳＦＥＴなどのパワー半導体素子のゲートを駆動する駆動回路に適用して好適なものである。 The present invention relates to a drive circuit for a semiconductor device, and is suitable for application to a drive circuit that drives the gate of a power semiconductor device such as a MOSFET.
インバータ装置などの電力変換装置において、従来は、シリコン（Ｓｉ）素子である、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とＰＮダイオードの逆並列接続されたペアが上下アームに配置された半導体装置が用いられる。 Conventionally, in a power conversion device such as an inverter device, a semiconductor device in which a pair of anti-parallel connection of an IGBT (Insulated Gate Bipolar Transistor), which is a silicon (Si) element, and a PN diode is arranged on an upper and lower arm is used.
上下アームそれぞれのＩＧＢＴを、各ＩＧＢＴのゲート端子に接続されている駆動装置によって交互にスイッチングさせることで、インバータ装置の出力として交流電力を生成する。この時、各素子において導通損失およびスイッチング損失が発生し、これがインバータ装置の電力変換損失となる。現在のＳｉデバイスの損失は、Ｓｉの物性値から決まる理論値にほぼ達しており、さらなる低減は困難である。 By alternately switching the IGBTs of the upper and lower arms by a driving device connected to the gate terminal of each IGBT, AC power is generated as an output of the inverter device. At this time, conduction loss and switching loss occur in each element, which becomes power conversion loss of the inverter device. The loss of the current Si device almost reaches the theoretical value determined from the physical property value of Si, and it is difficult to further reduce it.
一方、ＳｉＣ、ＧａＮ、ダイヤモンド、Ｇａ２Ｏ３といったワイドバンドギャップ半導体は、シリコンと比べてバンドギャップが大きく、絶縁破壊電界は１桁程度大きいという特徴を持つため、次世代パワーデバイスとして注目されている。特に、ＳｉＣ製のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、数百Ｖから数ｋＶの幅広い耐圧範囲にて、従来のシリコン素子より大幅な低オン抵抗化が見込まれる。また、ＩＧＢＴと異なり、ＭＯＳＦＥＴはユニポーラ素子であるため、高速なスイッチングが可能である。従って、ＳｉＣ−ＭＯＳＦＥＴを用いたインバータ装置では、大幅な損失低減が見込まれる。 On the other hand, wide bandgap semiconductors such as SiC, GaN, diamond, and Ga 2 O 3 have the characteristics that the band gap is larger than that of silicon and the dielectric breakdown electric field is about one digit larger. Yes. In particular, SiC MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) are expected to have a significantly lower on-resistance than conventional silicon devices in a wide voltage range of several hundred volts to several kilovolts. Further, unlike the IGBT, the MOSFET is a unipolar element, so that high-speed switching is possible. Therefore, in an inverter device using SiC-MOSFET, a significant loss reduction is expected.
さらに、ＭＯＳＦＥＴは、その素子内部にボディダイオード（内蔵ダイオード）を有する。これは、ソース電極に電気的に接続している素子内のＰ型ボディ領域と、ドレイン電極に電気的に接続している素子内のＮ型ドリフト領域が、ＰＮダイオード（ＰＮＤ）として機能するものであり、ＭＯＳＦＥＴがオン時に導通するチャネルと逆並列接続されていると見なすことができる。すなわち、ＭＯＳＦＥＴを用いてインバータ装置を構成する場合、ＩＧＢＴと異なり逆並列ダイオード素子を必要としない。 Further, the MOSFET has a body diode (built-in diode) inside the element. This is because the P-type body region in the element electrically connected to the source electrode and the N-type drift region in the element electrically connected to the drain electrode function as a PN diode (PND). Therefore, it can be considered that the MOSFET is connected in antiparallel with a channel that conducts when turned on. That is, when an inverter device is configured using a MOSFET, an antiparallel diode element is not required unlike an IGBT.
つまり、ＭＯＳＦＥＴ素子のみでインバータ装置を構成することが可能となる。これは、インバータ装置の小型化や低コスト化に大きく寄与することになる。また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、ゲートがオンのとき、ドレイン―ソース間の双方向に導通が可能という特徴も有している。 That is, an inverter device can be configured with only MOSFET elements. This greatly contributes to downsizing and cost reduction of the inverter device. Further, unlike the IGBT, the MOSFET also has a feature that conduction between the drain and the source is possible when the gate is on.
従って、上下アームのどちらかが還流しているときに、そのアームのＭＯＳＦＥＴをオンする同期整流動作を行えば、内蔵ダイオードに加えて、並列であるＭＯＳＦＥＴの低抵抗なチャネル導通も電流経路として活用でき、より損失低減が可能となる。また、ＳｉＣ−ＭＯＳＦＥＴの内蔵ダイオードは、通電すると、電子−正孔の再結合により積層欠陥が成長しオン電圧の劣化等が生じる通電劣化現象が起こり得ることが知られており、同期整流動作は、内蔵ダイオードの正孔電流を減少させ、通電劣化の抑制にもつながることになる。 Therefore, if either one of the upper and lower arms is refluxing and synchronous rectification is performed to turn on the MOSFET of that arm, in addition to the built-in diode, the low-resistance channel conduction of the parallel MOSFET is also used as a current path. It is possible to further reduce the loss. In addition, it is known that the built-in diode of the SiC-MOSFET can cause a deterioration phenomenon of energization in which stacking faults grow due to electron-hole recombination and cause deterioration of the on-voltage when energized. As a result, the hole current of the built-in diode is reduced, which leads to suppression of deterioration of energization.
一般的なインバータ動作では、上下アームが同時にオンとなり貫通電流が流れることを防ぐため、デッドタイムが設けられる。デッドタイムとは、上下アームの一方がオンからオフになる時間から、他方がオンになるまでの期間である。デッドタイム期間中は、内蔵ダイオードによる通電となるので、電流通電により素子の劣化が生じる可能性があるという問題がある。 In general inverter operation, a dead time is provided in order to prevent the upper and lower arms from being simultaneously turned on and a through current from flowing therethrough. The dead time is a period from the time when one of the upper and lower arms is turned off to the time when the other is turned on. During the dead time period, current is supplied by the built-in diode, so that there is a problem that the element may be deteriorated by current supply.
この問題を解決するために例えば特許文献１には、ワイドバンドギャップ半導体素子のＭＯＳＦＥＴを上下アームに備えたインバータ装置において、同期整流を行う側のアームのターンオンの前のデッドタイムを、同期整流でない時のデッドタイムより短くし、ターンオフ後のデッドタイムを、同期整流でない時のデッドタイムより長くするように、同期整流時のデッドタイムを可変とする、効率に優れた電力変換装置に関する発明が開示されている。 In order to solve this problem, for example, in Patent Document 1, in an inverter device having a wide bandgap semiconductor element MOSFET in the upper and lower arms, the dead time before turn-on of the arm on the side where synchronous rectification is performed is not synchronous rectification. Disclosure of an invention related to an efficient power converter that makes the dead time during synchronous rectification variable so that the dead time after turn-off is shorter and the dead time after turn-off is longer than the dead time when it is not synchronous rectification Has been.
また特許文献２には、ワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧を検出するゲート電圧検出部と、駆動回路を制御する制御部とを備える発明が開示されている。特許文献２の発明において制御部は、第一のワイドバンドギャップ半導体素子のＭＯＳＦＥＴをオンからオフに制御し、ゲート電圧検出部で検出した第一のワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧が所定電圧以下になれば、第二のワイドバンドギャップ半導体素子のＭＯＳＦＥＴをオフからオンに制御することで、内蔵ダイオードに流れる電流を最少にし、内蔵ダイオードの信頼性を確保している。 Patent Document 2 discloses an invention including a gate voltage detection unit that detects a gate voltage of a MOSFET of a wide band gap semiconductor element, and a control unit that controls a drive circuit. In the invention of Patent Document 2, the control unit controls the MOSFET of the first wide band gap semiconductor element from on to off, and the gate voltage of the MOSFET of the first wide band gap semiconductor element detected by the gate voltage detection unit is predetermined. When the voltage is lower than the voltage, the MOSFET of the second wide band gap semiconductor element is controlled from off to on, thereby minimizing the current flowing through the built-in diode and ensuring the reliability of the built-in diode.
しかしながら、特許文献１に開示された発明においては、同期整流を行なわない側のワイドバンドギャップ半導体素子のＭＯＳＦＥＴの遮断時間が不明であるため、同期整流を行う側のアームのターンオンの前のデッドタイムを短くし過ぎると、上下アーム短絡を発生する可能性があるという問題がある。 However, in the invention disclosed in Patent Document 1, since the cutoff time of the MOSFET of the wide band gap semiconductor element on the side where synchronous rectification is not performed is unknown, the dead time before turning on the arm on the side where synchronous rectification is performed If the length is too short, there is a problem that the upper and lower arms may be short-circuited.
また特許文献２に開示された発明においては、同期整流を行なわない側のワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧を検出し、同期整流を行う側のワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧を制御する方式が記載されているが、対アームのゲート電圧を検出して、自アームのゲート電圧を制御するため、上下アーム間の信号の通信が必要となり、駆動回路が複雑化かつ、高コストな駆動回路になるという問題がある。 In the invention disclosed in Patent Document 2, the gate voltage of the MOSFET of the wide band gap semiconductor element on the side where the synchronous rectification is not performed is detected, and the gate voltage of the MOSFET of the wide band gap semiconductor element on the side where the synchronous rectification is performed is detected. Although the control method is described, since the gate voltage of the arm is detected and the gate voltage of the own arm is controlled, signal communication between the upper and lower arms is required, the drive circuit is complicated and the cost is high. There is a problem that it becomes a driving circuit.
本発明は以上の点を考慮してなされたもので、ＭＯＳＦＥＴを用いたインバータ装置において、回路や動作を複雑にすることなく、ＭＯＳＦＥＴの内蔵ダイオードの通電を最小化する、小型で高信頼なインバータ装置を実現し得るパワー半導体スイッチング素子の駆動回路を提案しようとするものである。 The present invention has been made in consideration of the above points. In an inverter device using a MOSFET, a small and highly reliable inverter that minimizes the conduction of a built-in diode of the MOSFET without complicating the circuit and operation. The present invention intends to propose a drive circuit for a power semiconductor switching element capable of realizing the device.
かかる課題を解決するため本発明においては、上アーム及び下アームのＭＯＳＦＥＴ同士が直列接続された半導体素子を駆動する半導体素子の駆動回路において、上アーム及び下アームのＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出する電流検出回路と、上アーム及び下アームのＭＯＳＦＥＴのゲートを制御する制御回路とを備え、電流検出回路は、上アーム及び下アームのデッドタイム期間中のＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出し、制御回路は、電流に基づいてＭＯＳＦＥＴのゲート駆動電圧に印加する電圧を制限する期間である制限期間を設けるようにした。 In order to solve such a problem, in the present invention, in a drive circuit of a semiconductor device for driving a semiconductor device in which MOSFETs of the upper arm and the lower arm are connected in series, the current flowing through the built-in diode of the MOSFET of the upper arm and the lower arm It has a current detection circuit to detect and a control circuit to control the gates of the upper and lower arm MOSFETs. The current detection circuit detects the current flowing through the MOSFET's built-in diode during the dead time period of the upper and lower arms. Then, the control circuit is provided with a limiting period that is a period for limiting the voltage applied to the gate drive voltage of the MOSFET based on the current.
本発明によれば、ＭＯＳＦＥＴを用いたインバータ装置において、回路や動作を複雑にすることなく、ＭＯＳＦＥＴの内蔵ダイオードの通電を最小化し、小型で高信頼なインバータ装置を実現し得るパワー半導体スイッチング素子の駆動回路を実現できる。 According to the present invention, in an inverter device using a MOSFET, a power semiconductor switching element capable of realizing a small and highly reliable inverter device by minimizing energization of a built-in diode of the MOSFET without complicating a circuit and an operation. A drive circuit can be realized.
以下図面について、本発明の一実施の形態を詳述する。但し、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。 Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. However, the present invention is not construed as being limited to the description of the embodiments below. Those skilled in the art will readily understand that the specific configuration can be changed without departing from the spirit or the spirit of the present invention.
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。 In the structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and redundant description may be omitted.
（１）第１の実施の形態
図２に、本発明の第１の実施の形態による電力変換装置及びゲートドライバ（以下、これを駆動回路と呼ぶ）２１のブロック図を示す。図２の電力変換装置は、交流電動機（以下、これをモータと呼ぶ）１２に電力を供給するためのインバータ装置を示している。インバータ装置は、平滑用コンデンサ１５を備えており、直流電源１４から電力を供給される。インバータ装置は、スイッチング素子としてＳｉＣ製のＭＯＳＦＥＴ１１を用いている。駆動回路２１はＰＷＭ信号部２３からＰＷＭ波を入力信号として受信する。
(1) First Embodiment FIG. 2 shows a block diagram of a power conversion device and a gate driver (hereinafter referred to as a drive circuit) 21 according to a first embodiment of the present invention. The power converter of FIG. 2 shows an inverter device for supplying power to an AC motor (hereinafter referred to as a motor) 12. The inverter device includes a smoothing capacitor 15 and is supplied with power from a DC power supply 14. The inverter device uses a MOSFET 11 made of SiC as a switching element. The drive circuit 21 receives a PWM wave as an input signal from the PWM signal unit 23.
あるいは、インバータ装置にスイッチング素子としてＧａＮ、ダイヤモンド、Ｇａ２Ｏ３といったワイドバンドギャップ半導体のＭＯＳＦＥＴ１１を用いてもよい。また、インバータ装置においては、上アーム及び下アームのそれぞれのＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出する手段として、ＭＯＳＦＥＴ１１に直列に接続したコイルであるソースインダクタンス３１を用いる。このソースインダクタンス３１はＭＯＳＦＥＴ１１に直列に接続されている。このため、このソースインダクタンス３１にはＭＯＳＦＥＴ１１のソースの誘導起電力が現れる。なお上アーム及び下アームは直列に接続されており、上アーム及び下アームのＭＯＳＦＥＴ１１同士が直列接続される。 Alternatively, a wide band gap semiconductor MOSFET 11 such as GaN, diamond, or Ga 2 O 3 may be used as a switching element in the inverter device. Further, in the inverter device, a source inductance 31 which is a coil connected in series to the MOSFET 11 is used as means for detecting the current flowing in the built-in diodes of the MOSFETs 11 of the upper arm and the lower arm. The source inductance 31 is connected to the MOSFET 11 in series. For this reason, an induced electromotive force of the source of the MOSFET 11 appears in the source inductance 31. The upper arm and the lower arm are connected in series, and the MOSFETs 11 of the upper arm and the lower arm are connected in series.
図５には従来のゲート電圧波形を示している。まず初めに、図５の従来のゲート電圧波形について説明する。図５では、上下のＰＷＭ信号入力時の５つの状態を示している。最初の（１）の状態（上アーム：オン、下アーム：オフ）では、モータ１２から電流がインバータ装置に流れ込む場合を示しており、上アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。 FIG. 5 shows a conventional gate voltage waveform. First, the conventional gate voltage waveform of FIG. 5 will be described. FIG. 5 shows five states when the upper and lower PWM signals are input. In the first state (1) (upper arm: on, lower arm: off), the current flows from the motor 12 to the inverter device, and the MOSFET 11 is synchronized with the upper arm MOSFET 11 being on. Rectifying operation is performed.
次の（２）の状態（上アーム：オフ、下アーム：オフ）では、上アームのＭＯＳＦＥＴ１１にオフ信号が入力され、デッドタイム（上アームと下アームがオフの状態）期間になる。図５で示す従来の制御方式の場合、同期整流動作が終了後、デッドタイム期間中は、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電するので、電流通電により素子の劣化が生じる可能性がある。 In the next state (2) (upper arm: off, lower arm: off), an off signal is input to the MOSFET 11 of the upper arm, and a dead time (upper arm and lower arm is off) period is entered. In the case of the conventional control method shown in FIG. 5, since the internal diode of the MOSFET 11 of the upper arm is energized during the dead time period after the synchronous rectification operation is completed, the element may be deteriorated by current energization.
次の（３）の状態（上アーム：オフ、下アーム：オン）では、下アームのＭＯＳＦＥＴ１１がオンすることで、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードの通電は終了する。さらに、（４）の状態（上アーム：オフ、下アーム：オフ）へ移行すると、デッドタイム期間に移行し、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電するので、電流通電により素子の劣化が生じる可能性がある。 In the next state (3) (upper arm: off, lower arm: on), the lower arm MOSFET 11 is turned on, and the energization of the built-in diode of the upper arm MOSFET 11 is terminated. Further, when the state (4) (upper arm: off, lower arm: off) is entered, the dead-time period is entered and the built-in diode of the MOSFET 11 of the upper arm is energized. There is sex.
その後、（１）の状態（（上アーム：オン、下アーム：オフ）に戻る。すなわち、（２）及び（４）の状態では、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電し、電流通電により素子の劣化が生じる可能性があるので、デッドタイム期間中に、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される期間を極力短く、あるいは電流を極力小さくしたい。 Thereafter, the state returns to the state of (1) ((upper arm: on, lower arm: off). That is, in the states of (2) and (4), the internal diode of the MOSFET 11 of the upper arm is energized and the current is energized. Therefore, during the dead time period, it is desired to shorten the period during which the internal diode of the MOSFET 11 of the upper arm is energized as short as possible, or to minimize the current as much as possible.
これに対して図１に本実施の形態のＰＷＭ波形及びゲート電圧波形を示す。図５と同じく、上下のＰＷＭ信号入力時の５つの状態を示している。最初の（１）の状態（上アーム：オン、下アーム：オフ）では、モータ１２から電流がインバータ装置に流れ込む場合を示しており、上アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。次の（２）の状態（上アーム：オフ、下アーム：オフ）では、上アームのＭＯＳＦＥＴ１１にオフ信号が入力され、デッドタイム（上アームと下アームがオフの状態）期間になる。 On the other hand, FIG. 1 shows a PWM waveform and a gate voltage waveform of the present embodiment. As in FIG. 5, five states when the upper and lower PWM signals are input are shown. In the first state (1) (upper arm: on, lower arm: off), the current flows from the motor 12 to the inverter device, and the MOSFET 11 is synchronized with the upper arm MOSFET 11 being on. Rectifying operation is performed. In the next state (2) (upper arm: off, lower arm: off), an off signal is input to the MOSFET 11 of the upper arm, and a dead time (upper arm and lower arm is off) period is entered.
図１で示す本実施の形態の制御方式の場合、同期整流動作が終了後、デッドタイム期間中は、上アームのＭＯＳＦＥＴ１１のゲート電圧に印加する電圧を制限し（ゲート電圧を制限電圧とし）、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、上アームのＭＯＳＦＥＴ１１のチャネルを通して通電する。この動作により、デッドタイム期間中に、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される電流を小さくすることができる。 In the case of the control method of the present embodiment shown in FIG. 1, the voltage applied to the gate voltage of the upper arm MOSFET 11 is limited during the dead time period after the synchronous rectification operation ends (the gate voltage is set as the limit voltage). Current is supplied through the channel of the upper arm MOSFET 11 as well as the built-in diode of the upper arm MOSFET 11. With this operation, it is possible to reduce the current supplied to the built-in diode of the upper arm MOSFET 11 during the dead time period.
また、（３）の状態（上アーム：オフ、下アーム：オン）では、下アームのＭＯＳＦＥＴ１１がオンすることで、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードへの通電は終了する。さらに、（４）の状態（上アーム：オフ、下アーム：オフ）へ移行すると、デッドタイム期間に移行する。 In the state (3) (upper arm: off, lower arm: on), the lower arm MOSFET 11 is turned on, and the energization of the built-in diode of the upper arm MOSFET 11 is terminated. Further, when the state shifts to the state (4) (upper arm: off, lower arm: off), it shifts to a dead time period.
このデッドタイム期間中も、上アームのＭＯＳＦＥＴ１１のゲート電圧を制限電圧とし、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、上アームのＭＯＳＦＥＴ１１のチャネルを通して通電する。この動作により、デッドタイム期間中に、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくすることができる。 Even during this dead time period, the gate voltage of the upper arm MOSFET 11 is set as the limiting voltage, and the current is supplied through the channel of the upper arm MOSFET 11 as well as the built-in diode of the upper arm MOSFET 11. With this operation, it is possible to reduce the current supplied to the built-in diode of the upper arm MOSFET 11 during the dead time period.
次に、本発明の第１の実施の形態による駆動回路２１について説明する。図２においては駆動回路２１を１相分のみ記載しているが、実際上は駆動回路２１は３相分存在する。駆動回路２１は、ＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出するために、ソースインダクタンス３１の電圧を検出する電流検出回路２２を有している。また論理回路２４は、ＰＷＭ信号部２３からの上下アームのＰＷＭ信号と電流検出回路２２からの信号を受け、オン状態の電圧、オフ状態の電圧及び制限電圧の３つの状態の電圧を決める。そして出力回路２５は、論理回路２４が決定した電圧に従ってインバータに電圧を印加する。なお論理回路２４及び出力回路２５を合わせて制御回路とする。 Next, the drive circuit 21 according to the first embodiment of the present invention will be described. In FIG. 2, only one phase of the drive circuit 21 is shown, but in reality there are three phases of the drive circuit 21. The drive circuit 21 has a current detection circuit 22 that detects the voltage of the source inductance 31 in order to detect the current flowing through the built-in diode of the MOSFET 11. In addition, the logic circuit 24 receives the PWM signals of the upper and lower arms from the PWM signal unit 23 and the signal from the current detection circuit 22, and determines the voltages in three states, that is, an on-state voltage, an off-state voltage, and a limit voltage. The output circuit 25 applies a voltage to the inverter according to the voltage determined by the logic circuit 24. The logic circuit 24 and the output circuit 25 are combined to form a control circuit.
また駆動回路２１中の、電流検出回路２２、論理回路２４及び出力回路２５は、同一電源を用いている。このように同一電源を用いることによって、駆動回路２１の電源回路を簡素化することができる。 The current detection circuit 22, the logic circuit 24, and the output circuit 25 in the drive circuit 21 use the same power source. By using the same power supply in this way, the power supply circuit of the drive circuit 21 can be simplified.
図３に、本発明の第１の実施の形態による出力回路２５の回路図を示す。また出力回路２５のゲート電圧Ｖgc1，Ｖgm1の入力方法を図４に示す。出力回路２５は、電圧Ｅ１，Ｅ２が印加された電源及び抵抗Ｒｇ＋，Ｒｇ−の抵抗器を備える。そして出力回路２５は、オン状態では＋Ｅ１の電圧を、オフ状態では−Ｅ２の電圧を出力する。また出力回路２５は、Ｖgm1がオンにされる（Ｈｉにされる）ことにより、抵抗Ｒ１，Ｒ２の定数が変えられることで、制限電圧を出力する。 FIG. 3 shows a circuit diagram of the output circuit 25 according to the first embodiment of the present invention. FIG. 4 shows a method for inputting the gate voltages Vgc1 and Vgm1 of the output circuit 25. The output circuit 25 includes a power source to which voltages E 1 and E 2 are applied and resistors having resistances R g + and R g− . The output circuit 25 is in the on state + voltage of E 1, the off-state to output a voltage of -E 2. The output circuit 25 outputs a limiting voltage by changing the constants of the resistors R 1 and R 2 when Vgm1 is turned on (set to Hi).
図６（Ｂ）に、本発明の第１の実施の形態による論理回路２４の回路図を示す。図６（Ａ）は、図１で示すＰＷＭ信号が（１）の状態（上アーム：オン、下アーム：オフ）から、（２）の状態（上アーム：オフ、下アーム：オフ）及び（３）の状態（上アーム：オフ、下アーム：オン）に移行する様子を示している。（１）の状態から（２）の状態に移行した場合、電流ＩＬはＭＯＳＦＥＴ１１のチャネルからＭＯＳＦＥＴ１１の内蔵ダイオードに通電される。 FIG. 6B shows a circuit diagram of the logic circuit 24 according to the first embodiment of the present invention. FIG. 6A shows the state (2) (upper arm: off, lower arm: off) and (2) from the state (upper arm: on, lower arm: off) of the PWM signal shown in FIG. The state of transition to the state 3) (upper arm: off, lower arm: on) is shown. (1) When the process proceeds to the state of (2) from the state of the current I L is energized from the channel of the MOSFET 11 in the internal diode of the MOSFET 11.
実際上、電流ＩＬが流れている状態において、ＰＷＭ信号がオンからオフ信号となり、ＲＳフリップフロップがセットされＶgm1がオンとなる。このことで抵抗Ｒ１，Ｒ２の定数が変わり、駆動回路２１は制限電圧を出力する。デッドタイム期間中のＭＯＳＦＥＴ１１のゲート駆動を制限する電圧値は、ＭＯＳＦＥＴ１１のゲートしきい値電圧以上、かつ、定格電流程度の値で電流飽和が生じるゲート電圧値以下に設定することが最も効果的である。 In practice, in a state in which current I L flows, PWM signal is turned off signals from the on, Vgm1 RS flip-flop is set is turned on. As a result, the constants of the resistors R 1 and R 2 change, and the drive circuit 21 outputs a limiting voltage. It is most effective to set the voltage value for limiting the gate drive of the MOSFET 11 during the dead time period to be not less than the gate threshold voltage of the MOSFET 11 and not more than the gate voltage value at which current saturation occurs at a value of about the rated current. is there.
図１１にＭＯＳＦＥＴ１１のドレイン電流Ｉｄ及びドレイン電圧Ｖｄｓの関係を示す特性図を示す。図１１はＭＯＳＦＥＴ１１のゲート電圧ＶＧＳが、０Ｖ、３Ｖ、６Ｖ、９Ｖ、１２Ｖ、１５Ｖ及び１８Ｖの場合を示している。図１１のドレイン電流−ドレイン電圧特性において、定格電流値は、ゲート電圧ＶＧＳが１０Ｖ程度で飽和電流となっており、図１１の特性を持つＭＯＳＦＥＴ１１のゲート駆動を制限する電圧値は、ゲート電圧１０Ｖ程度が望ましい。 FIG. 11 is a characteristic diagram showing the relationship between the drain current Id and the drain voltage Vds of the MOSFET 11. FIG. 11 shows the case where the gate voltage V GS of the MOSFET 11 is 0V, 3V, 6V, 9V, 12V, 15V and 18V. In the drain current-drain voltage characteristics of FIG. 11, the rated current value is a saturation current when the gate voltage V GS is about 10 V, and the voltage value for limiting the gate drive of the MOSFET 11 having the characteristics of FIG. About 10V is desirable.
また、デッドタイム期間中に制限電圧を設ける場合にＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流は、ＭＯＳＦＥＴ１１の定格電流の10％以上の場合が最も効果的である。すなわち、1000Ａが定格電流のＭＯＳＦＥＴ１１の場合、100Ａ程度に設定することが望ましい。 Further, when the limiting voltage is provided during the dead time period, the current flowing through the built-in diode of the MOSFET 11 is most effective when it is 10% or more of the rated current of the MOSFET 11. That is, when the MOSFET 11 has a rated current of 1000 A, it is desirable to set it to about 100 A.
下アームのＰＷＭ信号が入力され、ＭＯＳＦＥＴ１１がオンされると、電流ＩＬが減少する。電流ＩＬが減少し、駆動回路２１が出力する制限電圧が設定した基準電圧以下になるとＲＳフリップフロップはリセットされる。このことで上アームのＭＯＳＦＥＴ１１の電流は遮断される。 PWM signal of the lower arm is input and MOSFET11 is turned on, the current I L decreases. Current I L decreases, the driving circuit 21 becomes equal to or lower than the reference voltage limit voltage is set to output RS flip-flop is reset. This cuts off the current of the upper arm MOSFET 11.
図７（Ｂ）は、図６（Ｂ）と同様に本発明の第１の実施の形態による論理回路２４の回路図を示す。図７（Ａ）は、図１で示すＰＷＭ信号が（３）の状態（上アーム：オフ、下アーム：オン）から、（４）の状態（上アーム：オフ、下アーム：オフ）及び（１）の状態（上アーム：オン、下アーム：オフ）に移行する様子を示している。（３）の状態から（４）の状態に移行した場合、下アームのＭＯＳＦＥＴ１１がターンオフに移行することで、電流ＩＬが上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される。 FIG. 7B is a circuit diagram of the logic circuit 24 according to the first embodiment of the present invention, as in FIG. 7A shows the state (4) from the state (3) of the PWM signal shown in FIG. 1 (upper arm: off, lower arm: on) and (4) (upper arm: off, lower arm: off) and ( The state of transition to the state 1) (upper arm: on, lower arm: off) is shown. (3) when moving from state to state (4) of that MOSFET11 of the lower arm is moved to turn off, current I L is energized built-in diode of the MOSFET11 of the upper arm.
実際上、上アームのＰＷＭ信号がオフの状態において、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電されることにより、ＲＳフリップフロップがセットされＶgm1がオンとなる。このことで抵抗Ｒ１，Ｒ２の定数が変わり、駆動回路２１は制限電圧を出力する。デッドタイム期間中のＭＯＳＦＥＴ１１のゲート駆動を制限する電圧値は、ＭＯＳＦＥＴ１１のゲートしきい値電圧以上、かつ、定格電流程度の値で電流飽和が生じるゲート電圧値以下に設定することが最も効果的である。 In practice, when the upper arm PWM signal is off, the built-in diode of the upper arm MOSFET 11 is energized, so that the RS flip-flop is set and Vgm1 is turned on. As a result, the constants of the resistors R 1 and R 2 change, and the drive circuit 21 outputs a limiting voltage. It is most effective to set the voltage value for limiting the gate drive of the MOSFET 11 during the dead time period to be not less than the gate threshold voltage of the MOSFET 11 and not more than the gate voltage value at which current saturation occurs at a value of about the rated current. is there.
また、デッドタイム期間中に制限電圧を設ける場合にＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流は、ＭＯＳＦＥＴ１１の定格電流の10％以上の場合が最も効果的である。 Further, when the limiting voltage is provided during the dead time period, the current flowing through the built-in diode of the MOSFET 11 is most effective when it is 10% or more of the rated current of the MOSFET 11.
上アームのＰＷＭ信号が入力され、ＭＯＳＦＥＴ１１がオンされると、ＲＳフリップフロップはリセットされる。このことで、上アームのＭＯＳＦＥＴ１１のゲート電圧は電圧Ｅ１に上昇する。 When the upper arm PWM signal is input and the MOSFET 11 is turned on, the RS flip-flop is reset. This is, the gate voltage of the MOSFET11 of the upper arm is raised to the voltage E 1.
このため本実施の形態によれば、回路や動作を複雑にすることなく、ＭＯＳＦＥＴ１１の内蔵ダイオードの通電を最小化することにより、小型かつ高信頼なインバータ装置を提供することができる。 Therefore, according to the present embodiment, it is possible to provide a small and highly reliable inverter device by minimizing the energization of the built-in diode of the MOSFET 11 without complicating the circuit and operation.
（２）第２の実施の形態
図８に、本発明の第２の実施の形態によるＰＷＭ波形及びゲート電圧出力波形を示す。本実施の形態では、インバータ装置から電流がモータ１２に流れ込む場合を示しており、下アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。
(2) Second Embodiment FIG. 8 shows a PWM waveform and a gate voltage output waveform according to a second embodiment of the present invention. In the present embodiment, a case where a current flows from the inverter device to the motor 12 is shown, and the MOSFET 11 performs a synchronous rectification operation in a state where the lower arm MOSFET 11 is turned on.
図８では、上下のＰＷＭ信号入力時の５つの状態を示している。最初の（１）の状態（上アーム：オン、下アーム：オフ）では、インバータ装置から電流がモータ１２に流れ込む場合を示しており、下アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。次の（２）の状態（上アーム：オフ、下アーム：オフ）では、下アームのＭＯＳＦＥＴ１１にオフ信号が入力され、デッドタイム（上アームと下アームがオフの状態）期間になる。 FIG. 8 shows five states when the upper and lower PWM signals are input. The first state (1) (upper arm: on, lower arm: off) shows a case where current flows from the inverter device to the motor 12, and the MOSFET 11 is synchronized with the lower arm MOSFET 11 turned on. Rectifying operation is performed. In the next state (2) (upper arm: off, lower arm: off), an off signal is input to the MOSFET 11 of the lower arm, and a dead time (upper arm and lower arm is off) period is entered.
図８に示す本実施の形態の制御方式の場合、同期整流動作が終了後、デッドタイムドタイム期間中は、下アームのＭＯＳＦＥＴ１１のゲート電圧を制限電圧とすることで、ＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、下アームのＭＯＳＦＥＴ１１のチャネルを通しても電流が通電される。この動作によりデッドタイム期間中に下アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される電流を小さくすることができる。 In the case of the control method of this embodiment shown in FIG. 8, the gate voltage of the MOSFET 11 of the lower arm is set as the limiting voltage during the dead time period after the synchronous rectification operation is completed, so that only the built-in diode of the MOSFET 11 is used. In addition, a current is passed through the channel of the MOSFET 11 in the lower arm. By this operation, the current supplied to the built-in diode of the lower arm MOSFET 11 during the dead time can be reduced.
また、（３）の状態（上アーム：オフ、下アーム：オン）では、上アームのＭＯＳＦＥＴ１１がオンすることで、下アームのＭＯＳＦＥＴ１１の内蔵ダイオードへの通電は終了する。さらに、（４）の状態（上アーム：オフ、下アーム：オフ）へ移行すると、デッドタイム期間に移行する。 In the state (3) (upper arm: off, lower arm: on), the upper arm MOSFET 11 is turned on, and the energization of the built-in diode of the lower arm MOSFET 11 is completed. Further, when the state shifts to the state (4) (upper arm: off, lower arm: off), it shifts to a dead time period.
このデッドタイム期間中も、下アームのＭＯＳＦＥＴ１１のゲート電圧を制限電圧とし、下アームのＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、下アームのＭＯＳＦＥＴ１１のチャネルを通して電流が通電される。この動作により、デッドタイム期間中に、下アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくすることができる。 Even during the dead time period, the gate voltage of the lower arm MOSFET 11 is set as the limiting voltage, and the current is supplied through the channel of the lower arm MOSFET 11 as well as the built-in diode of the lower arm MOSFET 11. With this operation, the current supplied to the built-in diode of the lower arm MOSFET 11 can be reduced during the dead time period.
（３）第３の実施の形態
図９に、本発明の第３の実施の形態による電力変換装置及び駆動回路ブロック図を示す。第１の実施の形態と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用いている。
(3) Third Embodiment FIG. 9 shows a block diagram of a power conversion device and a drive circuit according to a third embodiment of the present invention. The same portions or portions having the same functions as those in the first embodiment are denoted by the same reference numerals in different drawings.
第１の実施の形態では、上アームと下アームのそれぞれのＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出するために、ソースインダクタンス３１を用いているが、第３の実施の形態では、ＭＯＳＦＥＴ１１に直列に接続されるシャント抵抗３２を用いている。電流検出回路２２は、このシャント抵抗の電圧降下を検出することで内蔵ダイオードに流れる電流を検出する。 In the first embodiment, the source inductance 31 is used to detect the current flowing in the built-in diodes of the MOSFETs 11 of the upper arm and the lower arm. However, in the third embodiment, the source inductance 31 is connected in series with the MOSFET 11. A shunt resistor 32 to be connected is used. The current detection circuit 22 detects the current flowing through the built-in diode by detecting the voltage drop of the shunt resistor.
電流検出回路２２が、ソースインダクタンス３１の代わりにシャント抵抗３２を用いて電流を検出する以外は、本実施の形態による駆動回路２１の構成は第１の実施の形態と同様となっており、回路や動作を複雑にすることなく、ＭＯＳＦＥＴ１１の内蔵ダイオードの通電を最小化することにより、小型で高信頼なインバータ装置を提供することができる。 The configuration of the drive circuit 21 according to the present embodiment is the same as that of the first embodiment except that the current detection circuit 22 detects a current using a shunt resistor 32 instead of the source inductance 31. By minimizing the energization of the built-in diode of the MOSFET 11 without complicating the operation, it is possible to provide a small and highly reliable inverter device.
（４）第４の実施の形態
図１０に、本発明の第４の実施の形態による電力変換装置及び駆動回路ブロック図を示す。第１の実施の形態と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用いている。
(4) Fourth Embodiment FIG. 10 shows a block diagram of a power converter and a drive circuit according to a fourth embodiment of the present invention. The same portions or portions having the same functions as those in the first embodiment are denoted by the same reference numerals in different drawings.
第１の実施の形態では、上アームと下アームのそれぞれのＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出するために、ソースインダクタンス３１を用いているが、第４の実施の形態では、カレントトランス３３を用いている。 In the first embodiment, the source inductance 31 is used to detect the current flowing in the built-in diodes of the MOSFETs 11 of the upper arm and the lower arm. However, in the fourth embodiment, the current transformer 33 is Used.
電流検出回路２２が、ソースインダクタンス３１の代わりにカレントトランス３３を用いて電流を検出する以外は、本実施の形態による駆動回路２１の構成は第１の実施の形態と同様となっており、回路や動作を複雑にすることなく、ＭＯＳＦＥＴ１１の内蔵ダイオードの通電を最小化することにより、小型で、高信頼なインバータ装置を提供することができる。 The configuration of the drive circuit 21 according to the present embodiment is the same as that of the first embodiment except that the current detection circuit 22 detects a current using a current transformer 33 instead of the source inductance 31. By minimizing the energization of the built-in diode of the MOSFET 11 without complicating the operation, it is possible to provide a small and highly reliable inverter device.
（５）第５の実施の形態
図１２に、本発明の第５の実施の形態による電力変換装置及び駆動回路ブロック図を示す。第１の実施の形態と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用いている。
(5) Fifth Embodiment FIG. 12 shows a block diagram of a power converter and a drive circuit according to a fifth embodiment of the present invention. The same portions or portions having the same functions as those in the first embodiment are denoted by the same reference numerals in different drawings.
第１の実施の形態の図２では、各アームは、ＭＯＳＦＥＴ１１のみで構成されている例を示しているが、本実施の形態では、ＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくする目的で、ＭＯＳＦＥＴ１１と並列に、逆並列のダイオード１６を接続している。第１の実施の形態と異なるのは、デッドタイム期間中は、ＭＯＳＦＥＴ１１の内蔵ダイオードと逆並列のダイオード１６とに電流が通電する点である。 FIG. 2 of the first embodiment shows an example in which each arm is composed of only the MOSFET 11. However, in this embodiment, the MOSFET 11 is used for the purpose of reducing the current flowing to the built-in diode of the MOSFET 11. In parallel, an antiparallel diode 16 is connected. The difference from the first embodiment is that current flows through the diode 11 in the MOSFET 11 and the diode 16 in antiparallel during the dead time period.
この場合においても、第１の実施の形態の図１のゲート電圧波形を用いて第１の実施の形態と同様の制御を行うことによって、ＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくすることができる。このため、逆並列のダイオードの面積を従来よりも、大幅に低減することができる。 Even in this case, the current supplied to the built-in diode of the MOSFET 11 can be reduced by performing the same control as in the first embodiment using the gate voltage waveform of FIG. 1 of the first embodiment. . For this reason, the area of the diode in antiparallel can be significantly reduced as compared with the conventional case.
尚、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることが可能である。また、各実施の形態の構成の一部について、他の実施の形態の構成の追加・削除・置換をすることが可能である。 In addition, this invention is not limited to above-described embodiment, Various modifications are included. For example, part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. . In addition, a part of the configuration of each embodiment can be added to, deleted from, or replaced with the configuration of another embodiment.
１１……ＭＯＳＦＥＴ、１２……モータ、１４……直流電源、１５……平滑用コンデンサ、１６……ダイオード、２１……駆動回路、２２……電流検出回路、２３……ＰＷＭ信号部、２４……論理回路、２５……出力回路、３１……ソースインダクタンス、３２……シャント抵抗、３３……カレントトランス。
DESCRIPTION OF SYMBOLS 11 ... MOSFET, 12 ... Motor, 14 ... DC power supply, 15 ... Smoothing capacitor, 16 ... Diode, 21 ... Drive circuit, 22 ... Current detection circuit, 23 ... PWM signal part, 24 ... ... logic circuit, 25 ... output circuit, 31 ... source inductance, 32 ... shunt resistor, 33 ... current transformer.
Claims (11)
前記上アーム及び下アームの前記ＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出する電流検出回路と、
前記上アーム及び前記下アームの前記ＭＯＳＦＥＴのゲートを制御する制御回路と
を備え、
前記電流検出回路は、
前記上アーム及び前記下アームのデッドタイム期間中の前記ＭＯＳＦＥＴの前記内蔵ダイオードに流れる前記電流を検出し、
前記制御回路は、
前記電流に基づいて前記ＭＯＳＦＥＴのゲート駆動電圧に印加する電圧を制限する期間である制限期間を設ける
ことを特徴とする半導体素子の駆動回路。 In a semiconductor element drive circuit for driving a semiconductor element in which MOSFETs of an upper arm and a lower arm are connected in series,
A current detection circuit for detecting a current flowing in a built-in diode of the MOSFET of the upper arm and the lower arm;
A control circuit for controlling the gates of the MOSFETs of the upper arm and the lower arm,
The current detection circuit includes:
Detecting the current flowing in the built-in diode of the MOSFET during the dead time period of the upper arm and the lower arm;
The control circuit includes:
A driving circuit for a semiconductor element, characterized in that a limiting period is provided that limits a voltage applied to the gate driving voltage of the MOSFET based on the current.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 The semiconductor element drive circuit according to claim 1, wherein a diode is connected in parallel to each of the MOSFETs.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 2. The semiconductor element driving circuit according to claim 1, wherein the limiting period is from when the gate voltage of the MOSFET is turned off until the current flowing through the built-in diode of the MOSFET starts to decrease.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 2. The drive circuit for a semiconductor device according to claim 1, wherein the limited period is from a time when the current starts to flow through the built-in diode of the MOSFET to a time when the gate voltage of the MOSFET is turned on.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 The semiconductor device driving circuit according to claim 1, wherein the MOSFET is made of SiC.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 2. The semiconductor element driving circuit according to claim 1, wherein the current detection circuit detects the current flowing through the built-in diode by detecting a voltage of a source inductance connected in series to the MOSFET. 3.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 2. The drive circuit for a semiconductor device according to claim 1, wherein the current detection circuit detects the current flowing through the built-in diode by detecting a voltage drop of a shunt resistor connected in series to the MOSFET. 3. .
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 2. The semiconductor element driving circuit according to claim 1, wherein the current detection circuit detects the current flowing through the built-in diode by using a current transformer connected in series to the MOSFET. 3.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 2. The semiconductor element driving circuit according to claim 1, wherein a power source of the current detection circuit and a power source of the control circuit are the same.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 The voltage value for limiting the gate drive of the MOSFET during the dead time period of the upper arm and the lower arm is a gate voltage value at which current saturation occurs at a value equal to or higher than the gate threshold voltage of the MOSFET and about a rated current. The drive circuit for a semiconductor device according to claim 1, wherein the drive circuit is set as follows.
ことを特徴とする請求項１に記載の半導体素子の駆動回路。 The current detection circuit detects the current flowing through the built-in diode of the MOSFET during a dead time period of the upper arm and the lower arm, and the current flowing through the built-in diode of the MOSFET is a rated current of 10 The drive circuit for a semiconductor device according to claim 1, wherein the limit period is set to be equal to or greater than%.
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