JP2019012910A - Encoder, decoder, transmitter, and receiver - Google Patents

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慎悟 朝倉
Shingo Asakura
慎悟 朝倉
鈴木　陽一
Yoichi Suzuki
陽一 鈴木
知明 竹内
Tomoaki Takeuchi
知明 竹内
健一 土田
Kenichi Tsuchida
健一 土田
正寛 岡野
Masahiro Okano
正寛 岡野
研一 村山
Kenichi Murayama
研一 村山
円香 本田
Madoka Honda
円香 本田
祥次 田中
Shoji Tanaka
祥次 田中
斎藤　恭一
Kyoichi Saito
恭一 斎藤
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Abstract

To provide a digital data transmitter and a digital data receiver which use an LDPC code as a terrestrial broadcasting error correction code and improve performance of the LDPC code with respect to each of LDPC encoding ratios of 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16 and are excellent in noise resistance.SOLUTION: A transmitter 1 has an encoder (LDPC encoding section 114) provided with means which performs LDPC encoding using an inspection matrix including a partial matrix configured by arranging one element of the partial matrix corresponding to an information length of each encoding ratio at intervals of plural types of cycle numbers in a column direction with inspection matrix default value tables which have a code length of 69120 bits and are preliminarily determined for each encoding ratio as default values. A receiver 2 has a decoder (LDPC decoding section 212) provided with means which decodes digital data encoded by the encoder.SELECTED DRAWING: Figure 4

Description

本発明は、衛星放送及び地上放送並びに固定通信及び移動通信の技術分野に関するものであり、特に、デジタルデータの符号化器、復号器、送信装置及び受信装置に関する。   The present invention relates to the technical fields of satellite broadcasting and terrestrial broadcasting, fixed communication, and mobile communication, and more particularly to a digital data encoder, decoder, transmitter, and receiver.

デジタル伝送方式では、各サービスで利用可能な周波数帯域幅において、より多くの情報が伝送可能なよう、多値変調方式がよく用いられる。周波数利用効率を高めるには、変調信号１シンボル当たりに割り当てるビット数（変調次数）を高めるのが有効であるが、周波数１Ｈｚあたりに伝送可能な情報速度の上限値と信号対雑音比の関係はシャノン限界で制限される。   In the digital transmission system, a multi-level modulation system is often used so that more information can be transmitted in the frequency bandwidth available for each service. In order to increase the frequency utilization efficiency, it is effective to increase the number of bits (modulation order) allocated per symbol of the modulation signal, but the relationship between the upper limit of the information rate that can be transmitted per 1 Hz of frequency and the signal-to-noise ratio is Limited by Shannon limit.

現在利用されている地上デジタル放送では、誤り訂正符号を用いた受信装置における情報訂正が行われている。パリティビットと呼ばれる冗長信号を送るべき情報に付加することで信号の冗長度（符号化率）を制御し、雑音に対する耐性を上げることが可能である。誤り訂正符号と変調方式は密接に関わっており、信号対雑音比に対する周波数利用効率の理論的な上限値はシャノン限界と呼ばれる。シャノン限界に迫る性能を有する強力な誤り訂正符号の一つとしてＬＤＰＣ（Low Density Parity Check）符号が１９６２年にギャラガーによって提案されている（例えば、非特許文献１参照）。   In terrestrial digital broadcasting currently used, information correction is performed in a receiving apparatus using an error correction code. By adding a redundant signal called a parity bit to information to be sent, it is possible to control the redundancy (coding rate) of the signal and increase the resistance to noise. The error correction code and the modulation scheme are closely related, and the theoretical upper limit of the frequency utilization efficiency with respect to the signal-to-noise ratio is called the Shannon limit. As a powerful error correction code having a performance approaching the Shannon limit, an LDPC (Low Density Parity Check) code was proposed by Gallagher in 1962 (see, for example, Non-Patent Document 1).

ＬＤＰＣ符号は、非常に疎な検査行列Ｈ（検査行列の要素が０と１からなり、且つ１の数が非常に少ない）により定義される線形符号である。   The LDPC code is a linear code defined by a very sparse check matrix H (the elements of the check matrix are 0 and 1 and the number of 1 is very small).

ＬＤＰＣ符号は符号長を大きくし、適切な検査行列を用いることによりシャノン限界に迫る伝送特性が得られる強力な誤り訂正符号であり、次世代の放送サービスである４Ｋ・８Ｋスーパーハイビジョン衛星放送の伝送方式を規定するＡＲＩＢ ＳＴＤ−Ｂ４４（以下、高度衛星放送方式と呼ぶ。例えば、非特許文献２参照）においてもＬＤＰＣ符号が採用されている。多値変調とＬＤＰＣ符号をはじめとする強力な誤り訂正符号を組み合わせることで、より高い周波数利用効率の伝送が可能となってきている。   The LDPC code is a powerful error correction code that can obtain transmission characteristics approaching the Shannon limit by increasing the code length and using an appropriate check matrix. Transmission of 4K / 8K super high-definition satellite broadcasting, the next-generation broadcasting service. The LDPC code is also adopted in ARIB STD-B44 (hereinafter referred to as an advanced satellite broadcasting system, for example, see Non-Patent Document 2) that defines the system. By combining multi-level modulation and a powerful error correction code such as an LDPC code, transmission with higher frequency utilization efficiency has become possible.

高度衛星放送方式を例にした場合、本方式におけるＬＤＰＣ符号の符号長は、前方向誤り訂正方式（ＦＥＣ：Forward Error Correction）フレームで構成され、４４８８０ビットであり、ＢＰＳＫ限界（信号点配置をＢＰＳＫとした場合の信号対雑音比に対する周波数利用効率の理論的な上限値）から約１ｄＢ以内の性能を有することが示されている（例えば、非特許文献３参照）。   In the case of the advanced satellite broadcasting system as an example, the code length of the LDPC code in this system is composed of a forward error correction (FEC) frame, which is 44880 bits, and has a BPSK limit (the signal point arrangement is BPSK). (Theoretical upper limit value of the frequency utilization efficiency with respect to the signal-to-noise ratio) is shown to have a performance within about 1 dB (for example, see Non-Patent Document 3).

また、高度衛星放送方式においては、ＬＤＰＣ符号化率として、４１／１２０（≒１／３）、４９／１２０（≒２／５）、６１／１２０（≒１／２）、７３／１２０（≒３／５）、８１／１２０（≒２／３）、８９／１２０（≒３／４）、９３／１２０（≒７／９）、９７／１２０（≒４／５）、１０１／１２０（≒５／６）、１０５／１２０（≒７／８）、及び、１０９／１２０（≒９／１０）の１１種類が定められている。   In the advanced satellite broadcasting system, the LDPC coding rates are 41/120 (≈1 / 3), 49/120 (≈2 / 5), 61/120 (≈1 / 2), 73/120 (≈ 3/5), 81/120 (≈2 / 3), 89/120 (≈3 / 4), 93/120 (≈7 / 9), 97/120 (≈4 / 5), 101/120 (≈ 11 types of 5/6), 105/120 (≈7 / 8), and 109/120 (≈9 / 10) are defined.

R. G Gallager, “Low Density Parity Check Codes,” in Research Monograph series Cambridge, MIT Press, 1963R. G Gallager, “Low Density Parity Check Codes,” in Research Monograph series Cambridge, MIT Press, 1963 “高度広帯域衛星デジタル放送の伝送方式 標準規格 ARIB STD-B44 2.1版、平成28年3月25日改定、一般社団法人 電波産業会（ARIB）"Transmission system of advanced broadband satellite digital broadcasting standard ARIB STD-B44 2.1 version, revised on March 25, 2016, Japan Radio Industry Association (ARIB) 鈴木他、“高度ＢＳデジタル放送用ＬＤＰＣ符号の設計”、映像情報メディア学会誌、一般社団法人映像情報メディア学会、映像情報メディア vol.62、No.12、2008年12月1日、pp.1997-2004Suzuki et al., “Design of LDPC codes for advanced BS digital broadcasting”, Journal of the Institute of Image Information and Television Engineers, The Institute of Image Information and Television Engineers, Image Information Media vol.62, No.12, December 1, 2008, pp.1997 -2004

昨今、現行の衛星・地上放送による２Ｋサービスや、衛星放送による４Ｋ・８Ｋスーパーハイビジョンに加え、新たに地上放送による４Ｋ・８Ｋスーパーハイビジョン（以下、次世代地上放送）の提供が期待されている。しかしながら、４Ｋ・８Ｋスーパーハイビジョン（以下、４Ｋ・８Ｋ）は情報量が膨大であり、十分に高いサービス時間率を維持して次世代地上放送網を構築するには、劣悪な伝搬環境による雑音に埋もれない、十分高い送信電力が求められる。また、衛星放送の場合、衛星中継器における非線形歪や、降雨減衰による電力低下が主な信号劣化要因であるが、地上放送においては、マルチパスフェージングや都市雑音など、地上伝搬特有の信号劣化が発生する。よって、次世代地上放送における誤り訂正符号の基本性能としては、符号長が長いＬＤＰＣ符号を適用することで、なるべくシャノン限界に迫る非常に誤り訂正能力が高いことが求められる。さらに、放送事業者によって、放送品質とサービス時間率のバランスのとり方は異なることから、複数の符号化率を適時切り替えることで、情報ビットレートの選択が柔軟に変更でき、少なくとも、上述の高度衛星方式と同等以上の選択肢を用意することが望ましい。   Recently, in addition to the current 2K service by satellite / terrestrial broadcasting and 4K / 8K super high-definition by satellite broadcasting, 4K / 8K super high-definition (hereinafter referred to as next-generation terrestrial broadcasting) by terrestrial broadcasting is expected. However, 4K / 8K Super Hi-Vision (hereinafter referred to as 4K / 8K) has an enormous amount of information. To build a next-generation terrestrial broadcasting network while maintaining a sufficiently high service time rate, noise caused by a poor propagation environment A sufficiently high transmission power that is not buried is required. In satellite broadcasting, non-linear distortion in satellite repeaters and power reduction due to rain attenuation are the main signal degradation factors. In terrestrial broadcasting, signal degradation peculiar to terrestrial propagation such as multipath fading and urban noise occurs. Occur. Therefore, the basic performance of the error correction code in next-generation terrestrial broadcasting is required to have a very high error correction capability that approaches the Shannon limit as much as possible by applying an LDPC code having a long code length. Furthermore, since the method of balancing broadcast quality and service time rate differs depending on the broadcaster, the selection of information bit rate can be changed flexibly by switching multiple coding rates in a timely manner, and at least the above-mentioned advanced satellite It is desirable to prepare options that are equal to or better than the method.

次世代地上放送における符号化率の選択肢としては、符号長を６９１２０ビットとし、符号化率は２／１６、３／１６、４／１６、５／１６、６／１６、７／１６、８／１６、９／１６、１０／１６、１１／１６、１２／１６、１３／１６、１４／１６の合計１３種類が検討されている。この符号化率数は、高度衛星放送方式で採用された１１種類よりも十分に広範囲な選択肢である一方、符号化率毎に、シャノン限界に近い性能を有するＬＤＰＣ符号検査行列を設計する必要がある。従って、地上放送における地上伝搬特有の信号劣化が発生することを加味し、尚且つ当該符号化率にとって最適化された検査行列とするための技法が求められる。   As coding rate options in next-generation terrestrial broadcasting, the code length is 69120 bits, and the coding rates are 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8 / A total of 13 types are being studied: 16, 9/16, 10/16, 11/16, 12/16, 13/16, and 14/16. While this coding rate number is a sufficiently broader choice than the 11 types adopted in the advanced satellite broadcasting system, it is necessary to design an LDPC code check matrix having performance close to the Shannon limit for each coding rate. is there. Therefore, there is a need for a technique for taking into account the occurrence of signal degradation peculiar to terrestrial propagation in terrestrial broadcasting, and for making a check matrix optimized for the coding rate.

本発明は、ＬＤＰＣ符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々に関して、地上放送用の誤り訂正符号としてＬＤＰＣ符号の適用及びその性能改善を図り、耐雑音性に優れたデジタルデータの符号化器、復号器、送信装置及び受信装置を提供することを目的とする。   The present invention relates to each of LDPC coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16, and the application and performance of the LDPC code as an error correction code for terrestrial broadcasting. An object of the present invention is to provide an encoder, a decoder, a transmission device, and a reception device for digital data that are improved and have excellent noise resistance.

本発明に係る送信装置及び受信装置において、本発明に係る符号化器及び復号器はＬＤＰＣ符号率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々のＬＤＰＣ符号に関する処理を備え、さらにＬＤＰＣ符号率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々の特性を効果的に改善させる検査行列初期値テーブルを用いてＬＤＰＣ符号に関する処理を実行する。また、本発明に係る送信装置及び受信装置は、当該ＬＤＰＣ符号率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々の検査行列初期値テーブルを用いたＬＤＰＣ符号の検査行列が、ビットインターリーブ機能を生じさせるためにパリティインターリーブを施した部分行列を含むよう構成する。   In the transmitting apparatus and the receiving apparatus according to the present invention, the encoder and the decoder according to the present invention are respectively LDPC code rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16. Parity check matrix initial value table that effectively improves the characteristics of LDPC code rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16 Is used to execute processing related to the LDPC code. The transmitting apparatus and the receiving apparatus according to the present invention use the parity check matrix initial value tables of the LDPC code rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16, respectively. The LDPC code check matrix includes a partial matrix subjected to parity interleaving in order to generate a bit interleaving function.

即ち、本発明の符号化器は、符号化率毎に固有の検査行列を用いてデジタルデータをＬＤＰＣ符号化する符号化器であって、６９１２０ビットからなる符号長で符号化率毎に予め定めた検査行列初期値テーブルを初期値として、符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々に応じた情報長に対応する部分行列の１の要素を、列方向に複数種類のサイクル数で周期的に配置して構成した部分行列を含む検査行列を用いてＬＤＰＣ符号化を行う手段を備えることを特徴とする。   That is, the encoder of the present invention is an encoder that LDPC-encodes digital data using a unique check matrix for each encoding rate, and is predetermined for each encoding rate with a code length of 69120 bits. The sub-matrix corresponding to the information length corresponding to each of the coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16, using the parity check matrix initial value table as an initial value. It is characterized by comprising means for performing LDPC encoding using a parity check matrix including a partial matrix configured by arranging one element periodically in the column direction with a plurality of types of cycles.

また、本発明の符号化器において、前記符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々の検査行列初期値テーブルに基づく検査行列は、前記部分行列として、第１のサイクル数で周期的に１の要素を列方向に配置する第１の部分行列と、前記第１のサイクル数とは異なる第２のサイクル数で周期的に１の要素を列方向に配置する第２の部分行列とを含むことを特徴とする。   In the encoder of the present invention, a parity check matrix based on a parity check matrix initial value table of each of the coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16 is: As the partial matrix, a first partial matrix in which elements of 1 are periodically arranged in the column direction at a first cycle number, and a periodicity of 1 at a second cycle number different from the first cycle number. And a second sub-matrix arranged in the column direction.

また、本発明の符号化器において、前記符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々の検査行列初期値テーブルに基づく検査行列は、前記第１のサイクル数毎に行方向へシフトし前記第２のサイクル数で周期的に１の要素を列方向に配置することでパリティインターリーブを施した第３の部分行列を更に含むことを特徴とする。   In the encoder of the present invention, a parity check matrix based on a parity check matrix initial value table of each of the coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16 is: , Further including a third submatrix that is parity-interleaved by shifting in the row direction every first cycle number and periodically arranging one element in the column direction in the second cycle number. Features.

また、本発明の符号化器において、前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率２／１６の検査行列初期値テーブル（表１）は、以下の表からなることを特徴とする。   In the encoder of the present invention, initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D. The parity check matrix initial value table (Table 1) of the coding rate 2/16 shown includes the following table.

また、本発明の符号化器において、前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率３／１６の検査行列初期値テーブル（表２）は、以下の表からなることを特徴とする。   In the encoder of the present invention, initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D. The parity check matrix initial value table (Table 2) of the coding rate 3/16 shown is characterized by comprising the following table.

また、本発明の符号化器において、前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率４／１６の検査行列初期値テーブル（表３）は、以下の表からなることを特徴とする。   In the encoder of the present invention, initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D. The parity check matrix initial value table (Table 3) of the coding rate 4/16 shown is composed of the following table.

また、本発明の符号化器において、前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率５／１６の検査行列初期値テーブル（表４）は、以下の表からなることを特徴とする。   In the encoder of the present invention, initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D. The parity check matrix initial value table (Table 4) having the coding rate of 5/16 shown in FIG.

また、本発明の符号化器において、前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率６／１６の検査行列初期値テーブル（表５）は、以下の表からなることを特徴とする。   In the encoder of the present invention, initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D. The parity check matrix initial value table (Table 5) of the coding rate 6/16 shown is composed of the following table.

また、本発明の符号化器において、前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率７／１６の検査行列初期値テーブル（表６）は、以下の表からなることを特徴とする。   In the encoder of the present invention, initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D. The parity check matrix initial value table (Table 6) of the coding rate 7/16 shown is characterized by comprising the following table.

また、本発明の復号器は、本発明の符号化器で符号化したデータを、前記検査行列に基づいてＬＤＰＣ復号することを特徴とする。   The decoder of the present invention is characterized in that the data encoded by the encoder of the present invention is subjected to LDPC decoding based on the check matrix.

また、本発明の送信装置は、本発明の符号化器を備えることを特徴とする。   Moreover, the transmission apparatus of the present invention includes the encoder of the present invention.

また、本発明の受信装置は、本発明の復号器を備えることを特徴とする。   Moreover, the receiving device of the present invention includes the decoder of the present invention.

本発明によれば、地上放送における非常に劣悪な雑音環境においても、ＬＤＰＣ符号の性能を高め周波数利用効率の向上を実現することが可能となる。   According to the present invention, it is possible to improve the performance of the LDPC code and improve the frequency utilization efficiency even in a very poor noise environment in terrestrial broadcasting.

本発明による一実施例の伝送システムにおける送信装置の主要な構成要素のみを概略的に示すブロック図である。It is a block diagram which shows roughly only the main components of the transmitter in the transmission system of one Example by this invention. 本発明による一実施例の伝送システムにおける受信装置の主要な構成要素のみを概略的に示すブロック図である。It is a block diagram which shows roughly only the main components of the receiver in the transmission system of one Example by this invention. （ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率２／１６の伝送システムにおける伝送フレームの構成を示す図である。(A), (b) is a figure which shows the structure of the transmission frame in the transmission system of LDPC code rate 2/16 of one Example by this invention, respectively. 本発明に係るＬＤＰＣ符号化率２／１６の検査行列Ｈを示す図である。It is a figure which shows the check matrix H of LDPC coding rate 2/16 concerning the present invention. 本発明に係るＬＤＰＣ符号化率２／１６の部分行列Ｂを示す図である。It is a figure which shows the partial matrix B of LDPC coding rate 2/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率２／１６の部分行列Ｉを示す図である。It is a figure which shows the partial matrix I of LDPC coding rate 2/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率２／１６の部分行列Ａを示す図である。It is a figure which shows the partial matrix A of LDPC code rate 2/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率２／１６の部分行列Ｃを示す図である。It is a figure which shows the partial matrix C of LDPC code rate 2/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率２／１６の部分行列Ｄを示す図である。It is a figure which shows the partial matrix D of LDPC coding rate 2/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率２／１６のＱＰＳＫ変調適用時のＣ／Ｎ対ＢＥＲ特性を示す図である。It is a figure which shows the C / N vs. BER characteristic at the time of QPSK modulation application of LDPC coding rate 2/16 concerning the present invention. 本発明に係るＬＤＰＣ符号化率２／１６のＱＰＳＫ変調適用時のシャノン限界との差を示す図である。It is a figure which shows the difference with the Shannon limit at the time of QPSK modulation application of the LDPC code rate 2/16 concerning this invention. （ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率３／１６の伝送システムにおける伝送フレームの構成を示す図である。(A), (b) is a figure which shows the structure of the transmission frame in the transmission system of LDPC code rate 3/16 of one Example by this invention, respectively. 本発明に係るＬＤＰＣ符号化率３／１６の検査行列Ｈを示す図である。It is a figure which shows the check matrix H of LDPC coding rate 3/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率３／１６の部分行列Ｂを示す図である。It is a figure which shows the partial matrix B of LDPC coding rate 3/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率３／１６の部分行列Ｉを示す図である。It is a figure which shows the partial matrix I of LDPC code rate 3/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率３／１６の部分行列Ａを示す図である。It is a figure which shows the partial matrix A of LDPC coding rate 3/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率３／１６の部分行列Ｃを示す図である。It is a figure which shows the partial matrix C of LDPC coding rate 3/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率３／１６の部分行列Ｄを示す図である。It is a figure which shows the partial matrix D of LDPC code rate 3/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率３／１６のＱＰＳＫ変調適用時のＣ／Ｎ対ＢＥＲ特性を示す図である。It is a figure which shows the C / N vs. BER characteristic at the time of QPSK modulation application of LDPC code rate 3/16 concerning the present invention. 本発明に係るＬＤＰＣ符号化率３／１６のＱＰＳＫ変調適用時のシャノン限界との差を示す図である。It is a figure which shows the difference with the Shannon limit at the time of QPSK modulation application of the LDPC code rate 3/16 concerning this invention. （ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率４／１６の伝送システムにおける伝送フレームの構成を示す図である。(A), (b) is a figure which shows the structure of the transmission frame in the transmission system of the LDPC code rate 4/16 of one Example by this invention, respectively. 本発明に係るＬＤＰＣ符号化率４／１６の検査行列Ｈを示す図である。It is a figure which shows the check matrix H of the LDPC code rate 4/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率４／１６の部分行列Ｂを示す図である。It is a figure which shows the partial matrix B of the LDPC code rate 4/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率４／１６の部分行列Ｉを示す図である。It is a figure which shows the partial matrix I of LDPC coding rate 4/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率４／１６の部分行列Ａを示す図である。It is a figure which shows the partial matrix A of LDPC coding rate 4/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率４／１６の部分行列Ｃを示す図である。It is a figure which shows the partial matrix C of LDPC code rate 4/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率４／１６の部分行列Ｄを示す図である。It is a figure which shows the partial matrix D of the LDPC code rate 4/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率４／１６のＱＰＳＫ変調適用時のＣ／Ｎ対ＢＥＲ特性を示す図である。It is a figure which shows the C / N vs. BER characteristic at the time of QPSK modulation application of LDPC coding rate 4/16 concerning the present invention. 本発明に係るＬＤＰＣ符号化率４／１６のＱＰＳＫ変調適用時のシャノン限界との差を示す図である。It is a figure which shows the difference with the Shannon limit at the time of QPSK modulation application of the LDPC code rate 4/16 concerning this invention. （ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率５／１６の伝送システムにおける伝送フレームの構成を示す図である。(A), (b) is a figure which shows the structure of the transmission frame in the transmission system of LDPC code rate 5/16 of one Example by this invention, respectively. 本発明に係るＬＤＰＣ符号化率５／１６の検査行列Ｈを示す図である。FIG. 10 is a diagram illustrating a parity check matrix H of an LDPC coding rate 5/16 according to the present invention. 本発明に係るＬＤＰＣ符号化率５／１６の部分行列Ｂを示す図である。It is a figure which shows the partial matrix B of LDPC coding rate 5/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率５／１６の部分行列Ｉを示す図である。It is a figure which shows the partial matrix I of LDPC code rate 5/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率５／１６の部分行列Ａを示す図である。It is a figure which shows the partial matrix A of LDPC coding rate 5/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率５／１６の部分行列Ｃを示す図である。It is a figure which shows the partial matrix C of LDPC coding rate 5/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率５／１６の部分行列Ｄを示す図である。It is a figure which shows the partial matrix D of LDPC code rate 5/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率５／１６のＱＰＳＫ変調適用時のＣ／Ｎ対ＢＥＲ特性を示す図である。It is a figure which shows the C / N vs. BER characteristic at the time of QPSK modulation application of LDPC coding rate 5/16 concerning the present invention. 本発明に係るＬＤＰＣ符号化率５／１６のＱＰＳＫ変調適用時のシャノン限界との差を示す図である。It is a figure which shows the difference with the Shannon limit at the time of QPSK modulation application of LDPC code rate 5/16 concerning this invention. （ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率６／１６の伝送システムにおける伝送フレームの構成を示す図である。(A), (b) is a figure which shows the structure of the transmission frame in the transmission system of the LDPC code rate 6/16 of one Example by this invention, respectively. 本発明に係るＬＤＰＣ符号化率６／１６の検査行列Ｈを示す図である。FIG. 10 is a diagram illustrating a parity check matrix H having an LDPC coding rate of 6/16 according to the present invention. 本発明に係るＬＤＰＣ符号化率６／１６の部分行列Ｂを示す図である。It is a figure which shows the partial matrix B of LDPC coding rate 6/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率６／１６の部分行列Ｉを示す図である。It is a figure which shows the partial matrix I of the LDPC code rate 6/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率６／１６の部分行列Ａを示す図である。It is a figure which shows the partial matrix A of LDPC coding rate 6/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率６／１６の部分行列Ｃを示す図である。It is a figure which shows the partial matrix C of LDPC code rate 6/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率６／１６の部分行列Ｄを示す図である。It is a figure which shows the partial matrix D of LDPC coding rate 6/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率６／１６のＱＰＳＫ変調適用時のＣ／Ｎ対ＢＥＲ特性を示す図である。It is a figure which shows the C / N vs. BER characteristic at the time of QPSK modulation application of the LDPC code rate 6/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率６／１６のＱＰＳＫ変調適用時のシャノン限界との差を示す図である。It is a figure which shows the difference with the Shannon limit at the time of QPSK modulation application of the LDPC code rate 6/16 concerning this invention. （ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率７／１６の伝送システムにおける伝送フレームの構成を示す図である。(A), (b) is a figure which shows the structure of the transmission frame in the transmission system of the LDPC code rate 7/16 of one Example by this invention, respectively. 本発明に係るＬＤＰＣ符号化率７／１６の検査行列Ｈを示す図である。It is a figure which shows the check matrix H of LDPC coding rate 7/16 concerning the present invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｂを示す図である。It is a figure which shows the partial matrix B of LDPC coding rate 7/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｉを示す図である。It is a figure which shows the partial matrix I of the LDPC code rate 7/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ａを示す図である。It is a figure which shows the partial matrix A of LDPC coding rate 7/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｃを示す図である。It is a figure which shows the partial matrix C of the LDPC code rate 7/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｄを示す図である。It is a figure which shows the partial matrix D of the LDPC code rate 7/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率７／１６のＱＰＳＫ変調適用時のＣ／Ｎ対ＢＥＲ特性を示す図である。It is a figure which shows the C / N vs. BER characteristic at the time of QPSK modulation application of the LDPC code rate 7/16 concerning this invention. 本発明に係るＬＤＰＣ符号化率７／１６のＱＰＳＫ変調適用時のシャノン限界との差を示す図である。It is a figure which shows the difference with the Shannon limit at the time of QPSK modulation application of the LDPC code rate 7/16 concerning this invention.

以下、図面を参照して、本発明による一実施例の伝送システムにおける送信装置１及び受信装置２を説明する。本発明による一実施例の伝送システムは、次世代地上放送伝送方式を想定した図１に示す送信装置１、及び図２に示す受信装置２から構成され、次世代地上放送伝送方式で用いるＬＤＰＣ符号を、前方誤り訂正符号として最適化したものとなっている。   Hereinafter, a transmission apparatus 1 and a reception apparatus 2 in a transmission system according to an embodiment of the present invention will be described with reference to the drawings. A transmission system according to an embodiment of the present invention includes a transmitter 1 shown in FIG. 1 assuming a next-generation terrestrial broadcast transmission system and a receiver 2 shown in FIG. 2, and an LDPC code used in the next-generation terrestrial broadcast transmission system. Is optimized as a forward error correction code.

まず、図１を参照して、本発明による一実施例の送信装置１について説明する。   First, with reference to FIG. 1, the transmission apparatus 1 of one Example by this invention is demonstrated.

〔送信装置〕
図１は、本発明による一実施例の送信装置１の主要な構成要素のみを概略的に示すブロック図である。この送信装置１は、フレーム生成部１１１、エネルギー拡散部１１２、ＢＣＨ符号化部１１３、ＬＤＰＣ符号化部１１４、変調部１１５を備え、主信号の入力ビット列を送信する場合に、後述する図３に示した伝送フレームの信号を生成してから変調信号を生成するまでの一連の処理を行う。以下、ＬＤＰＣ符号化部１１４は、単に符号化器とも称する。また、送信装置１は、変調方式及び符号化率といった伝送に関するパラメータを含むＴＭＣＣ信号を生成し主信号より前に伝送する手段として、ＴＭＣＣ生成部１２を有する。ＴＭＣＣ生成部１２は、主信号の信号処理を行う主信号処理部１１とは別構成により接続し、伝送フレーム生成部１１１から発生される主信号に対して、ＴＭＣＣ信号を時分割多重により伝送することで、主信号とは独立して、受信装置２に対し伝送に関するパラメータを伝送することが可能である。また、ＴＭＣＣ生成部１２は、後述するＬＤＰＣ符号化部１１４や、変調部１１５に対して、ＴＭＣＣ信号が指定するＬＤＰＣ符号化率（以下、単に「符号化率」とも称する）、及び変調方式を指定する機能を有する。以後、図１に示す送信装置１の各構成要素について説明する。 [Transmitter]
FIG. 1 is a block diagram schematically showing only main components of a transmission apparatus 1 according to an embodiment of the present invention. The transmission apparatus 1 includes a frame generation unit 111, an energy spreading unit 112, a BCH encoding unit 113, an LDPC encoding unit 114, and a modulation unit 115. When transmitting an input bit string of a main signal, the transmission apparatus 1 is shown in FIG. A series of processing from generation of the signal of the transmission frame shown to generation of the modulation signal is performed. Hereinafter, the LDPC encoding unit 114 is also simply referred to as an encoder. The transmission apparatus 1 also includes a TMCC generation unit 12 as means for generating a TMCC signal including parameters related to transmission such as a modulation scheme and a coding rate and transmitting the TMCC signal before the main signal. The TMCC generation unit 12 is connected by a configuration different from the main signal processing unit 11 that performs signal processing of the main signal, and transmits the TMCC signal to the main signal generated from the transmission frame generation unit 111 by time division multiplexing. Thus, it is possible to transmit parameters related to transmission to the receiving device 2 independently of the main signal. In addition, the TMCC generation unit 12 sets an LDPC coding rate (hereinafter also simply referred to as “coding rate”) and a modulation scheme specified by the TMCC signal to the LDPC coding unit 114 and the modulation unit 115 described later. Has the function to specify. Hereinafter, each component of the transmission apparatus 1 illustrated in FIG. 1 will be described.

伝送フレーム生成部１１１は、ＬＤＰＣ符号化率に応じた伝送フレーム構成に基づき、主信号の入力ビット列を、所定の長さに区切り、ＬＤＰＣ符号化を可能とする伝送フレームを生成する。例えば、ＬＤＰＣ符号化率２／１６については、図３に示すように、主信号の入力ビット列は、情報ビット長として８６４０ビット毎に区切られ、都度、後続する機能ブロックに出力される。   Based on the transmission frame configuration corresponding to the LDPC coding rate, the transmission frame generation unit 111 divides the input bit string of the main signal into a predetermined length and generates a transmission frame that enables LDPC coding. For example, for the LDPC coding rate 2/16, as shown in FIG. 3, the input bit string of the main signal is divided every 8640 bits as the information bit length, and is output to the subsequent functional block each time.

（ＬＤＰＣ符号化率２／１６の伝送フレーム構成）
図３（ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率２／１６の伝送システムにおける伝送フレームの構成を示している。特に、図３（ａ）は、誤り訂正符号として、ＬＤＰＣ符号化率２／１６のＬＤＰＣ符号のみを用いる場合の伝送フレームの構成を示しており、図３（ｂ）は、誤り訂正符号として、外符号としてのＢＣＨ符号、及び内符号としてのＬＤＰＣ符号化率２／１６のＬＤＰＣ符号よりなる連接符号を用いる場合の伝送フレームの構成を示している。そして、図３（ａ），（ｂ）にそれぞれ示す伝送フレームは、次世代地上放送伝送方式で用いるＬＤＰＣ符号を基本とする伝送フレームを想定している。 (Transmission frame configuration of LDPC coding rate 2/16)
FIGS. 3 (a) and 3 (b) show the structure of a transmission frame in a transmission system having an LDPC coding rate of 2/16 according to an embodiment of the present invention. In particular, FIG. 3A shows the structure of a transmission frame when only an LDPC code having an LDPC coding rate of 2/16 is used as an error correction code, and FIG. 3B shows an error correction code as an error correction code. The structure of a transmission frame in the case of using a concatenated code including a BCH code as an outer code and an LDPC code having an LDPC code rate of 2/16 as an inner code is shown. The transmission frames shown in FIGS. 3A and 3B are assumed to be transmission frames based on LDPC codes used in the next-generation terrestrial broadcasting transmission system.

まず、図３（ａ）に示す伝送フレームは、ＬＤＰＣ符号化率２／１６を満たす情報ビット及びＬＤＰＣパリティから構成される。本発明による一実施例の送信装置１は、図３（ａ）に示す伝送フレーム構成を用いることにより、符号化及び変調を行う。そして、本発明による一実施例の受信装置２（図２を参照。詳細については後述する。）は、この伝送フレーム構成に基づいて、復調及び誤り訂正符号の復号を行う。   First, the transmission frame shown in FIG. 3A is composed of information bits and LDPC parity satisfying the LDPC coding rate 2/16. The transmission apparatus 1 according to an embodiment of the present invention performs encoding and modulation by using the transmission frame configuration shown in FIG. Then, the receiving device 2 (see FIG. 2; details will be described later) of the embodiment according to the present invention performs demodulation and decoding of the error correction code based on this transmission frame configuration.

また、図３（ｂ）に示す伝送フレームは、図３（ａ）の変形として、情報ビット、ＢＣＨパリティ、及びＬＤＰＣパリティから構成され、図３（ａ）に示す伝送フレームと同様に、本発明による一実施例の送信装置１及び受信装置２に適用可能である。図３（ｂ）において、K_bchはＢＣＨ符号のパリティビット長に相当する。外符号の一例として、高度衛星放送方式で利用可能なＢＣＨ符号を適用する場合を示しており、K_bchは１９２ビットである。ＢＣＨパリティは基本的に情報ビットの一部として扱われ、ＬＤＰＣ符号で訂正しきれない軽微なビット誤りを保護する役割を有する。ＬＤＰＣパリティ長が等しい場合、図３（ａ）及び図３（ｂ）は、ＬＤＰＣ符号の訂正能力は同等である。しかしながら、誤り訂正の大部分の能力はＬＤＰＣ符号に依存するため、主として、図３（ａ）に示す伝送フレームを前提に説明する。   The transmission frame shown in FIG. 3 (b) is composed of information bits, BCH parity, and LDPC parity as a modification of FIG. 3 (a), and is similar to the transmission frame shown in FIG. 3 (a). The present invention is applicable to the transmission device 1 and the reception device 2 according to the embodiment. In FIG. 3B, K_bch corresponds to the parity bit length of the BCH code. As an example of the outer code, a case where a BCH code that can be used in the advanced satellite broadcasting system is applied is shown, and K_bch is 192 bits. BCH parity is basically handled as a part of information bits and has a role of protecting minor bit errors that cannot be corrected by an LDPC code. When the LDPC parity length is equal, FIGS. 3A and 3B have the same LDPC code correction capability. However, since most of the error correction capability depends on the LDPC code, the description will mainly be made on the assumption of the transmission frame shown in FIG.

図３（ａ）に示すように、ＬＤＰＣ符号化率２／１６の場合、次世代地上放送伝送方式を想定した伝送フレーム長は、ＬＤＰＣ符号長である６９１２０ビットに相当する。６９１２０ビットは３６０の整数倍で構成され、３６０×１９２で分割することが可能である。また、情報ビット長は８６４０ビットであり、８６４０／６９１２０＝２／１６であることから、本伝送フレームはＬＤＰＣ符号化率２／１６を満たしている。また、符号長６９１２０ビットは、高度衛星放送方式におけるＬＤＰＣ符号長４４８８０ビットよりも十分長いことから、よりシャノン限界に近い誤り訂正能力が期待できる。   As shown in FIG. 3A, in the case of LDPC coding rate 2/16, the transmission frame length assuming the next-generation terrestrial broadcasting transmission system corresponds to 69120 bits which is the LDPC code length. The 69120 bits are composed of an integral multiple of 360 and can be divided by 360 × 192. Further, since the information bit length is 8640 bits and 8640/69120 = 2/16, this transmission frame satisfies the LDPC coding rate 2/16. Moreover, since the code length 69120 bits is sufficiently longer than the LDPC code length 44880 bits in the advanced satellite broadcasting system, an error correction capability closer to the Shannon limit can be expected.

図１に示すように、エネルギー拡散部１１２は、伝送フレーム生成部１１１の出力ビット列に対し、エネルギー拡散（ビットランダム化）を行う。これは、擬似ランダムな「１」及び「０」のパターンを、Ｍ系列を使って発生させ、これとスロット内のデータとでＭＯＤ２により加算することにより実現する。これにより、「１」又は「０」が連続することがなくなることから、後述する受信装置２において、同期再生の安定化を図ることができる。   As shown in FIG. 1, the energy spreading unit 112 performs energy spreading (bit randomization) on the output bit string of the transmission frame generating unit 111. This is realized by generating pseudo-random “1” and “0” patterns using M-sequences and adding this with data in the slot by MOD2. As a result, “1” or “0” does not continue, so that the synchronous reproduction can be stabilized in the receiving apparatus 2 described later.

ＢＣＨ符号化部１１３は、外符号として、必要に応じて設けられる誤り訂正符号化処理であり、所定のデータに対してＢＣＨ符号化を施す。ＢＣＨ符号化の符号化処理は、非特許文献２に規定されているものと同様とすることができ、その詳細は省略する。尚、図３（ａ）に示す伝送フレームの構成を用いる場合、図１に示す送信装置１において、ＢＣＨ符号化部１１３の処理は不要である。   The BCH encoding unit 113 is an error correction encoding process provided as necessary as an outer code, and performs BCH encoding on predetermined data. The encoding process of BCH encoding can be the same as that specified in Non-Patent Document 2, and the details thereof are omitted. When the transmission frame configuration shown in FIG. 3A is used, the processing of the BCH encoding unit 113 is unnecessary in the transmission apparatus 1 shown in FIG.

ＬＤＰＣ符号化部１１４は、ＴＭＣＣ生成部１２で生成するＴＭＣＣ信号が指定する所定の符号化率に基づき、エネルギー拡散部１１２を経て入力される所定のデータ（又はＢＣＨ符号化部１１３を経て入力されるＢＣＨ符号化データ）に対して、ＬＤＰＣ符号化を施す。尚、本発明に係る符号化器（ＬＤＰＣ符号化部１１４）のＬＤＰＣ符号化率２／１６におけるＬＤＰＣ符号検査行列を用いたＬＤＰＣ符号化についての詳細は、後述する。   The LDPC encoding unit 114 is input through predetermined data (or BCH encoding unit 113) input via the energy spreading unit 112 based on a predetermined encoding rate specified by the TMCC signal generated by the TMCC generation unit 12. (BCH encoded data) is subjected to LDPC encoding. Details of LDPC encoding using an LDPC code check matrix at the LDPC encoding rate 2/16 of the encoder (LDPC encoding unit 114) according to the present invention will be described later.

変調部１１５は、ＴＭＣＣ生成部１２で生成するＴＭＣＣ信号が指定する所定の変調方式に基づき直交変調を施して、変調信号を生成する。変調方式には、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ（Binary Phase Shift Keying））、ＱＰＳＫ（Quadrature Phase Shift Keying）、８ＰＳＫ、１６ＡＰＳＫ（Amplitude and Phase-Shift Keying）（或いは１６ＱＡＭ（Quadrature Amplitude Modulation））、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等が含まれる。   The modulation unit 115 performs quadrature modulation based on a predetermined modulation method specified by the TMCC signal generated by the TMCC generation unit 12, and generates a modulation signal. Examples of the modulation method include BPSK (π / 2 shift BPSK (Binary Phase Shift Keying)), QPSK (Quadrature Phase Shift Keying), 8PSK, 16APSK (Amplitude and Phase-Shift Keying) (or 16QAM (Quadrature Amplitude Modulation)). , 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like.

次に、図２を参照して、本発明による一実施例の受信装置２について説明する。   Next, with reference to FIG. 2, the receiver 2 of one Example by this invention is demonstrated.

〔受信装置〕
図２は、本発明による一実施例の受信装置２の主要な構成要素のみを概略的に示すブロック図である。この受信装置２は、復調部２１１、ＬＤＰＣ復号部２１２、ＢＣＨ復号部２１３、及びエネルギー逆拡散部２１４を含む主信号の信号処理を行う主信号処理部２１と、ＴＭＣＣ復調・復号部２２とを備えている。 [Receiver]
FIG. 2 is a block diagram schematically showing only main components of the receiving apparatus 2 according to an embodiment of the present invention. The receiving apparatus 2 includes a main signal processing unit 21 that performs signal processing of a main signal including a demodulation unit 211, an LDPC decoding unit 212, a BCH decoding unit 213, and an energy despreading unit 214, and a TMCC demodulation / decoding unit 22. I have.

復調部２１１は、入力された変調信号を直交復調し、ＬＤＰＣ復号部２１２に対し復調したＩＱ信号（同相成分Ｉと直交位相成分Ｑの直交信号）を出力する。尚、ＴＭＣＣ復調・復号部２２は、復調部２１１に先立ちＴＭＣＣ信号の復調・復号を行い、復調部２１１に対して、主信号の変調に適用した変調方式を指定する。また、後述するＬＤＰＣ復号部２１２に対しては、主信号のＬＤＰＣ符号化に適用した符号化率を指定する。本発明に係る符号化器（ＬＤＰＣ符号化部１１４）にてＬＤＰＣ符号化処理を行う際の符号化率は２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々に相当する。   The demodulator 211 performs quadrature demodulation on the input modulation signal, and outputs the demodulated IQ signal (the quadrature signal of the in-phase component I and the quadrature component Q) to the LDPC decoding unit 212. The TMCC demodulator / decoder 22 demodulates and decodes the TMCC signal prior to the demodulator 211 and designates the modulation scheme applied to the modulation of the main signal to the demodulator 211. For the LDPC decoding unit 212 described later, a coding rate applied to LDPC coding of the main signal is designated. The encoding rate when performing the LDPC encoding process in the encoder (LDPC encoding unit 114) according to the present invention is 2/16, 3/16, 4/16, 5/16, 6/16, 7 / Each of 16 corresponds.

ＬＤＰＣ復号部２１２は、ＬＤＰＣ符号用の復号器として構成され、復調部２１１からＩＱ信号が入力されると共に、ＴＭＣＣ復調・復号部２２により検出された変調方式及びＬＤＰＣ符号化率の情報が入力され、所定の変調方式及びＬＤＰＣ符号化率に合わせた復号を行う。尚、本発明に係る符号化器（ＬＤＰＣ符号化部１１４）のＬＤＰＣ符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々における検査行列を用いたＬＤＰＣ復号についての詳細は後述する。   The LDPC decoding unit 212 is configured as a decoder for LDPC codes. The IQ signal is input from the demodulation unit 211 and the modulation scheme and LDPC coding rate information detected by the TMCC demodulation / decoding unit 22 are input. Then, decoding according to a predetermined modulation scheme and LDPC coding rate is performed. Note that the parity check matrix in each of the LDPC coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16 of the encoder (LDPC encoding unit 114) according to the present invention. Details of the used LDPC decoding will be described later.

ＢＣＨ復号部２１３は、送信装置１のＢＣＨ符号化部１１３によりＢＣＨ符号化した信号に対し、復号を行う。尚、図３（ａ）に示す伝送フレームの構成を用いる場合、図２に示す受信装置２において、ＢＣＨ復号部２１３の処理は不要である。   The BCH decoding unit 213 performs decoding on the signal BCH encoded by the BCH encoding unit 113 of the transmission apparatus 1. Note that when the configuration of the transmission frame shown in FIG. 3A is used, the processing of the BCH decoding unit 213 is unnecessary in the receiving apparatus 2 shown in FIG.

エネルギー逆拡散部２１４は、送信装置１のエネルギー拡散部１１２において擬似ランダム符号がＭＯＤ２により加算された処理を元に戻すため、再度同じ擬似ランダム符号をＭＯＤ２により加算し、エネルギー逆拡散処理を行う。これにより、受信装置２における信号処理部２１は、送信装置１から送信された主信号の入力ビット列に対応する出力ビット列を復元して外部に出力する。   The energy despreading unit 214 performs the energy despreading process by adding the same pseudorandom code again with MOD2 in order to restore the process in which the pseudorandom code is added by MOD2 in the energy spreading unit 112 of the transmission apparatus 1. As a result, the signal processing unit 21 in the receiving device 2 restores the output bit string corresponding to the input bit string of the main signal transmitted from the transmitting device 1 and outputs it to the outside.

以上のように、本発明による一実施例の送信装置１及び受信装置２は、長い符号長を持つＬＤＰＣ符号による誤り訂正符号に対応した伝送フレームを用いて、変調方式と符号化率とを自由に組み合わせることができる。従って、主信号として伝送するＭＰＥＧ−２ ＴＳ又はその他のデジタルデータストリームを効率良く伝送することが可能である。   As described above, the transmission apparatus 1 and the reception apparatus 2 according to an embodiment of the present invention can freely change the modulation scheme and the coding rate using the transmission frame corresponding to the error correction code based on the LDPC code having a long code length. Can be combined. Therefore, it is possible to efficiently transmit MPEG-2 TS or other digital data stream transmitted as a main signal.

次に、ＬＤＰＣ符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々に関して、本発明に係る符号化器（ＬＤＰＣ符号化部１１４）及び復号器（ＬＤＰＣ復号部２１２）の各処理過程を順に説明する。   Next, for each of the LDPC coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16, the encoder (LDPC encoder 114) and decoding according to the present invention The processing steps of the device (LDPC decoding unit 212) will be described in order.

まず、一実施例のＬＤＰＣ符号化率２／１６における符号化器（ＬＤＰＣ符号化部１１４）の処理過程について説明する。   First, the process of the encoder (LDPC encoder 114) at an LDPC encoding rate of 2/16 according to an embodiment will be described.

（ＬＤＰＣ符号化率２／１６における符号化器の処理過程）
本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成し、この検査行列Ｈを用いてＬＤＰＣ符号パリティの生成を行う。ＬＤＰＣ符号化率２／１６における検査行列Ｈの基本構成を図４に示す。検査行列Ｈの行方向の長さがＬＤＰＣ符号長に相当し、ＬＤＰＣ符号長Ｎ＝６９１２０と設定する。本検査行列の符号化率は２／１６であることから、検査行列Ｈの列方向の長さがＬＤＰＣパリティ長に相当し、ＬＤＰＣパリティ長Ｐ＝６０４８０ビットである。 (Processing of encoder at LDPC coding rate 2/16)
The encoder according to the present embodiment (LDPC encoding unit 114) generates a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. To generate LDPC code parity. FIG. 4 shows a basic configuration of parity check matrix H at LDPC coding rate 2/16. The length in the row direction of parity check matrix H corresponds to the LDPC code length, and LDPC code length N = 69120 is set. Since the coding rate of the parity check matrix is 2/16, the length in the column direction of the parity check matrix H corresponds to the LDPC parity length, and the LDPC parity length P = 60480 bits.

図４において、部分行列Ａ，Ｃ，及びＤは、上述の表１に示す検査行列初期値テーブルを用いて構成される部分行列であり、部分行列ＢにはＬＤＧＭ構造（図５）を適用する。ＬＤＧＭ構造の行重み（検査行列の行方向の１の数）は１行目が１で残りの行重みは全て２、列重みは全ての列で２（ただし、最後列のみ１）である階段行列である。部分行列Ｂのサイズは、行方向、列方向ともに１８００ビットである。また、部分行列Ｉは、対角行列（図６）を適用する。対角行列の行重みは全て１である。部分行列Ｉのサイズは、行方向、列方向ともに５８６８０ビットである。部分行列Ｏは、零行列に相当する。   In FIG. 4, partial matrices A, C, and D are partial matrices configured using the parity check matrix initial value table shown in Table 1 above, and the LDGM structure (FIG. 5) is applied to the partial matrix B. . The row weight of the LDGM structure (number of 1 in the row direction of the check matrix) is 1 for the first row, the remaining row weights are all 2, and the column weights are 2 for all columns (however, only the last column is 1). It is a matrix. The size of the submatrix B is 1800 bits in both the row direction and the column direction. Further, a diagonal matrix (FIG. 6) is applied to the submatrix I. The row weights of the diagonal matrix are all 1. The size of the submatrix I is 58680 bits in both the row direction and the column direction. The submatrix O corresponds to a zero matrix.

部分行列Ａのサイズは、図７に示すように、１８００ビット（行）×８６４０ビット（列）で構成される。   As shown in FIG. 7, the size of the submatrix A is 1800 bits (rows) × 8640 bits (columns).

また、部分行列Ｃのサイズは、図８に示すように、５８６８０ビット（行）×８６４０ビット（列）で構成される。   The size of the submatrix C is 58680 bits (rows) × 8640 bits (columns) as shown in FIG.

また、部分行列Ｄのサイズは、図９に示すように、５８６８０ビット（行）×１８００ビット（列）で構成される。   Further, the size of the submatrix D is 58680 bits (rows) × 1800 bits (columns) as shown in FIG.

部分行列Ａ，Ｃ，Ｄのいずれにおいても、これら部分行列のサイズは有限であることから、以下の式（１）に基づき、検査行列の１の位置は算出される。
Ｈｑ−ｊ＝ ｍｏｄ｛（ｈｉ−ｊ+ ｍｏｄ((ｑ−１),３６０)) × Ｑ）,Ｐ｝ （１）
ここで、ｈｉ−ｊのｉは検査行列初期値テーブルの行番号であり、ｈｉ−ｊのｊは検査行列初期値テーブルの列番号である。Ｈｑ−ｊは検査行列Ｈのｑ列目の１の行番号を示す。Ｈｑ−ｊのｊは列重みの要素数の順番を示す。従って、列重み９の場合、ｊ＝１〜９である。ｑ＝１は検査行列初期値テーブルの１行目を用いることになる。また、ｍｏｄ（ｘ，ｙ）はｘをｙで割った余りを意味する。式（１）のＱは、符号化率毎に定まる値を持つサイクル数であり、Ｑは式（２）で求められる。 In any of the partial matrices A, C, and D, since the sizes of these partial matrices are finite, the position of 1 in the parity check matrix is calculated based on the following equation (1).
H q−j = mod {(h i−j + mod ((q−1), 360)) × Q), P} (1)
Here, i in h i−j is a row number in the parity check matrix initial value table, and j in h i− j is a column number in the parity check matrix initial value table. H q−j indicates the row number of 1 in the q column of the check matrix H. J of H q-j indicates the order of the number of elements of the column weight. Therefore, for a column weight of 9, j = 1-9. q = 1 uses the first row of the parity check matrix initial value table. Mod (x, y) means a remainder obtained by dividing x by y. Q in equation (1) is the number of cycles having a value determined for each coding rate, and Q is obtained by equation (2).

Ｑ＝各部分行列の行サイズ／３６０ （２）   Q = row size of each submatrix / 360 (2)

よって、本実施例のＬＤＰＣ符号化率２／１６において、部分行列Ａの場合、Ｑ＝５（第１のサイクル数Ｑ１）、部分行列Ｃ、及び部分行列Ｄの場合、Ｑ＝１６３（第２のサイクル数Ｑ２）となる。   Therefore, in the LDPC coding rate 2/16 of the present embodiment, in the case of the submatrix A, Q = 5 (first cycle number Q1), the submatrix C, and the submatrix D, Q = 163 (second Cycle number Q2).

以下、より具体的に、ＬＤＰＣ符号化率２／１６における部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成する方法について説明する。   Hereinafter, a method for generating a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O at LDPC coding rate 2/16 will be described in more detail.

まず、部分行列Ａ（図７）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａを形成するために、上述の表１に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ａの領域内の１の位置を周期的に配置する。表１に示す検査行列初期値テーブルは、列方向に２９、行方向に最大２１の数値が記載されている。この数値は、部分行列Ａ，Ｃ及びＤで利用する検査行列の１の最初の位置（初期値）に相当する。即ち、表１中のｉ行目・ｊ列目の数値座標hi-j(数値）により、図４に示す検査行列Ｈ内の部分行列Ａ，Ｃ，Ｄにおける１の最初の位置を指定する。一例として、図７において、h1-1(0)は、部分行列Ａの１列目の１を０行目に配置することに相当し、h1-2（69)は、部分行列Ａの１列目の１を６９行目に配置することに相当する。また、h2-1(646)は、部分行列Ａの３６１列目の１を６４６行目に配置し、h2-2(1223)は部分行列Ａの３６１列目の１を１２２３行目に配置することに相当する。   First, the submatrix A (FIG. 7) will be described. In order to form the partial matrix A, the encoder (LDPC encoding unit 114) of the present embodiment reads a numerical value from a part of the parity check matrix initial value table shown in Table 1 above, and The position of 1 in the region of the matrix A is periodically arranged. In the parity check matrix initial value table shown in Table 1, numerical values of 29 in the column direction and 21 at the maximum in the row direction are described. This numerical value corresponds to the first position (initial value) of 1 of the parity check matrix used in the partial matrices A, C, and D. That is, the first position of 1 in the partial matrices A, C, and D in the check matrix H shown in FIG. 4 is designated by the numerical coordinates hi-j (numerical value) of the i-th row and j-th column in Table 1. As an example, in FIG. 7, h1-1 (0) corresponds to placing 1 in the first column of the submatrix A in the 0th row, and h1-2 (69) represents one column of the submatrix A. This corresponds to disposing 1 of the eye on the 69th line. Further, h2-1 (646) places 1 in the 361th column of the submatrix A in the 646th row, and h2-2 (1223) places 1 in the 361th column of the submatrix A in the 1223th row. It corresponds to that.

以上の関係に基づき、図７に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表１における検査行列初期値テーブルから、部分行列Ａの３６０列毎の１を配置する行位置を指定するための２４行・ｊ列（３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ａ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第１のサイクル数Ｑ１＝５（５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、検査行列Ｈ内の部分行列Ａを構成する。   Based on the above relationship, as shown in FIG. 7, the encoder (LDPC encoding unit 114) of this embodiment arranges 1 for every 360 columns of the submatrix A from the parity check matrix initial value table in Table 1. All of the 24 rows and j columns (3 columns) of numerical coordinates hi-j (numerical values) for designating the row position to be performed are read out, and 1 is first assigned to the position in the designated submatrix A. 1 bit assigned to 1 is used as a reference and 1 bit is shifted rightward in the row direction, and 1 is repeatedly assigned to the position shifted downward in the column direction at the first cycle number Q1 = 5 (5 bits). Thus, the partial matrix A in the check matrix H is configured.

〈表１における検査行列初期値テーブルの部分行列Ａ用の数値座標hi-j(数値）〉
１行目：h1-1（0）からh1-3（1367）
２行目：h2-1（646）からh2-3（1408）
３行目：h3-1（174）からh3-3（832)
・・・・
２４行目：h24-1（74）からh24-3（530） <Numerical coordinates hi-j (numerical value) for submatrix A of parity check matrix initial value table in Table 1>
First line: h1-1 (0) to h1-3 (1367)
2nd line: h2-1 (646) to h2-3 (1408)
3rd line: h3-1 (174) to h3-3 (832)
...
24th line: h24-1 (74) to h24-3 (530)

このように、表１における部分行列Ａ用の数値座標hi-j(数値）における２４行（この２４行の各行が部分行列Ａの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ａの３６０列毎の最初の行位置に相当）に読み出し、図７に示すように、第１のサイクル数Ｑ１＝５シフトを繰り返すことで、３６０×２４＝８６４０ビット（列）相当の検査行列Ｈにおける部分行列Ａの１の位置を指定することが可能となる。また、部分行列Ａの行数は３６０×Ｑ１＝１８００であり、部分行列Ａのサイズは、行方向が８６４０ビット、列方向が１８００ビットとなる。   In this way, the numerical values of 24 rows in the numerical coordinates hi-j (numerical value) for the submatrix A in Table 1 (each row of 24 rows corresponds to the first column for every 360 columns of the submatrix A) is 1 column. By reading out each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix A) and repeating the first cycle number Q1 = 5 shift as shown in FIG. It is possible to designate the position of 1 of the submatrix A in the check matrix H corresponding to 24 = 8640 bits (columns). The number of rows of the submatrix A is 360 × Q1 = 1800, and the size of the submatrix A is 8640 bits in the row direction and 1800 bits in the column direction.

続いて、部分行列Ｃ（図８）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｃを形成するために、上述の表１に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ｃの領域内の１の位置を周期的に配置する。表１に示す検査行列初期値テーブルは、列方向に２９、行方向に最大２１の数値が記載されている。部分行列Ｃが部分行列Ａと異なるのは、検査行列初期値テーブルにおける読み出し位置と、サイクル数である。   Next, the partial matrix C (FIG. 8) will be described. In order to form the partial matrix C, the encoder (LDPC encoding unit 114) of the present embodiment reads a numerical value from a part of the parity check matrix initial value table shown in Table 1 above, and The position of 1 in the region of the matrix C is periodically arranged. In the parity check matrix initial value table shown in Table 1, numerical values of 29 in the column direction and 21 at the maximum in the row direction are described. The difference between the submatrix C and the submatrix A is the read position in the parity check matrix initial value table and the number of cycles.

図８に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表１における検査行列初期値テーブルから、部分行列Ｃの３６０列毎の１を配置する行位置を指定するための２４行・ｊ列（最大１８列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｃ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１６３（１６３ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４における検査行列Ｈ内の部分行列Ｃを構成する。   As shown in FIG. 8, the encoder (LDPC encoder 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix C is arranged from the parity check matrix initial value table in Table 1. All of the 24 rows and j columns (maximum 18 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the designated submatrix C, and the first assigned 1 4 by shifting 1 bit rightward in the row direction with respect to the position and assigning 1 to the position shifted downward in the column direction at the second cycle number Q2 = 163 (163 bits). A submatrix C in the check matrix H is constructed.

〈表１における検査行列初期値テーブルの部分行列Ｃ用の数値座標hi-j(数値）〉
１行目：h1-4（5416）からh1-21（58256）
２行目：h2-4（2983）からh2-21（57491）
３行目：h3-4（4095）からh3-21（60342)
・・・・
７行目：h7-4（2218）からh3-21（59577)
８行目：h8-4（4304）からh8-20（60133)
・・・・
２４行目：h24-4（3999）からh24-20（56031） <Numerical coordinates hi-j (numerical value) for submatrix C of parity check matrix initial value table in Table 1>
First line: h1-4 (5416) to h1-21 (58256)
2nd line: h2-4 (2983) to h2-21 (57491)
3rd line: h3-4 (4095) to h3-21 (60342)
...
7th line: h7-4 (2218) to h3-21 (59577)
8th line: h8-4 (4304) to h8-20 (60133)
...
24th line: h24-4 (3999) to h24-20 (56031)

このように、表１における部分行列Ｃ用の数値座標hi-j(数値）における２４行（この２４行の各行が部分行列Ｃの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｃの３６０列毎の最初の行位置に相当）に読み出し、図８に示すように、第２のサイクル数Ｑ２＝１６３シフトを繰り返すことで、３６０×２４＝８６４０ビット（列）相当の検査行列Ｈにおける部分行列Ｃの１の位置を指定することが可能となる。また、部分行列Ｃの行数は３６０×Ｑ２＝５８６８０であり、部分行列Ｃのサイズは、行方向が８６４０ビット、列方向が５８６８０ビットとなる。   In this way, the numerical values of 24 rows in the numerical coordinates hi-j (numerical value) for the submatrix C in Table 1 (each row of the 24 rows corresponds to the first column for every 360 columns of the submatrix C) is 1 column. 360 × is read out every time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix C), and the second cycle number Q2 = 163 shift is repeated as shown in FIG. It is possible to designate the position of 1 in the submatrix C in the check matrix H corresponding to 24 = 8640 bits (columns). The number of rows of the submatrix C is 360 × Q2 = 58680, and the size of the submatrix C is 8640 bits in the row direction and 58680 bits in the column direction.

続いて、部分行列Ｄ（図９）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｄを形成するために、上述の表１に示す検査行列初期値テーブルの一部（表１のうち、２５行目から２９行目）から数値を読み出して、検査行列Ｈにおける部分行列Ｄの領域内の１の位置を周期的に配置する。ただし、部分行列Ｄは、部分行列Ｃと同じ第２のサイクル数Ｑ２＝１６３を適用するが、部分行列Ｃと異なるのは、検査行列初期値テーブルにおける読み出し周期に、第１のサイクル数Ｑ１＝５に相当する行方向のビットシフトを用いることで、パリティインターリーブを適用する点である。   Next, the partial matrix D (FIG. 9) will be described. In order to form the partial matrix D, the encoder (LDPC encoding unit 114) of the present embodiment forms part of the parity check matrix initial value table shown in Table 1 above (from Table 25, line 25 to 29). A numerical value is read from (line), and the position of 1 in the region of the partial matrix D in the check matrix H is periodically arranged. However, the sub-matrix D applies the same second cycle number Q2 = 163 as that of the sub-matrix C. However, the sub-matrix C differs from the sub-matrix C in the read cycle in the parity check matrix initial value table in the first cycle number Q1 = By using a bit shift in the row direction corresponding to 5, parity interleaving is applied.

図９に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表１における検査行列初期値テーブルから、部分行列Ｄの３６０列毎の１を配置する行位置を指定するための５行・ｊ列（１７列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｄ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして第１のサイクル数Ｑ１＝５ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１６３（１６３ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４における検査行列Ｈ内の部分行列Ｄを構成する。   As shown in FIG. 9, the encoder (LDPC encoder 114) of the present embodiment designates the row position where 1 is assigned for every 360 columns of the submatrix D from the parity check matrix initial value table in Table 1. All of the 5 rows and j columns (17 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the specified submatrix D, and this first assigned position of 1 The first cycle number Q1 = 5 bits is shifted to the right in the row direction with reference to, and 1 is repeatedly assigned to the position shifted downward in the column direction with the second cycle number Q2 = 163 (163 bits). Thus, the partial matrix D in the check matrix H in FIG. 4 is configured.

〈表１における検査行列初期値テーブルの部分行列Ｄ用の数値座標hi-j(数値）〉
２５行目：h25-1（6721）からh25-17（59957）
２６行目：h26-1（9443）からh26-17（60126）
２７行目：h27-1（4156）からh27-17（58910)
２８行目：h28-1（5360）からh28-17（54670)
２９行目：h29-1（9213）からh29-17（54827） <Numerical coordinates hi-j (numerical value) for submatrix D of parity check matrix initial value table in Table 1>
25th line: h25-1 (6721) to h25-17 (59957)
26th line: h26-1 (9443) to h26-17 (60126)
27th line: h27-1 (4156) to h27-17 (58910)
28th line: h28-1 (5360) to h28-17 (54670)
29th line: h29-1 (9213) to h29-17 (54827)

このように、パリティインターリーブを適用した検査行列初期値テーブルの読み出し方法は、部分行列Ａ，Ｃとは異なる読み出し方法であり、表１における部分行列Ｄ用の数値座標hi-j(数値）における５行（この５行の各行が部分行列Ｄの最初の５列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｄの最初の５列毎の行位置に相当）に読み出し、表１における部分行列Ｄ用の数値座標hi-j(数値）の１行分の読み出しを１セットとする。そして、図９に示すように、第１のサイクル数に相当するＱ１＝５ビット分の右シフトと、第２のサイクル数に相当するＱ２＝１６３分の下方シフトを３６０回繰り返すことで、３６０×５＝１８００ビット（列）相当の検査行列Ｈにおける部分行列Ｄの１の位置を指定することが可能となる。また、部分行列Ｄの行数は３６０×Ｑ２＝５８６８０であり、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が５８６８０ビットとなる。   As described above, the parity check matrix initial value table reading method to which parity interleaving is applied is a different reading method from the partial matrices A and C, and is 5 in the numerical coordinates hi-j (numerical value) for the partial matrix D in Table 1. Read the numerical values of the rows (each row of these 5 rows corresponds to the first 5 columns of the submatrix D) for each column (the numerical value for each column corresponds to the row position of the first 5 columns of the submatrix D). The readout of one row of the numerical coordinates hi-j (numerical value) for the submatrix D in Table 1 is taken as one set. Then, as shown in FIG. 9, 360 right shifts Q1 = 5 bits corresponding to the first cycle number and Q2 = 163 minutes downward shift corresponding to the second cycle number are repeated 360 times. It becomes possible to designate the position of 1 of the submatrix D in the check matrix H corresponding to x5 = 1800 bits (columns). The number of rows of the submatrix D is 360 × Q2 = 58680, and the size of the submatrix D is 1800 bits in the row direction and 58680 bits in the column direction.

つまり、表１に示す部分行列Ｄにおける検査行列初期値テーブルと、検査行列Ｈにおける列番号の関係を以下に示す。
検査行列初期値テーブル２５行目の数値は、検査行列Ｈにおける８６４１列目（即ち、部分行列Ｄの１列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル２６行目の数値は、検査行列Ｈにおける８６４２列目（即ち、部分行列Ｄの２列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル２７行目の数値は、検査行列Ｈにおける８６４３列目（即ち、部分行列Ｄの３列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル２８行目の数値は、検査行列Ｈにおける８６４４列目（即ち、部分行列Ｄの４列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル２９行目の数値は、検査行列Ｈにおける８６４５列目（即ち、部分行列Ｄの５列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。 That is, the relationship between the parity check matrix initial value table in the partial matrix D shown in Table 1 and the column numbers in the parity check matrix H is shown below.
The numerical value in the 25th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 8641st column (that is, the first column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 26th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 8642th column (that is, the second column of the submatrix D) in the parity check matrix H. Line position) is described.
The value in the 27th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 8643th column (that is, the third column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value of the 28th row in the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 8644th column (that is, the fourth column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 29th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 8645th column (that is, the fifth column of the submatrix D) in the parity check matrix H. Line position) is described.

そして、図９において、検査行列初期値テーブル２５行目から読み出された数値は、Ｑ１＝５ビット毎に、Ｑ２＝１６３シフトされる。この操作を３６０回繰り返すことで、合計３６０列分、部分行列Ｄにおける１の位置が確定される。同様に、検査行列初期値テーブル２６行目から読み出された数値も、同じく、Ｑ１＝５ビット毎に、Ｑ２＝１６３シフトされ、合計３６０列分、部分行列Ｄにおける１の位置が確定される。以後、２７，２８，２９行目においても同じ処理を繰り返すことで、３６０列×５セット＝１８００ビット相当の部分行列Ｄにおける１の位置が確定される。よって、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が５８６８０ビットとなる。このように、Ｑ１毎にＱ２シフトするパリティインターリーブを適用した部分行列Ｄを検査行列Ｈに含めることで、この部分行列Ｄに対し上位に連接する部分行列Ｂとの間で発生するサイクル４の発生を回避し、ＬＤＰＣ符号の復号性能を向上することが可能となる。つまり、ＬＤＰＣ符号における伝送特性劣化の要因の１つとしてエラーフロアの発生があり、このエラーフロアの発生要因としては検査行列Ｈに含まれる１の配置が例えばサイクル４の形状配置を多数持つとエラーフロアが発生する可能性が高くなることが分かっている。そこで、この問題を解決する手段として、部分行列Ｄを含む検査行列Ｈとしている。   In FIG. 9, the numerical value read from the 25th row of the parity check matrix initial value table is shifted by Q2 = 163 every Q1 = 5 bits. By repeating this operation 360 times, the position of 1 in the submatrix D is determined for a total of 360 columns. Similarly, the numerical value read from the 26th row of the parity check matrix initial value table is also shifted by Q2 = 163 every Q1 = 5 bits, and the position of 1 in the submatrix D is determined for a total of 360 columns. . Thereafter, the same process is repeated in the 27th, 28th, and 29th rows, thereby determining the position of 1 in the submatrix D corresponding to 360 columns × 5 sets = 1800 bits. Therefore, the size of the submatrix D is 1800 bits in the row direction and 58680 bits in the column direction. In this way, by including in the check matrix H the partial matrix D to which the parity interleaving that shifts Q2 for each Q1 is applied, the generation of the cycle 4 that occurs between the partial matrix B and the partial matrix B that is connected to the higher rank with respect to the partial matrix D Thus, it is possible to improve the decoding performance of the LDPC code. That is, one of the causes of transmission characteristic deterioration in the LDPC code is the generation of an error floor. As the generation factor of this error floor, if one arrangement included in the check matrix H has many shape arrangements of cycle 4, for example, an error occurs. It has been found that floors are more likely to occur. Therefore, a check matrix H including a partial matrix D is used as a means for solving this problem.

以上の処理により求められたＬＤＰＣ符号化率２／１６における部分行列Ａ、Ｂ、Ｃ、Ｄ、Ｉ、Ｏの集合行列である検査行列Ｈを用いて、パリティ検査方程式（３）により、ＬＤＰＣパリティを算出する。尚、符号化率２／１６の場合、情報ビット長は８６４０ビットであることから、パリティ検査方程式においては、検査行列Ｈの１行目から１８００行目までは、ＬＤＧＭ構造に基づくパリティ計算が適用され、１８０１行目から６０４８０行目までは、対角構造に基づくパリティ計算が適用される。   The parity check equation (3) is used to check the LDPC parity using the parity check equation (3) using the parity check matrix H that is a set matrix of the partial matrices A, B, C, D, I, and O at the LDPC coding rate 2/16 obtained by the above processing. Is calculated. In the case of coding rate 2/16, since the information bit length is 8640 bits, the parity check based on the LDGM structure is applied from the first row to the 1800th row of the parity check matrix H in the parity check equation. The parity calculation based on the diagonal structure is applied from the 1801st line to the 60480th line.

Ｈ・ＣＴ＝０ （３） H · C T = 0 (3)

本実施例の符号化器（ＬＤＰＣ符号化部１１４）は６９１２０ビットを基本単位としており、また、６９１２０は１，２，３，４，５，６，８，１０，１１，１２，１５，１６等の値で割り切れる値である。よって本実施例の符号化器は、図１に示す送信装置１の機能ブロックとして適用した場合、非常に多様な変調多値数を用いることが可能であり、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ）、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ（１６ＱＡＭ）、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等、非常に多様な多値変調方式に対応可能である。よって、本実施例の送信装置１により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ＬＤＰＣ符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置１から受信装置２に送信することができ、或いはまた、受信装置２により予め保持させてもよい。或いは、送信装置１から受信装置２に検査行列自体を送信することができ、又は、検査行列自体を受信装置２により予め保持させてもよい。   The encoder (LDPC encoder 114) of the present embodiment has 69120 bits as a basic unit, and 69120 is 1, 2, 3, 4, 5, 6, 8, 10, 11, 12, 15, 16 It is a value divisible by a value such as. Therefore, when applied as a functional block of the transmission apparatus 1 shown in FIG. 1, the encoder of the present embodiment can use a very wide variety of modulation multilevel numbers. For example, BPSK (π / 2 shift BPSK) ), QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like. Therefore, the transmission apparatus 1 according to the present embodiment can perform signal transmission combining a very flexible modulation scheme and coding rate. Note that the parity check matrix initial value table for the parity check matrix used for LDPC encoding can be transmitted from the transmission apparatus 1 to the reception apparatus 2 as auxiliary information, or may be held in advance by the reception apparatus 2. . Alternatively, the check matrix itself can be transmitted from the transmission apparatus 1 to the reception apparatus 2, or the check matrix itself may be held in advance by the reception apparatus 2.

続いて、本実施例のＬＤＰＣ符号化率２／１６における復号器（ＬＤＰＣ復号部２１２）の処理過程について説明する。   Next, the process of the decoder (LDPC decoding unit 212) at the LDPC coding rate 2/16 of this embodiment will be described.

（ＬＤＰＣ符号化率２／１６における復号器の処理過程）
本実施例の復号器（ＬＤＰＣ復号部２１２）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを用いて、ＬＤＰＣ符号の復号処理を行う。以下の説明では簡単のため、変調方式はＢＰＳＫとする。 (Processing of decoder at LDPC coding rate 2/16)
The decoder (LDPC decoding unit 212) of this embodiment performs decoding processing of an LDPC code using a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. . In the following description, for the sake of simplicity, the modulation method is assumed to be BPSK.

本実施例の復号器（ＬＤＰＣ復号部２１２）は、まず、送信シンボルｘｎ及び受信シンボルｙｎに基づいて対数尤度比λｎ（ｎ＝１〜６９１２０）を算出する。対数尤度比λｎとは送るビット０と１の確からしさの比の自然対数であり、送信シンボルｘｎ及び受信シンボルｙｎを用いて式（４）で表される。 Decoder of the present embodiment (LDPC decoder 212) first calculates the log likelihood ratio lambda n to (n = from 1 to 69120) on the basis of the transmitted symbols x n and the received symbol y n. It is a natural logarithm of the ratio of the probability of the bit 0 Send the log likelihood ratio lambda n 1, represented by formula (4) using the transmission symbols x n and the received symbol y n.

λｎ＝ ｌｎ｛Ｐ（ｙｎ｜ｘｎ＝０）／Ｐ（ｙｎ｜ｘｎ＝１）｝ （４） λ n = ln {P (y n | x n = 0) / P (y n | x n = 1)} (4)

式（４）により取得した対数尤度比、及び上述の符号化率２／１６に相当する検査行列Ｈ（図４に相当）を用いて、sum−product復号法等によるＬＤＰＣ復号法を行う。反復復号回数は任意の値とする。また、ＬＤＰＣ復号においてはsum−product復号法以外にもmin−sum復号法等、多様な手段が提案されているが、検査行列を用いた尤度比を最大化する様々な手法を本発明に係るＬＤＰＣ復号に適用可能である。   An LDPC decoding method such as a sum-product decoding method is performed using the log likelihood ratio obtained by Expression (4) and a check matrix H (corresponding to FIG. 4) corresponding to the coding rate 2/16 described above. The number of iteration decoding is an arbitrary value. In LDPC decoding, various means such as a min-sum decoding method have been proposed in addition to the sum-product decoding method. Various methods for maximizing the likelihood ratio using a parity check matrix are used in the present invention. This is applicable to such LDPC decoding.

図１０は、検査行列初期値テーブル（表１）によるＬＤＰＣ符号化率２／１６についてＱＰＳＫ変調におけるＣ／Ｎ対ＢＥＲ特性（計算機シミュレーション）を示している。尚、図１０は、非特許文献２（ＡＲＩＢ ＳＴＤ−Ｂ４４）に基づくＢＣＨ符号（訂正能力１２ビット）による誤り訂正後の結果であり、復号アルゴリズムは、sum−product復号法（例えば、非特許文献１参照）を利用した。sum−product復号法の復号反復回数は５０回である。図１１に、符号化率２／１６におけるシャノン限界Ｃ／Ｎと、図１０から取得したＢＥＲ＝１×１０−７点におけるＣ／Ｎの比較結果を示す。図１１より、本検査行列に基づく符号化器、復号器、送信装置１及び受信装置２を適用することで、シャノン限界に迫る復号性能が得られることがわかる。従って、表１に基づく検査行列Ｈの採用により、現行の地上デジタル放送では困難であったシャノン限界に対し１ｄＢ未満となる好ましい伝送性能が得られるようになる。 FIG. 10 shows C / N versus BER characteristics (computer simulation) in QPSK modulation for LDPC coding rate 2/16 according to the parity check matrix initial value table (Table 1). FIG. 10 shows the result after error correction using a BCH code (correction capability 12 bits) based on Non-Patent Document 2 (ARIB STD-B44). The decoding algorithm is a sum-product decoding method (for example, non-patent document). 1). The number of decoding iterations of the sum-product decoding method is 50 times. FIG. 11 shows a comparison result between the Shannon limit C / N at the coding rate 2/16 and the C / N at the BER = 1 × 10 −7 point acquired from FIG. From FIG. 11, it can be seen that decoding performance approaching the Shannon limit can be obtained by applying the encoder, decoder, transmitter 1 and receiver 2 based on this parity check matrix. Therefore, by adopting the check matrix H based on Table 1, it is possible to obtain a preferable transmission performance that is less than 1 dB with respect to the Shannon limit that is difficult in the current digital terrestrial broadcasting.

上述した例では、主として、ＬＤＰＣ符号率２／１６に係る伝送フレーム構成と、ＬＤＰＣ符号率２／１６に係る検査行列初期値テーブル（表１）に基づく検査行列Ｈ、並びにその伝送性能の改善効果について説明したが、図１に示す送信装置１におけるＬＤＰＣ符号化部１１４、及び図２に示す受信装置２におけるＬＤＰＣ復号部２１２は、ＬＤＰＣ符号率３／１６、４／１６、５／１６、６／１６、７／１６の各々についても同様に構成することができる。   In the above-described example, mainly, a transmission frame configuration related to LDPC code rate 2/16, a check matrix H based on a parity check matrix initial value table (Table 1) related to LDPC code rate 2/16, and an effect of improving the transmission performance thereof 1, the LDPC encoding unit 114 in the transmission device 1 shown in FIG. 1 and the LDPC decoding unit 212 in the reception device 2 shown in FIG. 2 have the LDPC code rates 3/16, 4/16, 5/16, 6 / 16 and 7/16 can be similarly configured.

以下、ＬＤＰＣ符号率３／１６、４／１６、５／１６、６／１６、７／１６の各々に係る伝送フレーム構成と、各ＬＤＰＣ符号率に係る検査行列初期値テーブルに基づく検査行列Ｈ、並びにその伝送性能の改善効果について、順に説明する。   Hereinafter, a parity check matrix H based on a transmission frame configuration according to each of LDPC code rates 3/16, 4/16, 5/16, 6/16, and 7/16, and a parity check matrix initial value table related to each LDPC code rate, The improvement effect of the transmission performance will be described in order.

（ＬＤＰＣ符号化率３／１６の伝送フレーム構成）
図１２（ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率３／１６の伝送システムにおける伝送フレームの構成を示している。特に、図１２（ａ）は、誤り訂正符号として、ＬＤＰＣ符号化率３／１６のＬＤＰＣ符号のみを用いる場合の伝送フレームの構成を示しており、図１２（ｂ）は、誤り訂正符号として、外符号としてのＢＣＨ符号、及び内符号としてのＬＤＰＣ符号化率３／１６のＬＤＰＣ符号よりなる連接符号を用いる場合の伝送フレームの構成を示している。そして、図１２（ａ），（ｂ）にそれぞれ示す伝送フレームは、次世代地上放送伝送方式で用いるＬＤＰＣ符号を基本とする伝送フレームを想定している。 (Transmission frame configuration of LDPC coding rate 3/16)
FIGS. 12 (a) and 12 (b) show the structure of a transmission frame in an LDPC code rate 3/16 transmission system according to an embodiment of the present invention. In particular, FIG. 12A shows the configuration of a transmission frame when only an LDPC code with an LDPC code rate of 3/16 is used as an error correction code, and FIG. 12B shows an error correction code as an error correction code. The structure of a transmission frame in the case of using a concatenated code including a BCH code as an outer code and an LDPC code having an LDPC code rate of 3/16 as an inner code is shown. The transmission frames shown in FIGS. 12A and 12B are assumed to be transmission frames based on LDPC codes used in the next-generation terrestrial broadcasting transmission system.

まず、図１２（ａ）に示す伝送フレームは、ＬＤＰＣ符号化率３／１６を満たす情報ビット及びＬＤＰＣパリティから構成される。本発明による一実施例の送信装置１は、図１２（ａ）に示す伝送フレーム構成を用いることにより、符号化及び変調を行う。そして、本発明による一実施例の受信装置２は、この伝送フレーム構成に基づいて、復調及び誤り訂正符号の復号を行う。   First, the transmission frame shown in FIG. 12A is composed of information bits and LDPC parity that satisfy the LDPC coding rate 3/16. The transmission apparatus 1 according to an embodiment of the present invention performs encoding and modulation by using the transmission frame configuration shown in FIG. The receiving device 2 according to an embodiment of the present invention performs demodulation and decoding of an error correction code based on this transmission frame configuration.

また、図１２（ｂ）に示す伝送フレームは、図１２（ａ）の変形として、情報ビット、ＢＣＨパリティ、及びＬＤＰＣパリティから構成され、図１２（ａ）に示す伝送フレームと同様に、本発明による一実施例の送信装置１及び受信装置２に適用可能である。図１２（ｂ）において、K_bchはＢＣＨ符号のパリティビット長に相当する。外符号の一例として、高度衛星放送方式で利用可能なＢＣＨ符号を適用する場合を示しており、K_bchは１９２ビットである。ＢＣＨパリティは基本的に情報ビットの一部として扱われ、ＬＤＰＣ符号で訂正しきれない軽微なビット誤りを保護する役割を有する。ＬＤＰＣパリティ長が等しい場合、図１２（ａ）及び図１２（ｂ）は、ＬＤＰＣ符号の訂正能力は同等である。しかしながら、誤り訂正の大部分の能力はＬＤＰＣ符号に依存するため、主として、図１２（ａ）に示す伝送フレームを前提に説明する。   The transmission frame shown in FIG. 12 (b) is composed of information bits, BCH parity, and LDPC parity as a modification of FIG. 12 (a), and is similar to the transmission frame shown in FIG. 12 (a). The present invention is applicable to the transmission device 1 and the reception device 2 according to the embodiment. In FIG. 12B, K_bch corresponds to the parity bit length of the BCH code. As an example of the outer code, a case where a BCH code that can be used in the advanced satellite broadcasting system is applied is shown, and K_bch is 192 bits. BCH parity is basically handled as a part of information bits and has a role of protecting minor bit errors that cannot be corrected by an LDPC code. When the LDPC parity lengths are equal, FIGS. 12A and 12B have the same LDPC code correction capability. However, since most of the error correction capability depends on the LDPC code, the description will mainly be made on the assumption of the transmission frame shown in FIG.

図１２（ａ）に示すように、次世代地上放送伝送方式を想定した伝送フレーム長は、ＬＤＰＣ符号長である６９１２０ビットに相当する。６９１２０ビットは３６０の整数倍で構成され、３６０×１９２で分割することが可能である。また、情報ビット長は１２９６０ビットであり、１２９６０／６９１２０＝３／１６であることから、本伝送フレームはＬＤＰＣ符号化率３／１６を満たしている。また、符号長６９１２０ビットは、高度衛星放送方式におけるＬＤＰＣ符号長４４８８０ビットよりも十分長いことから、よりシャノン限界に近い誤り訂正能力が期待できる。   As shown in FIG. 12 (a), the transmission frame length assuming the next generation terrestrial broadcasting transmission system corresponds to 69120 bits which is the LDPC code length. The 69120 bits are composed of an integral multiple of 360 and can be divided by 360 × 192. Further, since the information bit length is 12960 bits and 12960/69120 = 3/16, this transmission frame satisfies the LDPC coding rate 3/16. Moreover, since the code length 69120 bits is sufficiently longer than the LDPC code length 44880 bits in the advanced satellite broadcasting system, an error correction capability closer to the Shannon limit can be expected.

まず、一実施例のＬＤＰＣ符号化率３／１６における符号化器（ＬＤＰＣ符号化部１１４）の処理過程について説明する。   First, the process of the encoder (LDPC encoder 114) at an LDPC encoding rate of 3/16 according to an embodiment will be described.

（ＬＤＰＣ符号化率３／１６における符号化器の処理過程）
本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成し、この検査行列Ｈを用いてＬＤＰＣ符号パリティの生成を行う。ＬＤＰＣ符号化率３／１６における検査行列Ｈの基本構成を図１３に示す。検査行列Ｈの行方向の長さがＬＤＰＣ符号長に相当し、ＬＤＰＣ符号長Ｎ＝６９１２０と設定する。本検査行列の符号化率は３／１６であることから、検査行列Ｈの列方向の長さがＬＤＰＣパリティ長に相当し、ＬＤＰＣパリティ長Ｐ＝５６１６０ビットである。 (Processing of encoder at LDPC coding rate 3/16)
The encoder according to the present embodiment (LDPC encoding unit 114) generates a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. To generate LDPC code parity. FIG. 13 shows a basic configuration of parity check matrix H at LDPC coding rate 3/16. The length in the row direction of parity check matrix H corresponds to the LDPC code length, and LDPC code length N = 69120 is set. Since the coding rate of this parity check matrix is 3/16, the length in the column direction of parity check matrix H corresponds to the LDPC parity length, and LDPC parity length P = 56160 bits.

図１３において、部分行列Ａ，Ｃ，及びＤは、上述の表２に示す検査行列初期値テーブルを用いて構成される部分行列であり、部分行列ＢにはＬＤＧＭ構造（図１４）を適用する。ＬＤＧＭ構造の行重み（検査行列の行方向の１の数）は１行目が１で残りの行重みは全て２、列重みは全ての列で２（ただし、最後列のみ１）である階段行列である。部分行列Ｂのサイズは、行方向、列方向ともに１８００ビットである。また、部分行列Ｉは、対角行列（図１５）を適用する。対角行列の行重みは全て１である。部分行列Ｉのサイズは、行方向、列方向ともに５４３６０ビットである。部分行列Ｏは、零行列に相当する。   In FIG. 13, partial matrices A, C, and D are partial matrices configured using the parity check matrix initial value table shown in Table 2 above, and the LDGM structure (FIG. 14) is applied to the partial matrix B. . The row weight of the LDGM structure (number of 1 in the row direction of the check matrix) is 1 for the first row, the remaining row weights are all 2, and the column weights are 2 for all columns (however, only the last column is 1). It is a matrix. The size of the submatrix B is 1800 bits in both the row direction and the column direction. Further, a diagonal matrix (FIG. 15) is applied to the submatrix I. The row weights of the diagonal matrix are all 1. The size of the submatrix I is 54360 bits in both the row direction and the column direction. The submatrix O corresponds to a zero matrix.

部分行列Ａのサイズは、図１６に示すように、１８００ビット（行）×１２９６０ビット（列）で構成される。   As shown in FIG. 16, the size of the submatrix A is 1800 bits (rows) × 12960 bits (columns).

また、部分行列Ｃのサイズは、図１７に示すように、５４３６０ビット（行）×１２９６０ビット（列）で構成される。   Further, as shown in FIG. 17, the size of the submatrix C is 54360 bits (rows) × 12960 bits (columns).

また、部分行列Ｄのサイズは、図１８に示すように、５４３６０ビット（行）×１８００ビット（列）で構成される。   The size of the submatrix D is 54360 bits (rows) × 1800 bits (columns) as shown in FIG.

部分行列Ａ，Ｃ，Ｄのいずれにおいても、これら部分行列のサイズは有限であることから、上述した式（１）に基づき、検査行列の１の位置は算出され、式（１）のＱは、符号化率毎に定まる値を持つサイクル数であり、Ｑは上述した式（２）で求められる。   In any of the partial matrices A, C, and D, since the size of these partial matrices is finite, the position of 1 of the parity check matrix is calculated based on the above-described equation (1), and Q in equation (1) is , The number of cycles having a value determined for each coding rate, and Q is obtained by the above-described equation (2).

よって、本実施例のＬＤＰＣ符号化率３／１６において、部分行列Ａの場合、Ｑ＝５（第１のサイクル数Ｑ１）、部分行列Ｃ、及び部分行列Ｄの場合、Ｑ＝１５１（第２のサイクル数Ｑ２）となる。   Therefore, in the LDPC coding rate 3/16 of the present embodiment, in the case of the submatrix A, Q = 5 (first cycle number Q1), the submatrix C, and the submatrix D, Q = 151 (second Cycle number Q2).

以下、より具体的に、ＬＤＰＣ符号化率３／１６における部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成する方法について説明する。   Hereinafter, a method for generating a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O at LDPC coding rate 3/16 will be described in more detail.

まず、部分行列Ａ（図１６）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａを形成するために、上述の表２に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ａの領域内の１の位置を周期的に配置する。表２に示す検査行列初期値テーブルは、列方向に４１、行方向に最大１６の数値が記載されている。この数値は、部分行列Ａ，Ｃ及びＤで利用する検査行列の１の最初の位置（初期値）に相当する。即ち、表２中のｉ行目・ｊ列目の数値座標hi-j(数値）により、図１３に示す検査行列Ｈ内の部分行列Ａ，Ｃ，Ｄにおける１の最初の位置を指定する。一例として、図１６において、h1-1(0)は、部分行列Ａの１列目の１を０行目に配置することに相当し、h1-2（69)は、部分行列Ａの１列目の１を６９行目に配置することに相当する。また、h2-1(646)は、部分行列Ａの３６１列目の１を６４６行目に配置し、h2-2(1223)は部分行列Ａの３６１列目の１を１２２３行目に配置することに相当する。   First, the submatrix A (FIG. 16) will be described. In order to form the partial matrix A, the encoder (LDPC encoding unit 114) of the present embodiment reads a numerical value from a part of the parity check matrix initial value table shown in Table 2 above, and The position of 1 in the region of the matrix A is periodically arranged. In the parity check matrix initial value table shown in Table 2, numerical values of 41 in the column direction and 16 at the maximum in the row direction are described. This numerical value corresponds to the first position (initial value) of 1 of the parity check matrix used in the partial matrices A, C, and D. That is, the first position of 1 in the partial matrices A, C, and D in the check matrix H shown in FIG. 13 is designated by the numerical coordinates hi-j (numerical value) of the i-th row and j-th column in Table 2. As an example, in FIG. 16, h1-1 (0) corresponds to arranging 1 in the first column of the submatrix A in the 0th row, and h1-2 (69) is one column of the submatrix A. This corresponds to disposing 1 of the eye on the 69th line. Further, h2-1 (646) places 1 in the 361th column of the submatrix A in the 646th row, and h2-2 (1223) places 1 in the 361th column of the submatrix A in the 1223th row. It corresponds to that.

以上の関係に基づき、図１６に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表２における検査行列初期値テーブルから、部分行列Ａの３６０列毎の１を配置する行位置を指定するための３６行・ｊ列（３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ａ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第１のサイクル数Ｑ１＝５（５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、検査行列Ｈ内の部分行列Ａを構成する。   Based on the above relationship, as shown in FIG. 16, the encoder (LDPC encoding unit 114) of the present embodiment arranges 1 for every 360 columns of the submatrix A from the parity check matrix initial value table in Table 2. All of the 36 rows and j columns (3 columns) of numerical coordinates hi-j (numerical values) for designating the row position to be performed are read, and 1 is first assigned to the position in the designated submatrix A. 1 bit assigned to 1 is used as a reference and 1 bit is shifted rightward in the row direction, and 1 is repeatedly assigned to the position shifted downward in the column direction at the first cycle number Q1 = 5 (5 bits). Thus, the partial matrix A in the check matrix H is configured.

〈表２における検査行列初期値テーブルの部分行列Ａ用の数値座標hi-j(数値）〉
１行目：h1-1（0）からh1-3（1577）
２行目：h2-1（646）からh2-3（1613）
３行目：h3-1（174）からh3-3（832)
・・・・
３６行目：h36-1（348）からh36-3（1155） <Numerical coordinates hi-j (numerical value) for submatrix A of parity check matrix initial value table in Table 2>
First line: h1-1 (0) to h1-3 (1577)
2nd line: h2-1 (646) to h2-3 (1613)
3rd line: h3-1 (174) to h3-3 (832)
...
Line 36: h36-1 (348) to h36-3 (1155)

このように、表２における部分行列Ａ用の数値座標hi-j(数値）における３６行（この３６行の各行が部分行列Ａの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ａの３６０列毎の最初の行位置に相当）に読み出し、図１６に示すように、第１のサイクル数Ｑ１＝５シフトを繰り返すことで、３６０×３６＝１２９６０ビット（列）相当の検査行列Ｈにおける部分行列Ａの１の位置を指定することが可能となる。また、部分行列Ａの行数は３６０×Ｑ１＝１８００であり、部分行列Ａのサイズは、行方向が１２９６０ビット、列方向が１８００ビットとなる。   As described above, the numerical value of 36 rows (each row of 36 rows corresponds to the first one column for every 360 columns of the partial matrix A) in the numerical coordinates hi-j (numerical value) for the partial matrix A in Table 2 is one column. By reading out each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix A) and repeating the first cycle number Q1 = 5 shift as shown in FIG. 16, 360 × It is possible to designate the position of 1 in the submatrix A in the check matrix H corresponding to 36 = 12960 bits (columns). The number of rows of the submatrix A is 360 × Q1 = 1800, and the size of the submatrix A is 12960 bits in the row direction and 1800 bits in the column direction.

続いて、部分行列Ｃ（図１７）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｃを形成するために、上述の表２に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ｃの領域内の１の位置を周期的に配置する。表２に示す検査行列初期値テーブルは、列方向に４１、行方向に最大１６の数値が記載されている。部分行列Ｃが部分行列Ａと異なるのは、検査行列初期値テーブルにおける読み出し位置と、サイクル数である。   Subsequently, the submatrix C (FIG. 17) will be described. In order to form the partial matrix C, the encoder (LDPC encoding unit 114) of the present embodiment reads numerical values from a part of the parity check matrix initial value table shown in Table 2 above, and The position of 1 in the region of the matrix C is periodically arranged. In the parity check matrix initial value table shown in Table 2, numerical values of 41 in the column direction and 16 at the maximum in the row direction are described. The difference between the submatrix C and the submatrix A is the read position in the parity check matrix initial value table and the number of cycles.

図１７に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表２における検査行列初期値テーブルから、部分行列Ｃの３６０列毎の１を配置する行位置を指定するための３６行・ｊ列（１３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｃ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１５１（１５１ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図１３における検査行列Ｈ内の部分行列Ｃを構成する。   As illustrated in FIG. 17, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix C is arranged from the parity check matrix initial value table in Table 2. All of the 36 rows and j columns (13 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the designated submatrix C, and this first assigned position of 1 13 is repeated by shifting 1 bit to the right in the row direction and assigning 1 to the position shifted downward in the column direction at the second cycle number Q2 = 151 (151 bits). A submatrix C in the matrix H is constructed.

〈表２における検査行列初期値テーブルの部分行列Ｃ用の数値座標hi-j(数値）〉
１行目：h1-4（2528）からh1-16（39980）
２行目：h2-4（6391）からh2-16（48661）
３行目：h3-4（1937）からh3-16（55706)
・・・・
３６行目：h36-4（14674）からh36-16（54798） <Numerical coordinates hi-j (numerical value) for submatrix C of parity check matrix initial value table in Table 2>
First line: h1-4 (2528) to h1-16 (39980)
2nd line: h2-4 (6391) to h2-16 (48661)
3rd line: h3-4 (1937) to h3-16 (55706)
...
36th line: h36-4 (14674) to h36-16 (54798)

このように、表２における部分行列Ｃ用の数値座標hi-j(数値）における３６行（この３６行の各行が部分行列Ｃの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｃの３６０列毎の最初の行位置に相当）に読み出し、図８に示すように、第２のサイクル数Ｑ２＝１５１シフトを繰り返すことで、３６０×３６＝１２９６０ビット（列）相当の検査行列Ｈにおける部分行列Ｃの１の位置を指定することが可能となる。また、部分行列Ｃの行数は３６０×Ｑ２＝５４３６０であり、部分行列Ｃのサイズは、行方向が１２９６０ビット、列方向が５４３６０ビットとなる。   In this way, the numerical value of 36 rows (each row of 36 rows corresponds to the first one column for every 360 columns of the partial matrix C) in the numerical coordinates hi-j (number) for the submatrix C in Table 2 is 1 column. By reading out every time (this numerical value for each column corresponds to the first row position for every 360 columns of the submatrix C) and repeating the second cycle number Q2 = 151 shift as shown in FIG. It is possible to designate the position of 1 in the submatrix C in the check matrix H corresponding to 36 = 12960 bits (columns). The number of rows of the submatrix C is 360 × Q2 = 54360, and the size of the submatrix C is 12960 bits in the row direction and 54360 bits in the column direction.

続いて、部分行列Ｄ（図１８）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｄを形成するために、上述の表２に示す検査行列初期値テーブルの一部（表２のうち、３７行目から４１行目）から数値を読み出して、検査行列Ｈにおける部分行列Ｄの領域内の１の位置を周期的に配置する。ただし、部分行列Ｄは、部分行列Ｃと同じ第２のサイクル数Ｑ２＝１５１を適用するが、部分行列Ｃと異なるのは、検査行列初期値テーブルにおける読み出し周期に、第１のサイクル数Ｑ１＝５に相当する行方向のビットシフトを用いることで、パリティインターリーブを適用する点である。   Next, the partial matrix D (FIG. 18) will be described. In order to form the partial matrix D, the encoder (LDPC encoding unit 114) of the present embodiment forms a part of the parity check matrix initial value table shown in Table 2 (from the 37th line to the 41st line in Table 2). A numerical value is read from (line), and the position of 1 in the region of the partial matrix D in the check matrix H is periodically arranged. However, the sub-matrix D applies the same second cycle number Q2 = 151 as the sub-matrix C. However, the sub-matrix C differs from the sub-matrix C in the read cycle in the parity check matrix initial value table in the first cycle number Q1 = By using a bit shift in the row direction corresponding to 5, parity interleaving is applied.

図１８に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表２における検査行列初期値テーブルから、部分行列Ｄの３６０列毎の１を配置する行位置を指定するための５行・ｊ列（１２列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｄ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして第１のサイクル数Ｑ１＝５ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１５１（１５１ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図１３における検査行列Ｈ内の部分行列Ｄを構成する。   As shown in FIG. 18, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix D is arranged from the parity check matrix initial value table in Table 2. All of the 5 rows and j columns (12 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the specified submatrix D, and this first assigned position of 1 The first cycle number Q1 = 5 bits is shifted to the right in the row direction with reference to, and 1 is repeatedly assigned to the position shifted downward in the column direction with the second cycle number Q2 = 151 (151 bits). Thus, the partial matrix D in the check matrix H in FIG. 13 is configured.

〈表２における検査行列初期値テーブルの部分行列Ｄ用の数値座標hi-j(数値）〉
３７行目：h37-1（9093）からh37-12（51932）
３８行目：h38-1（1871）からh38-12（48972）
３９行目：h39-1（4737）からh39-12（41901)
４０行目：h40-1（4794）からh40-12（49066)
４１行目：h41-1（3304）からh41-12（56137） <Numerical coordinates hi-j (numerical value) for submatrix D of parity check matrix initial value table in Table 2>
37th line: h37-1 (9093) to h37-12 (51932)
38th line: h38-1 (1871) to h38-12 (48972)
39th line: h39-1 (4737) to h39-12 (41901)
40th line: h40-1 (4794) to h40-12 (49066)
41st line: h41-1 (3304) to h41-12 (56137)

このように、パリティインターリーブを適用した検査行列初期値テーブルの読み出し方法は、部分行列Ａ，Ｃとは異なる読み出し方法であり、表２における部分行列Ｄ用の数値座標hi-j(数値）における５行（この５行の各行が部分行列Ｄの最初の５列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｄの最初の５列毎の行位置に相当）に読み出し、表２における部分行列Ｄ用の数値座標hi-j(数値）の１行分の読み出しを１セットとする。そして、図１８に示すように、第１のサイクル数に相当するＱ１＝５ビット分の右シフトと、第２のサイクル数に相当するＱ２＝１５１分の下方シフトを３６０回繰り返すことで、３６０×５＝１８００ビット（列）相当の検査行列Ｈにおける部分行列Ｄの１の位置を指定することが可能となる。また、部分行列Ｄの行数は３６０×Ｑ２＝５４３６０であり、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が５４３６０ビットとなる。   As described above, the parity check matrix initial value table reading method to which parity interleaving is applied is a different reading method from the partial matrices A and C, and is 5 in the numerical coordinates hi-j (numerical value) for the partial matrix D in Table 2. Read the numerical values of the rows (each row of these 5 rows corresponds to the first 5 columns of the submatrix D) for each column (the numerical value for each column corresponds to the row position of the first 5 columns of the submatrix D). The reading of one row of the numerical coordinates hi-j (numerical value) for the submatrix D in Table 2 is taken as one set. Then, as shown in FIG. 18, 360 right shifts Q1 = 5 bits corresponding to the first cycle number and Q2 = 151 minutes downward shift corresponding to the second cycle number are repeated 360 times. It becomes possible to designate the position of 1 of the submatrix D in the check matrix H corresponding to x5 = 1800 bits (columns). The number of rows of the submatrix D is 360 × Q2 = 54360, and the size of the submatrix D is 1800 bits in the row direction and 54360 bits in the column direction.

つまり、表２に示す部分行列Ｄにおける検査行列初期値テーブルと、検査行列Ｈにおける列番号の関係を以下に示す。
検査行列初期値テーブル３７行目の数値は、検査行列Ｈにおける１２９６１列目（即ち、部分行列Ｄの１列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル３８行目の数値は、検査行列Ｈにおける１２９６２列目（即ち、部分行列Ｄの２列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル３９行目の数値は、検査行列Ｈにおける１２９６３列目（即ち、部分行列Ｄの３列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル４０行目の数値は、検査行列Ｈにおける１２９６４列目（即ち、部分行列Ｄの４列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル４１行目の数値は、検査行列Ｈにおける１２９６５列目（即ち、部分行列Ｄの５列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。 That is, the relationship between the parity check matrix initial value table in the submatrix D shown in Table 2 and the column numbers in the parity check matrix H is shown below.
The numerical value in the 37th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats with the number 12961 in the parity check matrix H (that is, the first column of the submatrix D) and the number of cycles Q1 and Q2. Line position) is described.
The numerical value in the 38th row of the parity check matrix initial value table is a value in the first parity check matrix H that repeats at the number 12962 in the parity check matrix H (that is, the second column of the submatrix D) and 1 in the cycle number Q1 and Q2. Line position) is described.
The numerical value in the 39th row of the parity check matrix initial value table is the value in the first parity check matrix H that repeats at the cycle number Q1 and Q2 of the 1963st column in the parity check matrix H (that is, the third column of the submatrix D). Line position) is described.
The numerical value in the 40th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 12964th column (that is, the fourth column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 41th row of the parity check matrix initial value table is the first position of 1 in the 12965th column (that is, the fifth column of the submatrix D) in the parity check matrix H (in the first parity check matrix H that repeats with the cycle numbers Q1 and Q2). Line position) is described.

そして、図１８において、検査行列初期値テーブル３７行目から読み出された数値は、Ｑ１＝５ビット毎に、Ｑ２＝１５１シフトされる。この操作を３６０回繰り返すことで、合計３６０列分、部分行列Ｄにおける１の位置が確定される。同様に、検査行列初期値テーブル３８行目から読み出された数値も、同じく、Ｑ１＝５ビット毎に、Ｑ２＝１５１シフトされ、合計３６０列分、部分行列Ｄにおける１の位置が確定される。以後、３９，４０，４１行目においても同じ処理を繰り返すことで、３６０列×５セット＝１８００ビット相当の部分行列Ｄにおける１の位置が確定される。よって、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が５４３６０ビットとなる。このように、Ｑ１毎にＱ２シフトするパリティインターリーブを適用した部分行列Ｄを検査行列Ｈに含めることで、この部分行列Ｄに対し上位に連接する部分行列Ｂとの間で発生するサイクル４の発生を回避し、ＬＤＰＣ符号の復号性能を向上することが可能となる。つまり、ＬＤＰＣ符号における伝送特性劣化の要因の１つとしてエラーフロアの発生があり、このエラーフロアの発生要因としては検査行列Ｈに含まれる１の配置が例えばサイクル４の形状配置を多数持つとエラーフロアが発生する可能性が高くなることが分かっている。そこで、この問題を解決する手段として、部分行列Ｄを含む検査行列Ｈとしている。   In FIG. 18, the numerical value read from the 37th row of the parity check matrix initial value table is shifted by Q2 = 151 every Q1 = 5 bits. By repeating this operation 360 times, the position of 1 in the submatrix D is determined for a total of 360 columns. Similarly, the numerical value read from the 38th row of the parity check matrix initial value table is also shifted by Q2 = 151 every Q1 = 5 bits, and the position of 1 in the submatrix D is determined for a total of 360 columns. . Thereafter, the same process is repeated in the 39th, 40th, and 41st rows, thereby determining the position of 1 in the submatrix D corresponding to 360 columns × 5 sets = 1800 bits. Therefore, the size of the submatrix D is 1800 bits in the row direction and 54360 bits in the column direction. In this way, by including in the check matrix H the partial matrix D to which the parity interleaving that shifts Q2 for each Q1 is applied, the generation of the cycle 4 that occurs between the partial matrix B and the partial matrix B that is connected to the higher rank with respect to the partial matrix D Thus, it is possible to improve the decoding performance of the LDPC code. That is, one of the causes of transmission characteristic deterioration in the LDPC code is the generation of an error floor. As the generation factor of this error floor, if one arrangement included in the check matrix H has many shape arrangements of cycle 4, for example, an error occurs. It has been found that floors are more likely to occur. Therefore, a check matrix H including a partial matrix D is used as a means for solving this problem.

以上の処理により求められたＬＤＰＣ符号化率３／１６における部分行列Ａ、Ｂ、Ｃ、Ｄ、Ｉ、Ｏの集合行列である検査行列Ｈを用いて、上述したパリティ検査方程式（３）により、ＬＤＰＣパリティを算出する。尚、符号化率３／１６の場合、情報ビット長は１２９６０ビットであることから、パリティ検査方程式においては、検査行列Ｈの１行目から１８００行目までは、ＬＤＧＭ構造に基づくパリティ計算が適用され、１８０１行目から５６１６０行目までは、対角構造に基づくパリティ計算が適用される。   Using the parity check equation (3) described above using the parity check matrix H that is a set matrix of the partial matrices A, B, C, D, I, and O at the LDPC coding rate 3/16 obtained by the above processing, LDPC parity is calculated. In the case of a coding rate of 3/16, the information bit length is 12960 bits. Therefore, in the parity check equation, the parity calculation based on the LDGM structure is applied from the first row to the 1800th row of the parity check matrix H. The parity calculation based on the diagonal structure is applied from the 1801st line to the 56160th line.

本実施例の符号化器（ＬＤＰＣ符号化部１１４）は６９１２０ビットを基本単位としており、また、６９１２０は１，２，３，４，５，６，８，１０，１１，１２，１５，１６等の値で割り切れる値である。よって本実施例の符号化器は、図１に示す送信装置１の機能ブロックとして適用した場合、非常に多様な変調多値数を用いることが可能であり、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ）、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ（１６ＱＡＭ）、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等、非常に多様な多値変調方式に対応可能である。よって、本実施例の送信装置１により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ＬＤＰＣ符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置１から受信装置２に送信することができ、或いはまた、受信装置２により予め保持させてもよい。或いは、送信装置１から受信装置２に検査行列自体を送信することができ、又は、検査行列自体を受信装置２により予め保持させてもよい。   The encoder (LDPC encoder 114) of the present embodiment has 69120 bits as a basic unit, and 69120 is 1, 2, 3, 4, 5, 6, 8, 10, 11, 12, 15, 16 It is a value divisible by a value such as. Therefore, when applied as a functional block of the transmission apparatus 1 shown in FIG. 1, the encoder of the present embodiment can use a very wide variety of modulation multilevel numbers. For example, BPSK (π / 2 shift BPSK) ), QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like. Therefore, the transmission apparatus 1 according to the present embodiment can perform signal transmission combining a very flexible modulation scheme and coding rate. Note that the parity check matrix initial value table for the parity check matrix used for LDPC encoding can be transmitted from the transmission apparatus 1 to the reception apparatus 2 as auxiliary information, or may be held in advance by the reception apparatus 2. . Alternatively, the check matrix itself can be transmitted from the transmission apparatus 1 to the reception apparatus 2, or the check matrix itself may be held in advance by the reception apparatus 2.

続いて、本実施例のＬＤＰＣ符号化率３／１６における復号器（ＬＤＰＣ復号部２１２）の処理過程について説明する。   Next, the process of the decoder (LDPC decoding unit 212) at the LDPC coding rate 3/16 of the present embodiment will be described.

（ＬＤＰＣ符号化率３／１６における復号器の処理過程）
本実施例の復号器（ＬＤＰＣ復号部２１２）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを用いて、ＬＤＰＣ符号の復号処理を行う。以下の説明では簡単のため、変調方式はＢＰＳＫとする。 (Processing of decoder at LDPC coding rate 3/16)
The decoder (LDPC decoding unit 212) of this embodiment performs decoding processing of an LDPC code using a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. . In the following description, for the sake of simplicity, the modulation method is assumed to be BPSK.

本実施例の復号器（ＬＤＰＣ復号部２１２）は、まず、送信シンボルｘｎ及び受信シンボルｙｎに基づいて対数尤度比λｎ（ｎ＝１〜６９１２０）を算出する。対数尤度比λｎとは送るビット０と１の確からしさの比の自然対数であり、送信シンボルｘｎ及び受信シンボルｙｎを用いて上述した式（４）で表される。 Decoder of the present embodiment (LDPC decoder 212) first calculates the log likelihood ratio lambda n to (n = from 1 to 69120) on the basis of the transmitted symbols x n and the received symbol y n. It is a natural logarithm of the ratio of bits 0 and 1 of the probability that sends the log likelihood ratio lambda n, represented by the formula (4) described above by using the transmission symbols x n and the received symbol y n.

式（４）により取得した対数尤度比、及び上述の符号化率３／１６に相当する検査行列Ｈ（図１３に相当）を用いて、sum−product復号法等によるＬＤＰＣ復号法を行う。反復復号回数は任意の値とする。また、ＬＤＰＣ復号においてはsum−product復号法以外にもmin−sum復号法等、多様な手段が提案されているが、検査行列を用いた尤度比を最大化する様々な手法を本発明に係るＬＤＰＣ復号に適用可能である。   An LDPC decoding method such as a sum-product decoding method or the like is performed using the log likelihood ratio obtained by Expression (4) and a check matrix H (corresponding to FIG. 13) corresponding to the coding rate of 3/16. The number of iteration decoding is an arbitrary value. In LDPC decoding, various means such as a min-sum decoding method have been proposed in addition to the sum-product decoding method. Various methods for maximizing the likelihood ratio using a parity check matrix are used in the present invention. This is applicable to such LDPC decoding.

図１９は、検査行列初期値テーブル（表２）によるＬＤＰＣ符号化率３／１６についてＱＰＳＫ変調におけるＣ／Ｎ対ＢＥＲ特性（計算機シミュレーション）を示している。尚、図１９は、非特許文献２（ＡＲＩＢ ＳＴＤ−Ｂ４４）に基づくＢＣＨ符号（訂正能力１２ビット）による誤り訂正後の結果であり、復号アルゴリズムは、sum−product復号法（例えば、非特許文献１参照）を利用した。sum−product復号法の復号反復回数は５０回である。図２０に、符号化率３／１６におけるシャノン限界Ｃ／Ｎと、図１９から取得したＢＥＲ＝１×１０−７点におけるＣ／Ｎの比較結果を示す。図２０より、本検査行列に基づく符号化器、復号器、送信装置１及び受信装置２を適用することで、シャノン限界に迫る復号性能が得られることがわかる。従って、表２に基づく検査行列Ｈの採用により、現行の地上デジタル放送では困難であったシャノン限界に対し１ｄＢ未満となる好ましい伝送性能が得られるようになる。 FIG. 19 shows C / N versus BER characteristics (computer simulation) in QPSK modulation for an LDPC coding rate of 3/16 according to the parity check matrix initial value table (Table 2). FIG. 19 shows the result after error correction by a BCH code (correction capability 12 bits) based on Non-Patent Document 2 (ARIB STD-B44). The decoding algorithm is a sum-product decoding method (for example, non-patent document 1). The number of decoding iterations of the sum-product decoding method is 50 times. FIG. 20 shows a comparison result between the Shannon limit C / N at the coding rate of 3/16 and the C / N at the BER = 1 × 10 −7 point acquired from FIG. FIG. 20 shows that decoding performance approaching the Shannon limit can be obtained by applying an encoder, a decoder, a transmission apparatus 1 and a reception apparatus 2 based on this parity check matrix. Therefore, by using the check matrix H based on Table 2, it is possible to obtain a preferable transmission performance that is less than 1 dB with respect to the Shannon limit, which is difficult in the current digital terrestrial broadcasting.

（ＬＤＰＣ符号化率４／１６の伝送フレーム構成）
図２１（ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率４／１６の伝送システムにおける伝送フレームの構成を示している。特に、図２１（ａ）は、誤り訂正符号として、ＬＤＰＣ符号化率４／１６のＬＤＰＣ符号のみを用いる場合の伝送フレームの構成を示しており、図２１（ｂ）は、誤り訂正符号として、外符号としてのＢＣＨ符号、及び内符号としてのＬＤＰＣ符号化率４／１６のＬＤＰＣ符号よりなる連接符号を用いる場合の伝送フレームの構成を示している。そして、図２１（ａ），（ｂ）にそれぞれ示す伝送フレームは、次世代地上放送伝送方式で用いるＬＤＰＣ符号を基本とする伝送フレームを想定している。 (Transmission frame configuration of LDPC coding rate 4/16)
FIGS. 21 (a) and 21 (b) show the structure of a transmission frame in an LDPC coding rate 4/16 transmission system according to an embodiment of the present invention. In particular, FIG. 21A shows the configuration of a transmission frame when only an LDPC code having an LDPC code rate of 4/16 is used as an error correction code. FIG. 21B shows an error correction code as an error correction code. The structure of a transmission frame in the case of using a concatenated code composed of a BCH code as an outer code and an LDPC code having an LDPC code rate of 4/16 as an inner code is shown. The transmission frames shown in FIGS. 21A and 21B are assumed to be transmission frames based on LDPC codes used in the next-generation terrestrial broadcasting transmission system.

まず、図２１（ａ）に示す伝送フレームは、ＬＤＰＣ符号化率４／１６を満たす情報ビット及びＬＤＰＣパリティから構成される。本発明による一実施例の送信装置１は、図２１（ａ）に示す伝送フレーム構成を用いることにより、符号化及び変調を行う。そして、本発明による一実施例の受信装置２は、この伝送フレーム構成に基づいて、復調及び誤り訂正符号の復号を行う。   First, the transmission frame shown in FIG. 21A is composed of information bits and LDPC parity that satisfy the LDPC coding rate 4/16. The transmission apparatus 1 according to an embodiment of the present invention performs encoding and modulation by using the transmission frame configuration shown in FIG. The receiving device 2 according to an embodiment of the present invention performs demodulation and decoding of an error correction code based on this transmission frame configuration.

また、図２１（ｂ）に示す伝送フレームは、図２１（ａ）の変形として、情報ビット、ＢＣＨパリティ、及びＬＤＰＣパリティから構成され、図２１（ａ）に示す伝送フレームと同様に、本発明による一実施例の送信装置１及び受信装置２に適用可能である。図２１（ｂ）において、K_bchはＢＣＨ符号のパリティビット長に相当する。外符号の一例として、高度衛星放送方式で利用可能なＢＣＨ符号を適用する場合を示しており、K_bchは１９２ビットである。ＢＣＨパリティは基本的に情報ビットの一部として扱われ、ＬＤＰＣ符号で訂正しきれない軽微なビット誤りを保護する役割を有する。ＬＤＰＣパリティ長が等しい場合、図２１（ａ）及び図２１（ｂ）は、ＬＤＰＣ符号の訂正能力は同等である。しかしながら、誤り訂正の大部分の能力はＬＤＰＣ符号に依存するため、主として、図２１（ａ）に示す伝送フレームを前提に説明する。   The transmission frame shown in FIG. 21 (b) is composed of information bits, BCH parity, and LDPC parity as a modification of FIG. 21 (a), and is similar to the transmission frame shown in FIG. 21 (a). The present invention is applicable to the transmission device 1 and the reception device 2 according to the embodiment. In FIG. 21B, K_bch corresponds to the parity bit length of the BCH code. As an example of the outer code, a case where a BCH code that can be used in the advanced satellite broadcasting system is applied is shown, and K_bch is 192 bits. BCH parity is basically handled as a part of information bits and has a role of protecting minor bit errors that cannot be corrected by an LDPC code. When the LDPC parity length is equal, FIGS. 21A and 21B have the same LDPC code correction capability. However, since most of the error correction capability depends on the LDPC code, the description will mainly be made on the premise of the transmission frame shown in FIG.

図２１（ａ）に示すように、次世代地上放送伝送方式を想定した伝送フレーム長は、ＬＤＰＣ符号長である６９１２０ビットに相当する。６９１２０ビットは３６０の整数倍で構成され、３６０×１９２で分割することが可能である。また、情報ビット長は１７２８０ビットであり、１７２８０／６９１２０＝４／１６であることから、本伝送フレームはＬＤＰＣ符号化率４／１６を満たしている。また、符号長６９１２０ビットは、高度衛星放送方式におけるＬＤＰＣ符号長４４８８０ビットよりも十分長いことから、よりシャノン限界に近い誤り訂正能力が期待できる。   As shown in FIG. 21A, the transmission frame length assuming the next-generation terrestrial broadcast transmission system corresponds to 69120 bits which is the LDPC code length. The 69120 bits are composed of an integral multiple of 360 and can be divided by 360 × 192. Further, since the information bit length is 17280 bits and 17280/69120 = 4/16, this transmission frame satisfies the LDPC coding rate 4/16. Moreover, since the code length 69120 bits is sufficiently longer than the LDPC code length 44880 bits in the advanced satellite broadcasting system, an error correction capability closer to the Shannon limit can be expected.

まず、一実施例のＬＤＰＣ符号化率４／１６における符号化器（ＬＤＰＣ符号化部１１４）の処理過程について説明する。   First, the process of the encoder (LDPC encoder 114) at an LDPC encoding rate of 4/16 according to an embodiment will be described.

（ＬＤＰＣ符号化率４／１６における符号化器の処理過程）
本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成し、この検査行列Ｈを用いてＬＤＰＣ符号パリティの生成を行う。ＬＤＰＣ符号化率４／１６における検査行列Ｈの基本構成を図２２に示す。検査行列Ｈの行方向の長さがＬＤＰＣ符号長に相当し、ＬＤＰＣ符号長Ｎ＝６９１２０と設定する。本検査行列の符号化率は４／１６であることから、検査行列Ｈの列方向の長さがＬＤＰＣパリティ長に相当し、ＬＤＰＣパリティ長Ｐ＝５１８４０ビットである。 (Processing of encoder at LDPC coding rate 4/16)
The encoder according to the present embodiment (LDPC encoding unit 114) generates a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. To generate LDPC code parity. FIG. 22 shows a basic configuration of parity check matrix H at LDPC coding rate 4/16. The length in the row direction of parity check matrix H corresponds to the LDPC code length, and LDPC code length N = 69120 is set. Since the coding rate of this parity check matrix is 4/16, the length in the column direction of parity check matrix H corresponds to the LDPC parity length, and LDPC parity length P = 51840 bits.

図２２において、部分行列Ａ，Ｃ，及びＤは、上述の表３に示す検査行列初期値テーブルを用いて構成される部分行列であり、部分行列ＢにはＬＤＧＭ構造（図２３）を適用する。ＬＤＧＭ構造の行重み（検査行列の行方向の１の数）は１行目が１で残りの行重みは全て２、列重みは全ての列で２（ただし、最後列のみ１）である階段行列である。部分行列Ｂのサイズは、行方向、列方向ともに１８００ビットである。また、部分行列Ｉは、対角行列（図２４）を適用する。対角行列の行重みは全て１である。部分行列Ｉのサイズは、行方向、列方向ともに５００４０ビットである。部分行列Ｏは、零行列に相当する。   In FIG. 22, partial matrices A, C, and D are partial matrices configured using the parity check matrix initial value table shown in Table 3 above, and the LDGM structure (FIG. 23) is applied to partial matrix B. . The row weight of the LDGM structure (number of 1 in the row direction of the check matrix) is 1 for the first row, the remaining row weights are all 2, and the column weights are 2 for all columns (however, only the last column is 1). It is a matrix. The size of the submatrix B is 1800 bits in both the row direction and the column direction. In addition, a diagonal matrix (FIG. 24) is applied to the submatrix I. The row weights of the diagonal matrix are all 1. The size of the submatrix I is 50040 bits in both the row direction and the column direction. The submatrix O corresponds to a zero matrix.

部分行列Ａのサイズは、図２５に示すように、１８００ビット（行）×１７２８０ビット（列）で構成される。   As shown in FIG. 25, the size of the submatrix A is 1800 bits (rows) × 17280 bits (columns).

また、部分行列Ｃのサイズは、図２６に示すように、５００４０ビット（行）×１７２８０ビット（列）で構成される。   Further, as shown in FIG. 26, the size of the submatrix C is 50040 bits (rows) × 17280 bits (columns).

また、部分行列Ｄのサイズは、図２７に示すように、５００４０ビット（行）×１８００ビット（列）で構成される。   Further, as shown in FIG. 27, the size of the submatrix D is 50040 bits (rows) × 1800 bits (columns).

部分行列Ａ，Ｃ，Ｄのいずれにおいても、これら部分行列のサイズは有限であることから、上述した式（１）に基づき、検査行列の１の位置は算出され、式（１）のＱは、符号化率毎に定まる値を持つサイクル数であり、Ｑは上述した式（２）で求められる。   In any of the partial matrices A, C, and D, since the size of these partial matrices is finite, the position of 1 of the parity check matrix is calculated based on the above-described equation (1), and Q in equation (1) is , The number of cycles having a value determined for each coding rate, and Q is obtained by the above-described equation (2).

よって、本実施例のＬＤＰＣ符号化率４／１６において、部分行列Ａの場合、Ｑ＝５（第１のサイクル数Ｑ１）、部分行列Ｃ、及び部分行列Ｄの場合、Ｑ＝１３９（第２のサイクル数Ｑ２）となる。   Therefore, in the LDPC coding rate 4/16 of the present embodiment, in the case of the submatrix A, Q = 5 (first cycle number Q1), the submatrix C, and the submatrix D, Q = 139 (second Cycle number Q2).

以下、より具体的に、ＬＤＰＣ符号化率４／１６における部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成する方法について説明する。   Hereinafter, a method for generating a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O at an LDPC coding rate of 4/16 will be described in more detail.

まず、部分行列Ａ（図２５）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａを形成するために、上述の表３に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ａの領域内の１の位置を周期的に配置する。表３に示す検査行列初期値テーブルは、列方向に５３、行方向に最大１３の数値が記載されている。この数値は、部分行列Ａ，Ｃ及びＤで利用する検査行列の１の最初の位置（初期値）に相当する。即ち、表３中のｉ行目・ｊ列目の数値座標hi-j(数値）により、図２２に示す検査行列Ｈ内の部分行列Ａ，Ｃ，Ｄにおける１の最初の位置を指定する。一例として、図２５において、h1-1(0)は、部分行列Ａの１列目の１を０行目に配置することに相当し、h1-2（646)は、部分行列Ａの１列目の１を６４６行目に配置することに相当する。また、h2-1(69)は、部分行列Ａの３６１列目の１を６９行目に配置し、h2-2(441)は部分行列Ａの３６１列目の１を４４１行目に配置することに相当する。   First, the submatrix A (FIG. 25) will be described. In order to form the partial matrix A, the encoder (LDPC encoding unit 114) of the present embodiment reads numerical values from a part of the parity check matrix initial value table shown in Table 3 above, and The position of 1 in the region of the matrix A is periodically arranged. The parity check matrix initial value table shown in Table 3 describes 53 numerical values in the column direction and up to 13 numerical values in the row direction. This numerical value corresponds to the first position (initial value) of 1 of the parity check matrix used in the partial matrices A, C, and D. That is, the first position of 1 in the partial matrices A, C, and D in the check matrix H shown in FIG. 22 is designated by the numerical coordinates hi-j (numerical value) of the i-th row and j-th column in Table 3. As an example, in FIG. 25, h1-1 (0) corresponds to arranging 1 in the first column of the submatrix A in the 0th row, and h1-2 (646) is one column of the submatrix A. This corresponds to arranging eye 1 on the 646th line. H2-1 (69) arranges the 361st column 1 of the submatrix A in the 69th row, and h2-2 (441) arranges the 361th column 1 of the submatrix A in the 441th row. It corresponds to that.

以上の関係に基づき、図２５に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表３における検査行列初期値テーブルから、部分行列Ａの３６０列毎の１を配置する行位置を指定するための４８行・ｊ列（３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ａ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第１のサイクル数Ｑ１＝５（５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、検査行列Ｈ内の部分行列Ａを構成する。   Based on the above relationship, as shown in FIG. 25, the encoder (LDPC encoding unit 114) of this embodiment arranges 1 for every 360 columns of the submatrix A from the parity check matrix initial value table in Table 3. All the 48 rows and j columns (3 columns) of numerical coordinates hi-j (numerical values) for designating the row position to be designated are read out, and 1 is first assigned to the position in the designated submatrix A. 1 bit assigned to 1 is used as a reference and 1 bit is shifted rightward in the row direction, and 1 is repeatedly assigned to the position shifted downward in the column direction at the first cycle number Q1 = 5 (5 bits). Thus, the partial matrix A in the check matrix H is configured.

〈表３における検査行列初期値テーブルの部分行列Ａ用の数値座標hi-j(数値）〉
１行目：h1-1（0）からh1-3（1357）
２行目：h2-1（69）からh2-3（1223）
３行目：h3-1（745）からh3-3（1403)
・・・・
４８行目：h48-1（489）からh48-3（1205） <Numerical coordinates hi-j (numerical value) for submatrix A of parity check matrix initial value table in Table 3>
First line: h1-1 (0) to h1-3 (1357)
2nd line: h2-1 (69) to h2-3 (1223)
3rd line: h3-1 (745) to h3-3 (1403)
...
Line 48: h48-1 (489) to h48-3 (1205)

このように、表３における部分行列Ａ用の数値座標hi-j(数値）における４８行（この４８行の各行が部分行列Ａの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ａの３６０列毎の最初の行位置に相当）に読み出し、図２５に示すように、第１のサイクル数Ｑ１＝５シフトを繰り返すことで、３６０×４８＝１７２８０ビット（列）相当の検査行列Ｈにおける部分行列Ａの１の位置を指定することが可能となる。また、部分行列Ａの行数は３６０×Ｑ１＝１８００であり、部分行列Ａのサイズは、行方向が１７２８０ビット、列方向が１８００ビットとなる。   In this way, the numerical values of 48 rows in the numerical coordinates hi-j (numerical value) for the submatrix A in Table 3 (each row of the 48 rows corresponds to the first column for every 360 columns of the submatrix A) is 1 column. By reading out each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix A) and repeating the first cycle number Q1 = 5 shift as shown in FIG. 25, 360 × It is possible to designate the position of 1 of the submatrix A in the check matrix H corresponding to 48 = 17280 bits (columns). The number of rows of the submatrix A is 360 × Q1 = 1800, and the size of the submatrix A is 17280 bits in the row direction and 1800 bits in the column direction.

続いて、部分行列Ｃ（図２６）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｃを形成するために、上述の表３に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ｃの領域内の１の位置を周期的に配置する。表３に示す検査行列初期値テーブルは、列方向に５３、行方向に最大１３の数値が記載されている。部分行列Ｃが部分行列Ａと異なるのは、検査行列初期値テーブルにおける読み出し位置と、サイクル数である。   Next, the partial matrix C (FIG. 26) will be described. In order to form the partial matrix C, the encoder (LDPC encoding unit 114) of the present embodiment reads a numerical value from a part of the parity check matrix initial value table shown in Table 3 above, and The position of 1 in the region of the matrix C is periodically arranged. The parity check matrix initial value table shown in Table 3 describes 53 numerical values in the column direction and up to 13 numerical values in the row direction. The difference between the submatrix C and the submatrix A is the read position in the parity check matrix initial value table and the number of cycles.

図２６に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表３における検査行列初期値テーブルから、部分行列Ｃの３６０列毎の１を配置する行位置を指定するための４８行・ｊ列（１０列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｃ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１３９（１３９ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図２２における検査行列Ｈ内の部分行列Ｃを構成する。   As shown in FIG. 26, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix C is arranged from the parity check matrix initial value table in Table 3. All of the 48 rows and j columns (10 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the specified submatrix C, and this first assigned position of 1 22 by shifting 1 bit to the right in the row direction and assigning 1 to the position shifted downward in the column direction at the second cycle number Q2 = 139 (139 bits). A submatrix C in the matrix H is constructed.

〈表３における検査行列初期値テーブルの部分行列Ｃ用の数値座標hi-j(数値）〉
１行目：h1-4（6976）からh1-13（49055）
２行目：h2-4（1917）からh2-13（43251）
３行目：h3-4（6309）からh3-13（46859)
・・・・
４８行目：h48-4（5118）からh48-13（49773） <Numerical coordinates hi-j (numerical value) for submatrix C of parity check matrix initial value table in Table 3>
First line: h1-4 (6976) to h1-13 (49055)
2nd line: h2-4 (1917) to h2-13 (43251)
3rd line: h3-4 (6309) to h3-13 (46859)
...
Line 48: h48-4 (5118) to h48-13 (49773)

このように、表３における部分行列Ｃ用の数値座標hi-j(数値）における４８行（この４８行の各行が部分行列Ｃの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｃの３６０列毎の最初の行位置に相当）に読み出し、図２６に示すように、第２のサイクル数Ｑ２＝１３９シフトを繰り返すことで、３６０×４８＝１７２８０ビット（列）相当の検査行列Ｈにおける部分行列Ｃの１の位置を指定することが可能となる。また、部分行列Ｃの行数は３６０×Ｑ２＝５００４０であり、部分行列Ｃのサイズは、行方向が１７２８０ビット、列方向が５００４０ビットとなる。   As described above, the numerical values of 48 rows in the numerical coordinates hi-j (numerical value) for the submatrix C in Table 3 (each row of the 48 rows corresponds to the first column for every 360 columns of the submatrix C) is 1 column. Each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix C) and as shown in FIG. 26, the second cycle number Q2 = 139 shifts are repeated, so that 360 × It is possible to designate the position of 1 of the submatrix C in the check matrix H corresponding to 48 = 17280 bits (columns). The number of rows of the submatrix C is 360 × Q2 = 50040, and the size of the submatrix C is 17280 bits in the row direction and 50040 bits in the column direction.

続いて、部分行列Ｄ（図２７）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｄを形成するために、上述の表３に示す検査行列初期値テーブルの一部（表３のうち、４９行目から５３行目）から数値を読み出して、検査行列Ｈにおける部分行列Ｄの領域内の１の位置を周期的に配置する。ただし、部分行列Ｄは、部分行列Ｃと同じ第２のサイクル数Ｑ２＝１３９を適用するが、部分行列Ｃと異なるのは、検査行列初期値テーブルにおける読み出し周期に、第１のサイクル数Ｑ１＝５に相当する行方向のビットシフトを用いることで、パリティインターリーブを適用する点である。   Next, the partial matrix D (FIG. 27) will be described. In order to form the partial matrix D, the encoder (LDPC encoding unit 114) of the present embodiment forms a part of the parity check matrix initial value table shown in Table 3 above (in Table 3, from line 49 to line 53). A numerical value is read from (line), and the position of 1 in the region of the partial matrix D in the check matrix H is periodically arranged. However, the same number of cycles Q2 = 139 as that of the submatrix C is applied to the submatrix D. However, the difference from the submatrix C is that the first cycle number Q1 = By using a bit shift in the row direction corresponding to 5, parity interleaving is applied.

図２７に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表３における検査行列初期値テーブルから、部分行列Ｄの３６０列毎の１を配置する行位置を指定するための５行・ｊ列（１１列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｄ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして第１のサイクル数Ｑ１＝５ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１３９（１３９ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図２２における検査行列Ｈ内の部分行列Ｄを構成する。   As shown in FIG. 27, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix D is arranged from the parity check matrix initial value table in Table 3. All of the 5 rows and j columns (11 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the specified submatrix D, and this first assigned position of 1 The first cycle number Q1 = 5 bits is shifted to the right in the row direction with reference to, and 1 is repeatedly assigned to the position shifted downward in the column direction with the second cycle number Q2 = 139 (139 bits). Thus, the partial matrix D in the check matrix H in FIG. 22 is configured.

〈表３における検査行列初期値テーブルの部分行列Ｄ用の数値座標hi-j(数値）〉
４９行目：h49-1（5971）からh49-11（46272）
５０行目：h50-1（2156）からh50-11（50715）
５１行目：h51-1（3323）からh51-11（48726)
５２行目：h52-1（1842）からh52-11（51568)
５３行目：h53-1（9247）からh53-11（48606） <Numerical coordinates hi-j (numerical value) for submatrix D of parity check matrix initial value table in Table 3>
49th line: h49-1 (5971) to h49-11 (46272)
50th line: h50-1 (2156) to h50-11 (50715)
Line 51: h51-1 (3323) to h51-11 (48726)
52nd line: h52-1 (1842) to h52-11 (51568)
Line 53: h53-1 (9247) to h53-11 (48606)

このように、パリティインターリーブを適用した検査行列初期値テーブルの読み出し方法は、部分行列Ａ，Ｃとは異なる読み出し方法であり、表３における部分行列Ｄ用の数値座標hi-j(数値）における５行（この５行の各行が部分行列Ｄの最初の５列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｄの最初の５列毎の行位置に相当）に読み出し、表３における部分行列Ｄ用の数値座標hi-j(数値）の１行分の読み出しを１セットとする。そして、図２７に示すように、第１のサイクル数に相当するＱ１＝５ビット分の右シフトと、第２のサイクル数に相当するＱ２＝１３９分の下方シフトを３６０回繰り返すことで、３６０×５＝１８００ビット（列）相当の検査行列Ｈにおける部分行列Ｄの１の位置を指定することが可能となる。また、部分行列Ｄの行数は３６０×Ｑ２＝５００４０であり、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が５００４０ビットとなる。   As described above, the parity check matrix initial value table reading method to which parity interleaving is applied is a different reading method from the partial matrices A and C, and is 5 in the numerical coordinates hi-j (numerical value) for the partial matrix D in Table 3. Read the numerical values of the rows (each row of these 5 rows corresponds to the first 5 columns of the submatrix D) for each column (the numerical value for each column corresponds to the row position of the first 5 columns of the submatrix D). In Table 3, one row of numerical coordinates hi-j (numerical value) for the submatrix D is read as one set. Then, as shown in FIG. 27, 3601 is repeated 360 times by shifting a right shift of Q1 = 5 bits corresponding to the first cycle number and a downward shift of Q2 = 139 corresponding to the second cycle number. It becomes possible to designate the position of 1 of the submatrix D in the check matrix H corresponding to x5 = 1800 bits (columns). The number of rows of the submatrix D is 360 × Q2 = 50040, and the size of the submatrix D is 1800 bits in the row direction and 50040 bits in the column direction.

つまり、表３に示す部分行列Ｄにおける検査行列初期値テーブルと、検査行列Ｈにおける列番号の関係を以下に示す。
検査行列初期値テーブル４９行目の数値は、検査行列Ｈにおける１７２８１列目（即ち、部分行列Ｄの１列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル５０行目の数値は、検査行列Ｈにおける１７２８２列目（即ち、部分行列Ｄの２列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル５１行目の数値は、検査行列Ｈにおける１７２８３列目（即ち、部分行列Ｄの３列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル５２行目の数値は、検査行列Ｈにおける１７２８４列目（即ち、部分行列Ｄの４列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル５３行目の数値は、検査行列Ｈにおける１７２８５列目（即ち、部分行列Ｄの５列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。 That is, the relationship between the parity check matrix initial value table in the partial matrix D shown in Table 3 and the column numbers in the parity check matrix H is shown below.
The numerical value in the 49th row of the parity check matrix initial value table is a value in the first parity check matrix H that repeats at the cycle number Q1 and Q2 of the 17281th column (that is, the first column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 50th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats with the number of cycles Q1 and Q2 in the 17282th column (that is, the second column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 51st row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats with the number of cycles Q1 and Q2 in the 17283th column (that is, the third column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 52nd row of the parity check matrix initial value table is the first position of 1 in the 17284th column (that is, the fourth column of the submatrix D) in the parity check matrix H (in the first parity check matrix H that repeats with the cycle numbers Q1 and Q2). Line position) is described.
The numerical value in the 53rd row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats with the number of cycles Q1 and Q2 in the 17285th column (that is, the fifth column of the submatrix D) in the parity check matrix H. Line position) is described.

そして、図２７において、検査行列初期値テーブル４９行目から読み出された数値は、Ｑ１＝５ビット毎に、Ｑ２＝１３９シフトされる。この操作を３６０回繰り返すことで、合計３６０列分、部分行列Ｄにおける１の位置が確定される。同様に、検査行列初期値テーブル５０行目から読み出された数値も、同じく、Ｑ１＝５ビット毎に、Ｑ２＝１３９シフトされ、合計３６０列分、部分行列Ｄにおける１の位置が確定される。以後、５１，５２，５３行目においても同じ処理を繰り返すことで、３６０列×５セット＝１８００ビット相当の部分行列Ｄにおける１の位置が確定される。よって、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が５００４０ビットとなる。このように、Ｑ１毎にＱ２シフトするパリティインターリーブを適用した部分行列Ｄを検査行列Ｈに含めることで、この部分行列Ｄに対し上位に連接する部分行列Ｂとの間で発生するサイクル４の発生を回避し、ＬＤＰＣ符号の復号性能を向上することが可能となる。つまり、ＬＤＰＣ符号における伝送特性劣化の要因の１つとしてエラーフロアの発生があり、このエラーフロアの発生要因としては検査行列Ｈに含まれる１の配置が例えばサイクル４の形状配置を多数持つとエラーフロアが発生する可能性が高くなることが分かっている。そこで、この問題を解決する手段として、部分行列Ｄを含む検査行列Ｈとしている。   In FIG. 27, the numerical value read from the 49th row of the parity check matrix initial value table is shifted by Q2 = 139 every Q1 = 5 bits. By repeating this operation 360 times, the position of 1 in the submatrix D is determined for a total of 360 columns. Similarly, the numerical value read from the 50th row of the parity check matrix initial value table is also shifted by Q2 = 139 every Q1 = 5 bits, and the position of 1 in the submatrix D is determined for a total of 360 columns. . Thereafter, the same processing is repeated in the 51st, 52nd, and 53rd rows to determine the position of 1 in the submatrix D corresponding to 360 columns × 5 sets = 1800 bits. Therefore, the size of the submatrix D is 1800 bits in the row direction and 50040 bits in the column direction. In this way, by including in the check matrix H the partial matrix D to which the parity interleaving that shifts Q2 for each Q1 is applied, the generation of the cycle 4 that occurs between the partial matrix B and the partial matrix B that is connected to the higher rank with respect to the partial matrix D Thus, it is possible to improve the decoding performance of the LDPC code. That is, one of the causes of transmission characteristic deterioration in the LDPC code is the generation of an error floor. As the generation factor of this error floor, if one arrangement included in the check matrix H has many shape arrangements of cycle 4, for example, an error occurs. It has been found that floors are more likely to occur. Therefore, a check matrix H including a partial matrix D is used as a means for solving this problem.

以上の処理により求められたＬＤＰＣ符号化率４／１６における部分行列Ａ、Ｂ、Ｃ、Ｄ、Ｉ、Ｏの集合行列である検査行列Ｈを用いて、上述したパリティ検査方程式（３）により、ＬＤＰＣパリティを算出する。尚、符号化率４／１６の場合、情報ビット長は１７２８０ビットであることから、パリティ検査方程式においては、検査行列Ｈの１行目から１８００行目までは、ＬＤＧＭ構造に基づくパリティ計算が適用され、１８０１行目から５１８４０行目までは、対角構造に基づくパリティ計算が適用される。   Using the parity check equation (3) described above using the parity check matrix H that is a set matrix of the partial matrices A, B, C, D, I, and O at the LDPC coding rate 4/16 obtained by the above processing, LDPC parity is calculated. In the case of a coding rate of 4/16, the information bit length is 17280 bits. Therefore, in the parity check equation, the parity calculation based on the LDGM structure is applied from the first row to the 1800th row of the parity check matrix H. The parity calculation based on the diagonal structure is applied from the 1801st line to the 51840th line.

本実施例の符号化器（ＬＤＰＣ符号化部１１４）は６９１２０ビットを基本単位としており、また、６９１２０は１，２，３，４，５，６，８，１０，１１，１２，１５，１６等の値で割り切れる値である。よって本実施例の符号化器は、図１に示す送信装置１の機能ブロックとして適用した場合、非常に多様な変調多値数を用いることが可能であり、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ）、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ（１６ＱＡＭ）、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等、非常に多様な多値変調方式に対応可能である。よって、本実施例の送信装置１により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ＬＤＰＣ符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置１から受信装置２に送信することができ、或いはまた、受信装置２により予め保持させてもよい。或いは、送信装置１から受信装置２に検査行列自体を送信することができ、又は、検査行列自体を受信装置２により予め保持させてもよい。   The encoder (LDPC encoder 114) of the present embodiment has 69120 bits as a basic unit, and 69120 is 1, 2, 3, 4, 5, 6, 8, 10, 11, 12, 15, 16 It is a value divisible by a value such as. Therefore, when applied as a functional block of the transmission apparatus 1 shown in FIG. 1, the encoder of the present embodiment can use a very wide variety of modulation multilevel numbers. For example, BPSK (π / 2 shift BPSK) ), QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like. Therefore, the transmission apparatus 1 according to the present embodiment can perform signal transmission combining a very flexible modulation scheme and coding rate. Note that the parity check matrix initial value table for the parity check matrix used for LDPC encoding can be transmitted from the transmission apparatus 1 to the reception apparatus 2 as auxiliary information, or may be held in advance by the reception apparatus 2. . Alternatively, the check matrix itself can be transmitted from the transmission apparatus 1 to the reception apparatus 2, or the check matrix itself may be held in advance by the reception apparatus 2.

続いて、本実施例のＬＤＰＣ符号化率４／１６における復号器（ＬＤＰＣ復号部２１２）の処理過程について説明する。   Next, the process of the decoder (LDPC decoding unit 212) at the LDPC coding rate 4/16 of the present embodiment will be described.

（ＬＤＰＣ符号化率４／１６における復号器の処理過程）
本実施例の復号器（ＬＤＰＣ復号部２１２）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを用いて、ＬＤＰＣ符号の復号処理を行う。以下の説明では簡単のため、変調方式はＢＰＳＫとする。 (Processing of decoder at LDPC coding rate 4/16)
The decoder (LDPC decoding unit 212) of this embodiment performs decoding processing of an LDPC code using a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. . In the following description, for the sake of simplicity, the modulation method is assumed to be BPSK.

本実施例の復号器（ＬＤＰＣ復号部２１２）は、まず、送信シンボルｘｎ及び受信シンボルｙｎに基づいて対数尤度比λｎ（ｎ＝１〜６９１２０）を算出する。対数尤度比λｎとは送るビット０と１の確からしさの比の自然対数であり、送信シンボルｘｎ及び受信シンボルｙｎを用いて上述した式（４）で表される。 Decoder of the present embodiment (LDPC decoder 212) first calculates the log likelihood ratio lambda n to (n = from 1 to 69120) on the basis of the transmitted symbols x n and the received symbol y n. It is a natural logarithm of the ratio of bits 0 and 1 of the probability that sends the log likelihood ratio lambda n, represented by the formula (4) described above by using the transmission symbols x n and the received symbol y n.

式（４）により取得した対数尤度比、及び上述の符号化率４／１６に相当する検査行列Ｈ（図２２に相当）を用いて、sum−product復号法等によるＬＤＰＣ復号法を行う。反復復号回数は任意の値とする。また、ＬＤＰＣ復号においてはsum−product復号法以外にもmin−sum復号法等、多様な手段が提案されているが、検査行列を用いた尤度比を最大化する様々な手法を本発明に係るＬＤＰＣ復号に適用可能である。   An LDPC decoding method such as a sum-product decoding method is performed using the log-likelihood ratio obtained by Expression (4) and a check matrix H (corresponding to FIG. 22) corresponding to the coding rate 4/16 described above. The number of iteration decoding is an arbitrary value. In LDPC decoding, various means such as a min-sum decoding method have been proposed in addition to the sum-product decoding method. Various methods for maximizing the likelihood ratio using a parity check matrix are used in the present invention. This is applicable to such LDPC decoding.

図２８は、検査行列初期値テーブル（表３）によるＬＤＰＣ符号化率４／１６についてＱＰＳＫ変調におけるＣ／Ｎ対ＢＥＲ特性（計算機シミュレーション）を示している。尚、図２８は、非特許文献２（ＡＲＩＢ ＳＴＤ−Ｂ４４）に基づくＢＣＨ符号（訂正能力１２ビット）による誤り訂正後の結果であり、復号アルゴリズムは、sum−product復号法（例えば、非特許文献１参照）を利用した。sum−product復号法の復号反復回数は５０回である。図２９に、符号化率４／１６におけるシャノン限界Ｃ／Ｎと、図２８から取得したＢＥＲ＝１×１０−７点におけるＣ／Ｎの比較結果を示す。図２９より、本検査行列に基づく符号化器、復号器、送信装置１及び受信装置２を適用することで、シャノン限界に迫る復号性能が得られることがわかる。従って、表３に基づく検査行列Ｈの採用により、現行の地上デジタル放送では困難であったシャノン限界に対し１ｄＢ未満となる好ましい伝送性能が得られるようになる。 FIG. 28 illustrates C / N versus BER characteristics (computer simulation) in QPSK modulation for an LDPC coding rate of 4/16 according to the parity check matrix initial value table (Table 3). FIG. 28 shows the result after error correction by the BCH code (correction capability 12 bits) based on Non-Patent Document 2 (ARIB STD-B44), and the decoding algorithm is the sum-product decoding method (for example, Non-Patent Document 1). The number of decoding iterations of the sum-product decoding method is 50 times. FIG. 29 shows a comparison result between the Shannon limit C / N at the coding rate of 4/16 and the C / N at the BER = 1 × 10 −7 point acquired from FIG. It can be seen from FIG. 29 that decoding performance approaching the Shannon limit can be obtained by applying the encoder, the decoder, the transmission device 1 and the reception device 2 based on this parity check matrix. Therefore, the adoption of the check matrix H based on Table 3 makes it possible to obtain a preferable transmission performance that is less than 1 dB with respect to the Shannon limit, which was difficult in the current digital terrestrial broadcasting.

（ＬＤＰＣ符号化率５／１６の伝送フレーム構成）
図３０（ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率５／１６の伝送システムにおける伝送フレームの構成を示している。特に、図３０（ａ）は、誤り訂正符号として、ＬＤＰＣ符号化率５／１６のＬＤＰＣ符号のみを用いる場合の伝送フレームの構成を示しており、図３０（ｂ）は、誤り訂正符号として、外符号としてのＢＣＨ符号、及び内符号としてのＬＤＰＣ符号化率５／１６のＬＤＰＣ符号よりなる連接符号を用いる場合の伝送フレームの構成を示している。そして、図３０（ａ），（ｂ）にそれぞれ示す伝送フレームは、次世代地上放送伝送方式で用いるＬＤＰＣ符号を基本とする伝送フレームを想定している。 (Transmission frame configuration of LDPC coding rate 5/16)
FIGS. 30 (a) and 30 (b) show the structure of a transmission frame in a transmission system with an LDPC code rate of 5/16 according to an embodiment of the present invention. In particular, FIG. 30 (a) shows the configuration of a transmission frame when only an LDPC code with an LDPC code rate of 5/16 is used as an error correction code, and FIG. 30 (b) shows an error correction code as The structure of a transmission frame in the case of using a concatenated code composed of a BCH code as an outer code and an LDPC code with an LDPC code rate of 5/16 as an inner code is shown. The transmission frames shown in FIGS. 30A and 30B are assumed to be transmission frames based on LDPC codes used in the next-generation terrestrial broadcasting transmission system.

まず、図３０（ａ）に示す伝送フレームは、ＬＤＰＣ符号化率５／１６を満たす情報ビット及びＬＤＰＣパリティから構成される。本発明による一実施例の送信装置１は、図３０（ａ）に示す伝送フレーム構成を用いることにより、符号化及び変調を行う。そして、本発明による一実施例の受信装置２は、この伝送フレーム構成に基づいて、復調及び誤り訂正符号の復号を行う。   First, the transmission frame shown in FIG. 30A is composed of information bits and LDPC parity that satisfy the LDPC coding rate 5/16. The transmission apparatus 1 according to an embodiment of the present invention performs encoding and modulation by using the transmission frame configuration shown in FIG. The receiving device 2 according to an embodiment of the present invention performs demodulation and decoding of an error correction code based on this transmission frame configuration.

また、図３０（ｂ）に示す伝送フレームは、図３０（ａ）の変形として、情報ビット、ＢＣＨパリティ、及びＬＤＰＣパリティから構成され、図３０（ａ）に示す伝送フレームと同様に、本発明による一実施例の送信装置１及び受信装置２に適用可能である。図３０（ｂ）において、K_bchはＢＣＨ符号のパリティビット長に相当する。外符号の一例として、高度衛星放送方式で利用可能なＢＣＨ符号を適用する場合を示しており、K_bchは１９２ビットである。ＢＣＨパリティは基本的に情報ビットの一部として扱われ、ＬＤＰＣ符号で訂正しきれない軽微なビット誤りを保護する役割を有する。ＬＤＰＣパリティ長が等しい場合、図３０（ａ）及び図３０（ｂ）は、ＬＤＰＣ符号の訂正能力は同等である。しかしながら、誤り訂正の大部分の能力はＬＤＰＣ符号に依存するため、主として、図３０（ａ）に示す伝送フレームを前提に説明する。   The transmission frame shown in FIG. 30 (b) is composed of information bits, BCH parity, and LDPC parity as a modification of FIG. 30 (a), and is similar to the transmission frame shown in FIG. 30 (a). The present invention is applicable to the transmission device 1 and the reception device 2 according to the embodiment. In FIG. 30B, K_bch corresponds to the parity bit length of the BCH code. As an example of the outer code, a case where a BCH code that can be used in the advanced satellite broadcasting system is applied is shown, and K_bch is 192 bits. BCH parity is basically handled as a part of information bits and has a role of protecting minor bit errors that cannot be corrected by an LDPC code. When LDPC parity lengths are equal, FIGS. 30A and 30B have the same LDPC code correction capability. However, since most of the error correction capability depends on the LDPC code, the description will mainly be made on the assumption of the transmission frame shown in FIG.

図３０（ａ）に示すように、次世代地上放送伝送方式を想定した伝送フレーム長は、ＬＤＰＣ符号長である６９１２０ビットに相当する。６９１２０ビットは３６０の整数倍で構成され、３６０×１９２で分割することが可能である。また、情報ビット長は２１６００ビットであり、２１６００／６９１２０＝５／１６であることから、本伝送フレームはＬＤＰＣ符号化率５／１６を満たしている。また、符号長６９１２０ビットは、高度衛星放送方式におけるＬＤＰＣ符号長４４８８０ビットよりも十分長いことから、よりシャノン限界に近い誤り訂正能力が期待できる。   As shown in FIG. 30A, the transmission frame length assuming the next-generation terrestrial broadcast transmission system corresponds to 69120 bits which is the LDPC code length. The 69120 bits are composed of an integral multiple of 360 and can be divided by 360 × 192. Also, since the information bit length is 21600 bits and 21600/69120 = 5/16, this transmission frame satisfies the LDPC coding rate 5/16. Moreover, since the code length 69120 bits is sufficiently longer than the LDPC code length 44880 bits in the advanced satellite broadcasting system, an error correction capability closer to the Shannon limit can be expected.

まず、一実施例のＬＤＰＣ符号化率５／１６における符号化器（ＬＤＰＣ符号化部１１４）の処理過程について説明する。   First, the process of the encoder (LDPC encoder 114) at an LDPC encoding rate of 5/16 according to an embodiment will be described.

（ＬＤＰＣ符号化率５／１６における符号化器の処理過程）
本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成し、この検査行列Ｈを用いてＬＤＰＣ符号パリティの生成を行う。ＬＤＰＣ符号化率５／１６における検査行列Ｈの基本構成を図３１に示す。検査行列Ｈの行方向の長さがＬＤＰＣ符号長に相当し、ＬＤＰＣ符号長Ｎ＝６９１２０と設定する。本検査行列の符号化率は５／１６であることから、検査行列Ｈの列方向の長さがＬＤＰＣパリティ長に相当し、ＬＤＰＣパリティ長Ｐ＝４７５２０ビットである。 (Processing of encoder at LDPC coding rate 5/16)
The encoder according to the present embodiment (LDPC encoding unit 114) generates a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. To generate LDPC code parity. FIG. 31 shows a basic configuration of parity check matrix H at LDPC coding rate 5/16. The length in the row direction of parity check matrix H corresponds to the LDPC code length, and LDPC code length N = 69120 is set. Since the coding rate of this parity check matrix is 5/16, the length in the column direction of parity check matrix H corresponds to the LDPC parity length, and the LDPC parity length P = 47520 bits.

図３１において、部分行列Ａ，Ｃ，及びＤは、上述の表４に示す検査行列初期値テーブルを用いて構成される部分行列であり、部分行列ＢにはＬＤＧＭ構造（図３２）を適用する。ＬＤＧＭ構造の行重み（検査行列の行方向の１の数）は１行目が１で残りの行重みは全て２、列重みは全ての列で２（ただし、最後列のみ１）である階段行列である。部分行列Ｂのサイズは、行方向、列方向ともに１８００ビットである。また、部分行列Ｉは、対角行列（図３３）を適用する。対角行列の行重みは全て１である。部分行列Ｉのサイズは、行方向、列方向ともに４５７２０ビットである。部分行列Ｏは、零行列に相当する。   In FIG. 31, partial matrices A, C, and D are partial matrices configured using the parity check matrix initial value table shown in Table 4 above, and the LDGM structure (FIG. 32) is applied to the partial matrix B. . The row weight of the LDGM structure (number of 1 in the row direction of the check matrix) is 1 for the first row, the remaining row weights are all 2, and the column weights are 2 for all columns (however, only the last column is 1). It is a matrix. The size of the submatrix B is 1800 bits in both the row direction and the column direction. In addition, a diagonal matrix (FIG. 33) is applied to the submatrix I. The row weights of the diagonal matrix are all 1. The size of the submatrix I is 45720 bits in both the row direction and the column direction. The submatrix O corresponds to a zero matrix.

部分行列Ａのサイズは、図３４に示すように、１８００ビット（行）×２１６００ビット（列）で構成される。   As shown in FIG. 34, the size of the submatrix A is 1800 bits (rows) × 21600 bits (columns).

また、部分行列Ｃのサイズは、図３５に示すように、４５７２０ビット（行）×２１６００ビット（列）で構成される。   The size of the submatrix C is 45720 bits (rows) × 21600 bits (columns) as shown in FIG.

また、部分行列Ｄのサイズは、図３６に示すように、４５７２０ビット（行）×１８００ビット（列）で構成される。   The size of the submatrix D is 45720 bits (rows) × 1800 bits (columns) as shown in FIG.

部分行列Ａ，Ｃ，Ｄのいずれにおいても、これら部分行列のサイズは有限であることから、上述した式（１）に基づき、検査行列の１の位置は算出され、式（１）のＱは、符号化率毎に定まる値を持つサイクル数であり、Ｑは上述した式（２）で求められる。   In any of the partial matrices A, C, and D, since the size of these partial matrices is finite, the position of 1 of the parity check matrix is calculated based on the above-described equation (1), and Q in equation (1) is , The number of cycles having a value determined for each coding rate, and Q is obtained by the above-described equation (2).

よって、本実施例のＬＤＰＣ符号化率５／１６において、部分行列Ａの場合、Ｑ＝５（第１のサイクル数Ｑ１）、部分行列Ｃ、及び部分行列Ｄの場合、Ｑ＝１２７（第２のサイクル数Ｑ２）となる。   Therefore, at the LDPC coding rate of 5/16 in the present embodiment, Q = 5 (first cycle number Q1) in the case of the submatrix A, Q = 127 (the second cycle number in the case of the submatrix C and the submatrix D). Cycle number Q2).

以下、より具体的に、ＬＤＰＣ符号化率５／１６における部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成する方法について説明する。   Hereinafter, a method for generating a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O at an LDPC coding rate of 5/16 will be described in more detail.

まず、部分行列Ａ（図３４）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａを形成するために、上述の表４に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ａの領域内の１の位置を周期的に配置する。表４に示す検査行列初期値テーブルは、列方向に６５、行方向に最大１３の数値が記載されている。この数値は、部分行列Ａ，Ｃ及びＤで利用する検査行列の１の最初の位置（初期値）に相当する。即ち、表４中のｉ行目・ｊ列目の数値座標hi-j(数値）により、図３１に示す検査行列Ｈ内の部分行列Ａ，Ｃ，Ｄにおける１の最初の位置を指定する。一例として、図３４において、h1-1(0)は、部分行列Ａの１列目の１を０行目に配置することに相当し、h1-2（1452)は、部分行列Ａの１列目の１を１４５２行目に配置することに相当する。また、h2-1(646)は、部分行列Ａの３６１列目の１を６４６行目に配置し、h2-2(1223)は部分行列Ａの３６１列目の１を１２２３行目に配置することに相当する。   First, the submatrix A (FIG. 34) will be described. In order to form the partial matrix A, the encoder (LDPC encoding unit 114) of the present embodiment reads a numerical value from a part of the parity check matrix initial value table shown in Table 4 above, and The position of 1 in the region of the matrix A is periodically arranged. In the parity check matrix initial value table shown in Table 4, numerical values of 65 in the column direction and 13 at the maximum in the row direction are described. This numerical value corresponds to the first position (initial value) of 1 of the parity check matrix used in the partial matrices A, C, and D. That is, the first position of 1 in the partial matrices A, C, and D in the check matrix H shown in FIG. 31 is designated by the numerical coordinates hi-j (numerical value) of the i-th row and j-th column in Table 4. As an example, in FIG. 34, h1-1 (0) corresponds to arranging 1 in the first column of the submatrix A in the 0th row, and h1-2 (1452) is one column of the submatrix A. This corresponds to arranging eye 1 on the 1452th line. Further, h2-1 (646) places 1 in the 361th column of the submatrix A in the 646th row, and h2-2 (1223) places 1 in the 361th column of the submatrix A in the 1223th row. It corresponds to that.

以上の関係に基づき、図３４に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表４における検査行列初期値テーブルから、部分行列Ａの３６０列毎の１を配置する行位置を指定するための６０行・ｊ列（最大３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ａ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第１のサイクル数Ｑ１＝５（５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、検査行列Ｈ内の部分行列Ａを構成する。   Based on the above relationship, as shown in FIG. 34, the encoder (LDPC encoding unit 114) of this embodiment arranges 1 for every 360 columns of the submatrix A from the parity check matrix initial value table in Table 4. All of 60 rows and j columns (maximum 3 columns) of numerical coordinates hi-j (numerical values) for designating the row position to be read are read, and 1 is first assigned to the position in the designated submatrix A. 1 bit is shifted rightward in the row direction with reference to the position of 1 assigned first, and 1 is assigned to the position shifted downward in the column direction by the first cycle number Q1 = 5 (5 bits). By repeating, the submatrix A in the check matrix H is configured.

〈表４における検査行列初期値テーブルの部分行列Ａ用の数値座標hi-j(数値）〉
１行目：h1-1（0）からh1-2（1452）
２行目：h2-1（646）からh2-2（1223）
３行目：h3-1（69）からh3-2（745)
４行目：h4-1（1122）からh4-2（1403)
５行目：h5-1（174）からh5-3（372)
・・・・
６０行目：h60-1（932）からh60-3（1461） <Numerical coordinates hi-j (numerical value) for submatrix A of parity check matrix initial value table in Table 4>
First line: h1-1 (0) to h1-2 (1452)
2nd line: h2-1 (646) to h2-2 (1223)
3rd line: h3-1 (69) to h3-2 (745)
Fourth line: h4-1 (1122) to h4-2 (1403)
5th line: h5-1 (174) to h5-3 (372)
...
60th line: h60-1 (932) to h60-3 (1461)

このように、表４における部分行列Ａ用の数値座標hi-j(数値）における６０行（この６０行の各行が部分行列Ａの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ａの３６０列毎の最初の行位置に相当）に読み出し、図３４に示すように、第１のサイクル数Ｑ１＝５シフトを繰り返すことで、３６０×６０＝２１６００ビット（列）相当の検査行列Ｈにおける部分行列Ａの１の位置を指定することが可能となる。また、部分行列Ａの行数は３６０×Ｑ１＝１８００であり、部分行列Ａのサイズは、行方向が２１６００ビット、列方向が１８００ビットとなる。   In this way, 60 columns in the numerical coordinates hi-j (numerical value) for the submatrix A in Table 4 (each row of the 60 rows corresponds to the first column for every 360 columns of the submatrix A) is 1 column. By reading out each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix A) and repeating the first cycle number Q1 = 5 shift as shown in FIG. 34, 360 × It is possible to designate the position of 1 of the submatrix A in the check matrix H corresponding to 60 = 21600 bits (columns). The number of rows of the submatrix A is 360 × Q1 = 1800, and the size of the submatrix A is 21600 bits in the row direction and 1800 bits in the column direction.

続いて、部分行列Ｃ（図３５）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｃを形成するために、上述の表４に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ｃの領域内の１の位置を周期的に配置する。表４に示す検査行列初期値テーブルは、列方向に６５、行方向に最大１３の数値が記載されている。部分行列Ｃが部分行列Ａと異なるのは、検査行列初期値テーブルにおける読み出し位置と、サイクル数である。   Next, the partial matrix C (FIG. 35) will be described. In order to form the partial matrix C, the encoder (LDPC encoding unit 114) of the present embodiment reads a numerical value from a part of the parity check matrix initial value table shown in Table 4 above, and The position of 1 in the region of the matrix C is periodically arranged. In the parity check matrix initial value table shown in Table 4, numerical values of 65 in the column direction and 13 at the maximum in the row direction are described. The difference between the submatrix C and the submatrix A is the read position in the parity check matrix initial value table and the number of cycles.

図３５に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表４における検査行列初期値テーブルから、部分行列Ｃの３６０列毎の１を配置する行位置を指定するための６０行・ｊ列（最大１１列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｃ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１２７（１２７ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図３１における検査行列Ｈ内の部分行列Ｃを構成する。   As shown in FIG. 35, the encoder (LDPC encoder 114) of the present embodiment designates the row position where 1 is assigned for every 360 columns of the submatrix C from the parity check matrix initial value table in Table 4. All the numerical coordinates hi-j (numerical values) of 60 rows and j columns (maximum 11 columns) are read out, and 1 is first assigned to the position in the designated submatrix C, and the first assigned 1 By repeatedly assigning 1 to the position shifted by 1 bit to the right in the row direction with respect to the position and shifted downward in the column direction by the second cycle number Q2 = 127 (127 bits), the result shown in FIG. A submatrix C in the check matrix H is constructed.

〈表４における検査行列初期値テーブルの部分行列Ｃ用の数値座標hi-j(数値）〉
１行目：h1-3（6801）からh1-13（44198）
２行目：h2-3（5751）からh2-13（42709）
３行目：h3-3（9340）からh3-13（47176)
４行目：h4-3（2334）からh4-13（40170)
５行目：h5-4（2773）からh5-11（42537)
・・・・
６０行目：h60-4（14033）からh60-11（42352） <Numerical coordinates hi-j (numerical value) for submatrix C of parity check matrix initial value table in Table 4>
First line: h1-3 (6801) to h1-13 (44198)
2nd line: h2-3 (5751) to h2-13 (42709)
3rd line: h3-3 (9340) to h3-13 (47176)
Fourth line: h4-3 (2334) to h4-13 (40170)
5th line: h5-4 (2773) to h5-11 (42537)
...
60th line: h60-4 (14033) to h60-11 (42352)

このように、表４における部分行列Ｃ用の数値座標hi-j(数値）における６０行（この６０行の各行が部分行列Ｃの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｃの３６０列毎の最初の行位置に相当）に読み出し、図３５に示すように、第２のサイクル数Ｑ２＝１２７シフトを繰り返すことで、３６０×６０＝２１６００ビット（列）相当の検査行列Ｈにおける部分行列Ｃの１の位置を指定することが可能となる。また、部分行列Ｃの行数は３６０×Ｑ２＝４５７２０であり、部分行列Ｃのサイズは、行方向が２１６００ビット、列方向が４５７２０ビットとなる。   In this way, the numerical values of 60 rows in the numerical coordinates hi-j (numerical values) for the submatrix C in Table 4 (each row of the 60 rows corresponds to the first column for every 360 columns of the submatrix C) are 1 column. 360 × is read out every time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix C), and the second cycle number Q2 = 127 shift is repeated as shown in FIG. It is possible to designate the position of 1 of the submatrix C in the check matrix H corresponding to 60 = 21600 bits (columns). The number of rows of the submatrix C is 360 × Q2 = 45720, and the size of the submatrix C is 21600 bits in the row direction and 45720 bits in the column direction.

続いて、部分行列Ｄ（図３６）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｄを形成するために、上述の表４に示す検査行列初期値テーブルの一部（表４のうち、６１行目から６５行目）から数値を読み出して、検査行列Ｈにおける部分行列Ｄの領域内の１の位置を周期的に配置する。ただし、部分行列Ｄは、部分行列Ｃと同じ第２のサイクル数Ｑ２＝１２７を適用するが、部分行列Ｃと異なるのは、検査行列初期値テーブルにおける読み出し周期に、第１のサイクル数Ｑ１＝５に相当する行方向のビットシフトを用いることで、パリティインターリーブを適用する点である。   Next, the partial matrix D (FIG. 36) will be described. In order to form the partial matrix D, the encoder (LDPC encoding unit 114) of the present embodiment forms part of the parity check matrix initial value table shown in Table 4 (from the 61st row to the 65th row in Table 4). A numerical value is read from (line), and the position of 1 in the region of the partial matrix D in the check matrix H is periodically arranged. However, the same number of cycles Q2 = 127 as that of the submatrix C is applied to the submatrix D. However, the difference from the submatrix C is that the first cycle number Q1 = By using a bit shift in the row direction corresponding to 5, parity interleaving is applied.

図３６に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表４における検査行列初期値テーブルから、部分行列Ｄの３６０列毎の１を配置する行位置を指定するための５行・ｊ列（９列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｄ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして第１のサイクル数Ｑ１＝５ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１２７（１２７ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図３１における検査行列Ｈ内の部分行列Ｄを構成する。   As shown in FIG. 36, the encoder (LDPC encoder 114) of the present embodiment designates the row position where 1 is assigned for every 360 columns of the submatrix D from the parity check matrix initial value table in Table 4. All of the 5 rows and j columns (9 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the specified submatrix D, and this first assigned position of 1 The first cycle number Q1 = 5 bits is shifted to the right in the row direction with reference to, and 1 is assigned to the position shifted downward in the column direction with the second cycle number Q2 = 127 (127 bits). Thus, the partial matrix D in the check matrix H in FIG. 31 is configured.

〈表４における検査行列初期値テーブルの部分行列Ｄ用の数値座標hi-j(数値）〉
６１行目：h61-1（7599）からh61-9（41962）
６２行目：h62-1（3456）からh62-9（46154）
６３行目：h63-1（6630）からh63-9（44695)
６４行目：h64-1（17347）からh64-9（46353)
６５行目：h65-1（2164）からh65-9（40947） <Numerical coordinates hi-j (numerical value) for submatrix D of parity check matrix initial value table in Table 4>
61st line: h61-1 (7599) to h61-9 (41962)
62nd line: h62-1 (3456) to h62-9 (46154)
63rd line: h63-1 (6630) to h63-9 (44695)
64th line: h64-1 (17347) to h64-9 (46353)
65th line: h65-1 (2164) to h65-9 (40947)

このように、パリティインターリーブを適用した検査行列初期値テーブルの読み出し方法は、部分行列Ａ，Ｃとは異なる読み出し方法であり、表４における部分行列Ｄ用の数値座標hi-j(数値）における５行（この５行の各行が部分行列Ｄの最初の５列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｄの最初の５列毎の行位置に相当）に読み出し、表４における部分行列Ｄ用の数値座標hi-j(数値）の１行分の読み出しを１セットとする。そして、図３６に示すように、第１のサイクル数に相当するＱ１＝５ビット分の右シフトと、第２のサイクル数に相当するＱ２＝１２７分の下方シフトを３６０回繰り返すことで、３６０×５＝１８００ビット（列）相当の検査行列Ｈにおける部分行列Ｄの１の位置を指定することが可能となる。また、部分行列Ｄの行数は３６０×Ｑ２＝４５７２０であり、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が４５７２０ビットとなる。   As described above, the parity check matrix initial value table reading method to which parity interleaving is applied is a different reading method from the partial matrices A and C, and is 5 in the numerical coordinates hi-j (numerical value) for the partial matrix D in Table 4. Read the numerical values of the rows (each row of these 5 rows corresponds to the first 5 columns of the submatrix D) for each column (the numerical value for each column corresponds to the row position of the first 5 columns of the submatrix D). The reading of one row of the numerical coordinates hi-j (numerical value) for the submatrix D in Table 4 is taken as one set. Then, as shown in FIG. 36, 3601 is repeated 360 times by shifting a right shift of Q1 = 5 bits corresponding to the first cycle number and a downward shift of Q2 = 127 corresponding to the second cycle number. It becomes possible to designate the position of 1 of the submatrix D in the check matrix H corresponding to x5 = 1800 bits (columns). The number of rows of the submatrix D is 360 × Q2 = 45720, and the size of the submatrix D is 1800 bits in the row direction and 45720 bits in the column direction.

つまり、表４に示す部分行列Ｄにおける検査行列初期値テーブルと、検査行列Ｈにおける列番号の関係を以下に示す。
検査行列初期値テーブル６１行目の数値は、検査行列Ｈにおける２１６０１列目（即ち、部分行列Ｄの１列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル６２行目の数値は、検査行列Ｈにおける２１６０２列目（即ち、部分行列Ｄの２列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル６３行目の数値は、検査行列Ｈにおける２１６０３列目（即ち、部分行列Ｄの３列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル６４行目の数値は、検査行列Ｈにおける２１６０４列目（即ち、部分行列Ｄの４列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル６５行目の数値は、検査行列Ｈにおける２１６０５列目（即ち、部分行列Ｄの５列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。 That is, the relationship between the parity check matrix initial value table in the submatrix D shown in Table 4 and the column numbers in the parity check matrix H is shown below.
The numerical value in the 61st row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 21601st column (that is, the first column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 62nd row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 21602th column (that is, the second column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value of the 63rd row of the parity check matrix initial value table is the first position of the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 21603rd column (that is, the third column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 64th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats with the number of cycles Q1 and Q2 in the 21604th column (that is, the fourth column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 65th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 21605th column (that is, the fifth column of the submatrix D) in the parity check matrix H. Line position) is described.

そして、図３６において、検査行列初期値テーブル６１行目から読み出された数値は、Ｑ１＝５ビット毎に、Ｑ２＝１２７シフトされる。この操作を３６０回繰り返すことで、合計３６０列分、部分行列Ｄにおける１の位置が確定される。同様に、検査行列初期値テーブル６２行目から読み出された数値も、同じく、Ｑ１＝５ビット毎に、Ｑ２＝１２７シフトされ、合計３６０列分、部分行列Ｄにおける１の位置が確定される。以後、６３，６４，６５行目においても同じ処理を繰り返すことで、３６０列×５セット＝１８００ビット相当の部分行列Ｄにおける１の位置が確定される。よって、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が４５７２０ビットとなる。このように、Ｑ１毎にＱ２シフトするパリティインターリーブを適用した部分行列Ｄを検査行列Ｈに含めることで、この部分行列Ｄに対し上位に連接する部分行列Ｂとの間で発生するサイクル４の発生を回避し、ＬＤＰＣ符号の復号性能を向上することが可能となる。つまり、ＬＤＰＣ符号における伝送特性劣化の要因の１つとしてエラーフロアの発生があり、このエラーフロアの発生要因としては検査行列Ｈに含まれる１の配置が例えばサイクル４の形状配置を多数持つとエラーフロアが発生する可能性が高くなることが分かっている。そこで、この問題を解決する手段として、部分行列Ｄを含む検査行列Ｈとしている。   In FIG. 36, the numerical value read from the 61st row of the parity check matrix initial value table is shifted by Q2 = 127 every Q1 = 5 bits. By repeating this operation 360 times, the position of 1 in the submatrix D is determined for a total of 360 columns. Similarly, the numerical value read from the 62nd row of the parity check matrix initial value table is also shifted by Q2 = 127 every Q1 = 5 bits, and the position of 1 in the submatrix D is determined for a total of 360 columns. . Thereafter, the same process is repeated in the 63rd, 64th, and 65th rows, thereby determining the position of 1 in the submatrix D corresponding to 360 columns × 5 sets = 1800 bits. Therefore, the size of the submatrix D is 1800 bits in the row direction and 45720 bits in the column direction. In this way, by including in the check matrix H the partial matrix D to which the parity interleaving that shifts Q2 for each Q1 is applied, the generation of the cycle 4 that occurs between the partial matrix B and the partial matrix B that is connected to the higher rank with respect to the partial matrix D Thus, it is possible to improve the decoding performance of the LDPC code. That is, one of the causes of transmission characteristic deterioration in the LDPC code is the generation of an error floor. As the generation factor of this error floor, if one arrangement included in the check matrix H has many shape arrangements of cycle 4, for example, an error occurs. It has been found that floors are more likely to occur. Therefore, a check matrix H including a partial matrix D is used as a means for solving this problem.

以上の処理により求められたＬＤＰＣ符号化率５／１６における部分行列Ａ、Ｂ、Ｃ、Ｄ、Ｉ、Ｏの集合行列である検査行列Ｈを用いて、上述したパリティ検査方程式（３）により、ＬＤＰＣパリティを算出する。尚、符号化率５／１６の場合、情報ビット長は２１６００ビットであることから、パリティ検査方程式においては、検査行列Ｈの１行目から１８００行目までは、ＬＤＧＭ構造に基づくパリティ計算が適用され、１８０１行目から４７５２０行目までは、対角構造に基づくパリティ計算が適用される。   Using the parity check equation (3) described above using the parity check matrix H, which is a set matrix of the partial matrices A, B, C, D, I, and O at the LDPC coding rate 5/16 obtained by the above processing, LDPC parity is calculated. In the case of a coding rate of 5/16, since the information bit length is 21600 bits, in the parity check equation, parity calculation based on the LDGM structure is applied from the first row to the 1800th row of the check matrix H. The parity calculation based on the diagonal structure is applied from the 1801st line to the 47520th line.

本実施例の符号化器（ＬＤＰＣ符号化部１１４）は６９１２０ビットを基本単位としており、また、６９１２０は１，２，３，４，５，６，８，１０，１１，１２，１５，１６等の値で割り切れる値である。よって本実施例の符号化器は、図１に示す送信装置１の機能ブロックとして適用した場合、非常に多様な変調多値数を用いることが可能であり、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ）、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ（１６ＱＡＭ）、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等、非常に多様な多値変調方式に対応可能である。よって、本実施例の送信装置１により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ＬＤＰＣ符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置１から受信装置２に送信することができ、或いはまた、受信装置２により予め保持させてもよい。或いは、送信装置１から受信装置２に検査行列自体を送信することができ、又は、検査行列自体を受信装置２により予め保持させてもよい。   The encoder (LDPC encoder 114) of the present embodiment has 69120 bits as a basic unit, and 69120 is 1, 2, 3, 4, 5, 6, 8, 10, 11, 12, 15, 16 It is a value divisible by a value such as. Therefore, when applied as a functional block of the transmission apparatus 1 shown in FIG. 1, the encoder of the present embodiment can use a very wide variety of modulation multilevel numbers. For example, BPSK (π / 2 shift BPSK) ), QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like. Therefore, the transmission apparatus 1 according to the present embodiment can perform signal transmission combining a very flexible modulation scheme and coding rate. Note that the parity check matrix initial value table for the parity check matrix used for LDPC encoding can be transmitted from the transmission apparatus 1 to the reception apparatus 2 as auxiliary information, or may be held in advance by the reception apparatus 2. . Alternatively, the check matrix itself can be transmitted from the transmission apparatus 1 to the reception apparatus 2, or the check matrix itself may be held in advance by the reception apparatus 2.

続いて、本実施例のＬＤＰＣ符号化率５／１６における復号器（ＬＤＰＣ復号部２１２）の処理過程について説明する。   Next, the process of the decoder (LDPC decoding unit 212) at the LDPC coding rate 5/16 of this embodiment will be described.

（ＬＤＰＣ符号化率５／１６における復号器の処理過程）
本実施例の復号器（ＬＤＰＣ復号部２１２）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを用いて、ＬＤＰＣ符号の復号処理を行う。以下の説明では簡単のため、変調方式はＢＰＳＫとする。 (Processing of decoder at LDPC coding rate 5/16)
The decoder (LDPC decoding unit 212) of this embodiment performs decoding processing of an LDPC code using a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. . In the following description, for the sake of simplicity, the modulation method is assumed to be BPSK.

本実施例の復号器（ＬＤＰＣ復号部２１２）は、まず、送信シンボルｘｎ及び受信シンボルｙｎに基づいて対数尤度比λｎ（ｎ＝１〜６９１２０）を算出する。対数尤度比λｎとは送るビット０と１の確からしさの比の自然対数であり、送信シンボルｘｎ及び受信シンボルｙｎを用いて上述した式（４）で表される。 Decoder of the present embodiment (LDPC decoder 212) first calculates the log likelihood ratio lambda n to (n = from 1 to 69120) on the basis of the transmitted symbols x n and the received symbol y n. It is a natural logarithm of the ratio of bits 0 and 1 of the probability that sends the log likelihood ratio lambda n, represented by the formula (4) described above by using the transmission symbols x n and the received symbol y n.

式（４）により取得した対数尤度比、及び上述の符号化率５／１６に相当する検査行列Ｈ（図３１に相当）を用いて、sum−product復号法等によるＬＤＰＣ復号法を行う。反復復号回数は任意の値とする。また、ＬＤＰＣ復号においてはsum−product復号法以外にもmin−sum復号法等、多様な手段が提案されているが、検査行列を用いた尤度比を最大化する様々な手法を本発明に係るＬＤＰＣ復号に適用可能である。   An LDPC decoding method such as a sum-product decoding method is performed using the log-likelihood ratio obtained by Expression (4) and a check matrix H (corresponding to FIG. 31) corresponding to the coding rate of 5/16. The number of iteration decoding is an arbitrary value. In LDPC decoding, various means such as a min-sum decoding method have been proposed in addition to the sum-product decoding method. Various methods for maximizing the likelihood ratio using a parity check matrix are used in the present invention. This is applicable to such LDPC decoding.

図３７は、検査行列初期値テーブル（表４）によるＬＤＰＣ符号化率５／１６についてＱＰＳＫ変調におけるＣ／Ｎ対ＢＥＲ特性（計算機シミュレーション）を示している。尚、図３７は、非特許文献２（ＡＲＩＢ ＳＴＤ−Ｂ４４）に基づくＢＣＨ符号（訂正能力１２ビット）による誤り訂正後の結果であり、復号アルゴリズムは、sum−product復号法（例えば、非特許文献１参照）を利用した。sum−product復号法の復号反復回数は５０回である。図３８に、符号化率５／１６におけるシャノン限界Ｃ／Ｎと、図３７から取得したＢＥＲ＝１×１０−７点におけるＣ／Ｎの比較結果を示す。図３８より、本検査行列に基づく符号化器、復号器、送信装置１及び受信装置２を構成することで、シャノン限界に迫る復号性能が得られることがわかる。従って、表４に基づく検査行列Ｈの採用により、現行の地上デジタル放送では困難であったシャノン限界に対し１ｄＢ未満となる好ましい伝送性能が得られるようになる。 FIG. 37 shows C / N versus BER characteristics (computer simulation) in QPSK modulation for an LDPC coding rate of 5/16 according to the parity check matrix initial value table (Table 4). FIG. 37 shows the result after error correction by a BCH code (correction capability 12 bits) based on Non-Patent Document 2 (ARIB STD-B44). The decoding algorithm is a sum-product decoding method (for example, non-patent document 1). The number of decoding iterations of the sum-product decoding method is 50 times. FIG. 38 shows a comparison result between the Shannon limit C / N at the coding rate of 5/16 and the C / N at the BER = 1 × 10 −7 point acquired from FIG. From FIG. 38, it can be seen that decoding performance approaching the Shannon limit can be obtained by configuring the encoder, decoder, transmitter 1 and receiver 2 based on this parity check matrix. Therefore, by adopting the check matrix H based on Table 4, it is possible to obtain a preferable transmission performance that is less than 1 dB with respect to the Shannon limit that is difficult in the current digital terrestrial broadcasting.

（ＬＤＰＣ符号化率６／１６の伝送フレーム構成）
図３９（ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率６／１６の伝送システムにおける伝送フレームの構成を示している。特に、図３９（ａ）は、誤り訂正符号として、ＬＤＰＣ符号化率６／１６のＬＤＰＣ符号のみを用いる場合の伝送フレームの構成を示しており、図３９（ｂ）は、誤り訂正符号として、外符号としてのＢＣＨ符号、及び内符号としてのＬＤＰＣ符号化率６／１６のＬＤＰＣ符号よりなる連接符号を用いる場合の伝送フレームの構成を示している。そして、図３９（ａ），（ｂ）にそれぞれ示す伝送フレームは、次世代地上放送伝送方式で用いるＬＤＰＣ符号を基本とする伝送フレームを想定している。 (Transmission frame configuration of LDPC coding rate 6/16)
FIGS. 39 (a) and 39 (b) show the structure of a transmission frame in an LDPC coding rate 6/16 transmission system according to an embodiment of the present invention. In particular, FIG. 39 (a) shows the configuration of a transmission frame when only an LDPC code with an LDPC code rate of 6/16 is used as an error correction code, and FIG. 39 (b) shows an error correction code as The configuration of a transmission frame in the case of using a concatenated code consisting of a BCH code as an outer code and an LDPC code having an LDPC code rate of 6/16 as an inner code is shown. 39A and 39B are assumed to be transmission frames based on LDPC codes used in the next-generation terrestrial broadcast transmission method.

まず、図３９（ａ）に示す伝送フレームは、ＬＤＰＣ符号化率６／１６を満たす情報ビット及びＬＤＰＣパリティから構成される。本発明による一実施例の送信装置１は、図３９（ａ）に示す伝送フレーム構成を用いることにより、符号化及び変調を行う。そして、本発明による一実施例の受信装置２は、この伝送フレーム構成に基づいて、復調及び誤り訂正符号の復号を行う。   First, the transmission frame shown in FIG. 39A is composed of information bits and LDPC parity that satisfy the LDPC coding rate 6/16. The transmission apparatus 1 according to an embodiment of the present invention performs encoding and modulation by using the transmission frame configuration shown in FIG. The receiving device 2 according to an embodiment of the present invention performs demodulation and decoding of an error correction code based on this transmission frame configuration.

また、図３９（ｂ）に示す伝送フレームは、図３９（ａ）の変形として、情報ビット、ＢＣＨパリティ、及びＬＤＰＣパリティから構成され、図３９（ａ）に示す伝送フレームと同様に、本発明による一実施例の送信装置１及び受信装置２に適用可能である。図３９（ｂ）において、K_bchはＢＣＨ符号のパリティビット長に相当する。外符号の一例として、高度衛星放送方式で利用可能なＢＣＨ符号を適用する場合を示しており、K_bchは１９２ビットである。ＢＣＨパリティは基本的に情報ビットの一部として扱われ、ＬＤＰＣ符号で訂正しきれない軽微なビット誤りを保護する役割を有する。ＬＤＰＣパリティ長が等しい場合、図３９（ａ）及び図３９（ｂ）は、ＬＤＰＣ符号の訂正能力は同等である。しかしながら、誤り訂正の大部分の能力はＬＤＰＣ符号に依存するため、主として、図３９（ａ）に示す伝送フレームを前提に説明する。   The transmission frame shown in FIG. 39 (b) is composed of information bits, BCH parity, and LDPC parity as a modification of FIG. 39 (a), and is similar to the transmission frame shown in FIG. 39 (a). The present invention is applicable to the transmission device 1 and the reception device 2 according to the embodiment. In FIG. 39B, K_bch corresponds to the parity bit length of the BCH code. As an example of the outer code, a case where a BCH code that can be used in the advanced satellite broadcasting system is applied is shown, and K_bch is 192 bits. BCH parity is basically handled as a part of information bits and has a role of protecting minor bit errors that cannot be corrected by an LDPC code. When the LDPC parity lengths are equal, FIGS. 39A and 39B have the same LDPC code correction capability. However, since most of the error correction capability depends on the LDPC code, the description will mainly be made on the premise of the transmission frame shown in FIG.

図３９（ａ）に示すように、次世代地上放送伝送方式を想定した伝送フレーム長は、ＬＤＰＣ符号長である６９１２０ビットに相当する。６９１２０ビットは３６０の整数倍で構成され、３６０×１９２で分割することが可能である。また、情報ビット長は２５９２０ビットであり、２５９２０／６９１２０＝６／１６であることから、本伝送フレームはＬＤＰＣ符号化率６／１６を満たしている。また、符号長６９１２０ビットは、高度衛星放送方式におけるＬＤＰＣ符号長４４８８０ビットよりも十分長いことから、よりシャノン限界に近い誤り訂正能力が期待できる。   As shown in FIG. 39 (a), the transmission frame length assuming the next-generation terrestrial broadcasting transmission system corresponds to 69120 bits which is the LDPC code length. The 69120 bits are composed of an integral multiple of 360 and can be divided by 360 × 192. Further, since the information bit length is 25920 bits and 25920/69120 = 6/16, this transmission frame satisfies the LDPC coding rate 6/16. Moreover, since the code length 69120 bits is sufficiently longer than the LDPC code length 44880 bits in the advanced satellite broadcasting system, an error correction capability closer to the Shannon limit can be expected.

まず、一実施例のＬＤＰＣ符号化率６／１６における符号化器（ＬＤＰＣ符号化部１１４）の処理過程について説明する。   First, the process of the encoder (LDPC encoder 114) at an LDPC encoding rate of 6/16 according to an embodiment will be described.

（ＬＤＰＣ符号化率６／１６における符号化器の処理過程）
本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成し、この検査行列Ｈを用いてＬＤＰＣ符号パリティの生成を行う。ＬＤＰＣ符号化率６／１６における検査行列Ｈの基本構成を図４０に示す。検査行列Ｈの行方向の長さがＬＤＰＣ符号長に相当し、ＬＤＰＣ符号長Ｎ＝６９１２０と設定する。本検査行列の符号化率は６／１６であることから、検査行列Ｈの列方向の長さがＬＤＰＣパリティ長に相当し、ＬＤＰＣパリティ長Ｐ＝４３２００ビットである。 (Processing of encoder at LDPC encoding rate 6/16)
The encoder according to the present embodiment (LDPC encoding unit 114) generates a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. To generate LDPC code parity. FIG. 40 shows a basic configuration of parity check matrix H at LDPC coding rate 6/16. The length in the row direction of parity check matrix H corresponds to the LDPC code length, and LDPC code length N = 69120 is set. Since the coding rate of this parity check matrix is 6/16, the length in the column direction of parity check matrix H corresponds to the LDPC parity length, and LDPC parity length P = 43200 bits.

図４０において、部分行列Ａ，Ｃ，及びＤは、上述の表５に示す検査行列初期値テーブルを用いて構成される部分行列であり、部分行列ＢにはＬＤＧＭ構造（図４１）を適用する。ＬＤＧＭ構造の行重み（検査行列の行方向の１の数）は１行目が１で残りの行重みは全て２、列重みは全ての列で２（ただし、最後列のみ１）である階段行列である。部分行列Ｂのサイズは、行方向、列方向ともに１８００ビットである。また、部分行列Ｉは、対角行列（図４２）を適用する。対角行列の行重みは全て１である。部分行列Ｉのサイズは、行方向、列方向ともに４１４００ビットである。部分行列Ｏは、零行列に相当する。   In FIG. 40, partial matrices A, C, and D are partial matrices configured using the parity check matrix initial value table shown in Table 5 above, and the LDGM structure (FIG. 41) is applied to the partial matrix B. . The row weight of the LDGM structure (number of 1 in the row direction of the check matrix) is 1 for the first row, the remaining row weights are all 2, and the column weights are 2 for all columns (however, only the last column is 1). It is a matrix. The size of the submatrix B is 1800 bits in both the row direction and the column direction. In addition, a diagonal matrix (FIG. 42) is applied to the submatrix I. The row weights of the diagonal matrix are all 1. The size of the submatrix I is 41400 bits in both the row direction and the column direction. The submatrix O corresponds to a zero matrix.

部分行列Ａのサイズは、図４３に示すように、１８００ビット（行）×２５９２０ビット（列）で構成される。   The size of the submatrix A is 1800 bits (rows) × 25920 bits (columns) as shown in FIG.

また、部分行列Ｃのサイズは、図４４に示すように、４１４００ビット（行）×２５９２０ビット（列）で構成される。   Further, as shown in FIG. 44, the size of the submatrix C is composed of 41400 bits (rows) × 25920 bits (columns).

また、部分行列Ｄのサイズは、図４５に示すように、４１４００ビット（行）×１８００ビット（列）で構成される。   The size of the submatrix D is 41400 bits (rows) × 1800 bits (columns) as shown in FIG.

部分行列Ａ，Ｃ，Ｄのいずれにおいても、これら部分行列のサイズは有限であることから、上述した式（１）に基づき、検査行列の１の位置は算出され、式（１）のＱは、符号化率毎に定まる値を持つサイクル数であり、Ｑは上述した式（２）で求められる。   In any of the partial matrices A, C, and D, since the size of these partial matrices is finite, the position of 1 of the parity check matrix is calculated based on the above-described equation (1), and Q in equation (1) is , The number of cycles having a value determined for each coding rate, and Q is obtained by the above-described equation (2).

よって、本実施例のＬＤＰＣ符号化率６／１６において、部分行列Ａの場合、Ｑ＝５（第１のサイクル数Ｑ１）、部分行列Ｃ、及び部分行列Ｄの場合、Ｑ＝１１５（第２のサイクル数Ｑ２）となる。   Therefore, in the LDPC coding rate 6/16 of the present embodiment, in the case of the submatrix A, Q = 5 (first cycle number Q1), the submatrix C, and the submatrix D, Q = 115 (second Cycle number Q2).

以下、より具体的に、ＬＤＰＣ符号化率６／１６における部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成する方法について説明する。   Hereinafter, a method for generating a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O at an LDPC coding rate of 6/16 will be described in more detail.

まず、部分行列Ａ（図４３）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａを形成するために、上述の表５に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ａの領域内の１の位置を周期的に配置する。表５に示す検査行列初期値テーブルは、列方向に７７、行方向に最大１２の数値が記載されている。この数値は、部分行列Ａ，Ｃ及びＤで利用する検査行列の１の最初の位置（初期値）に相当する。即ち、表５中のｉ行目・ｊ列目の数値座標hi-j(数値）により、図４０に示す検査行列Ｈ内の部分行列Ａ，Ｃ，Ｄにおける１の最初の位置を指定する。一例として、図４３において、h1-1(1223)は、部分行列Ａの１列目の１を１２２３行目に配置することに相当し、h1-2（1512)は、部分行列Ａの１列目の１を１５１２行目に配置することに相当する。また、h2-1(0)は、部分行列Ａの３６１列目の１を０行目に配置し、h2-2(119)は部分行列Ａの３６１列目の１を１１９行目に配置することに相当する。   First, the submatrix A (FIG. 43) will be described. In order to form the partial matrix A, the encoder (LDPC encoding unit 114) of the present embodiment reads numerical values from a part of the parity check matrix initial value table shown in Table 5 above, and The position of 1 in the region of the matrix A is periodically arranged. In the parity check matrix initial value table shown in Table 5, numerical values of 77 in the column direction and 12 at the maximum in the row direction are described. This numerical value corresponds to the first position (initial value) of 1 of the parity check matrix used in the partial matrices A, C, and D. That is, the first position of 1 in the partial matrices A, C, and D in the check matrix H shown in FIG. 40 is designated by the numerical coordinates hi-j (numerical values) in the i-th row and j-th column in Table 5. As an example, in FIG. 43, h1-1 (1223) corresponds to placing 1 of the first column of the submatrix A in the 1223rd row, and h1-2 (1512) is one column of the submatrix A. This corresponds to arranging eye 1 in the 1512th row. H2-1 (0) places 1 in the 361th column of the submatrix A in the 0th row, and h2-2 (119) places 1 in the 361th column of the submatrix A in the 119th row. It corresponds to that.

以上の関係に基づき、図４３に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表５における検査行列初期値テーブルから、部分行列Ａの３６０列毎の１を配置する行位置を指定するための７２行・ｊ列（最大３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ａ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第１のサイクル数Ｑ１＝５（５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、検査行列Ｈ内の部分行列Ａを構成する。   Based on the above relationship, as shown in FIG. 43, the encoder (LDPC encoder 114) of this embodiment arranges 1 for every 360 columns of the submatrix A from the parity check matrix initial value table in Table 5. All of the 72 rows and j columns (maximum 3 columns) of numerical coordinates hi-j (numerical values) for designating the row position to be read are read, and 1 is first assigned to the position in the designated submatrix A. 1 bit is shifted rightward in the row direction with reference to the position of 1 assigned first, and 1 is assigned to the position shifted downward in the column direction by the first cycle number Q1 = 5 (5 bits). By repeating, the submatrix A in the check matrix H is configured.

〈表５における検査行列初期値テーブルの部分行列Ａ用の数値座標hi-j(数値）〉
１行目：h1-1（1223）からh1-2（1512）
・・・・
２１行目：h21-1（613）からh21-2（925）
２２行目：h22-1（812）からh22-3（1691）
・・・・
７２行目：h72-1（149）からh72-3（1647） <Numerical Coordinates hi-j (Numeric Value) for Submatrix A in Check Matrix Initial Value Table in Table 5>
First line: h1-1 (1223) to h1-2 (1512)
...
21st line: h21-1 (613) to h21-2 (925)
22nd line: h22-1 (812) to h22-3 (1691)
...
72nd line: h72-1 (149) to h72-3 (1647)

このように、表５における部分行列Ａ用の数値座標hi-j(数値）における７２行（この７２行の各行が部分行列Ａの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ａの３６０列毎の最初の行位置に相当）に読み出し、図４３に示すように、第１のサイクル数Ｑ１＝５シフトを繰り返すことで、３６０×７２＝２５９２０ビット（列）相当の検査行列Ｈにおける部分行列Ａの１の位置を指定することが可能となる。また、部分行列Ａの行数は３６０×Ｑ１＝１８００であり、部分行列Ａのサイズは、行方向が２５９２０ビット、列方向が１８００ビットとなる。   In this way, the numerical values of 72 rows (each row of the 72 rows corresponds to the first one column for every 360 columns of the partial matrix A) in the numerical coordinates hi-j (numerical value) for the partial matrix A in Table 5 are one column. By reading out each time (this numerical value for each column corresponds to the first row position for every 360 columns of the submatrix A) and repeating the first cycle number Q1 = 5 shift as shown in FIG. It becomes possible to designate the position of 1 of the submatrix A in the parity check matrix H corresponding to 72 = 25920 bits (columns). The number of rows of the submatrix A is 360 × Q1 = 1800, and the size of the submatrix A is 25920 bits in the row direction and 1800 bits in the column direction.

続いて、部分行列Ｃ（図４４）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｃを形成するために、上述の表５に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ｃの領域内の１の位置を周期的に配置する。表５に示す検査行列初期値テーブルは、列方向に７７、行方向に最大１２の数値が記載されている。部分行列Ｃが部分行列Ａと異なるのは、検査行列初期値テーブルにおける読み出し位置と、サイクル数である。   Next, the partial matrix C (FIG. 44) will be described. In order to form the partial matrix C, the encoder (LDPC encoding unit 114) of the present embodiment reads numerical values from a part of the parity check matrix initial value table shown in Table 5 above, and The position of 1 in the region of the matrix C is periodically arranged. In the parity check matrix initial value table shown in Table 5, numerical values of 77 in the column direction and 12 at the maximum in the row direction are described. The difference between the submatrix C and the submatrix A is the read position in the parity check matrix initial value table and the number of cycles.

図４４に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表５における検査行列初期値テーブルから、部分行列Ｃの３６０列毎の１を配置する行位置を指定するための７２行・ｊ列（最大１０列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｃ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１１５（１１５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４０における検査行列Ｈ内の部分行列Ｃを構成する。   As shown in FIG. 44, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix C is arranged from the parity check matrix initial value table in Table 5. All of the 72 rows and j columns (up to 10 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the designated submatrix C, and the first assigned 1 40 by shifting 1 bit rightward in the row direction with respect to the position and assigning 1 to the position shifted downward in the column direction at the second cycle number Q2 = 115 (115 bits). A submatrix C in the check matrix H is constructed.

〈表５における検査行列初期値テーブルの部分行列Ｃ用の数値座標hi-j(数値）〉
１行目：h1-3（9950）からh1-12（39445）
・・・・
２１行目：h21-3（5637）からh21-12（42255）
２２行目：h22-4（10167）からh22-9（33132）
・・・・
７２行目：h26-4（2496）からh72-9（32290） <Numerical Coordinates hi-j (Numeric Value) for Submatrix C of Check Matrix Initial Value Table in Table 5>
First line: h1-3 (9950) to h1-12 (39445)
...
21st line: h21-3 (5637) to h21-12 (42255)
22nd line: h22-4 (10167) to h22-9 (33132)
...
72nd line: h26-4 (2496) to h72-9 (32290)

このように、表５における部分行列Ｃ用の数値座標hi-j(数値）における７２行（この７２行の各行が部分行列Ｃの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｃの３６０列毎の最初の行位置に相当）に読み出し、図４４に示すように、第２のサイクル数Ｑ２＝１１５シフトを繰り返すことで、３６０×７２＝２５９２０ビット（列）相当の検査行列Ｈにおける部分行列Ｃの１の位置を指定することが可能となる。また、部分行列Ｃの行数は３６０×Ｑ２＝４１４００であり、部分行列Ｃのサイズは、行方向が２５９２０ビット、列方向が４１４００ビットとなる。   In this way, the numerical values of 72 rows in the numerical coordinates hi-j (numerical values) for the submatrix C in Table 5 (each row of the 72 rows corresponds to the first column for every 360 columns of the submatrix C) are 1 column. Each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix C), and the second cycle number Q2 = 115 shift is repeated as shown in FIG. It is possible to designate the position of 1 in the submatrix C in the check matrix H corresponding to 72 = 25920 bits (columns). The number of rows of the submatrix C is 360 × Q2 = 41400, and the size of the submatrix C is 25920 bits in the row direction and 41400 bits in the column direction.

続いて、部分行列Ｄ（図４５）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｄを形成するために、上述の表５に示す検査行列初期値テーブルの一部（表５のうち、７３行目から７７行目）から数値を読み出して、検査行列Ｈにおける部分行列Ｄの領域内の１の位置を周期的に配置する。ただし、部分行列Ｄは、部分行列Ｃと同じ第２のサイクル数Ｑ２＝１１５を適用するが、部分行列Ｃと異なるのは、検査行列初期値テーブルにおける読み出し周期に、第１のサイクル数Ｑ１＝５に相当する行方向のビットシフトを用いることで、パリティインターリーブを適用する点である。   Next, the partial matrix D (FIG. 45) will be described. In order to form the partial matrix D, the encoder (LDPC encoding unit 114) of the present embodiment forms part of the parity check matrix initial value table shown in Table 5 above (from Table 73 to 77th line 77). A numerical value is read from (line), and the position of 1 in the region of the partial matrix D in the check matrix H is periodically arranged. However, the same number of cycles Q2 = 115 as that of the submatrix C is applied to the submatrix D. However, the difference from the submatrix C is that the first cycle number Q1 = By using a bit shift in the row direction corresponding to 5, parity interleaving is applied.

図４５に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表５における検査行列初期値テーブルから、部分行列Ｄの３６０列毎の１を配置する行位置を指定するための５行・ｊ列（７列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｄ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして第１のサイクル数Ｑ１＝５ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１１５（１１５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４０における検査行列Ｈ内の部分行列Ｄを構成する。   As shown in FIG. 45, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix D is arranged from the parity check matrix initial value table in Table 5. All of the 5 rows and j columns (7 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the specified submatrix D, and this first assigned position of 1 The first cycle number Q1 = 5 bits is shifted to the right in the row direction with reference to, and 1 is repeatedly assigned to the position shifted downward in the column direction at the second cycle number Q2 = 115 (115 bits). Thus, the partial matrix D in the check matrix H in FIG. 40 is configured.

〈表５における検査行列初期値テーブルの部分行列Ｄ用の数値座標hi-j(数値）〉
７３行目：h73-1（6480）からh73-7（41644）
７４行目：h74-1（9886）からh74-7（38005）
７５行目：h75-1（3362）からh75-7（40951)
７６行目：h76-1（2091）からh76-7（39449)
７７行目：h77-1（4285）からh77-7（42337） <Numerical coordinates hi-j (numerical value) for submatrix D of parity check matrix initial value table in Table 5>
Line 73: h73-1 (6480) to h73-7 (41644)
74th line: h74-1 (9886) to h74-7 (38005)
75th line: h75-1 (3362) to h75-7 (40951)
76th line: h76-1 (2091) to h76-7 (39449)
Line 77: h77-1 (4285) to h77-7 (42337)

このように、パリティインターリーブを適用した検査行列初期値テーブルの読み出し方法は、部分行列Ａ，Ｃとは異なる読み出し方法であり、表５における部分行列Ｄ用の数値座標hi-j(数値）における５行（この５行の各行が部分行列Ｄの最初の５列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｄの最初の５列毎の行位置に相当）に読み出し、表５における部分行列Ｄ用の数値座標hi-j(数値）の１行分の読み出しを１セットとする。そして、図４５に示すように、第１のサイクル数に相当するＱ１＝５ビット分の右シフトと、第２のサイクル数に相当するＱ２＝１１５分の下方シフトを３６０回繰り返すことで、３６０×５＝１８００ビット（列）相当の検査行列Ｈにおける部分行列Ｄの１の位置を指定することが可能となる。また、部分行列Ｄの行数は３６０×Ｑ２＝４１４００であり、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が４１４００ビットとなる。   As described above, the parity check matrix initial value table reading method to which parity interleaving is applied is a different reading method from the partial matrices A and C, and is 5 in the numerical coordinates hi-j (numerical value) for the partial matrix D in Table 5. Read the numerical values of the rows (each row of these 5 rows corresponds to the first 5 columns of the submatrix D) for each column (the numerical value for each column corresponds to the row position of the first 5 columns of the submatrix D). In Table 5, one row of the numerical coordinates hi-j (numerical value) for the submatrix D is read as one set. Then, as shown in FIG. 45, 3601 is repeated 360 times by shifting the right shift of Q1 = 5 bits corresponding to the first cycle number and the downward shift of Q2 = 115 minutes corresponding to the second cycle number. It becomes possible to designate the position of 1 of the submatrix D in the check matrix H corresponding to x5 = 1800 bits (columns). The number of rows of the submatrix D is 360 × Q2 = 41400, and the size of the submatrix D is 1800 bits in the row direction and 41400 bits in the column direction.

つまり、表５に示す部分行列Ｄにおける検査行列初期値テーブルと、検査行列Ｈにおける列番号の関係を以下に示す。
検査行列初期値テーブル７３行目の数値は、検査行列Ｈにおける２５９２１列目（即ち、部分行列Ｄの１列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル７４行目の数値は、検査行列Ｈにおける２５９２２列目（即ち、部分行列Ｄの２列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル７５行目の数値は、検査行列Ｈにおける２５９２３列目（即ち、部分行列Ｄの３列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル７６行目の数値は、検査行列Ｈにおける２５９２４列目（即ち、部分行列Ｄの４列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル７７行目の数値は、検査行列Ｈにおける２５９２５列目（即ち、部分行列Ｄの５列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。 That is, the relationship between the parity check matrix initial value table in the partial matrix D shown in Table 5 and the column numbers in the parity check matrix H is shown below.
The numerical value in the 73rd row of the parity check matrix initial value table is a value in the first parity check matrix H that repeats at the cycle number Q1, Q2 in the 25921st column (that is, the first column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 74th row of the parity check matrix initial value table is the value in the first parity check matrix H repeated at the first position (number of cycles Q1 and Q2) of 25922 in the parity check matrix H (that is, the second column of the submatrix D). Line position) is described.
The numerical value in the 75th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats with the number of cycles Q1 and Q2 in the 25923th column (that is, the third column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 76th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 of the 25924th column in the parity check matrix H (that is, the fourth column of the submatrix D). Line position) is described.
The numerical value in the 77th row of the parity check matrix initial value table is the first position of 1 in the 25925th column (that is, the fifth column of the submatrix D) in the parity check matrix H (in the first parity check matrix H that repeats with the cycle numbers Q1 and Q2). Line position) is described.

そして、図４５において、検査行列初期値テーブル７３行目から読み出された数値は、Ｑ１＝５ビット毎に、Ｑ２＝１１５シフトされる。この操作を３６０回繰り返すことで、合計３６０列分、部分行列Ｄにおける１の位置が確定される。同様に、検査行列初期値テーブル７４行目から読み出された数値も、同じく、Ｑ１＝５ビット毎に、Ｑ２＝１１５シフトされ、合計３６０列分、部分行列Ｄにおける１の位置が確定される。以後、７５，７６，７７行目においても同じ処理を繰り返すことで、３６０列×５セット＝１８００ビット相当の部分行列Ｄにおける１の位置が確定される。よって、部分行列Ｄのサイズは、行方向が１８００ビット、列方向が４１４００ビットとなる。このように、Ｑ１毎にＱ２シフトするパリティインターリーブを適用した部分行列Ｄを検査行列Ｈに含めることで、この部分行列Ｄに対し上位に連接する部分行列Ｂとの間で発生するサイクル４の発生を回避し、ＬＤＰＣ符号の復号性能を向上することが可能となる。つまり、ＬＤＰＣ符号における伝送特性劣化の要因の１つとしてエラーフロアの発生があり、このエラーフロアの発生要因としては検査行列Ｈに含まれる１の配置が例えばサイクル４の形状配置を多数持つとエラーフロアが発生する可能性が高くなることが分かっている。そこで、この問題を解決する手段として、部分行列Ｄを含む検査行列Ｈとしている。   In FIG. 45, the numerical value read from the 73rd row of the parity check matrix initial value table is shifted by Q2 = 115 every Q1 = 5 bits. By repeating this operation 360 times, the position of 1 in the submatrix D is determined for a total of 360 columns. Similarly, the numerical value read from the 74th row of the parity check matrix initial value table is also shifted by Q2 = 115 every Q1 = 5 bits, and the position of 1 in the submatrix D is determined for a total of 360 columns. . Thereafter, the same processing is repeated in the 75th, 76th, and 77th rows to determine the position of 1 in the submatrix D corresponding to 360 columns × 5 sets = 1800 bits. Therefore, the size of the submatrix D is 1800 bits in the row direction and 41400 bits in the column direction. In this way, by including in the check matrix H the partial matrix D to which the parity interleaving that shifts Q2 for each Q1 is applied, the generation of the cycle 4 that occurs between the partial matrix B and the partial matrix B that is connected to the higher rank with respect to the partial matrix D Thus, it is possible to improve the decoding performance of the LDPC code. That is, one of the causes of transmission characteristic deterioration in the LDPC code is the generation of an error floor. As the generation factor of this error floor, if one arrangement included in the check matrix H has many shape arrangements of cycle 4, for example, an error occurs. It has been found that floors are more likely to occur. Therefore, a check matrix H including a partial matrix D is used as a means for solving this problem.

以上の処理により求められたＬＤＰＣ符号化率６／１６における部分行列Ａ、Ｂ、Ｃ、Ｄ、Ｉ、Ｏの集合行列である検査行列Ｈを用いて、上述したパリティ検査方程式（３）により、ＬＤＰＣパリティを算出する。尚、符号化率６／１６の場合、情報ビット長は２５９２０ビットであることから、パリティ検査方程式においては、検査行列Ｈの１行目から１８００行目までは、ＬＤＧＭ構造に基づくパリティ計算が適用され、１８０１行目から４３２００行目までは、対角構造に基づくパリティ計算が適用される。   Using the parity check equation (3) described above using the parity check matrix H that is a set matrix of the partial matrices A, B, C, D, I, and O at the LDPC coding rate 6/16 obtained by the above processing, LDPC parity is calculated. In the case of a coding rate of 6/16, the information bit length is 25920 bits. Therefore, in the parity check equation, the parity calculation based on the LDGM structure is applied from the first row to the 1800th row of the check matrix H. The parity calculation based on the diagonal structure is applied from the 1801st line to the 43200th line.

本実施例の符号化器（ＬＤＰＣ符号化部１１４）は６９１２０ビットを基本単位としており、また、６９１２０は１，２，３，４，５，６，８，１０，１１，１２，１５，１６等の値で割り切れる値である。よって本実施例の符号化器は、図１に示す送信装置１の機能ブロックとして適用した場合、非常に多様な変調多値数を用いることが可能であり、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ）、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ（１６ＱＡＭ）、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等、非常に多様な多値変調方式に対応可能である。よって、本実施例の送信装置１により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ＬＤＰＣ符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置１から受信装置２に送信することができ、或いはまた、受信装置２により予め保持させてもよい。或いは、送信装置１から受信装置２に検査行列自体を送信することができ、又は、検査行列自体を受信装置２により予め保持させてもよい。   The encoder (LDPC encoder 114) of the present embodiment has 69120 bits as a basic unit, and 69120 is 1, 2, 3, 4, 5, 6, 8, 10, 11, 12, 15, 16 It is a value divisible by a value such as. Therefore, when applied as a functional block of the transmission apparatus 1 shown in FIG. 1, the encoder of the present embodiment can use a very wide variety of modulation multilevel numbers. For example, BPSK (π / 2 shift BPSK) ), QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like. Therefore, the transmission apparatus 1 according to the present embodiment can perform signal transmission combining a very flexible modulation scheme and coding rate. Note that the parity check matrix initial value table for the parity check matrix used for LDPC encoding can be transmitted from the transmission apparatus 1 to the reception apparatus 2 as auxiliary information, or may be held in advance by the reception apparatus 2. . Alternatively, the check matrix itself can be transmitted from the transmission apparatus 1 to the reception apparatus 2, or the check matrix itself may be held in advance by the reception apparatus 2.

続いて、本実施例のＬＤＰＣ符号化率６／１６における復号器（ＬＤＰＣ復号部２１２）の処理過程について説明する。   Next, the process of the decoder (LDPC decoding unit 212) at the LDPC coding rate 6/16 of this embodiment will be described.

（ＬＤＰＣ符号化率６／１６における復号器の処理過程）
本実施例の復号器（ＬＤＰＣ復号部２１２）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを用いて、ＬＤＰＣ符号の復号処理を行う。以下の説明では簡単のため、変調方式はＢＰＳＫとする。 (Processing of decoder at LDPC coding rate 6/16)
The decoder (LDPC decoding unit 212) of this embodiment performs decoding processing of an LDPC code using a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. . In the following description, for the sake of simplicity, the modulation method is assumed to be BPSK.

本実施例の復号器（ＬＤＰＣ復号部２１２）は、まず、送信シンボルｘｎ及び受信シンボルｙｎに基づいて対数尤度比λｎ（ｎ＝１〜６９１２０）を算出する。対数尤度比λｎとは送るビット０と１の確からしさの比の自然対数であり、送信シンボルｘｎ及び受信シンボルｙｎを用いて上述した式（４）で表される。 Decoder of the present embodiment (LDPC decoder 212) first calculates the log likelihood ratio lambda n to (n = from 1 to 69120) on the basis of the transmitted symbols x n and the received symbol y n. It is a natural logarithm of the ratio of bits 0 and 1 of the probability that sends the log likelihood ratio lambda n, represented by the formula (4) described above by using the transmission symbols x n and the received symbol y n.

式（４）により取得した対数尤度比、及び上述の符号化率６／１６に相当する検査行列Ｈ（図４０に相当）を用いて、sum−product復号法等によるＬＤＰＣ復号法を行う。反復復号回数は任意の値とする。また、ＬＤＰＣ復号においてはsum−product復号法以外にもmin−sum復号法等、多様な手段が提案されているが、検査行列を用いた尤度比を最大化する様々な手法を本発明に係るＬＤＰＣ復号に適用可能である。   An LDPC decoding method such as a sum-product decoding method is performed using the log likelihood ratio obtained by Expression (4) and a check matrix H (corresponding to FIG. 40) corresponding to the coding rate of 6/16. The number of iteration decoding is an arbitrary value. In LDPC decoding, various means such as a min-sum decoding method have been proposed in addition to the sum-product decoding method. Various methods for maximizing the likelihood ratio using a parity check matrix are used in the present invention. This is applicable to such LDPC decoding.

図４６は、検査行列初期値テーブル（表５）によるＬＤＰＣ符号化率６／１６についてＱＰＳＫ変調におけるＣ／Ｎ対ＢＥＲ特性（計算機シミュレーション）を示している。尚、図４６は、非特許文献２（ＡＲＩＢ ＳＴＤ−Ｂ４４）に基づくＢＣＨ符号（訂正能力１２ビット）による誤り訂正後の結果であり、復号アルゴリズムは、sum−product復号法（例えば、非特許文献１参照）を利用した。sum−product復号法の復号反復回数は５０回である。図４７に、符号化率６／１６におけるシャノン限界Ｃ／Ｎと、図４６から取得したＢＥＲ＝１×１０−７点におけるＣ／Ｎの比較結果を示す。図４７より、本検査行列に基づく符号化器、復号器、送信装置１及び受信装置２を構成することで、シャノン限界に迫る復号性能が得られることがわかる。従って、表５に基づく検査行列Ｈの採用により、現行の地上デジタル放送では困難であったシャノン限界に対し１ｄＢ未満となる好ましい伝送性能が得られるようになる。 FIG. 46 shows C / N versus BER characteristics (computer simulation) in QPSK modulation for an LDPC coding rate of 6/16 according to the parity check matrix initial value table (Table 5). 46 shows the result after error correction by the BCH code (correction capability 12 bits) based on Non-Patent Document 2 (ARIB STD-B44), and the decoding algorithm is the sum-product decoding method (for example, Non-Patent Document). 1). The number of decoding iterations of the sum-product decoding method is 50 times. FIG. 47 shows a comparison result between the Shannon limit C / N at the coding rate 6/16 and the C / N at the BER = 1 × 10 −7 point obtained from FIG. From FIG. 47, it can be seen that decoding performance approaching the Shannon limit can be obtained by configuring the encoder, decoder, transmitter 1 and receiver 2 based on this parity check matrix. Therefore, the adoption of the check matrix H based on Table 5 makes it possible to obtain a preferable transmission performance that is less than 1 dB with respect to the Shannon limit, which was difficult in the current digital terrestrial broadcasting.

（ＬＤＰＣ符号化率７／１６の伝送フレーム構成）
図４８（ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率７／１６の伝送システムにおける伝送フレームの構成を示している。特に、図４８（ａ）は、誤り訂正符号として、ＬＤＰＣ符号化率７／１６のＬＤＰＣ符号のみを用いる場合の伝送フレームの構成を示しており、図４８（ｂ）は、誤り訂正符号として、外符号としてのＢＣＨ符号、及び内符号としてのＬＤＰＣ符号化率７／１６のＬＤＰＣ符号よりなる連接符号を用いる場合の伝送フレームの構成を示している。そして、図４８（ａ），（ｂ）にそれぞれ示す伝送フレームは、次世代地上放送伝送方式で用いるＬＤＰＣ符号を基本とする伝送フレームを想定している。 (Transmission frame configuration of LDPC coding rate 7/16)
FIGS. 48 (a) and 48 (b) show the structure of a transmission frame in an LDPC coding rate 7/16 transmission system according to an embodiment of the present invention. In particular, FIG. 48A shows the structure of a transmission frame when only an LDPC code with an LDPC coding rate of 7/16 is used as an error correction code, and FIG. 48B shows an error correction code as an error correction code. The configuration of a transmission frame in the case of using a concatenated code including a BCH code as an outer code and an LDPC code having an LDPC code rate of 7/16 as an inner code is shown. 48A and 48B are assumed to be transmission frames based on LDPC codes used in the next-generation terrestrial broadcast transmission method.

まず、図４８（ａ）に示す伝送フレームは、ＬＤＰＣ符号化率７／１６を満たす情報ビット及びＬＤＰＣパリティから構成される。本発明による一実施例の送信装置１は、図４８（ａ）に示す伝送フレーム構成を用いることにより、符号化及び変調を行う。そして、本発明による一実施例の受信装置２は、この伝送フレーム構成に基づいて、復調及び誤り訂正符号の復号を行う。   First, the transmission frame shown in FIG. 48A is composed of information bits and LDPC parity satisfying the LDPC coding rate 7/16. The transmission apparatus 1 according to an embodiment of the present invention performs encoding and modulation by using the transmission frame configuration shown in FIG. The receiving device 2 according to an embodiment of the present invention performs demodulation and decoding of an error correction code based on this transmission frame configuration.

また、図４８（ｂ）に示す伝送フレームは、図４８（ａ）の変形として、情報ビット、ＢＣＨパリティ、及びＬＤＰＣパリティから構成され、図４８（ａ）に示す伝送フレームと同様に、本発明による一実施例の送信装置１及び受信装置２に適用可能である。図４８（ｂ）において、K_bchはＢＣＨ符号のパリティビット長に相当する。外符号の一例として、高度衛星放送方式で利用可能なＢＣＨ符号を適用する場合を示しており、K_bchは１９２ビットである。ＢＣＨパリティは基本的に情報ビットの一部として扱われ、ＬＤＰＣ符号で訂正しきれない軽微なビット誤りを保護する役割を有する。ＬＤＰＣパリティ長が等しい場合、図４８（ａ）及び図４８（ｂ）は、ＬＤＰＣ符号の訂正能力は同等である。しかしながら、誤り訂正の大部分の能力はＬＤＰＣ符号に依存するため、主として、図４８（ａ）に示す伝送フレームを前提に説明する。   Further, the transmission frame shown in FIG. 48 (b) is composed of information bits, BCH parity, and LDPC parity as a modification of FIG. 48 (a), and is similar to the transmission frame shown in FIG. 48 (a). The present invention is applicable to the transmission device 1 and the reception device 2 according to the embodiment. In FIG. 48B, K_bch corresponds to the parity bit length of the BCH code. As an example of the outer code, a case where a BCH code that can be used in the advanced satellite broadcasting system is applied is shown, and K_bch is 192 bits. BCH parity is basically handled as a part of information bits and has a role of protecting minor bit errors that cannot be corrected by an LDPC code. When the LDPC parity lengths are equal, FIGS. 48A and 48B have the same LDPC code correction capability. However, since most of the error correction capability depends on the LDPC code, the description will mainly be made on the premise of the transmission frame shown in FIG.

図４８（ａ）に示すように、次世代地上放送伝送方式を想定した伝送フレーム長は、ＬＤＰＣ符号長である６９１２０ビットに相当する。６９１２０ビットは３６０の整数倍で構成され、３６０×１９２で分割することが可能である。また、情報ビット長は３０２４０ビットであり、３０２４０／６９１２０＝７／１６であることから、本伝送フレームはＬＤＰＣ符号化率７／１６を満たしている。また、符号長６９１２０ビットは、高度衛星放送方式におけるＬＤＰＣ符号長４４８８０ビットよりも十分長いことから、よりシャノン限界に近い誤り訂正能力が期待できる。   As shown in FIG. 48 (a), the transmission frame length assuming the next-generation terrestrial broadcasting transmission system corresponds to 69120 bits which is the LDPC code length. The 69120 bits are composed of an integral multiple of 360 and can be divided by 360 × 192. Further, since the information bit length is 30240 bits and 30240/69120 = 7/16, this transmission frame satisfies the LDPC coding rate 7/16. Moreover, since the code length 69120 bits is sufficiently longer than the LDPC code length 44880 bits in the advanced satellite broadcasting system, an error correction capability closer to the Shannon limit can be expected.

まず、一実施例のＬＤＰＣ符号化率７／１６における符号化器（ＬＤＰＣ符号化部１１４）の処理過程について説明する。   First, the process of the encoder (LDPC encoder 114) at an LDPC encoding rate of 7/16 according to an embodiment will be described.

（ＬＤＰＣ符号化率７／１６における符号化器の処理過程）
本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成し、この検査行列Ｈを用いてＬＤＰＣ符号パリティの生成を行う。ＬＤＰＣ符号化率７／１６における検査行列Ｈの基本構成を図４９に示す。検査行列Ｈの行方向の長さがＬＤＰＣ符号長に相当し、ＬＤＰＣ符号長Ｎ＝６９１２０と設定する。本検査行列の符号化率は７／１６であることから、検査行列Ｈの列方向の長さがＬＤＰＣパリティ長に相当し、ＬＤＰＣパリティ長Ｐ＝３８８８０ビットである。 (Processing of encoder at LDPC encoding rate 7/16)
The encoder according to the present embodiment (LDPC encoding unit 114) generates a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. To generate LDPC code parity. FIG. 49 shows the basic configuration of parity check matrix H at the LDPC coding rate 7/16. The length in the row direction of parity check matrix H corresponds to the LDPC code length, and LDPC code length N = 69120 is set. Since the coding rate of the parity check matrix is 7/16, the length in the column direction of the parity check matrix H corresponds to the LDPC parity length, and the LDPC parity length P = 38880 bits.

図４９において、部分行列Ａ，Ｃ，及びＤは、上述の表６に示す検査行列初期値テーブルを用いて構成される部分行列であり、部分行列ＢにはＬＤＧＭ構造（図５０）を適用する。ＬＤＧＭ構造の行重み（検査行列の行方向の１の数）は１行目が１で残りの行重みは全て２、列重みは全ての列で２（ただし、最後列のみ１）である階段行列である。部分行列Ｂのサイズは、行方向、列方向ともに２１６０ビットである。また、部分行列Ｉは、対角行列（図５１）を適用する。対角行列の行重みは全て１である。部分行列Ｉのサイズは、行方向、列方向ともに３６７２０ビットである。部分行列Ｏは、零行列に相当する。   In FIG. 49, partial matrices A, C, and D are partial matrices configured using the parity check matrix initial value table shown in Table 6 above, and the LDGM structure (FIG. 50) is applied to the partial matrix B. . The row weight of the LDGM structure (number of 1 in the row direction of the check matrix) is 1 for the first row, the remaining row weights are all 2, and the column weights are 2 for all columns (however, only the last column is 1). It is a matrix. The size of the submatrix B is 2160 bits in both the row direction and the column direction. In addition, a diagonal matrix (FIG. 51) is applied to the submatrix I. The row weights of the diagonal matrix are all 1. The size of the submatrix I is 36720 bits in both the row direction and the column direction. The submatrix O corresponds to a zero matrix.

部分行列Ａのサイズは、図５２に示すように、２１６０ビット（行）×３０２４０ビット（列）で構成される。   As shown in FIG. 52, the size of the submatrix A is 2160 bits (rows) × 30240 bits (columns).

また、部分行列Ｃのサイズは、図５３に示すように、３６７２０ビット（行）×３０２４０ビット（列）で構成される。   The size of the submatrix C is 36720 bits (rows) × 30240 bits (columns) as shown in FIG.

また、部分行列Ｄのサイズは、図５４に示すように、３６７２０ビット（行）×２１６０ビット（列）で構成される。   The size of the submatrix D is 36720 bits (rows) × 2160 bits (columns) as shown in FIG.

部分行列Ａ，Ｃ，Ｄのいずれにおいても、これら部分行列のサイズは有限であることから、上述した式（１）に基づき、検査行列の１の位置は算出され、式（１）のＱは、符号化率毎に定まる値を持つサイクル数であり、Ｑは上述した式（２）で求められる。   In any of the partial matrices A, C, and D, since the size of these partial matrices is finite, the position of 1 of the parity check matrix is calculated based on the above-described equation (1), and Q in equation (1) is , The number of cycles having a value determined for each coding rate, and Q is obtained by the above-described equation (2).

よって、本実施例のＬＤＰＣ符号化率７／１６において、部分行列Ａの場合、Ｑ＝６（第１のサイクル数Ｑ１）、部分行列Ｃ、及び部分行列Ｄの場合、Ｑ＝１０２（第２のサイクル数Ｑ２）となる。   Therefore, in the LDPC coding rate 7/16 of the present embodiment, in the case of the submatrix A, Q = 6 (first cycle number Q1), the submatrix C, and the submatrix D, Q = 102 (second Cycle number Q2).

以下、より具体的に、ＬＤＰＣ符号化率７／１６における部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成する方法について説明する。   Hereinafter, a method for generating a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O at an LDPC coding rate of 7/16 will be described in more detail.

まず、部分行列Ａ（図５２）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａを形成するために、上述の表６に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ａの領域内の１の位置を周期的に配置する。表６に示す検査行列初期値テーブルは、列方向に９０、行方向に最大１２の数値が記載されている。この数値は、部分行列Ａ，Ｃ及びＤで利用する検査行列の１の最初の位置（初期値）に相当する。即ち、表６中のｉ行目・ｊ列目の数値座標hi-j(数値）により、図４９に示す検査行列Ｈ内の部分行列Ａ，Ｃ，Ｄにおける１の最初の位置を指定する。一例として、図５２において、h1-1(1235)は、部分行列Ａの１列目の１を１２３５行目に配置することに相当し、h1-2（1252)は、部分行列Ａの１列目の１を１２５２行目に配置することに相当する。また、h2-1(0)は、部分行列Ａの３６１列目の１を０行目に配置し、h2-2(1820)は部分行列Ａの３６１列目の１を１８２０行目に配置することに相当する。   First, the submatrix A (FIG. 52) will be described. In order to form the partial matrix A, the encoder (LDPC encoding unit 114) of the present embodiment reads numerical values from a part of the parity check matrix initial value table shown in Table 6 above, and The position of 1 in the region of the matrix A is periodically arranged. In the parity check matrix initial value table shown in Table 6, numerical values of 90 in the column direction and 12 at the maximum in the row direction are described. This numerical value corresponds to the first position (initial value) of 1 of the parity check matrix used in the partial matrices A, C, and D. That is, the first position of 1 in the partial matrices A, C, and D in the parity check matrix H shown in FIG. 49 is designated by the numerical coordinates hi-j (numerical values) in the i-th row and j-th column in Table 6. As an example, in FIG. 52, h1-1 (1235) corresponds to placing 1 of the first column of the submatrix A in the 1235th row, and h1-2 (1252) is 1 column of the submatrix A. This corresponds to arranging eye 1 in the 1252nd row. H2-1 (0) places 1 in the 361th column of the submatrix A in the 0th row, and h2-2 (1820) places 1 in the 361th column of the submatrix A in the 1820th row. It corresponds to that.

以上の関係に基づき、図５２に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表６における検査行列初期値テーブルから、部分行列Ａの３６０列毎の１を配置する行位置を指定するための８４行・ｊ列（３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ａ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第１のサイクル数Ｑ１＝６（６ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、検査行列Ｈ内の部分行列Ａを構成する。   Based on the above relationship, as shown in FIG. 52, the encoder (LDPC encoder 114) of this embodiment arranges 1 for every 360 columns of the submatrix A from the parity check matrix initial value table in Table 6. All of the 84 rows and j columns (3 columns) of numerical coordinates hi-j (numerical values) for designating the row position to be read are read out, and 1 is first assigned to the position in the designated submatrix A. 1 bit is shifted rightward in the row direction with reference to the position of 1 assigned to, and 1 is repeatedly assigned to the position shifted downward in the column direction by the first cycle number Q1 = 6 (6 bits). Thus, the partial matrix A in the check matrix H is configured.

〈表６における検査行列初期値テーブルの部分行列Ａ用の数値座標hi-j(数値）〉
１行目：h1-1（1235）からh1-3（1479）
２行目：h2-1（0）からh2-3（1933）
３行目：h3-1（114）からh3-3（209）
・・・・
８４行目：h84-1（1871）からh84-3（2047） <Numerical coordinates hi-j (numerical value) for submatrix A of parity check matrix initial value table in Table 6>
First line: h1-1 (1235) to h1-3 (1479)
2nd line: h2-1 (0) to h2-3 (1933)
3rd line: h3-1 (114) to h3-3 (209)
...
84th line: h84-1 (1871) to h84-3 (2047)

このように、表６における部分行列Ａ用の数値座標hi-j(数値）における８４行（この８４行の各行が部分行列Ａの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ａの３６０列毎の最初の行位置に相当）に読み出し、図５２に示すように、第１のサイクル数Ｑ１＝６シフトを繰り返すことで、３６０×８４＝３０２４０ビット（列）相当の検査行列Ｈにおける部分行列Ａの１の位置を指定することが可能となる。また、部分行列Ａの行数は３６０×Ｑ１＝２１６０であり、部分行列Ａのサイズは、行方向が３０２４０ビット、列方向が２１６０ビットとなる。   In this way, the numerical values of 84 rows in the numerical coordinates hi-j (numerical value) for the submatrix A in Table 6 (each row of the 84 rows corresponds to the first column for every 360 columns of the submatrix A) is 1 column. Each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix A), and the first cycle number Q1 = 6 shifts are repeated as shown in FIG. It is possible to designate the position of 1 of the submatrix A in the check matrix H corresponding to 84 = 30240 bits (columns). The number of rows of the submatrix A is 360 × Q1 = 2160, and the size of the submatrix A is 30240 bits in the row direction and 2160 bits in the column direction.

続いて、部分行列Ｃ（図５３）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｃを形成するために、上述の表６に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ｃの領域内の１の位置を周期的に配置する。表６に示す検査行列初期値テーブルは、列方向に９０、行方向に最大１２の数値が記載されている。部分行列Ｃが部分行列Ａと異なるのは、検査行列初期値テーブルにおける読み出し位置と、サイクル数である。   Next, the partial matrix C (FIG. 53) will be described. In order to form the partial matrix C, the encoder (LDPC encoding unit 114) of the present embodiment reads a numerical value from a part of the parity check matrix initial value table shown in Table 6 above, and The position of 1 in the region of the matrix C is periodically arranged. In the parity check matrix initial value table shown in Table 6, numerical values of 90 in the column direction and 12 at the maximum in the row direction are described. The difference between the submatrix C and the submatrix A is the read position in the parity check matrix initial value table and the number of cycles.

図５３に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表６における検査行列初期値テーブルから、部分行列Ｃの３６０列毎の１を配置する行位置を指定するための８４行・ｊ列（最大９列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｃ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１０２（１０２ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４９における検査行列Ｈ内の部分行列Ｃを構成する。   As shown in FIG. 53, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix C is arranged from the parity check matrix initial value table in Table 6. All of the 84 rows and j columns (up to 9 columns) of numerical coordinates hi-j (numerical values) are read out, and 1 is first assigned to the position in the designated submatrix C, and the first assigned 1 49 by repeatedly shifting 1 bit to the right in the row direction with respect to the position and assigning 1 to the position shifted downward in the column direction with the second cycle number Q2 = 102 (102 bits). A submatrix C in the check matrix H is constructed.

〈表６における検査行列初期値テーブルの部分行列Ｃ用の数値座標hi-j(数値）〉
１行目：h1-4（2442）からh1-12（33059）
・・・・
３４行目：h34-4（5488）からh34-12（36737）
３５行目：h35-4（22590）からh35-7（33773）
・・・・
８４行目：h84-4（24165）からh84-7（33858） <Numerical coordinates hi-j (numerical value) for submatrix C of parity check matrix initial value table in Table 6>
First line: h1-4 (2442) to h1-12 (33059)
...
34th line: h34-4 (5488) to h34-12 (36737)
35th line: h35-4 (22590) to h35-7 (33773)
...
84th line: h84-4 (24165) to h84-7 (33858)

このように、表６における部分行列Ｃ用の数値座標hi-j(数値）における８４行（この８４行の各行が部分行列Ｃの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｃの３６０列毎の最初の行位置に相当）に読み出し、図５３に示すように、第２のサイクル数Ｑ２＝１０２シフトを繰り返すことで、３６０×８４＝３０２４０ビット（列）相当の検査行列Ｈにおける部分行列Ｃの１の位置を指定することが可能となる。また、部分行列Ｃの行数は３６０×Ｑ２＝３６７２０であり、部分行列Ｃのサイズは、行方向が３０２４０ビット、列方向が３６７２０ビットとなる。   Thus, the numerical values of 84 rows in the numerical coordinates hi-j (numerical value) for the submatrix C in Table 6 (each row of the 84 rows corresponds to the first column of every 360 columns of the submatrix C) is 1 column. By reading out each time (the numerical value for each column corresponds to the first row position for every 360 columns of the submatrix C) and repeating the second cycle number Q2 = 102 shift as shown in FIG. It is possible to designate the position of 1 of the submatrix C in the check matrix H corresponding to 84 = 30240 bits (columns). The number of rows of the submatrix C is 360 × Q2 = 36720, and the size of the submatrix C is 30240 bits in the row direction and 36720 bits in the column direction.

続いて、部分行列Ｄ（図５４）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｄを形成するために、上述の表６に示す検査行列初期値テーブルの一部（表６のうち、８５行目から９０行目）から数値を読み出して、検査行列Ｈにおける部分行列Ｄの領域内の１の位置を周期的に配置する。ただし、部分行列Ｄは、部分行列Ｃと同じ第２のサイクル数Ｑ２＝１０２を適用するが、部分行列Ｃと異なるのは、検査行列初期値テーブルにおける読み出し周期に、第１のサイクル数Ｑ１＝６に相当する行方向のビットシフトを用いることで、パリティインターリーブを適用する点である。   Next, the partial matrix D (FIG. 54) will be described. In order to form the partial matrix D, the encoder (LDPC encoding unit 114) of the present embodiment forms a part of the parity check matrix initial value table shown in Table 6 above (from Table 85 to 90th line). A numerical value is read from (line), and the position of 1 in the region of the partial matrix D in the check matrix H is periodically arranged. However, the sub-matrix D applies the same second cycle number Q2 = 102 as that of the sub-matrix C. However, the sub-matrix C differs from the sub-matrix C in the read cycle in the parity check matrix initial value table in the first cycle number Q1 = By using a bit shift in the row direction corresponding to 6, parity interleaving is applied.

図５４に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表６における検査行列初期値テーブルから、部分行列Ｄの３６０列毎の１を配置する行位置を指定するための６行・ｊ列（５列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｄ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして第１のサイクル数Ｑ１＝６ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝１０２（１０２ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４９における検査行列Ｈ内の部分行列Ｄを構成する。   As shown in FIG. 54, the encoder (LDPC encoding unit 114) of the present embodiment designates the row position where 1 for every 360 columns of the submatrix D is arranged from the parity check matrix initial value table in Table 6. All the 6 rows and j columns (5 columns) of numerical coordinates hi-j (numerical values) for reading are read out, and 1 is first assigned to the position in the designated submatrix D, and this first assigned position of 1 The first cycle number Q1 = 6 bits is shifted to the right in the row direction with reference to, and 1 is repeatedly assigned to the position shifted downward in the column direction with the second cycle number Q2 = 102 (102 bits). Thus, the partial matrix D in the check matrix H in FIG. 49 is configured.

〈表６における検査行列初期値テーブルの部分行列Ｄ用の数値座標hi-j(数値）〉
８５行目：h85-1（3131）からh85-5（38001）
・・・・
９０行目：h90-1（2246）からh91-5（37881） <Numerical Coordinates hi-j (Numeric Value) for Submatrix D of Check Matrix Initial Value Table in Table 6>
85th line: h85-1 (3131) to h85-5 (38001)
...
90th line: h90-1 (2246) to h91-5 (37881)

このように、パリティインターリーブを適用した検査行列初期値テーブルの読み出し方法は、部分行列Ａ，Ｃとは異なる読み出し方法であり、表６における部分行列Ｄ用の数値座標hi-j(数値）における６行（この６行の各行が部分行列Ｄの最初の６列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｄの最初の６列毎の行位置に相当）に読み出し、表６における部分行列Ｄ用の数値座標hi-j(数値）の１行分の読み出しを１セットとする。そして、図５４に示すように、第１のサイクル数に相当するＱ１＝６ビット分の右シフトと、第２のサイクル数に相当するＱ２＝１０２分の下方シフトを３６０回繰り返すことで、３６０×６＝２１６０ビット（列）相当の検査行列Ｈにおける部分行列Ｄの１の位置を指定することが可能となる。また、部分行列Ｄの行数は３６０×Ｑ２＝３６７２０であり、部分行列Ｄのサイズは、行方向が２１６０ビット、列方向が３６７２０ビットとなる。   As described above, the parity check matrix initial value table reading method to which the parity interleaving is applied is a reading method different from the partial matrices A and C, and 6 in the numerical coordinates hi-j (numerical value) for the partial matrix D in Table 6. Read the numerical value of each row (each row of these 6 rows corresponds to the first 6 columns of the submatrix D) for each column (the numerical value for each column corresponds to the row position for each of the first 6 columns of the submatrix D). In Table 6, one row of reading of the numerical coordinates hi-j (numerical value) for the submatrix D is defined as one set. Then, as shown in FIG. 54, by repeating 360 times a right shift of Q1 = 6 bits corresponding to the first cycle number and a downward shift of Q2 = 102 corresponding to the second cycle number, 360 It is possible to designate the position of 1 of the submatrix D in the check matrix H corresponding to × 6 = 2160 bits (columns). The number of rows of the submatrix D is 360 × Q2 = 36720, and the size of the submatrix D is 2160 bits in the row direction and 36720 bits in the column direction.

つまり、表６に示す部分行列Ｄにおける検査行列初期値テーブルと、検査行列Ｈにおける列番号の関係を以下に示す。
検査行列初期値テーブル８５行目の数値は、検査行列Ｈにおける３０２４１列目（即ち、部分行列Ｄの１列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル８６行目の数値は、検査行列Ｈにおける３０２４２列目（即ち、部分行列Ｄの２列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
以下同様に、
検査行列初期値テーブル９０行目の数値は、検査行列Ｈにおける３０２４６列目（即ち、部分行列Ｄの６列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。 That is, the relationship between the parity check matrix initial value table in the submatrix D shown in Table 6 and the column numbers in the parity check matrix H is shown below.
The numerical value in the 85th row of the parity check matrix initial value table is the first position in the first parity check matrix H that repeats at the number of cycles Q1 and Q2 in the 30241st column (that is, the first column of the submatrix D) in the parity check matrix H. Line position) is described.
The numerical value in the 86th row of the parity check matrix initial value table is the value in the first parity check matrix H that repeats at the cycle number Q1 and Q2 in the 30242st column in the parity check matrix H (that is, the second column of the submatrix D). Line position) is described.
Similarly,
The numerical value in the 90th row of the parity check matrix initial value table is the first position of 1 in the 30246th column (that is, the sixth column of the submatrix D) in the parity check matrix H (the first parity check matrix H that repeats with the cycle numbers Q1 and Q2). Line position) is described.

そして、図５４において、検査行列初期値テーブル８５行目から読み出された数値は、Ｑ１＝６ビット毎に、Ｑ２＝１０２シフトされる。この操作を３６０回繰り返すことで、合計３６０列分、部分行列Ｄにおける１の位置が確定される。同様に、検査行列初期値テーブル８６行目から読み出された数値も、同じく、Ｑ１＝６ビット毎に、Ｑ２＝１０２シフトされ、合計３６０列分、部分行列Ｄにおける１の位置が確定される。以後、最終行の９７行目まで同じ処理を繰り返すことで、３６０列×６セット＝２１６０ビット相当の部分行列Ｄにおける１の位置が確定される。よって、部分行列Ｄのサイズは、行方向が２１６０ビット、列方向が３６７２０ビットとなる。このように、Ｑ１毎にＱ２シフトするパリティインターリーブを適用した部分行列Ｄを検査行列Ｈに含めることで、この部分行列Ｄに対し上位に連接する部分行列Ｂとの間で発生するサイクル４の発生を回避し、ＬＤＰＣ符号の復号性能を向上することが可能となる。つまり、ＬＤＰＣ符号における伝送特性劣化の要因の１つとしてエラーフロアの発生があり、このエラーフロアの発生要因としては検査行列Ｈに含まれる１の配置が例えばサイクル４の形状配置を多数持つとエラーフロアが発生する可能性が高くなることが分かっている。そこで、この問題を解決する手段として、部分行列Ｄを含む検査行列Ｈとしている。   In FIG. 54, the numerical value read from the 85th row of the parity check matrix initial value table is shifted by Q2 = 102 every Q1 = 6 bits. By repeating this operation 360 times, the position of 1 in the submatrix D is determined for a total of 360 columns. Similarly, the numerical value read from the 86th row of the parity check matrix initial value table is also shifted by Q2 = 102 every Q1 = 6 bits, and the position of 1 in the submatrix D is determined for a total of 360 columns. . Thereafter, the same process is repeated up to the 97th line of the last line, thereby determining the position of 1 in the submatrix D corresponding to 360 columns × 6 sets = 2160 bits. Therefore, the size of the submatrix D is 2160 bits in the row direction and 36720 bits in the column direction. In this way, by including in the check matrix H the partial matrix D to which the parity interleaving that shifts Q2 for each Q1 is applied, the generation of the cycle 4 that occurs between the partial matrix B and the partial matrix B that is connected to the higher rank with respect to the partial matrix D Thus, it is possible to improve the decoding performance of the LDPC code. That is, one of the causes of transmission characteristic deterioration in the LDPC code is the generation of an error floor. As the generation factor of this error floor, if one arrangement included in the check matrix H has many shape arrangements of cycle 4, for example, an error occurs. It has been found that floors are more likely to occur. Therefore, a check matrix H including a partial matrix D is used as a means for solving this problem.

以上の処理により求められたＬＤＰＣ符号化率７／１６における部分行列Ａ、Ｂ、Ｃ、Ｄ、Ｉ、Ｏの集合行列である検査行列Ｈを用いて、上述したパリティ検査方程式（３）により、ＬＤＰＣパリティを算出する。尚、符号化率７／１６の場合、情報ビット長は３０２４０ビットであることから、パリティ検査方程式においては、検査行列Ｈの１行目から２１６０行目までは、ＬＤＧＭ構造に基づくパリティ計算が適用され、２１６１行目から３８８８０行目までは、対角構造に基づくパリティ計算が適用される。   Using the parity check equation (3) described above using the parity check matrix H that is a set matrix of the partial matrices A, B, C, D, I, and O at the LDPC coding rate 7/16 obtained by the above processing, LDPC parity is calculated. In the case of a coding rate of 7/16, the information bit length is 30240 bits. Therefore, in the parity check equation, the parity calculation based on the LDGM structure is applied from the first row to the 2160th row of the check matrix H. The parity calculation based on the diagonal structure is applied from the 2161st line to the 38880th line.

本実施例の符号化器（ＬＤＰＣ符号化部１１４）は６９１２０ビットを基本単位としており、また、６９１２０は１，２，３，４，５，６，８，１０，１１，１２，１５，１６等の値で割り切れる値である。よって本実施例の符号化器は、図１に示す送信装置１の機能ブロックとして適用した場合、非常に多様な変調多値数を用いることが可能であり、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ）、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ（１６ＱＡＭ）、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等、非常に多様な多値変調方式に対応可能である。よって、本実施例の送信装置１により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ＬＤＰＣ符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置１から受信装置２に送信することができ、或いはまた、受信装置２により予め保持させてもよい。或いは、送信装置１から受信装置２に検査行列自体を送信することができ、又は、検査行列自体を受信装置２により予め保持させてもよい。   The encoder (LDPC encoder 114) of the present embodiment has 69120 bits as a basic unit, and 69120 is 1, 2, 3, 4, 5, 6, 8, 10, 11, 12, 15, 16 It is a value divisible by a value such as. Therefore, when applied as a functional block of the transmission apparatus 1 shown in FIG. 1, the encoder of the present embodiment can use a very wide variety of modulation multilevel numbers. For example, BPSK (π / 2 shift BPSK) ), QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like. Therefore, the transmission apparatus 1 according to the present embodiment can perform signal transmission combining a very flexible modulation scheme and coding rate. Note that the parity check matrix initial value table for the parity check matrix used for LDPC encoding can be transmitted from the transmission apparatus 1 to the reception apparatus 2 as auxiliary information, or may be held in advance by the reception apparatus 2. . Alternatively, the check matrix itself can be transmitted from the transmission apparatus 1 to the reception apparatus 2, or the check matrix itself may be held in advance by the reception apparatus 2.

続いて、本実施例のＬＤＰＣ符号化率７／１６における復号器（ＬＤＰＣ復号部２１２）の処理過程について説明する。   Next, the process of the decoder (LDPC decoding unit 212) at the LDPC coding rate 7/16 of this embodiment will be described.

（ＬＤＰＣ符号化率７／１６における復号器の処理過程）
本実施例の復号器（ＬＤＰＣ復号部２１２）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを用いて、ＬＤＰＣ符号の復号処理を行う。以下の説明では簡単のため、変調方式はＢＰＳＫとする。 (Processing of decoder at LDPC coding rate 7/16)
The decoder (LDPC decoding unit 212) of this embodiment performs decoding processing of an LDPC code using a check matrix H divided into six regions by partial matrices A, B, C, D, I, and O. . In the following description, for the sake of simplicity, the modulation method is assumed to be BPSK.

本実施例の復号器（ＬＤＰＣ復号部２１２）は、まず、送信シンボルｘｎ及び受信シンボルｙｎに基づいて対数尤度比λｎ（ｎ＝１〜６９１２０）を算出する。対数尤度比λｎとは送るビット０と１の確からしさの比の自然対数であり、送信シンボルｘｎ及び受信シンボルｙｎを用いて上述した式（４）で表される。 Decoder of the present embodiment (LDPC decoder 212) first calculates the log likelihood ratio lambda n to (n = from 1 to 69120) on the basis of the transmitted symbols x n and the received symbol y n. It is a natural logarithm of the ratio of bits 0 and 1 of the probability that sends the log likelihood ratio lambda n, represented by the formula (4) described above by using the transmission symbols x n and the received symbol y n.

式（４）により取得した対数尤度比、及び上述の符号化率７／１６に相当する検査行列Ｈ（図４９に相当）を用いて、sum−product復号法等によるＬＤＰＣ復号法を行う。反復復号回数は任意の値とする。また、ＬＤＰＣ復号においてはsum−product復号法以外にもmin−sum復号法等、多様な手段が提案されているが、検査行列を用いた尤度比を最大化する様々な手法を本発明に係るＬＤＰＣ復号に適用可能である。   An LDPC decoding method such as a sum-product decoding method is performed using the log-likelihood ratio obtained by Expression (4) and a check matrix H (corresponding to FIG. 49) corresponding to the coding rate 7/16. The number of iteration decoding is an arbitrary value. In LDPC decoding, various means such as a min-sum decoding method have been proposed in addition to the sum-product decoding method. Various methods for maximizing the likelihood ratio using a parity check matrix are used in the present invention. This is applicable to such LDPC decoding.

図５５は、検査行列初期値テーブル（表６）によるＬＤＰＣ符号化率７／１６についてＱＰＳＫ変調におけるＣ／Ｎ対ＢＥＲ特性（計算機シミュレーション）を示している。尚、図５５は、非特許文献２（ＡＲＩＢ ＳＴＤ−Ｂ４４）に基づくＢＣＨ符号（訂正能力１２ビット）による誤り訂正後の結果であり、復号アルゴリズムは、sum−product復号法（例えば、非特許文献１参照）を利用した。sum−product復号法の復号反復回数は５０回である。図５６に、符号化率７／１６におけるシャノン限界Ｃ／Ｎと、図５５から取得したＢＥＲ＝１×１０−７点におけるＣ／Ｎの比較結果を示す。図５６より、本検査行列に基づく符号化器、復号器、送信装置１及び受信装置２を構成することで、シャノン限界に迫る復号性能が得られることがわかる。従って、表６に基づく検査行列Ｈの採用により、現行の地上デジタル放送では困難であったシャノン限界に対し１ｄＢ未満となる好ましい伝送性能が得られるようになる。 FIG. 55 shows C / N vs. BER characteristics (computer simulation) in QPSK modulation for an LDPC coding rate of 7/16 according to the parity check matrix initial value table (Table 6). FIG. 55 shows the result after error correction by a BCH code (correction capability 12 bits) based on Non-Patent Document 2 (ARIB STD-B44). The decoding algorithm is a sum-product decoding method (for example, non-patent document 1). The number of decoding iterations of the sum-product decoding method is 50 times. FIG. 56 shows a comparison result between the Shannon limit C / N at the coding rate 7/16 and the C / N at the BER = 1 × 10 −7 point acquired from FIG. FIG. 56 shows that decoding performance approaching the Shannon limit can be obtained by configuring the encoder, decoder, transmitting apparatus 1 and receiving apparatus 2 based on this parity check matrix. Therefore, by adopting the check matrix H based on Table 6, it is possible to obtain a preferable transmission performance that is less than 1 dB with respect to the Shannon limit that is difficult in the current digital terrestrial broadcasting.

上述した実施例に関して、符号化器及び復号器、並びに送信装置１及び受信装置２として機能するコンピュータを構成し、符号化器及び復号器、並びに送信装置１及び受信装置２の各手段を機能させるためのプログラムを好適に用いることができる。具体的には、各手段を制御するための制御部をコンピュータ内の中央演算処理装置（ＣＰＵ）で構成でき、且つ、各手段を動作させるのに必要となるプログラムを適宜記憶する記憶部を少なくとも１つのメモリで構成させることができる。即ち、そのようなコンピュータに、ＣＰＵによって該プログラムを実行させることにより、上述した各手段の有する機能を実現させることができる。更に、各手段の有する機能を実現させるためのプログラムを、前述の記憶部（メモリ）の所定の領域に格納させることができる。そのような記憶部は、装置内部のＲＡＭ又はＲＯＭなどで構成させることができ、或いは又、外部記憶装置（例えば、ハードディスク）で構成させることもできる。また、そのようなプログラムは、コンピュータで利用されるＯＳ上のソフトウェア（ＲＯＭ又は外部記憶装置に格納される）の一部で構成させることができる。更に、そのようなコンピュータに、各手段として機能させるためのプログラムは、コンピュータ読取り可能な記録媒体に記録することができる。また、上述した各手段をハードウェア又はソフトウェアの一部として構成させ、各々を組み合わせて実現させることもできる。   With respect to the above-described embodiment, a computer that functions as an encoder and a decoder, and a transmission device 1 and a reception device 2 is configured, and the respective units of the encoder and the decoder and the transmission device 1 and the reception device 2 are made to function. The program for this can be used suitably. Specifically, the control unit for controlling each means can be constituted by a central processing unit (CPU) in the computer, and at least a storage part for appropriately storing a program necessary for operating each means. A single memory can be used. In other words, the functions of the respective means described above can be realized by causing such a computer to execute the program by the CPU. Furthermore, a program for realizing the function of each unit can be stored in a predetermined area of the storage unit (memory). Such a storage unit can be constituted by a RAM or a ROM inside the apparatus, or can be constituted by an external storage device (for example, a hard disk). Further, such a program can be constituted by a part of software (stored in a ROM or an external storage device) on an OS used in a computer. Furthermore, a program for causing such a computer to function as each means can be recorded on a computer-readable recording medium. Moreover, each means mentioned above can be comprised as a part of hardware or software, and can also be implement | achieved combining each.

上述の実施例については代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換することができることは当業者に明らかである。例えば、ＬＤＰＣ符号化と組み合わされる場合の他の誤り訂正符号化として、ＢＣＨ符号化以外に、リードソロモン符号化などのブロック符号化のみならず、畳込み符号化であってもよく、又は他のＬＤＰＣ符号化を組み合わせても良い。従って、本発明は、上述の実施例によって制限するものと解するべきではなく、特許請求の範囲によってのみ制限される。   Although the above embodiments have been described as representative examples, it will be apparent to those skilled in the art that many changes and substitutions can be made within the spirit and scope of the invention. For example, as other error correction coding when combined with LDPC coding, besides BCH coding, not only block coding such as Reed-Solomon coding but also convolutional coding, or other LDPC encoding may be combined. Accordingly, the invention should not be construed as limited by the embodiments described above, but only by the claims.

本発明による符号化器及び復号器、並びに送信装置及び受信装置は、各種伝送方式においてＬＤＰＣ符号の符号長が異なる場合において、複数種類のデジタル変調方式を時分割多重する伝送システムにおいて有用である。   The encoder and decoder, the transmitter, and the receiver according to the present invention are useful in a transmission system that time-division-multiplexes a plurality of types of digital modulation schemes when the code lengths of LDPC codes are different in various transmission schemes.

１ 送信装置
１１ 主信号処理部
１１１ 伝送フレーム生成部
１１２ エネルギー拡散部
１１３ ＢＣＨ符号化部
１１４ ＬＤＰＣ符号化部
１１５ 変調部
１２ ＴＭＣＣ生成部
２ 受信装置
２１ 主信号処理部
２１１ 復調部
２１２ ＬＤＰＣ復号部
２１３ ＢＣＨ復号部
２１４ エネルギー逆拡散部
２２ ＴＭＣＣ復調・復号部 DESCRIPTION OF SYMBOLS 1 Transmitter 11 Main signal processor 111 Transmission frame generator 112 Energy spreader 113 BCH encoder 114 LDPC encoder 115 Modulator 12 TMCC generator 2 Receiver 21 Main signal processor 211 Demodulator 212 LDPC decoder 213 BCH decoding unit 214 Energy despreading unit 22 TMCC demodulation / decoding unit

Claims (12)

符号化率毎に固有の検査行列を用いてデジタルデータをＬＤＰＣ符号化する符号化器であって、
６９１２０ビットからなる符号長で符号化率毎に予め定めた検査行列初期値テーブルを初期値として、符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々に応じた情報長に対応する部分行列の１の要素を、列方向に複数種類のサイクル数で周期的に配置して構成した部分行列を含む検査行列を用いてＬＤＰＣ符号化を行う手段を備えることを特徴とする符号化器。 An encoder that performs LDPC encoding of digital data using a check matrix unique to each coding rate,
A parity check matrix initial value table predetermined for each coding rate with a code length of 69120 bits is used as an initial value, and coding rates 2/16, 3/16, 4/16, 5/16, 6/16, 7 / LDPC encoding is performed using a parity check matrix including a partial matrix in which one element of a partial matrix corresponding to an information length corresponding to each of 16 is periodically arranged with a plurality of types of cycles in the column direction. An encoder comprising: means. 前記符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々の検査行列初期値テーブルに基づく検査行列は、前記部分行列として、第１のサイクル数で周期的に１の要素を列方向に配置する第１の部分行列と、前記第１のサイクル数とは異なる第２のサイクル数で周期的に１の要素を列方向に配置する第２の部分行列とを含むことを特徴とする、請求項１に記載の符号化器。   The parity check matrix based on the parity check matrix initial value table of each of the coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16 is a first cycle as the partial matrix. A first submatrix that periodically arranges 1 elements in the column direction, and a second partial matrix that periodically arranges 1 elements in the column direction at a second cycle number different from the first cycle number. The encoder according to claim 1, further comprising: 前記符号化率２／１６、３／１６、４／１６、５／１６、６／１６、７／１６の各々の検査行列初期値テーブルに基づく検査行列は、前記第１のサイクル数毎に行方向へシフトし前記第２のサイクル数で周期的に１の要素を列方向に配置することでパリティインターリーブを施した第３の部分行列を更に含むことを特徴とする、請求項２に記載の符号化器。   The parity check matrix based on the parity check matrix initial value table of each of the coding rates 2/16, 3/16, 4/16, 5/16, 6/16, and 7/16 is performed for each first cycle number. 3. The method according to claim 2, further comprising a third submatrix that is parity-interleaved by shifting in a direction and periodically arranging one element in the column direction at the second number of cycles. Encoder. 前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率２／１６の検査行列初期値テーブルは、
からなることを特徴とする、請求項３に記載の符号化器。 The coding rate 2/16 check indicating initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D The matrix initial value table is
The encoder according to claim 3, comprising: 前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率３／１６の検査行列初期値テーブルは、
からなることを特徴とする、請求項３に記載の符号化器。 The coding rate 3/16 check showing initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D The matrix initial value table is
The encoder according to claim 3, comprising: 前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率４／１６の検査行列初期値テーブルは、
からなることを特徴とする、請求項３に記載の符号化器。 The coding rate 4/16 check showing initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D The matrix initial value table is
The encoder according to claim 3, comprising: 前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率５／１６の検査行列初期値テーブルは、
からなることを特徴とする、請求項３に記載の符号化器。 The code rate 5/16 check indicating initial values when the first submatrix is the submatrix A, the second submatrix is the submatrix C, and the third submatrix is the submatrix D. The matrix initial value table is
The encoder according to claim 3, comprising: 前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率６／１６の検査行列初期値テーブルは、
からなることを特徴とする、請求項３に記載の符号化器。 The coding rate 6/16 check showing initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D The matrix initial value table is
The encoder according to claim 3, comprising: 前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率７／１６の検査行列初期値テーブルは、
からなることを特徴とする、請求項３に記載の符号化器。 The coding rate 7/16 check showing initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D The matrix initial value table is
The encoder according to claim 3, comprising: 請求項１から９のいずれか一項に記載の符号化器で符号化したデータを、前記検査行列に基づいてＬＤＰＣ復号することを特徴とする復号器。   A decoder characterized by performing LDPC decoding on the data encoded by the encoder according to any one of claims 1 to 9, based on the parity check matrix. 請求項１から９のいずれか一項に記載の符号化器を備えることを特徴とする送信装置。   A transmission apparatus comprising the encoder according to any one of claims 1 to 9. 請求項１０に記載の復号器を備えることを特徴とする受信装置。   A receiver comprising the decoder according to claim 10.
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