JP2018536958A5

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Publication number: JP2018536958A5
Application number: JP2018548281A
Authority: JP
Filing date: 2016-12-02
Publication date: 2020-01-16
Anticipated expiration: 2036-12-02

Claims

論理ブロック（１０１）及びコントローラ（１５０）を備えるセキュアブートコンピュータシステム（１００）であって、
前記論理ブロック（１０１）は、命令を実行する１つ以上の処理装置（１０１ａ，１０１ｂ）を備え、第１の通信プロトコルに準拠して第１のインタフェース（１０２）を介して前記コントローラ（１５０）と通信し、前記論理ブロックの電源投入時又はリセット時に前記第１のインタフェース（１０２）を介して起動命令を要求するように論理的に配線されており、
前記コントローラ（１５０）は、インタフェース管理部（１５１）と記憶部マネージャ（１５２）とを備え、第２のコンピュータシステム（２００）への通信リンク（３００）を実装し、また、前記第２のコンピュータシステム（２００）から前記起動命令を受信するようにさらに構成されており、
前記インタフェース管理部（１５１）は、前記第１の通信プロトコルに準拠して前記第１のインタフェース（１０２）を介して前記論理ブロック（１０１）と通信し、前記第１のインタフェース（１０２）を介して前記論理ブロック（１０１）から着信したデータ要求を識別し、前記要求を第２のインタフェース（１５５）を介して前記記憶部マネージャ（１５２）へと伝達するように構成されており、
前記第２のインタフェース（１５５）は、常に単方向性を有し、前記インタフェース管理部（１５１）を介して前記記憶部マネージャ（１５２）から読み出されるべきデータを指定するという目的を除いて、前記論理ブロック（１０１）から前記記憶部マネージャ（１５２）へとデータが流れることが可能とはならず、
前記記憶部マネージャ（１５２）は、前記第２のインタフェース（１５５）とは完全に分離された第３のインタフェース（１５６）を介して、コンピュータシステム（２００）から受信された前記起動命令を受信するように構成されており、前記起動命令は、前記第３のインタフェース（１５６）を介して変更可能であるが、前記第２のインタフェース（１５５）を介して変更可能ではなく、
前記システムは、前記論理ブロックと前記コントローラとの間に制御接続（１４０）をさらに備えており、
前記コントローラは、前記制御接続を用いて、前記論理ブロックの電源投入又はリセットを行って、前記起動命令の実行によって生じる所定のアクティブ状態に前記論理ブロックを遷移させるように構成されており、前記論理ブロックの電源投入又はリセット前に前記論理ブロック上で動作しているソフトウェアが前記所定のアクティブ状態に影響を与えることができないようにされている、システム。
請求項１に記載のセキュアブートコンピュータシステム（１００）において、前記論理ブロック（１０１）は、１つ以上の特定用途向け集積回路（ＡＳＩＣ）及び／又は１つ以上のプログラム可能論理回路（ＰＬＤ）を用いて、或いは読み出し専用メモリ（ＲＯＭ）に格納された命令を用いて論理的に配線されている、システム。
請求項１又は２に記載のセキュアブートコンピュータシステム（１００）において、前記コントローラ（１５０）は前記起動命令を格納するための記憶領域を含み、前記起動命令は前記第２のコンピュータシステム（２００）から受信されて前記セキュアブートコンピュータシステムの電源投入又はリセット前に格納される、システム。
請求項１から３のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記コントローラ（１５０）は、前記論理ブロック（１０１）からの前記起動命令についての要求に応答して、前記論理ブロックから前記要求を受信した時において、前記第２のコンピュータシステム（２００）からの前記起動命令を要求するように構成されている、システム。
請求項１から４のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記論理ブロック（１０１）のリセットは、前記論理ブロックの電源遮断、その後の電源投入、及びハードウェアリセットの実行の１つ以上を伴う、システム。
請求項１から５のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記コントローラ（１５０）は、前記制御接続（１４０）を用いて、前記論理ブロック（１０１）に接続されたＲＡＭ（１１５）の電源状態を制御するようにさらに構成されている、システム。
請求項１から６のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記コントローラ（１５０）は、
前記論理ブロックがデータ処理を終えたことを示す前記第１のインタフェースを介して前記論理ブロックから着信した通信に応答して、及び／又は、
前記論理ブロックがマルウェアによって乗っ取られたことを示す前記第１のインタフェースを介して前記論理ブロックから着信した通信に応答して、
前記制御接続（１４０）を用いて前記論理ブロック（１０１）を電源遮断又はリセットするように構成されている、システム。
請求項１から７のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記コントローラ（１５０）は、前記通信リンク（３００）を介しての通信に応答して、前記制御接続（１４０）を用いて前記論理ブロック（１０１）の電源投入、電源遮断又はリセットをするように構成されている、システム。
請求項１から８のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記コントローラ（１５０）は、センサからの入力及び／又はユーザからの入力に応答して、前記論理ブロック（１０１）の電源投入、電源遮断又はリセットをするように構成されている、システム。
請求項１から９のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記論理ブロック（１０１）がネットワークインタフェース（１０５）を介してユーザネットワークと通信することが許されるようにさらに構成されている、システム。
請求項１から１０のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、１つ以上の処理装置を備える１つ以上の追加論理ブロック（１０１ａ、１０１ｂ、１０１ｃ）をさらに備え、
前記１つ以上の追加論理ブロックの各々は、前記第１の通信プロトコルに準拠して各々の第１のインタフェース（１０２ａ、１０２ｂ、１０２ｃ）を介して前記各々の論理ブロックの電源投入時又はリセット時に起動命令を要求するように構成されており、
前記コントローラ（１５０）は、１つ以上の追加インタフェース管理部（１５１ａ、１５１ｂ、１５１ｃ）を備え、
前記１つ以上の追加インタフェース管理部（１５１ａ、１５１ｂ、１５１ｃ）の各々は、前記第１の通信プロトコルに準拠して各々の前記第１のインタフェース（１０２ａ、１０２ｂ、１０２ｃ）を介して前記１つ以上の追加論理ブロック（１０１ａ、１０１ｂ、１０１ｃ）の各々と通信して、各々の前記第１のインタフェース（１０２ａ、１０２ｂ、１０２ｃ）を介して前記論理ブロック（１０１ａ、１０１ｂ、１０１ｃ）の各々から着信したデータ要求を識別し、前記要求を各々の第２のインタフェース（１５５ａ、１５５ｂ、１５ｃ）を介して前記記憶部マネージャ（１５２）へと伝達するようにさらに構成されており、
前記１つ以上の追加論理ブロックの各々は、前記第１の通信プロトコルに準拠して各々の前記第１のインタフェースを介して前記コントローラと通信するように論理的に配線されており、
各々の前記第２のインタフェース（１５５ａ、１５５ｂ、１５５ｃ）は、常に単方向性を有し、各々の前記インタフェース管理部（１５１ａ、１５１ｂ、１５１ｃ）を介して前記記憶部マネージャ（１５２）から読み出されるべきデータを指定するという目的を除いて、各々の前記論理ブロック（１０１ａ、１０１ｂ、１０１ｃ）から前記記憶部マネージャ（１５２）へとデータが流れることが可能とはならず、
前記第３のインタフェース（１５６）は、各々の前記第２のインタフェース（１５５ａ、１５５ｂ、１５５ｃ）と完全に分離されており、前記起動命令は、前記第３のインタフェース（１５６）を介して変更可能であるが、前記第２のインタフェース（１５５ａ、１５５ｂ、１５５ｃ）のいずれかを介して変更可能ではなく、
前記システムは、前記コントローラと前記１つ以上の追加論理ブロックの各々との間に各々の制御接続（１４０ａ、１４０ｂ、１４０ｃ）をさらに備えており、
前記コントローラは、前記制御接続を用いて、前記論理ブロックの電源投入又はリセットを行って、前記起動命令の実行によって生じる所定のアクティブ状態に前記論理ブロックを遷移させるように構成されており、前記論理ブロックの電源投入又はリセット前に前記論理ブロック上で動作しているソフトウェアが前記所定のアクティブ状態に影響を与えることができないようにされている、システム。
請求項１から１１のいずれか一項に記載のセキュアブートコンピュータシステム（１００）において、前記起動命令は完全なオペレーティングシステムを含む、システム。
コンピュータシステムをセキュアに起動する方法であって、該コンピュータシステムは、
論理ブロック（１０１）とコントローラ（１５０）とを備え、前記論理ブロックは、第１の通信プロトコルに準拠して第１のインタフェース（１０２）を介して前記コントローラと通信するように論理的に配線されており、前記コントローラ（１５０）は、前記第１の通信プロトコルに準拠して前記第１のインタフェース（１０２）を介して前記論理ブロック（１０１）と通信するように構成されたインタフェース管理部（１５１）と記憶部マネージャ（１５２）とを備え、前記システムは前記論理ブロックと前記コントローラ（１５０）との間に制御接続（１４０）をさらに備えており、前記コントローラ（１５０）は、前記制御接続（１４０）を用いて、前記論理ブロック（１０１）の電源投入又はリセットを行って、起動命令の実行によって生じる所定のアクティブ状態に前記論理ブロック（１０１）を遷移させるようにさらに構成されており、前記論理ブロック（１０１）の電源投入又はリセット前に前記論理ブロック（１０１）上で動作しているソフトウェアが前記所定のアクティブ状態に影響を与えることができないようにされており、
前記方法は、
前記コントローラ（１５０）から前記論理ブロック（１０１）へと前記制御接続（１４０）を経て電力コマンドを送信するステップであって、該コマンドは前記論理ブロック（１０１）の電源投入又はリセットを命ずる、ステップと、
前記論理ブロック（１０１）の電源投入又はリセットに際して、前記論理ブロック（１０１）を介在して、前記第１の通信プロトコルに準拠して前記第１のインタフェース（１０２）を介して起動命令を要求するステップと、
前記インタフェース管理部（１５１）により、前記第１のインタフェース（１０２）を介して前記論理ブロック（１０１）から着信したデータ要求を識別するステップと、
前記インタフェース管理部（１５１）により、前記要求を第２のインタフェース（１５５）を介して前記記憶部マネージャ（１５２）へと伝達するステップであって、前記第２のインタフェース（１５５）は、常に単方向性を有し、前記インタフェース管理部（１５１）を介して前記記憶部マネージャ（１５２）から読み出されるべきデータを指定するという目的を除いて、前記論理ブロック（１０１）から前記記憶部マネージャ（１５２）へとデータが流れることが可能とはならない、ステップと、
第２のコンピュータシステム（２００）への通信リンク（３００）を前記コントローラ（１５０）にて実装し、また、前記記憶部マネージャ（１５２）により、第３のインタフェース（１５６）を介して前記第２のコンピュータシステム（２００）から前記起動命令を受信するステップであって、前記第３のインタフェース（１５６）は前記第２のインタフェース（１５５）とは完全に分離されており、前記起動命令は、前記第３のインタフェース（１５６）を介して変更可能であるが、前記第２のインタフェース（１５５）を介して変更可能ではない、ステップと、
前記起動命令を前記記憶部マネージャ（１５２）から前記論理ブロック（１０１）へと前記インタフェース管理部（１５１）を介して提供するステップと、を含む、方法。