JP2018523876A5 - - Google Patents

Claims (16)

1. グラフィックス処理のための装置であって、
   非セキュアモードおよびセキュアモードのうちの1つと、複数のメモリリソースの各々に関連付けられたそれぞれのリソース記述子とに従って、第1のメモリユニットにアクセスするように構成されるグラフィックス処理ユニット(GPU)であって、各それぞれのリソース記述子は、前記複数のリソースの各それぞれのメモリリソースがどのように使われるべきかを示すタグ情報を含み、前記各それぞれのリソース記述子は、セキュアリソース記述子または非セキュアリソース記述子であり、各セキュアリソース記述子は、前記セキュアモードにおける前記複数のメモリリソースのうちのメモリリソースに関連する読み書きを可能にし、各非セキュアリソース記述子は、前記セキュアモードにおける前記複数のメモリリソースのうちのメモリリソースに関連する読取りを可能にし、各非セキュアリソース記述子は、前記セキュアモードにおける前記複数のメモリリソースのうちのメモリリソースに関連する書き込みを不可能にし、前記GPUは、
   前記複数のメモリリソースの各々に関連付けられた前記それぞれのリソース記述子を読み取るように構成されるメモリアクセスコントローラであって、
   前記第1のメモリユニットへのメモリトランザクションについての要求を受信するように構成され、
   前記要求に応答して、前記GPUが前記セキュアモードに従って動作しているとき、前記それぞれのリソース記述子がセキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するすべてのメモリ読取りおよび書込みトランザクションを前記第1のメモリユニットのセキュア部分に向けるように構成され、
   前記要求に応答して、前記GPUが前記セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が非セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するすべてのメモリ読取りトランザクションを前記第1のメモリユニットの非セキュア部分に向けるように構成され、
   前記要求に応答して、前記GPUが前記セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が前記非セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するすべてのメモリ書込みトランザクションを取り下げるように構成される、
   メモリアクセスコントローラと、
   前記GPUが前記非セキュアモードまたは前記セキュアモードであるかにかかわらず前記第1のメモリユニットの前記非セキュア部分にデータを書き込むように構成されるフロントエンドコマンドプロセッサであって、前記フロントエンドコマンドプロセッサは、前記第1のメモリユニットの前記セキュア部分への読取りアクセスを有さない、フロントエンドコマンドプロセッサと
   を備える、装置。
2. 前記メモリアクセスコントローラは、前記要求に応答して、前記GPUが前記非セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が前記非セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するメモリ読取りおよび書込みトランザクションを前記第1のメモリユニットの非セキュア部分に向けるようにさらに構成され、
   前記メモリアクセスコントローラは、前記要求に応答して、前記GPUが前記非セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が前記セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するメモリ読取りおよび書込みトランザクションを取り下げるようにさらに構成される、請求項1に記載の装置。
3. 前記メモリアクセスコントローラは、セキュアメモリ管理ユニットを使用して前記第1のメモリユニットの前記セキュア部分にデータを書き込むように構成され、前記セキュアメモリ管理ユニットは、前記第1のメモリユニットの前記セキュア部分についてのアドレス範囲を含むセキュアページテーブルを使用し、
   前記メモリアクセスコントローラは、非セキュアメモリ管理ユニットを使用して前記第1のメモリユニットの前記非セキュア部分からデータを読み取るように構成され、前記非セキュアメモリ管理ユニットは、前記第1のメモリユニットの前記非セキュア部分についてのアドレス範囲を含む非セキュアページテーブルを使用する、
   請求項1に記載の装置。
4. 前記メモリアクセスコントローラは、仮想メモリアドレスの範囲からの仮想メモリアドレスに従ってデータを読み取りかつ書き込み、前記仮想メモリアドレスの範囲は、前記セキュアメモリ管理ユニットによって使用される前記セキュアページテーブル中のエントリに関する仮想メモリアドレスの第1の範囲、および前記非セキュアメモリ管理ユニットによって使用される前記非セキュアページテーブル中のエントリに関する仮想メモリアドレスの第2の範囲を含む、請求項3に記載の装置。
5. グラフィックスドライバを記憶する第2のメモリユニットであって、前記グラフィックスドライバは、前記GPUをセキュアモードまたは非セキュアモードに置くように構成される第2のメモリユニットをさらに備える、請求項4に記載の装置。
6. 前記セキュアメモリ管理ユニットと、
   前記非セキュアメモリ管理ユニットと、
   セキュアオペレーティングシステムおよび前記グラフィックスドライバを実行する中央処理ユニット(CPU)であって、前記セキュアオペレーティングシステムは、前記セキュアページテーブルを前記セキュアメモリ管理ユニットに、かつ前記非セキュアページテーブルを前記非セキュアメモリ管理ユニットに供給するように構成される中央処理ユニットと
   をさらに備える、請求項5に記載の装置。
7. 前記GPUはクリアレジスタおよび1つまたは複数の内部メモリをさらに備え、前記セキュアオペレーティングシステムは、前記GPUが前記セキュアモードから前記非セキュアモードに遷移されると、前記GPUに少なくとも何らかのコンテンツを前記1つまたは複数の内部メモリからクリアかつ無効にさせる命令を前記クリアレジスタに送信するように構成される、請求項6に記載の装置。
8. 前記GPUはコマンドストリームレジスタおよび1つまたは複数の内部メモリをさらに備え、前記グラフィックスドライバは、前記GPUが前記セキュアモードから前記非セキュアモードに遷移されると、前記GPUに少なくとも何らかのコンテンツを前記1つまたは複数の内部メモリからクリアかつ無効にさせる命令を前記コマンドストリームレジスタに送信するように構成される、請求項6に記載の装置。
9. 複数のメモリリソースのそれぞれのメモリリソースについてのそれぞれのリソース記述子を読み取るステップであって、各それぞれのリソース記述子は、前記複数のリソースの各それぞれのメモリリソースがどのように使われるべきかを示すタグ情報であり、前記各それぞれのリソース記述子は、セキュアリソース記述子または非セキュアリソース記述子であり、各セキュアリソース記述子は、セキュアモードにおける前記複数のメモリリソースのうちのメモリリソースに関連する読み書きを可能にし、各非セキュアリソース記述子は、前記セキュアモードにおける前記複数のメモリリソースのうちのメモリリソースに関連する読取りを可能にし、各非セキュアリソース記述子は、前記セキュアモードにおける前記複数のメモリリソースのうちのメモリリソースに関連する書き込みを不可能にする、ステップと、
   第1のメモリユニットへのメモリトランザクションについての要求を受信するステップと、
   前記要求に応答して、グラフィックス処理ユニット(GPU)が前記セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が前記セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するメモリ読取りおよび書込みトランザクションを前記第1のメモリユニットのセキュア部分に向けるステップと、
   前記要求に応答して、前記GPUが前記セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が非セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するメモリ読取りトランザクションを前記第1のメモリユニットの非セキュア部分に向けるステップと、
   前記要求に応答して、前記GPUが前記セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が前記非セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するメモリ書込みトランザクションを取り下げるステップと、
   フロントエンドコマンドプロセッサによって、前記GPUが非セキュアモードまたは前記セキュアモードであるかにかかわらず前記第1のメモリユニットの前記非セキュア部分にデータを書き込むステップであって、前記フロントエンドコマンドプロセッサは、前記第1のメモリユニットの前記セキュア部分への読取りアクセスを有さない、ステップと
   を含む、方法。
10. 前記要求に応答して、前記GPUが前記非セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が前記非セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するメモリ読取りおよび書込みトランザクションを前記第1のメモリユニットの非セキュア部分に向けるステップと、
    前記要求に応答して、前記GPUが前記非セキュアモードに従って動作しているとき、前記それぞれのリソース記述子が前記セキュアリソース記述子である前記複数のメモリリソースのうちのメモリリソースに関するメモリ読取りおよび書込みトランザクションを取り下げるステップと
    をさらに含む、請求項9に記載の方法。
11. セキュアメモリ管理ユニットを使用して前記第1のメモリユニットの前記セキュア部分にデータを書き込むステップであって、前記セキュアメモリ管理ユニットは、前記第1のメモリユニットの前記セキュア部分についてのアドレス範囲を含むセキュアページテーブルを使用する、ステップと、
    非セキュアメモリ管理ユニットを使用して前記第1のメモリユニットの前記非セキュア部分からデータを読み取るステップであって、前記非セキュアメモリ管理ユニットは、前記第1のメモリユニットの前記非セキュア部分についてのアドレス範囲を含む非セキュアページテーブルを使用する、ステップと
    をさらに含む、請求項9に記載の方法。
12. 仮想メモリアドレスの範囲からの仮想メモリアドレスに従ってデータを読み取りかつ書き込むステップであって、前記仮想メモリアドレスの範囲は、前記セキュアメモリ管理ユニットによって使用される前記セキュアページテーブル中のエントリに関する仮想メモリアドレスの第1の範囲、および前記非セキュアメモリ管理ユニットによって使用される前記非セキュアページテーブル中のエントリに関する仮想メモリアドレスの第2の範囲を含む、ステップ
    をさらに含む、請求項11に記載の方法。
13. 前記GPUを前記セキュアモードまたは前記非セキュアモードに置くステップをさらに含む、請求項12に記載の方法。
14. 前記セキュアページテーブルを前記セキュアメモリ管理ユニットに、および前記非セキュアページテーブルを前記非セキュアメモリ管理ユニットに供給するステップ
    をさらに含む、請求項13に記載の方法。
15. 前記GPUのクリアレジスタに命令を送信するステップと、
    前記命令に応答して、前記GPUが前記セキュアモードから前記非セキュアモードに遷移されると、少なくとも何らかのコンテンツを1つまたは複数の内部メモリからクリアかつ無効にするステップと
    をさらに含む、請求項14に記載の方法。
16. 前記GPUのコマンドストリームレジスタに命令を送信するステップと、
    前記命令に応答して、前記GPUが前記セキュアモードから前記非セキュアモードに遷移されると、少なくとも何らかのコンテンツを1つまたは複数の内部メモリからクリアかつ無効にするステップと
    をさらに含む、請求項14に記載の方法。