JP2018518777A - 周辺構成要素相互接続(PCI)エクスプレス(PCIe)トランザクションレイヤへのコヒーレンシ駆動型拡張 - Google Patents
周辺構成要素相互接続(PCI)エクスプレス(PCIe)トランザクションレイヤへのコヒーレンシ駆動型拡張 Download PDFInfo
- Publication number
- JP2018518777A JP2018518777A JP2017565987A JP2017565987A JP2018518777A JP 2018518777 A JP2018518777 A JP 2018518777A JP 2017565987 A JP2017565987 A JP 2017565987A JP 2017565987 A JP2017565987 A JP 2017565987A JP 2018518777 A JP2018518777 A JP 2018518777A
- Authority
- JP
- Japan
- Prior art keywords
- address range
- endpoint
- ownership
- pcie
- host
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0817—Cache consistency protocols using directory methods
- G06F12/0828—Cache consistency protocols using directory methods with concurrent directory accessing, i.e. handling multiple concurrent coherency transactions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/62—Details of cache specific to multiprocessor cache arrangements
- G06F2212/621—Coherency control relating to peripheral accessing, e.g. from DMA or I/O device
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0026—PCI express
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Security & Cryptography (AREA)
- Software Systems (AREA)
- Mathematical Physics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
本出願は、米国特許法第119条(e)に基づいて、2015年6月22日に出願された「COHERENCY DRIVEN ENHANCEMENTS TO A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIe) TRANSACTION LAYER」という名称の米国仮特許出願第62/182,815号の優先権を主張し、同仮出願の内容全体が参照により本明細書に組み込まれる。
102 ホストシステム
104 PCIeエンドポイント
106 PCIeバス
108 PCIeスイッチ
110 プロセッサ
112 メモリコントローラ
114 MMU
116 内部バス
118 メモリ
120 PCIeルートコンプレックス
122 バスインターフェース
200 PCIeシステム
202 ホストシステム
204 コヒーレンシエージェント
206 PCIeルートコンプレックス
208 MMU
210 プロセッサ
212 メモリコントローラ
214 ホストメモリ
216 内部バス
218 PCIeエンドポイント
220 PCIeバス
226 PCIeスイッチ
228 バスインターフェース
302 初期状態
304 状態
402 信号
408 信号
700 プロセッサベースシステム
720 ディスプレイ
722 ディスプレイインターフェース
704 システムバス
706 メモリコントローラ
708 ディスプレイコントローラ
710 PCIeコントローラ
712 PCIeデバイス
714 PCIeインターフェース
716 メモリユニット
718 メモリインターフェース
722 ディスプレイインターフェース
Claims (29)
- 周辺構成要素相互接続(PCI)エクスプレス(PCIe)システムにおけるホストメモリを制御するための方法であって、
ホスト内のホストメモリに関連付けられた前記ホストのルートコンプレックスにおいて、前記ホストメモリ内に記憶されたデータの第1の部分へのアクセスを求める第1のエンドポイントからの要求を受信するステップと、
前記ホストからの前記データの前記第1の部分に関連付けられたアドレス範囲の所有権を前記ホストのコヒーレンシエージェントに要求するステップと、
前記コヒーレンシエージェントによって、前記アドレス範囲の前記所有権を前記ホストから前記第1のエンドポイントに割り当てるステップと、
前記アドレス範囲に関連付けられたデータを前記第1のエンドポイントに提供するステップと、
前記アドレス範囲の前記所有権が前記ホストに戻るときに、前記アドレス範囲に関連付けられた修正されたデータを前記第1のエンドポイントから受信するステップと
を含む方法。 - 前記アドレス範囲に関連付けられた前記修正されたデータを前記ホストメモリ内に記憶するステップをさらに含む、請求項1に記載の方法。
- 前記アドレス範囲に関連付けられた前記修正されたデータを前記第1のエンドポイントから受信する前に、前記アドレス範囲の前記所有権を前記ホストに返すことを前記第1のエンドポイントに要求するステップをさらに含む、請求項1に記載の方法。
- 前記アドレス範囲の前記所有権を前記第1のエンドポイントから前記ルートコンプレックスにおいて受信するステップと、
前記アドレス範囲に関連付けられた前記修正されたデータを前記第1のエンドポイントから受信した後で、前記アドレス範囲の前記所有権を前記ホストに返すステップと
をさらに含む、請求項1に記載の方法。 - 前記ルートコンプレックスにおいて、前記ホストメモリ内に記憶された前記データの第2の部分を読み取ることを求める第2のエンドポイントからの要求を受信するステップであって、前記データの前記第2の部分が前記アドレス範囲に関連付けられる、ステップと、
前記アドレス範囲に関連付けられた前記データのスナップショットを前記第1のエンドポイントに要求するステップと、
前記アドレス範囲に関連付けられた前記データの前記スナップショットを前記第2のエンドポイントに提供するステップと
をさらに含む、請求項1に記載の方法。 - 前記ルートコンプレックスにおいて、前記ホストメモリ内に記憶された前記データの第2の部分へのアクセスを求める第2のエンドポイントからの要求を受信するステップであって、前記データの前記第2の部分が前記アドレス範囲に関連付けられる、ステップと、
前記コヒーレンシエージェントに、前記第1のエンドポイントから前記アドレス範囲の前記所有権を要求するステップと、
前記第1のエンドポイントに、前記アドレス範囲の前記所有権を前記ホストに返すことを要求するステップと、
前記コヒーレンシエージェントによって、前記アドレス範囲に関連付けられた前記修正されたデータを前記第1のエンドポイントから受信した後で、前記アドレス範囲の前記所有権を前記第1のエンドポイントから前記第2のエンドポイントに割り当てるステップと、
前記アドレス範囲に関連付けられた前記データを前記第2のエンドポイントに提供するステップと
をさらに含む、請求項1に記載の方法。 - 周辺構成要素相互接続(PCI)エクスプレス(PCIe)システムのホストシステムであって、
PCIeバスを通して少なくとも第1のエンドポイントおよび第2のエンドポイントに結合されるように構成されたPCIeバスインターフェースと、
データが記憶されたホストメモリであって、少なくとも前記データの第1の部分および前記データの第2の部分がアドレス範囲に関連付けられる、ホストメモリと、
前記ホストメモリに関連付けられたルートコンプレックスであって、前記アドレス範囲に関連付けられた前記データの前記第1の部分の所有権を求める前記第1のエンドポイントからの要求を前記PCIeバスから受信するように構成されたルートコンプレックスと、
前記アドレス範囲の所有権を制御するように構成されたコヒーレンシエージェントと
を備えるホストシステム。 - 前記ルートコンプレックスは、
前記ホストシステムからの前記データの前記第1の部分に関連付けられた前記アドレス範囲の前記所有権を前記コヒーレンシエージェントに要求することと、
前記アドレス範囲に関連付けられた前記データを前記第1のエンドポイントに提供することと
を行うようにさらに構成され、
前記コヒーレンシエージェントは、前記アドレス範囲の前記所有権を前記ホストシステムから前記第1のエンドポイントに割り当てることと、
前記アドレス範囲に関連付けられた修正されたデータを前記ホストメモリ内に記憶することと
を行うようにさらに構成される、請求項7に記載のホストシステム。 - 前記ルートコンプレックスは、
前記アドレス範囲に関連付けられた前記データを前記第1のエンドポイントに提供することと、
前記アドレス範囲の前記所有権が前記ホストシステムに戻るときに、前記アドレス範囲に関連付けられた前記修正されたデータを前記第1のエンドポイントから受信することと
を行うようにさらに構成される、請求項8に記載のホストシステム。 - 前記ルートコンプレックスは、前記アドレス範囲に関連付けられた前記修正されたデータを前記ホストメモリ内に記憶するようにさらに構成される、請求項9に記載のホストシステム。
- 前記ルートコンプレックスは、前記アドレス範囲に関連付けられた前記修正されたデータを前記第1のエンドポイントから受信する前に、前記アドレス範囲の前記所有権を前記ホストシステムに返すことを前記第1のエンドポイントに要求するようにさらに構成される、請求項9に記載のホストシステム。
- 前記ルートコンプレックスは、前記第1のエンドポイントから前記アドレス範囲の前記所有権を受信し、前記アドレス範囲に関連付けられた前記修正されたデータを前記第1のエンドポイントから受信した後で、前記アドレス範囲の前記所有権を前記ホストシステムに返すようにさらに構成される、請求項9に記載のホストシステム。
- 前記ルートコンプレックスは、
前記ホストメモリ内に記憶された前記データの前記第2の部分を読み取ることを求める要求を前記第2のエンドポイントから受信することと、
前記アドレス範囲に関連付けられた前記データのスナップショットを前記第1のエンドポイントに要求することと、
前記アドレス範囲に関連付けられた前記データの前記スナップショットを前記第2のエンドポイントに提供することと
を行うようにさらに構成される、請求項9に記載のホストシステム。 - 前記ルートコンプレックスは、
前記ホストメモリ内に記憶された前記データの前記第2の部分へのアクセスを求める要求を前記第2のエンドポイントから受信することと、
前記コヒーレンシエージェントに、前記第1のエンドポイントから前記アドレス範囲の前記所有権を要求することと、
前記第1のエンドポイントに、前記アドレス範囲の前記所有権を前記ホストシステムに返すことを要求することと、
前記アドレス範囲に関連付けられた前記データを前記第2のエンドポイントに提供することと
を行うようにさらに構成され、
前記コヒーレンシエージェントは、前記アドレス範囲に関連付けられた前記修正されたデータを前記第1のエンドポイントから受信した後で、前記アドレス範囲の前記所有権を前記第1のエンドポイントから前記第2のエンドポイントに割り当てるようにさらに構成される、請求項9に記載のホストシステム。 - 集積回路(IC)に組み込まれる、請求項7に記載のホストシステム。
- セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなる群から選択されるデバイスの中に組み込まれる、請求項7に記載のホストシステム。
- 周辺構成要素相互接続(PCI)エクスプレス(PCIe)システムのエンドポイントにおけるデータを管理するための方法であって、
第1のエンドポイントによって、ホストメモリに関連付けられたルートコンプレックスに、前記ホストメモリ内に記憶されたデータの一部へのアクセスを要求するステップと、
アドレス範囲に関連付けられたデータおよび前記アドレス範囲の所有権を前記ルートコンプレックスから受信するステップと、
前記アドレス範囲に関連付けられた前記データを前記第1のエンドポイントのローカルメモリに記憶するステップと、
前記アドレス範囲の前記所有権がホストシステムに戻ったことに応答して、前記アドレス範囲に関連付けられた修正されたデータを前記ルートコンプレックスに提供するステップと
を含む方法。 - 前記アドレス範囲の前記所有権を前記ホストシステムに返すことを求める要求を前記ルートコンプレックスから受信したことに応答して、前記アドレス範囲に関連付けられた前記修正されたデータを提供するステップをさらに含む、請求項17に記載の方法。
- 前記第1のエンドポイントによって、前記アドレス範囲に関連付けられた前記修正されたデータを前記ルートコンプレックスに提供した後で、前記アドレス範囲の前記所有権を前記ホストシステムに返すステップをさらに含む、請求項17に記載の方法。
- 前記第1のエンドポイントにおいて、前記アドレス範囲に関連付けられた前記データのスナップショットを求める第2のエンドポイントからの要求を前記ルートコンプレックスから受信するステップと、
前記アドレス範囲に関連付けられた前記データの前記スナップショットを前記第2のエンドポイントに提供するステップと
をさらに含む、請求項17に記載の方法。 - 前記第1のエンドポイントにおいて、前記アドレス範囲の前記所有権を前記ホストシステムに返すことを求める要求を受信するステップと、
前記アドレス範囲に関連付けられた前記データを前記ルートコンプレックスに提供するステップと、
前記第1のエンドポイントによって、前記アドレス範囲の前記所有権を前記ホストシステムに返すステップと
をさらに含む、請求項17に記載の方法。 - 周辺構成要素相互接続(PCI)エクスプレス(PCIe)システムのエンドポイントであって、
ローカルメモリと、
前記ローカルメモリに結合された処理回路であって、
PCIeシステムのホストメモリに関連付けられたルートコンプレックスに、前記ホストメモリ内に記憶されたデータの一部へのアクセスを要求することと、
アドレス範囲に関連付けられたデータおよび前記アドレス範囲の所有権を前記ルートコンプレックスから受信することと、
前記アドレス範囲に関連付けられた前記データを前記エンドポイントの前記ローカルメモリに記憶することと、
前記アドレス範囲の前記所有権が前記PCIeシステムに戻ったことに応答して、前記アドレス範囲に関連付けられた修正されたデータを前記ルートコンプレックスに提供することと
を行うように構成された処理回路と
を備えるエンドポイント。 - 前記処理回路は、前記アドレス範囲の前記所有権を前記PCIeシステムに返すことを求める要求を前記ルートコンプレックスから受信したことに応答して、前記アドレス範囲に関連付けられた前記修正されたデータを提供するようにさらに構成される、請求項22に記載のエンドポイント。
- 前記処理回路は、前記アドレス範囲に関連付けられた前記修正されたデータを前記ルートコンプレックスに提供した後で、前記アドレス範囲の前記所有権を前記PCIeシステムに返すようにさらに構成される、請求項22に記載のエンドポイント。
- 前記処理回路は、
前記アドレス範囲に関連付けられた前記データのスナップショットを求める第2のエンドポイントからの要求を前記ルートコンプレックスから受信したことに応答して、前記アドレス範囲に関連付けられた前記データの前記スナップショットを前記第2のエンドポイントに提供するようにさらに構成される、請求項22に記載のエンドポイント。 - 前記処理回路は、
前記アドレス範囲に関連付けられた前記データを前記ルートコンプレックスに提供し、前記アドレス範囲の前記所有権を前記PCIeシステムに返すことを求める要求を受信したことに応答して前記アドレス範囲の前記所有権を前記PCIeシステムに返すようにさらに構成される、請求項22に記載のエンドポイント。 - 周辺構成要素相互接続(PCI)エクスプレス(PCIe)システムのホストシステムであって、
PCIeバスを通して少なくとも第1のエンドポイントおよび第2のエンドポイントとインターフェースするための手段と、
データを記憶するための手段であって、少なくとも前記データの第1の部分および前記データの第2の部分がアドレス範囲に関連付けられる、手段と、
データを記憶するための前記手段内に記憶された前記データを求めるデータ所有権要求を処理するための手段であって、前記アドレス範囲に関連付けられた前記データの前記第1の部分の所有権を求める前記第1のエンドポイントからの要求を前記PCIeバスから受信するように構成された手段と、
メモリを制御するための手段であって、前記アドレス範囲の所有権を制御するように構成された手段と
を備えるホストシステム。 - データ所有権要求を処理するための前記手段は、
前記ホストシステムからの前記データの前記第1の部分に関連付けられた前記アドレス範囲の前記所有権を、メモリを制御するための前記手段に要求することと、
前記アドレス範囲に関連付けられた前記データを前記第1のエンドポイントに提供することと
を行うようにさらに構成され、
メモリを制御するための前記手段は、前記アドレス範囲の前記所有権を前記ホストシステムから前記第1のエンドポイントに割り当てることと、
前記アドレス範囲に関連付けられた修正されたデータを、データを記憶するための前記手段内に記憶することと
を行うようにさらに構成される、請求項27に記載のホストシステム。 - 周辺構成要素相互接続(PCI)エクスプレス(PCIe)システムであって、
ホストシステムを備え、前記ホストシステムが、
PCIeバスを通して少なくともPCIeシステムのエンドポイントに結合されるように構成されたPCIeバスインターフェースと、
データが記憶されたホストメモリであって、前記データの少なくとも一部がアドレス範囲に関連付けられる、ホストメモリと、
前記ホストメモリに関連付けられたルートコンプレックスであって、前記アドレス範囲に関連付けられた前記データの前記一部の所有権を求める前記エンドポイントからの要求を前記PCIeバスから受信するように構成されたルートコンプレックスと、
前記アドレス範囲の所有権を制御するように構成されたコヒーレンシエージェントと
を備え、
前記エンドポイントが、ローカルメモリと処理回路とを備え、前記処理回路が、
前記ホストメモリ内に記憶された前記データの前記一部へのアクセスを前記ルートコンプレックスに要求することと、
前記アドレス範囲に関連付けられた前記データおよび前記アドレス範囲の前記所有権を前記ルートコンプレックスから受信することと、
前記アドレス範囲に関連付けられた前記データを前記ローカルメモリに記憶することと、
前記アドレス範囲の前記所有権が前記ホストシステムに戻ったことに応答して、前記アドレス範囲に関連付けられた修正されたデータを前記ルートコンプレックスに提供することと
を行うように構成されるPCIeシステム。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562182815P | 2015-06-22 | 2015-06-22 | |
US62/182,815 | 2015-06-22 | ||
US15/184,181 US20160371222A1 (en) | 2015-06-22 | 2016-06-16 | COHERENCY DRIVEN ENHANCEMENTS TO A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIe) TRANSACTION LAYER |
US15/184,181 | 2016-06-16 | ||
PCT/US2016/038146 WO2016209733A1 (en) | 2015-06-22 | 2016-06-17 | Coherency driven enhancements to a peripheral component interconnect (pci) express (pcie) transaction layer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018518777A true JP2018518777A (ja) | 2018-07-12 |
JP2018518777A5 JP2018518777A5 (ja) | 2019-07-04 |
Family
ID=56297124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017565987A Ceased JP2018518777A (ja) | 2015-06-22 | 2016-06-17 | 周辺構成要素相互接続(PCI)エクスプレス(PCIe)トランザクションレイヤへのコヒーレンシ駆動型拡張 |
Country Status (9)
Country | Link |
---|---|
US (1) | US20160371222A1 (ja) |
EP (1) | EP3311279A1 (ja) |
JP (1) | JP2018518777A (ja) |
KR (1) | KR20180019595A (ja) |
CN (1) | CN107980127A (ja) |
AU (1) | AU2016284002A1 (ja) |
BR (1) | BR112017027806A2 (ja) |
TW (1) | TW201701165A (ja) |
WO (1) | WO2016209733A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11301144B2 (en) * | 2016-12-28 | 2022-04-12 | Amazon Technologies, Inc. | Data storage system |
US10514847B2 (en) | 2016-12-28 | 2019-12-24 | Amazon Technologies, Inc. | Data storage system with multiple durability levels |
US10771550B2 (en) | 2016-12-28 | 2020-09-08 | Amazon Technologies, Inc. | Data storage system with redundant internal networks |
US10484015B2 (en) | 2016-12-28 | 2019-11-19 | Amazon Technologies, Inc. | Data storage system with enforced fencing |
US10474620B2 (en) | 2017-01-03 | 2019-11-12 | Dell Products, L.P. | System and method for improving peripheral component interface express bus performance in an information handling system |
CN110462598B (zh) * | 2017-04-07 | 2023-08-18 | 松下知识产权经营株式会社 | 信息处理装置 |
US10366027B2 (en) * | 2017-11-29 | 2019-07-30 | Advanced Micro Devices, Inc. | I/O writes with cache steering |
US11169723B2 (en) | 2019-06-28 | 2021-11-09 | Amazon Technologies, Inc. | Data storage system with metadata check-pointing |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2675981B2 (ja) * | 1993-09-20 | 1997-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | スヌープ・プッシュ・オペレーションを回避する方法 |
US6018792A (en) * | 1997-07-02 | 2000-01-25 | Micron Electronics, Inc. | Apparatus for performing a low latency memory read with concurrent snoop |
US20040128269A1 (en) * | 2002-12-27 | 2004-07-01 | Milligan Charles A. | System and method for managing data through families of inter-related metadata tables |
US7162706B2 (en) * | 2004-03-05 | 2007-01-09 | Picocraft Design Systems, Inc. | Method for analyzing and validating clock integration properties in circuit systems |
US20070233928A1 (en) * | 2006-03-31 | 2007-10-04 | Robert Gough | Mechanism and apparatus for dynamically providing required resources for a hot-added PCI express endpoint or hierarchy |
US7860930B2 (en) * | 2006-12-19 | 2010-12-28 | International Business Machines Corporation | Communication between host systems using a transaction protocol and shared memories |
US7836129B2 (en) * | 2006-12-19 | 2010-11-16 | International Business Machines Corporation | Communication between host systems using a queuing system and shared memories |
US20090006668A1 (en) * | 2007-06-28 | 2009-01-01 | Anil Vasudevan | Performing direct data transactions with a cache memory |
CN101178697B (zh) * | 2007-12-12 | 2011-08-03 | 杭州华三通信技术有限公司 | 一种pcie设备通信方法及系统 |
CN101276318B (zh) * | 2008-05-12 | 2010-06-09 | 北京航空航天大学 | 基于pci-e总线的直接存取数据传输控制装置 |
CN102549555B (zh) * | 2009-10-07 | 2015-04-22 | 惠普发展公司,有限责任合伙企业 | 主机存储器的基于通知协议的端点高速缓存 |
US9002790B2 (en) * | 2011-09-14 | 2015-04-07 | Google Inc. | Hosted storage locking |
US9189441B2 (en) * | 2012-10-19 | 2015-11-17 | Intel Corporation | Dual casting PCIE inbound writes to memory and peer devices |
US9418035B2 (en) * | 2012-10-22 | 2016-08-16 | Intel Corporation | High performance interconnect physical layer |
CN103885908B (zh) * | 2014-03-04 | 2017-01-25 | 中国科学院计算技术研究所 | 一种基于外部设备可访问寄存器的数据传输系统及其方法 |
-
2016
- 2016-06-16 US US15/184,181 patent/US20160371222A1/en not_active Abandoned
- 2016-06-17 EP EP16734112.2A patent/EP3311279A1/en not_active Withdrawn
- 2016-06-17 KR KR1020177036775A patent/KR20180019595A/ko unknown
- 2016-06-17 BR BR112017027806A patent/BR112017027806A2/pt not_active Application Discontinuation
- 2016-06-17 AU AU2016284002A patent/AU2016284002A1/en not_active Abandoned
- 2016-06-17 JP JP2017565987A patent/JP2018518777A/ja not_active Ceased
- 2016-06-17 WO PCT/US2016/038146 patent/WO2016209733A1/en unknown
- 2016-06-17 CN CN201680036148.8A patent/CN107980127A/zh active Pending
- 2016-06-21 TW TW105119458A patent/TW201701165A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
CN107980127A (zh) | 2018-05-01 |
KR20180019595A (ko) | 2018-02-26 |
US20160371222A1 (en) | 2016-12-22 |
BR112017027806A2 (pt) | 2018-08-28 |
WO2016209733A1 (en) | 2016-12-29 |
EP3311279A1 (en) | 2018-04-25 |
AU2016284002A1 (en) | 2017-11-23 |
TW201701165A (zh) | 2017-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2018518777A (ja) | 周辺構成要素相互接続(PCI)エクスプレス(PCIe)トランザクションレイヤへのコヒーレンシ駆動型拡張 | |
JP6599397B2 (ja) | フラッシュメモリにおけるコマンド完了の確認 | |
JP7116047B2 (ja) | プロセッサベースシステムの異種メモリシステムの柔軟な管理を実現するためのメモリコントローラおよび方法 | |
US9557922B2 (en) | System and method for peer-to-peer PCIe storage transfers | |
JP6165342B2 (ja) | エンベデッドメモリへのコマンドキューイングの提供 | |
US9881680B2 (en) | Multi-host power controller (MHPC) of a flash-memory-based storage device | |
US9632953B2 (en) | Providing input/output virtualization (IOV) by mapping transfer requests to shared transfer requests lists by IOV host controllers | |
CN108885588B (zh) | 基于硬件的转译后备缓冲器(tlb)失效 | |
EP2979193B1 (en) | Shared memory system | |
US20170371783A1 (en) | Self-aware, peer-to-peer cache transfers between local, shared cache memories in a multi-processor system | |
JP2018508869A (ja) | 仮想化環境におけるストレージリソース管理 | |
JP2019509557A (ja) | ダイナミックランダムアクセスメモリ(dram)キャッシュインジケータキャッシュを使用するスケーラブルdramキャッシュ管理の提供 | |
US9880748B2 (en) | Bifurcated memory management for memory elements | |
TW201842448A (zh) | 以處理器為基礎之裝置中之聚集快取維護指令 | |
JP6396625B1 (ja) | 複数のマスタデバイス間の条件付き介入を使用したキャッシュコヒーレンシの維持 | |
JP6393013B1 (ja) | リトライバスコヒーレンシプロトコルおよびインオーダーレスポンス非リトライバスコヒーレンシプロトコルを使用するプロセッサベースシステムにおけるデッドロックの回避 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171225 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190529 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190529 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200625 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200803 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20201221 |