JP2018511044A - 光子計数 - Google Patents

Abstract

各画素に対し１つ以上の隣接する画素が定められる、画素化検出器における画素の光子計数のための方法を開示する。この方法は、１つ以上の画素で電荷を受け取るステップと、各画素について電荷をトリガ閾値と比較するステップとを含む。画素の電荷がトリガ閾値より高い場合、電荷は登録遅延時間の後に画素に登録される。登録遅延時間は、電荷が増大すると登録遅延時間が減少するように、画素で受け取る電荷のレベルに依存している。電荷が登録されると、画素の計数器は増分され、隣接する画素の計数器の増分は阻止（又は禁止）される。画素化半導体検出器についても開示する。【選択図】図３ｅ

Description

本願は、２０１５年２月２３日に出願された欧州特許出願第１５３８２０７２．５号の利益を主張する。

［技術分野］
本開示（本願）は光子計数に関する。本開示は特に、画素化検出器における光子計数の方法、および特に光子計数に適した画素化検出器に関する。本開示はまた、そのような画素化検出器を含む撮像装置にも関する。

光子計数技術によるＸ線撮像は、ワイヤチェンバ(wire-chamber)の発明以来、領域（又は応用分野）を獲得し始めた。光子計数の１つの主要な特徴は、それが電子および検出器ノイズに事実上影響されないという能力である。光子を１個ずつ検出することができるが、それは、電荷がある期間にわたって積分されかつ露光時間の終わりまでに電荷がデジタル化される、ＣＣＤのような撮像システムでは不可能であった。電荷積分モードでは、ノイズは信号と一体化され、後で、Ｘ線放射が無いときにオフセット信号を測定することによって、ノイズは減算される。

他方、光子計数モードの場合、信号は、図１に見られるように弁別器(discriminator)に送られる。弁別器（または「比較器」）は入力信号を固定値と比較する。この固定値は通常、トリガ閾値またはトリガレベルと呼ばれる。入力信号がトリガレベルより高い場合、弁別器はレベルを変化させ、これは計数器を１カウントだけ増分させる。したがってトリガ閾値はノイズレベルより高く設定する必要がある。

光子計数撮像装置の優れた画像分解能は、一般的に２つの要因：つまり高いコントラスト（すなわち高い信号対雑音比）および空間分解能からもたらされる。これは、個々の検出器（つまり「画素（ピクセル、pixel）」）のサイズの縮小により、空間分解能が向上することを意味する。この理由から、画素化検出器（ピクセル化検出器）がしばしば使用される。

画素化検出器とは、ここでは、検出器電極が「分割される（セグメント化される）」こと、すなわち単一電極が画素の行列に細分されることを意味する。これらの画素は一般的にすべて同一サイズを有してよいが、これは必ずしも当てはまらない。こうして検出器におけるエネルギの蓄積は、検出器全体のレベルではなく、個々の画素のレベルで登録することができる。エネルギの蓄積はここでは「事象（イベント）」として参照されることがある。そして、そのようなエネルギの蓄積は一般的に核物質の崩壊によって引き起こされる。この形の検出は核医学撮像でしばしば使用される。

シンチレーション結晶に基づく検出器、およびいわゆる半導体検出器のような、異なる種類の検出器が知られている。上述した空間分解能のため、半導体材料に基づく室温画素化固体検出器が一般的に好ましい。半導体検出器で高エネルギ光子が「検出」されると、電子−正孔が形成される。バイアス電圧が印加されるため、電子および正孔は電極に向かって反対方向に移動する。画素化検出器では、電極内の登録の位置は、検出器内の衝撃の位置が決定されるように、電極が画素化されているという事実のため、決定することができる。

光子計数では、検出システムはエレクトロニクスおよび検出器漏れ電流のレベルでノイズフリーであるため、高コントラスト画像を達成することができる。しかし、空間分解能に関しては、光子計数も小さい画素サイズの検出器の問題から免れることができない。

「事象（イベント）」が発生すると、半導体検出器に捕獲された光子は、半径が約１０μｍの小さい電荷雲を発生する。バイアス電圧のため、この電荷雲は検出器電極にドリフトし始め、このドリフト時間中、電荷雲の横方向の大きさは、フィックの法則の拡散式に従って拡大する。このようにして、単一事象のエネルギが異なる画素に収集されることが発生し得る。蓄積されたエネルギが２つ以上の画素でトリガ閾値を超える場合、事象はしたがって２回以上計数される。

例えば、非特許文献１および非特許文献２には、Ａｍ２４１から放出され、５５×５５ミクロンの画素サイズを有する８００ミクロン厚さのＣｄＴｅによって捕獲されるＸ線光子の大部分は、電荷共有の問題を免れ得ないことが報告されている。雲の直径は画素サイズより大きく、それは、電荷が２つ以上の画素によって収集される原因である。光子計数では、光子によって画素に蓄積されるエネルギがトリガ閾値を超えると、計数器は１ずつ増分され、閾値を超えなければ状態は変わらない。したがって電荷共有は、単一事象が２回以上計数されるかもしれないことを意味する。

さらに分かり易くするために、簡単な例を挙げる。全ての画素のトリガ閾値が１０ｋｅＶに設定されたと仮定し、３０ｋｅＶのＸ線光子がそのエネルギを２つの隣接画素の間に、つまり１つに２５ｋｅＶを、１つに５ｋｅＶを蓄積したと想像してみよう。そのようなシナリオでは、１つの画素は有効にトリガされ、もう１つの画素はトリガされず、これは本来あるべき状態である。単一事象は１回だけ登録される。

しかし、蓄積されたエネルギが各画素に１５ｋｅＶずつであったと想像してみよう。この場合、２つの画素がトリガし（蓄積されたエネルギがトリガレベルを超えるので）、それらの計数器は１ずつ増分する。したがって単一事象が実際には２回計数され、これは正しくない。

さらに別のシナリオでは、光子衝撃点が４つの画素の中心であったとし、光子のエネルギが４つの画素の間で均等に分担される（７．５ｋｅＶ／画素）と想像してみよう。そのような場合、いずれの画素もトリガせず、光子は事実上計数されない。

上記の例から、一方において、電荷共有は二重計数を導くことがあり得、これは画像のコントラストを低減させることが分かる。二重計数を低減するために、トリガ閾値をより高く設定することができよう。しかし、この場合、事象は画素の間で分割することができ、どの画素も事実上トリガしなくなるため、電荷共有はシステムの検出効率を事実上低下させるおそれがある。電荷共有のため、特に小さい画素では、光子計数によりエネルギ分光法を達成することは不可能である。

本開示（本願）の目的は、上述した問題の幾つかを回避しあるいは少なくとも軽減する方法およびシステムを提供することである。

『Ｃｈａｒｇｅ ｓｈａｒｉｎｇ ｍｅａｓｕｒｅｍｅｎｔｓ ｏｆ ｐｉｘｉｌａｔｅｄ ＣｄＴｅ ｕｓｉｎｇ Ｍｅｄｉｐｉｘ‐ＩＩ Ｃｈｉｐ』Ｍ．Ｃｈｍｅｉｓｓａｎｉら、（Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ，イタリア，２００４年５月１８−２０日，第７８７−７９１頁） 『Ｐｅｒｆｏｒｍａｎｃｅ ｌｉｍｉｔｓ ｏｆ ａ ｓｉｎｇｌｅ ｐｈｏｔｏｎ ｃｏｕｎｔｉｎｇ ｐｉｘｅｌ ｓｙｓｔｅｍ』Ｍ．Ｃｈｍｅｉｓｓａｉｎｉ，Ｂ．Ｍｉｋｕｌｅｃ，（Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ ＆ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙｓｉｃｓ Ｒｅｓｅａｒｃｈ Ａ ４６０（２００１年）第８１−９０頁）

本発明の第１態様では、画素化検出器における画素の光子計数のための方法を提供する。各画素に対し、１つ以上の隣接する画素を定めることができ、該方法は、１つ以上の画素で電荷を受け取るステップと、該電荷をトリガ閾値と比較するステップとを含む。電荷がトリガ閾値を超える場合には、画素の電荷は登録遅延（registration delay、即ち「登録遅延時間」）の後に登録され、ここで登録遅延は、電荷が増大すると登録遅延が減少するように、画素で受け取る電荷のレベルに依存する。電荷が登録されると画素のための計数器は増分され、隣接する画素の計数器の増分は阻止される。

光子計数モードのこの態様によれば、電荷が蓄積されると、それは遅延後にのみ登録される。遅延は各画素で収集された電荷に依存する。画素で収集された電荷が高ければ高いほど、遅延は短くなる。電荷が様々な画素の間で分担される場合、電荷は最初に、電荷の最大分担量を収集した画素に登録される。この画素は（その特定の事象に対する）マスタ画素とみなすことができる。次いで、マスタ画素の計数器は増分され、同時に、隣接する画素の計数器は阻止される。マスタ画素はこれを隣接する「スレーブ（隷属）」画素に伝達してよい。

全ての事象が１つのマスタ画素を有し、かつ複数のスレーブ画素を有することができることは、明確であろう。また、マスタ画素は各事象毎に変化することができることも明確であろう。

電荷が画素間で分担される場合でも問題は起きないので、トリガ閾値を高く設定する必要は無い（ただノイズレベルより高くするだけでよい）。いずれにせよ、単一の計数器だけが増分される。このようにして、小さい画素サイズを可能にすることにより、空間分解能を高くすることができ、検出効率の問題に煩わされる必要は無い。

一部の実施例では、該方法は、隣接する画素の電荷を収集するステップをさらに含んでよい。これらの実施例では、事象を登録することができるだけでなく、隣接する画素の電荷を合計することによって事象の総エネルギを登録することもできる。マスタ画素はスレーブ画素に、それらの各々で受け取った電荷に関する情報を共有または送信するように要求することができる。

一部の実施例では、登録遅延後に画素の電荷を登録するステップは、設定された遅延後に各々の画素のコンデンサを最大レベルから基準レベルまで一定の速度で放電するステップを含んでよい。基準レベルは対応する画素で受け取られた電荷に依存することができる。これらの実施例では、蓄積されたエネルギがトリガレベルを超える各々の画素で、コンデンサは所与の遅延後に放電することができる。コンデンサの放電が始まる瞬間は、全ての画素で略同時である。コンデンサは、画素で受信するパルスのピークの瞬間から設定されまたは予め定められた遅延後に、放電を開始するようにプログラムされてよい。ピークの瞬間または「ピーキング時間」は決定することが難しいかもしれない。例えばピーク値の１０％〜９０％の間のタイムスパンに基づく方法など、ピーキング時間を決定する通常の方法を使用することができる。単一事象のピークの瞬間は各々の画素で略同一であるので、放電を開始する瞬間も略同時になる。

放電が開始される瞬間が、トリガされた画素のコンデンサで同時であり、かつ開始電圧が同一であり、かつ放電速度が同一である場合には、放電の完了は終了時の電圧レベルのみに依存する。これらの実施例では、放電終了時の電圧レベルは、画素によって収集された電荷と直接相関することができる。特に、基準電圧レベルは画素で受信するパルスのピーク値に直接関係することができる。この目的のためにピークホールド回路を使用することができる。これは、最も高い電荷を持つ画素のコンデンサが最初に放電することを確実にする。こうしてその計数器を増分し、かつ隣接する画素の計数器を阻止することができる。

一部の実施例では、そのような場合の放電の完了は、弁別器で電圧レベルを基準レベルと比較することによって決定することができ、基準レベルはパルスのピークに依存する。

登録遅延はこうして、パルスがそのピーク値に達するまでの遅延（全ての画素で略同一）、ピーク値からコンデンサの放電開始までの設定された遅延（全ての画素で同一）、および実際の放電期間（基準レベルに依存し、したがって画素毎に異なり、電荷が高いほど短い）を含んでよい。

一部の実施例では、遅延して画素の電荷を登録するステップは、各々の画素について放電遅延後に最大レベルから基準レベルまで一定速度でコンデンサを放電することを含んでよく、放電遅延は対応する画素で受け取られた電荷に依存する。放電が開始する瞬間を変えることによって、１つのコンデンサが別のコンデンサより前に放電することをも確実にすることができる。放電の瞬間を画素によって収集された電荷に関連付けることによって、再び、電荷は、最高の電荷を受け取った画素が最初に登録されることを確実にすることができる。

さらなる実施例では、閾値が増大するにつれて予め定められたトリガ遅延が減少するように、各々の画素に対し異なる値の複数のトリガ閾値を定めることができる。このようにして、受け取った電荷は各トリガ閾値と比較することができ、画素の電荷が１つ以上のトリガ閾値より高い場合、遅延が最も短いトリガが登録される。前述の実施形態と同様に、最初の登録は、どの画素が特定の事象のマスタ画素であるかを決定することができる。隣接するスレーブ画素の計数器はこうして阻止することができる。

別の態様では、複数の画素および（１つの）読出し回路を有する画素化半導体検出器を提供する。読出し回路は、各々の画素が登録遅延後に画素の電荷を登録するように構成され、登録遅延は、電荷が増大すると登録遅延が減少するように、画素で受け取る電荷のレベルに依存する。読出し回路はさらに、電荷の登録を計数するための計数器と、登録を隣接する画素に伝達するための通信モジュールとを含む。

この態様では、各々の画素には、隣接する画素と通信するために通信能力が設けられる。ひとたび事象の電荷が画素の１つで登録されると、隣接する画素はこうして、それらが事象を計数すべきでないことを示す信号を受け取る。こうして二重または三重計数を回避することができる。このことは再び、トリガ閾値を相対的に低く設定することを可能にする。

読出し回路はさらに、本明細書で実質的に上述した実施例のいずれかに従って適応または構成されてよい。

さらに別の態様では、本明細書に記載する実施例のいずれかに従う画素化検出器を含む撮像装置を提供する。

本開示全体を通して、様々な実施例で導入される遅延は、デジタルまたはアナログ回路構成のどちらで導入されてよい。

本願の非限定的な実施例を添付の図面を参照して以下に説明する。

光子計数のための先行技術の方法およびシステムを概略的に示す。 一実施例に従う画素化検出器を概略的に示す。 検出器で受信されるパルスの幾つかの特徴を概略的に示す。 １つの実現形態に係る光子計数のための方法およびシステムの一実施例を示す。 １つの実現形態に係る光子計数のための方法およびシステムの一実施例を示す。 １つの実現形態に係る光子計数のための方法およびシステムの一実施例を示す。 １つの実現形態に係る光子計数のための方法およびシステムの一実施例を示す。 １つの実現形態に係る光子計数のための方法およびシステムの一実施例を示す。 別の実現形態に係る光子計数のための方法の一実施例を示す。 別の実現形態に係る光子計数のための方法の一実施例を示す。 １つの実現形態に係る光子計数のためのシステムの一実施例を概略的に示す。 １つの実現形態に係る光子計数のためのシステムの一実施例を概略的に示す。

図１は、光子計数のための先行技術の方法およびシステムを概略的に示す。符号２０は、対応する検出器材料を備えた画素化電極の１つの画素（ピクセル）を示す。Ｘ線光子２１はフォトダイオード２２のようなフォトトランスデューサに衝突することができる。これは、パルス整形回路２３によってパルス２５に整形することのできる、電子の小さい電荷パケットを形成することができる。比較器２４即ち「弁別器」は、発生したパルス２５を基準値またはトリガレベルと比較する。

パルス２５の振幅がトリガレベルを超えるたびに、第１値、例えば「ハイ」すなわちデジタル値の１が比較器２４の出力信号に割り当てられ、かつパルスがトリガレベルより低いたびに、第２値、例えば「ロー」すなわちデジタル値の０（ゼロ）が比較器２４の出力信号に割り当てられる。

このようにして、パルス列２６を含むバイナリ信号が生成される。パルス列２６のパルスは次いで、衝突する入射光子２１の計数値を提供するために、デジタル計数器２７によって計数される。

前述の通り、電荷が（複数の）画素間で分担される場合、単一の事象（イベント）は２回以上計数されることがあり得る。２つ以上の画素のパルスがトリガを超える値に達すると、画素の各々にデジタル値の１が割り当てられる。

図２ａは、一実施例に係る画素化検出器を概略的に示す。５×５画素のアレイまたは行列を有する単純化された実施例が示される。この実施例によると、各々の画素には、隣接する画素間の通信を可能にする通信モジュールが設けられる。例えば、画素２３（および隣接する画素）における二重計数を効果的に回避するために、画素２３は画素１２、１３、１４、２２、２４、３２、３３、および３４と通信することが可能である。同様に、画素５１は画素４１、４２、および５２と通信することが可能である。

特定の事象で画素２３がマスタ画素である場合、画素２３はスレーブ画素１２、１３、１４、２２、２４、３２、３３、および３４の各々の計数器を阻止（計数禁止）することができる。また、総電荷をマスタ画素に割り当てることができるように、マスタ画素はスレーブ画素の各々に、それらが受け取った電荷を伝達するように要求することができる。

大部分の実施例では、隣接する画素とは、ここでは、（例えば画素２３および２４のように）別の画素と境界の一部分を共有する画素、あるいは（例えば画素１２および２３のように）少なくとも境界に沿った一点を共有する画素と定義することができる。さらなる実施例では、隣接する画素とは、画素間で電荷共有が潜在的に発生し得る画素と定義することができる。画素間で電荷共有が潜在的に発生し得る画素は、ドリフト電位（バイアス電圧、検出器厚さおよび画素サイズ、光子エネルギレベルによって異なる）を考慮に入れることによって計算することができる。

図２ｂは、検出器で受信されるパルスの幾つかの特徴を概略的に示す。図示されたパルスは、パルス整形器の出力であってよい。

パルスの形状は変動することが知られている。パルスの形状は、ピーク電圧（Ｖ_ｐｋ）、立上り時間（ΔΤ_ｒ）、すなわち信号がトリガ閾値を通過する瞬間とピーク電圧の瞬間との間の時間、および立下り時間（ΔＴ_ｆ）、すなわちピーク電圧の瞬間と信号がトリガ閾値を再び通過する瞬間との間の時間によって特徴付けることができる。

電荷共有の場合、様々な画素によって受信されるパルスは、立上り時間および立下り時間が略同一になるという点で一般的に類似する。しかし、ピーク電圧は様々である。最も高い電荷を受け取る画素は、最も高いピーク電圧を有する。

図３ａ〜図３ｅは、１つの実現形態に係る光子計数のための方法およびシステムの実施例を示す。

本明細書に開示する様々な実施例に提示する通り、電荷共有問題の解決の鍵は、どの画素が最大電荷蓄積を有するかを決定することができることである。次いで、その画素は、計数器を増分させかつ必要ならばエネルギをデジタル化し保存しなければならない、マスタ画素に割り当てることができる。電荷の一部を受け取るかもしれない隣接する画素は、それらの計数器を増分してはならない。一部の実施例では、隣接する画素は、それらが収集した電荷を、さらなる処理のために、マスタ画素に渡すことができる。

図３ａおよび図３ｂは、マスタ画素を評価する際の基礎にすることのできる第１原理を示す。閾値より高い電荷を受け取った各画素において、コンデンサの放電がトリガされる。しかし、この放電は設定された遅延（時間）ΔＴ_{ｄｅｌａｙ}後にしか発生しない。設定された遅延（時間）は全ての画素に同一であってよい。

画素間の放電の相違は、（画素エレクトロニクスの利得を考慮して）放電が完了したとみなされる基準レベルを受信信号のピークレベルに設定することによって生じる。ピークホールド回路はこの目的のために使用されてもよい。

より高いピーク（Ｖ_ｐｋ）は、その画素に蓄積されるエネルギがより高く、かつ放電がより早く完了することを意味する。これを図３ｂに示す。Ｖ_ｐｋ２はより高く、（かつＶ_ｍａｘと同様に放電速度、およびΔＴ_{ｄｅｌａｙ}は、どちらの場合も同じである）ので、画素２の放電はより早く完了し、したがってこの画素をマスタ画素として割り当てることができる。放電の完了は第２トリガを引き起こす。

放電の前に正確なピーク電圧を決定できることを確実にすることができるように、放電を開始するための設定遅延（時間）を立上り時間に関連付けることが好ましい。

図３ｃおよび図３ｄは、第１トリガおよび第２トリガのメカニズムを概略的に示す。信号がトリガ閾値に達すると、（設定遅延（時間）後に）、スイッチ１は反転し、スイッチ２は閉じる。これは、抵抗を介してコンデンサの放電を生じさせる。放電中、コンデンサの電圧レベルは、図３ｄに示す第２比較器または弁別器のために入力される。

比較器は、画素に登録されたピーク電圧レベルをコンデンサの電圧と比較することができる。コンデンサが放電するにつれて、この電圧は低下する。コンデンサの電圧がピーク電圧と等しくなる瞬間に、放電は完了する。隣接する画素の計数器が増分されないように、この瞬間を隣接する画素に伝えることができる。

この実施例では、基準レベルはパルスのピーク電圧レベルと等しく設定されているが、基準レベルが画素に蓄積されるエネルギにより正確に変動する限り、すなわち、より高いエネルギに対しては基準レベルが高くなる限り、他の設定も可能であることは明らかである。

一部の実施例では、隣接する画素によって収集された電荷は次いで、総電荷を決定することができるように、マスタ画素に伝えることができる。

図３ｅは、この実現形態に係る光子計数のためのシステムおよび方法を概略的に示す。図１を参照して前に説明した通り、光子２１はフォトダイオード２２に衝突することができる。信号は整形器２３を通過することができる。第１トリガは以前と同じように、すなわちトリガレベルに達することにより引き起こされる。比較器または弁別器２４は、図１を参照して前に記載したように使用することができる。しかし、このトリガの結果、特定の遅延（時間）後にトリガ機構３０のスイッチＳ_１およびＳ_２は、図３ｅに示された位置に達する。

コンデンサの電圧レベルは、第２トリガ機構４０のための入力として使用される。他の入力はピーク電圧とすることができ、かつ整形器２３によって提供することができる。第２トリガの出力は、計数器２７によって計数することのできるバイナリパルス２６であってよい。通信モジュール５０は、二重計数を回避することができるように、事象（イベント）を隣接する画素に伝達することができる。

通常の動作時には、ユーザはＸ線管または自然源から放射されるＸ線光子の範囲を知っている。この知識に基づいて、ユーザは画素の最大ダイナミックレンジを設定することができる。Ｘ線管が２０ｋｅＶから１００ｋｅＶまでのＸ線光子のスペクトルを放射する場合、画素エレクトロニクスの利得が１０ｍＶ／ｋｅＶであると仮定すると、予想される最大パルス波高は１０００ｍＶである。画素のパルス形状は１００ナノ秒の立上り時間および４００ナノ秒の立下り時間を有し、かつ弁別器の最大ジッタ時間(jitter time)は約２５ナノ秒であると仮定しよう。この実施例では、ΔＴｗ（タイムウォーク）＝立上り時間＋ジッタ時間＝１２５ナノ秒となる。

この実施例の場合、レベルがランダムノイズレベルより標準偏差の約５倍または６倍高くなることを確実にするため、最小画素閾値をベースラインより２０ｍＶ上に設定することができる。

８０ｋｅＶの光子が画素の縁部近くに衝突し、その画素に電荷の７５％が蓄積され、電荷の２５％は隣接画素に蓄積されると仮定しよう。この実施例では、各画素は、すでに１０００ｍＶに充電された基準コンデンサを有することができる（なお、１０００ｍＶは、Ｘ線光子の最大エネルギレベルの１００ｋｅＶに相当する。最大レベルは調整することができる。）。

信号電荷が１つの画素では６０ｋｅＶに相当し、隣接画素では２０ｋｅＶの場合、弁別器の閾値は２ｋｅＶ（２０ｍＶ）に設定されたので、両方の画素がトリガする。画素のトリガにより、ピーク時から設定遅延（時間）（この実施例では１００ナノ秒）後に、ＲＣ＝５０ナノ秒（崩壊定数）の一定速度で基準コンデンサの放電が開始される。すなわち、コンデンサの放電はピークから１２５ナノ秒後に（かつトリガ値に達してから２２５ナノ秒後に）開始される。

第１画素では、放電基準コンデンサからのレベルと６０ｋｅＶのピークホールド信号とを比較する弁別器２は、第２画素の弁別器２が放電基準コンデンサのレベルと２０ｋｅＶのピーク信号とを比較することにより生じるトリガより時間的に約５５ナノ秒先んじてトリガする、ということができる。各画素で弁別器２から出力されるトリガはスイッチ２を開放し、基準コンデンサの放電を停止させる。電荷の登録はこうしてピークの瞬間から１２５ナノ秒後に起き始める（そしてピーキング時間(peaking time)は全ての画素で略同一である）。最も高い電荷はピーキングから１５０ナノ秒後に登録される。

この実施例では、６０ｋｅＶのエネルギが蓄積した画素の弁別器２からのトリガは最初に、２つのことを指示するために、トリガされた画素の周囲の全ての画素に伝達される。２つのこととは、つまり、周囲の画素の計数器を阻止すること、およびピークホールド信号をマスタ画素に伝達するように要求することである（特に分光法でのさらなる処理のために、情報が必要である）。トリガされた全ての画素で集合的に登録されたエネルギは、２通りの方法で、すなわち、アナログ方式では、トリガされた各々の画素の基準コンデンサの電圧の値を合計することによって、あるいは代替的にデジタル方式では、全ての画素の基準コンデンサがＶ_ｍａｘからＶ_ｐｋまで放電する時間を測定することによって、測定することができる。

図４ａおよび図４ｂは、光子計数のための代替的方法およびシステムを概略的に示す。図４ａに示す通り、複数の閾値レベルはＴｈｒ_１、Ｔｈｒ_２、Ｔｈｒ_３、…Ｔｈｒ_ｎと定めることができる。信号が閾値レベルに達するとすぐにトリガが発生する。このようにして単一の信号で、図４ａに示すようにｎ回のトリガを引き起こすことができる。

図４ｂは、二重計数を回避しながら、これらの異なる閾値を効果的な光子計数のためにどのように使用することができるかを、概略的に示す。各々の閾値レベルは異なる遅延（時間）を有してよい。遅延（時間）は、より高いエネルギレベルに対応するトリガに対しては、より短くなるように設定されてよい。

図４ｂの実施例では、登録遅延（時間）は（ピーク電圧を確実に決定することができるように）立上り時間に関係し、それに定数の遅延（最大タイムウォーク）およびトリガ毎に変化する遅延（が加算される）、例えば最も高い閾値に対しては１×立上り時間、それより低い閾値に対しては第２の立上り時間、およびしたがって第１の閾値に対する立上り時間の「ｎ」倍の遅延が加算される。

異なる実施例では、異なる方式の遅延が使用されてよい。例えば、連続トリガ閾値の各々に対して単一の立上り時間ΔＴ_ｒを加算するのではなく、定数ΔＴ_ｘ＝ΔＴ_ｒ＋２０ナノ秒を使用することができる。この場合、最も高い閾値に対する遅延はウォークタイム＋ΔＴ_ｘとすることができ、２番目に高い閾値に対する遅延はウォークタイム＋２ΔＴ_ｘなどとなるであろう。

さらに別の実施例では、立上り時間に関係しない異なる定数、例えば５０ナノ秒を使用することができる。最も高い閾値に対する遅延はタイムウォーク＋５０ナノ秒となり、２番目に高い閾値に対する遅延はタイムウォーク＋１００ナノ秒などとなる。

異なる遅延（時間）および計数器を示す概略的構成が図５ａに示される。パルス整形器２３の出力は、異なる閾値を有する複数の弁別器２４、３４、４４に供給される。登録またはトリガのための遅延（時間）は、弁別器毎に異なる。言うまでもなく、パルスのピーク値が対応するトリガ閾値より低い場合、弁別器は何も登録しない。すなわち、トリガは起きない。

各々のトリガのための設定遅延（時間）は異なる。この実施例では、各々のトリガのための遅延（時間）は、定数（ｋ）と、トリガ毎に変動する部分を含むことができる。ｎ個のトリガ閾値が定められる場合、最も高い閾値に対する遅延は定数ｋに等しく設定されてよい。定数ｋは（図４ｂの実施例と同様に）立上り時間＋ウォークタイムに等しくすることができる。遅延の変動部分は立上り時間に依存させることができる。２番目に高い閾値の場合、この部分は１×立上り時間に等しくすることができる。それより低い閾値に対しては、２×立上り時間に等しくすることができる。したがって最も低い閾値に対しては、（ｎ−１）×立上り時間に等しくすることができる。したがって最も低い閾値に対する登録遅延は、ｋ＋（ｎ−１）ΔＴ_ｒに等しくすることができる。

図５ｂは、最終的な計数が、隣接する画素から受け取る情報によってどのように影響され得るかを概略的に示す。計数器は、それが隣接する画素によって、または異なる閾値に属する比較器によって阻止されない場合にのみ、増分される。

図４ｂに示す通り、これは、登録が最初に最も高いレベルに対して起きることを確実にする。最も低い閾値が１０ｋｅＶに設定され、かつ２つの閾値間の間隔が１５ｋｅＶに設定されると想像してみよう。また、各々の画素に対し、全部で８つの閾値があり、１０ｋｅＶから１３０ｋｅＶまでの範囲をカバーしていると想像してみよう。こうして閾値は、１０、２５、４０、５５、７０、８５、１００、１１５、および１３０ｋｅＶに設定される。

光子が１つの画素に８０ｋｅＶの総エネルギを蓄積した場合、トリガは１０、２５、４０、５５、および７０ｋｅＶのレベルに対して発生する。７０ｋｅＶに対応するトリガが最初に発生する。コンデンサ５の計数器は１だけ増分される。

電荷が２つの画素の間で４５ｋｅＶおよび３５ｋｅＶのように分割された場合、第１画素で、１０、２５、および４０ｋｅＶに対応するトリガが発生する。第２画素では、１０および２５ｋｅＶに対応するトリガが発生する。しかし、第１画素の３回目のトリガが最初に登録される。トリガ３の計数器は１だけ増分される。この瞬間に登録は、画素２のトリガ２の計数器が増分されないように、隣接する画素に伝達される。

この構成は、蓄積された総電荷を（おおよそ）決定することを特に容易にする。この場合、推定電荷は、（画素１の）４０ｋｅＶないし５５ｋｅＶと、（画素２の）２５ｋｅＶないし４０ｋｅＶとの足し算である。したがって電荷は、６５ｋｅＶから９５ｋｅＶの間、または平均値として８０ｋｅＶと推定することができる。

複数の実施例のみをここに開示したが、それらの他の代替例、変形例、使用例、および／または均等物が可能である。さらに、記載した実施例の全ての可能な組合せも包含される。したがって、本開示（本願）の範囲は特定の実施例によって限定されるべきではなく、この後に続く特許請求の範囲を公正に読むことによってのみ決定されるべきである。

２０ 画素化電極の１つの画素（ピクセル）
２２ フォトダイオード
２３ パルス整形回路（パルス整形器）
２４ 比較器（弁別器）
２７ 計数器
３０ 第１のトリガ機構
４０ 第２のトリガ機構
５０ 通信モジュール

Claims (14)

1. 画素の各々に対し１つ以上の隣接する画素が定められる画素化検出器における画素の光子計数のための方法であって、当該方法は、
   １つ以上の画素で電荷を受け取るステップと、
   前記画素の各々について電荷をトリガ閾値と比較するステップと、を備え、
   ある画素の電荷が前記トリガ閾値より高い場合には、当該方法は更に、
   登録遅延時間の後にその画素の電荷を登録するステップであって、前記登録遅延時間は、電荷が増大すると登録遅延時間が減少するように、画素で受け取る電荷のレベルに依存している、ステップと、
   前記電荷が登録されたときに、画素の計数器を増分するステップと、
   隣接する画素の計数器の増分を阻止するステップと、
   を備えてなる方法。
2. 隣接する画素の電荷を収集するステップを更に含む、請求項１に記載の方法。
3. 登録遅延時間の後に画素の電荷を登録する前記ステップは、前記画素の各々について、設定遅延時間の後にコンデンサを最大レベルから基準レベルまで一定速度で放電するステップを含み、前記基準レベルは、対応する画素で受け取った電荷に依存する、請求項１または２に記載の方法。
4. 前記基準レベルは、前記対応する画素に登録されたパルスのピーク値に等しいか、あるいはそれに直接関連している、請求項３に記載の方法。
5. 前記画素の各々について、異なる値を持つ複数のトリガ閾値が定められ、前記トリガ閾値の各々は、その閾値が増大するにつれて予め定められたトリガ遅延時間が減少するように、異なった予め定められたトリガ遅延時間を有しており、
   前記画素の各々について電荷をトリガ閾値と比較する前記ステップは、受け取った電荷を前記トリガ閾値の各々と比較することを含み、
   ある画素の電荷が１つ以上のトリガ閾値より高い場合、遅延時間後に画素の電荷を登録するステップは、最も短い遅延時間の後に前記トリガを登録することを含む、
   請求項１または２に記載の方法。
6. 複数の画素と読出し回路とを有する画素化半導体検出器であって、
   前記読出し回路は、前記画素の各々について、登録遅延時間の後に画素の電荷を登録するように構成されており、ここで、前記登録遅延時間は、電荷が増大すると登録遅延時間が減少するように、画素で受け取る電荷のレベルに依存しており、
   前記読出し回路は、電荷の登録を計数するための計数器と、前記登録を隣接する画素に伝達するための通信モジュールとを備え、
   前記計数器は、完了した放電についての通信を隣接する画素から受け取ると、完了した放電を無視するように構成されている、
   ことを特徴とする画素化検出器。
7. 前記読出し回路は更に、事象（イベント）の発生時に、画素によって収集された電荷を決定するように構成されている、請求項６に記載の画素化検出器。
8. 前記読出し回路は、前記画素の各々について、
   事象（イベント）の発生時に、隣接する画素によって収集された電荷を加算するための加算モジュールを備えている、
   請求項７に記載の画素化検出器。
9. 前記読出し回路は、設定遅延時間の後に最大電圧から基準電圧まで放電するように構成されたコンデンサを備え、前記基準電圧は、対応する画素によって収集された電荷に依存する、請求項６〜８のいずれか一項に記載の画素化検出器。
10. 前記基準レベルは、対応する画素に登録されたパルスのピーク値に等しいか、あるいはそれに直接関連している、請求項９に記載の画素化検出器。
11. 前記放電の速度および前記設定遅延時間は、対応する画素によって収集された電荷とは無関係である、請求項９または１０に記載の画素化検出器。
12. 前記読出し回路は、
    前記画素の各々について、異なる値の閾値を持つ複数のトリガを含み、前記トリガ閾値の各々は、その閾値が増大するにつれて予め定められたトリガ遅延時間が減少するように、異なった予め定められたトリガ遅延時間を有しており、
    前記読出し回路は、受け取った電荷を前記トリガ閾値の各々と比較するように構成されていると共に、ある画素の電荷が１つ以上のトリガ閾値より高い場合には、最も短い遅延時間の後に前記トリガを登録するように構成されている、
    請求項６〜８のいずれか一項に記載の画素化検出器。
13. 前記読出し回路は、前記画素の各々についてパルス整形器を備える、請求項６〜１２のいずれか一項に記載の画素化検出器。
14. 請求項６〜１３のいずれか一項に記載の画素化検出器を含む撮像装置。