JP2018510580A

JP2018510580A - 入力信号を増幅する方法

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Publication number: JP2018510580A
Application number: JP2017550561A
Authority: JP
Inventors: ハン—アンニューエン; ハン―アンニューエン; ヴィルヘルムケウスゲン
Original assignee: フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン
Priority date: 2015-03-31
Filing date: 2016-03-30
Publication date: 2018-04-12
Anticipated expiration: 2036-03-30
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Abstract

本発明は入力信号（２）を増幅するための方法および装置（１）に関し、バイナリ入力信号（４）を増幅する電力増幅器（３）と、入力信号（２）に基づいてバイナリ入力信号（４）を生成する変調装置（５）とを具備し、入力信号（２）は複素数値信号であり、バイナリ入力信号（４）は実数値信号であり、変調装置（５）は複素数値入力信号（２）を所定の周波数の複素数値キャリア信号に加算し、その結果、合成の複素数値信号（８、９）を生成するように構成されている加算装置（６）を具備し、変調装置（５）は加算装置（１６）の下流に接続されて、合成の複素数値信号（８、９）の実数部（８）および虚数部（９）を組み合わせることによって合成の複素数値信号（８、９）の実数部（８）および虚数部（９）から実数値バイナリ入力信号（４）を生成するように構成されている組合せ装置（７）を具備する。【選択図】図１

Description

本発明は、請求項１の特徴を備える入力信号を増幅する装置、および請求項１３の特徴を備える入力信号を増幅する方法に関する。

電子機器の分野、特に無線通信分野において、バンドパス信号を生成して増幅しなければならない用途が数多くある。バンドパス信号とは、スペクトルエネルギがキャリア周波数周辺の特定の帯域幅に制限される電気信号である。バンドパス信号はＤＣ成分をもたず、一定のカットオフ周波数を超えるスペクトル成分をもたない。帯域幅は、通例、キャリア周波数の特定の割合になる。

ほとんどの用途では、バンドパス信号はデジタル信号処理によって生成され、信号は複素数値デジタルベースバンド信号として表される。デジタルベースバンド信号は２つの成分を有する。実数部と虚数部、すなわちＩ成分とＱ成分である。通例、デジタル信号ＩおよびＱ信号は実数値アナログローパス信号に変換されて、キャリア周波数の高調波信号で動作するＩＱミキサまたはベクトル変調器によってバンドパス領域に移される。したがって、ＩＱミキサは周波数変換器と考えることができ、その機能は周波数変換と考えられる。

一般に、バンドパス信号はピーク対平均比によって判断する非定包絡線を有する。多くの場合、バンドパス信号は増幅器装置によって増幅しなければならない。

電力増幅器は、入力信号に１つの端子、出力信号に１つの端子、の２つの端子を具備する装置である。入力信号に比べて高い電力を有する出力信号を生成するために、補助電源を使用する。

増幅器は、トランジスタまたは真空管などの増幅器装置によって実施される。前記増幅器装置は、通例、非線形である。例えば、無線通信などのほとんどの技術的用途では、出力信号の非線形のひずみを避けなければならないが、前記ひずみは周波数帯域内のひずみだけでなく、周波数帯域外に望ましくない放出も生じる。

ほぼ完璧な線形挙動は、増幅器素子を、前記素子の最大限許容可能な振幅に比べて小さな信号振幅になるように動作させることによって達成される。入力信号の振幅が大きくなると非線形挙動が一層増して、出力信号内の最高信号値がやや圧縮される。しかし、出力信号はなお変数値を有し、増幅器は弱非線形であるといえる。

これに対し、非線形挙動が強いと、出力信号の振幅が確実に限られることになり、前記出力信号は一定であり、入力量に依存しない。このような信号は入力信号の符号関数に対応する２つの状態を有するにすぎず、以下でバイナリ信号と呼ばれる。

非線形性がほぼない、またはわずかしかない増幅器の例は、クラスＡまたはクラスＢの増幅器である。高度に非線形な増幅器の例は、デジタルラインドライバおよびパルス増幅器などのクラスＤおよびクラスＥの増幅器である。厳密に非線形性の増幅器は、増幅器が本質的に入力信号の符号関数によってトリガされるスイッチング電流源として作用するため、以下でスイッチング増幅器と呼ばれる。

増幅器の効率は入力電力に対する出力信号の平均電力の比として定義され、入力電力はさらに補助電源によって供給され、入力信号の電力に付加される平均電力である。弱非線形の増幅器の効率は比較的低く、ピーク対平均比が高い信号の場合はさらに低くなる。

これに対し、スイッチング増幅器はほぼ１の効率、すなわち効率因子を示すが、これは理想的には、スイッチング素子に印加される電圧、またはスイッチング素子を流れる電流が常時ゼロであることによる。そのため、エネルギ効率の観点から、スイッチング増幅器が好ましい。

しかし、不利なことは、定義上スイッチング増幅器は入力信号から振幅情報を取り除くことである。このため、入力信号の振幅は、増幅器の入力でパルス変調手法を追加で使用して維持しなければならず、そのためバイナリ入力信号になり、信号のゼロ交差に情報が挿入される。

出力側では、元の信号を再構成するために、増幅されたバイナリ信号を追加で復調する必要がある。さらに、変調は周波数帯域外に望ましくないスペクトル成分を生み出し、復調によりこれを抑制しなければならない。他方で、システム全体―変調器、スイッチング増幅器、復調器―は定義上線形電力増幅器のようには挙動しないであろう。

ひずみのない、つまり線形の信号曲線の増幅を得るために、増幅器装置は一定のヘッドルーム、つまり電力バックオフで動作させなければならず、しかし、それが今度は増幅器の電力効率を低下させる。そうでなければ、増幅器はバンドパス信号を非線形にひずませ、そのため周波数帯域外の放出に加えて周波数帯域内に望ましくないひずみを生じる。

バンドパス信号の増幅器の不十分な電力効率は、最新の無線通信では信号がわずか１０パーセント以下にしかならないこともあり、新たな増幅器の概念の必要性が高まっている。アダプティブ・デジタルフィルタ・プリディストーションを採用する現在のアプローチは、ハードウェアを使用する必要性が相当増大していることを示している。そのため、さらに、ハードウェアの複雑さを減らした統合的解決法の必要がある。

バンドパス増幅器の電力効率を高めることに関しいくつかのアプローチが公知である。回路レベルでは、ドハティトポロジが高い電力バックオフ値についてより高い効率を提供する。バイアス電圧変調に加えて、包絡線の除去・復元は、バックオフ領域内の効率の向上を目指したシステムレベルでのさらなる技法である。低バックオフの線形性を改善するためにアナログフィードフォワードおよびフィードバック回路を使用してもよく、これは電力効率も高める。それに対して、閉ループデジタル・プリディストーションがシステムレベルで実装されると、比較的大きな帯域幅を有する信号の線形性に、より顕著な改善を示す。さらに、増幅器装置における一時的な変化に適応するのに適する。

上述のアプローチは本質的に線形の挙動を有する増幅器を改善するよう指定されるが、スイッチング増幅器技法は、バンドパス信号を、理論上の効率が１００パーセントで増幅される矩形のバイナリパルスのシーケンスに移すことが意図される。増幅の後、元のバンドパス信号はローパスフィルタリングによって再構成される。

技術的な観点から、変換および再構成はパルス変調および復調の問題とも考えられる。ある公知のスイッチング増幅器技法はパルス幅変調（ＰＷＭ）を使用するが、これはフィードフォワード変調手法である。別の公知のスイッチング増幅器技法はシグマ・デルタ変調（ＳＤＭ）を使用するが、これは閉ループ変調手法である。

しかし、両方とも、復調器によって取り除くことのできない周波数帯域内の信号のひずみを生じさせるという欠点を有する。前記信号のひずみはスイッチング周波数の上昇、オーバーサンプリング、またはより高次のループバックフィルタリング（ＳＤＭの場合）によって減らすことができる。このことは増幅器装置に課される要求事項を増やし、そのため、特に高信号周波数、通例無線周波数での動作およびマイクロ波応用での動作では、スイッチング増幅器のコストを増大させる。さらに、そのフィードバック遅延により、シグマ・デルタ変調の閉ループアーキテクチャは非常に高い動作周波数で不安定性という問題を生じがちである。

そのため、本発明の目的は、実装の費用と電力効率および線形性とのトレードオフを改善した入力信号を増幅する概念を提案することである。

前記目的は、本発明に従い、請求項１に記載の入力信号を増幅する装置により達成される。

本発明のある実施形態により、提案されるものは、特に、バイナリ入力信号を増幅するための電力増幅器を具備する、入力信号を増幅する装置である。発明による装置は、入力信号に基づいてバイナリ入力信号を生成する変調装置をさらに具備し、入力信号は複素数値信号であり、バイナリ入力信号は実数値信号である。変調装置は複素数値入力信号を所定の周波数の複素数値キャリア信号に加算し、その結果、合成の複素数値信号を生成するように構成されている加算装置を具備する。変調装置は、加算装置の下流に接続されて、合成の複素数値信号の実数部および虚数部を組み合わせることによって、合成の複素数値信号の実数部および虚数部から実数値バイナリ入力信号を生成するように構成されている組合せ装置をさらに具備する。

いくつかの本発明の実施形態において、変調装置は、特に、入力信号に基づいて電力増幅器用のデジタル入力信号を生成するように構成されており、これは、例えば、実数値ベースバンド信号、複素数値ベースバンド信号、実数値バンドパス信号、または複素数値バンドパス信号であってもよい。生成されるデジタル入力信号は所定の周波数帯域内である。しかし、例えば、電力増幅器用のデジタル入力信号の生成で生じるひずみは、所定の周波数範囲外の周波数である。そのため、デジタル入力信号は所定の周波数帯域内で、つまり電力増幅器によって増幅されることになる所望のデジタル入力信号の周波数スペクトル内でひずみを示さない。さらに、電力増幅器は電力効率を高めたデジタル入力信号の増幅を提供する。また、デジタル入力信号の所定の周波数帯域内にひずみがないため、例えば、増幅されたデジタル入力信号（電力増幅器の出力信号）で再構成フィルタリングを行うことにより、増幅において高レベルの線形性が達成されるであろう。このように、周波数帯域外、つまり所定の周波数帯域より上の周波数のひずみは、プロセスで所望の信号部分を修正することなく低減または除去される。

本発明の実施形態を図面に図示しており、以下に説明する。

図１は、本発明装置の模式的なブロック図を示す。図２は、本発明装置の第１の実施形態の模式的なブロック図を示す。図３は、本発明装置の第２の実施形態の模式的なブロック図を示す。図４は、本発明装置の第３の実施形態の模式的なブロック図を示す。図５は、本発明装置の第４の実施形態の模式的なブロック図を示す。図６は、本発明装置の第５の実施形態の模式的なブロック図を示す。

図を参照した本発明の実施形態の以下の説明において、複素数値信号は図において二重矢印で描いている。前記複素数値信号の個々の部分、つまり、実数部と虚数部は一重矢印で描いている。

図１は、入力信号２を増幅するための本発明装置１を示す。入力信号２は複素数値であり、つまり、入力信号２は実数部と虚数部とを含む。

装置１は、スイッチング増幅器または電力増幅器３を具備する。電力増幅器３は実数値バイナリ入力信号４を増幅するように構成されている。

装置１は変調装置５をさらに具備する。変調装置５は、複素数値入力信号２に基づいて、電力増幅器３の実数値バイナリ入力信号４を生成するように構成されている。

このために、変調装置５は、特に、加算装置６を具備する。加算装置６は複素数値入力信号２を所定の周波数の複素数値キャリア信号に加算し、その結果、合成の複素数値信号を生成するように構成されている。前記変調された信号は実数部８と虚数部９とを含む。

変調装置５は、加算装置６の下流に接続されている組合せ装置７をさらに具備する。組合せ装置７は、合成の変調複素数値信号の実数部８および虚数部９から、実数値バイナリ入力信号４を生成するように構成されている。このために、組合せ装置７は、変調信号の実数部８および虚数部９を適切に組合せることにより、入力信号４を生成するように構成されている。

そのため、このように生成される電力増幅器３の入力信号４は同時に、変調装置５または組合せ装置７の出力信号である。

電力増幅器３は入力信号４を増幅するので、増幅信号またはバイナリ入力信号４の増幅バージョンである電力増幅器３の出力信号２０が生成される。

図２は、本発明の増幅器装置１の第１の実施形態を示す。入力信号２は複素数値であり、実数部２１および虚数部２２を含む。入力信号２は時間連続でも、または時間離散でもよい。図２を参照して説明する第１の実施形態において、入力信号２は複素数値時間連続信号である。

増幅器装置１は、キャリア周波数ｆ_ｃを有するキャリア信号１３、１４を生成する発振器１９を具備する。キャリア信号１３、１４は複素数値であり、実数部１３および虚数部１４を含む。

発振器１９は、アナログ信号またはデジタル信号を生成するアナログ発振器またはデジタル発振器であってもよい。図２に図示する本発明の第１の実施形態は、例として、アナログ発振器１９を含むものとして説明する。

加算装置６は第１加算器１１および第２加算器１２を具備する。第１加算器１１は入力信号２の実数部２１をキャリア信号の実数部１３に加算するように構成されている。したがって、第１加算器１１の出力で、合成の変調信号の実数部８が得られる。

第２加算器１２は入力信号２の虚数部２２をキャリア信号の虚数部１４に加算するように構成されている。したがって、第２加算器１２の出力で、合成の変調信号の虚数部９が得られる。

増幅器装置１は、乗算器１５と比較器１６とをさらに具備する。本発明の第１の実施形態によると、乗算器１５は前述した加算器１１、１２の下流に接続されている。比較器１６は乗算器１５の下流に接続されている。

第１加算器１１の変調出力信号の実数部８と第２加算器１２の変調出力信号の虚数部９はともに乗算器１５に転送されて、そこで組み合わされて実数値アナログ出力信号１７を形成する。

乗算器１５の前記実数値アナログ出力信号１７は同時に、比較器１６の入力信号である。比較器１６は実数値アナログ出力信号１７から実数値バイナリ信号４を生成するように構成されている。比較器１６の出力信号４は電力増幅器３のバイナリ入力信号４である。バイナリ信号４は振幅に関してバイナリであり、時間連続である。バイナリ信号４は電力増幅器３の電力成分を制御する役割を果たす。

電力増幅器３は増幅出力信号２０を生成するが、これはバイナリ入力信号４の増幅バージョンである。

増幅器装置１は再構成フィルタ１８をさらに具備してもよい。図２に図示する第１の実施形態において、前記再構成フィルタ１８は、電力増幅器３の下流に接続されているローパスフィルタ１８である。再構成フィルタ１８内で、バイナリ信号２０は出力信号２３を形成するように再構成される。入力信号２がＺ（ｔ）に等しく、キャリア周波数がｆ_ｃに等しい場合、出力信号２３は、それ以上増幅因子がなければ次式の信号形状を有する。

Re{Z(t)} * Im{e^j2πfct} + Im{Z(t)}* Re{e^j2πfct} = Im{Z(t)*e^j2πfct}

したがって、図示される実施形態によると、再構成フィルタ１８は電力増幅器３の下流に直列に接続されており、再構成フィルタ１８の入力信号２０は電力増幅器３によって生成される増幅出力信号２０である。本発明によると、このように、増幅バイナリ信号２０の帯域外信号部分が除去される。

一般に、増幅バイナリ信号２０は帯域内信号部分と帯域外信号部分とからなる。帯域外信号部分は再構成フィルタ１８によって除去される。帯域内信号部分は排他的にシステム１全体の実数値出力信号２３である。言い換えると、増幅バイナリ信号２０の帯域内信号部分は、本発明装置１全体のベースバンド入力信号２の、キャリア周波数ｆ_ｃで上方変調された（アップコンバートされた）増幅バーションである。

図３は、本発明の増幅器装置１の第２の実施形態である。入力信号２は複素数値であり、実数部２１および虚数部２２を含む。入力信号２は時間連続、つまりアナログでも、あるいは時間離散、つまりデジタルでもよい。図３を参照して説明する第２の実施形態において、入力信号２は複素数値時間離散信号である。

増幅器装置１は、キャリア周波数ｆ_ｃを有するデジタルキャリア信号１３、１４を生成するためのデジタルの数値制御発振器１９を具備する。キャリア信号１３、１４は複素数値であり、実数部１３および虚数部１４を含む。

本実施形態によると、組合せ装置７は、乗算器１５と、乗算器１５の下流に接続されているデジタル・アナログ変換器２４と、デジタル・アナログ変換器２４の下流に接続されている比較器１６とからなる直列接続を具備する。

乗算器１５は前述の加算器１１、１２の下流に接続されている。第１加算器１１の変調出力信号の実数部８および第２加算器１２の変調出力信号の虚数部９はともに乗算器１５に転送されて、そこで組み合わされて実数値デジタル出力信号１７を形成する。

乗算器１５はその下流に接続されているデジタル・アナログ変換器２４を有する。乗算器１５の実数値デジタル出力信号１７は同時に、デジタル・アナログ変換器２４のデジタル入力信号であり、デジタル・アナログ変換器２４はアナログ信号２５を生成する。

増幅器装置１は、デジタル・アナログ変換器２４の下流に接続されている比較器１６をさらに具備する。デジタル・アナログ変換器２４のアナログ出力信号２５は同時に、下流に接続されている比較器１６への入力信号であり、比較器１６は電力増幅器３のバイナリ時間連続入力信号４を生成する。バイナリ信号４は振幅に関してバイナリであり、時間連続である。バイナリ信号４は電力増幅器３の電力成分を制御する役割を果たす。

増幅器装置１は再構成フィルタ１８をさらに具備してもよい。図３に図示される実施形態において、前記再構成フィルタ１８は電力増幅器３の下流に接続されているローパスフィルタ１８である。再構成フィルタ１８内で、バイナリ信号２０は出力信号２３を形成するように再構成される。入力信号２がＺ（ｔ）に等しく、キャリア周波数がｆ_ｃに等しい場合、出力信号２３は、それ以上増幅因子がなければ、次式の信号形状を有する。

Re{Z(t)} * Im{e^j2πfct} + Im{Z(t)}* Re{e^j2πfct} = Im{Z(t)*e^j2πfct}

したがって、図示される実施形態によると、再構成フィルタ１８は電力増幅器３の下流に直列に接続されており、再構成フィルタ１８の入力信号２０は電力増幅器３によって生成される増幅出力信号２０である。本発明によると、このように、増幅バイナリ信号２０の帯域外信号部分は除去される。

一般に、増幅バイナリ信号２０は帯域内信号部分と帯域外信号部分とからなる。帯域外信号部分は再構成フィルタ１８によって除去される。帯域内信号部分は排他的にシステム１全体の実数値出力信号２３である。言い換えると、増幅バイナリ信号２０の帯域内信号部分は、本発明装置１全体のベースバンド入力信号２の、キャリア周波数ｆ_ｃで上方変調された増幅バージョンである。

図１から図３に示すように、入力信号２２の実数部２１および虚数部２２は互いに独立して加算装置６の出力信号８、９で符号化され、その後出力で再び線形に重畳される。それらの情報は、それぞれ実数部８および虚数部９の各ゼロ交差に別々に挿入される。前記ゼロ交差は互いにインターレースされているため、組合せ装置７の乗算器１５および比較器１６は、ＸＯＲゲートと共に２つの比較器に置き換えることもできる。両方の信号のゼロ交差は最初に比較器によって検出されてから、次いでＸＯＲゲートによって電力増幅器３のバイナリ入力信号４内で組み合わされる。このような実施形態を図４を参照して説明する。

図４は、本発明装置１の第３の実施形態を示す。

装置１は、キャリア周波数ｆ_ｃのデジタル混合信号またはキャリア信号を生成する発振器１９を具備する。混合信号は実数部１３および虚数部１４を含む。

加算装置６は第１加算器１１および第２加算器１２を具備する。

組合せ装置７は、第１デジタル・アナログ変換器３２と、第２デジタル・アナログ変換器３２と、第１比較器３３と、第２比較器３４と、論理ＸＯＲゲート３５とを具備する。

第１デジタル・アナログ変換器３１および第１比較器３３は、入力信号２の実数部２１を処理するために設けられる。第２デジタル・アナログ変換器３２および第２比較器３４は、入力信号２の虚数部２２を処理するために設けられる。

第１デジタル・アナログ変換器３１は第１加算器１１の下流に直列に接続されている。第１比較器３３は第１デジタル・アナログ変換器３１の下流に直列に接続されている。

第２デジタル・アナログ変換器３２は第２加算器１２の下流に直列に接続されている。第２比較器３４は第２デジタル・アナログ変換器３２の下流に直列に接続されている。

第１比較器３３および第２比較器３４の出力は、それぞれ、直列に下流に接続されている論理ＸＯＲゲート３５内でマージされて、互いに論理的にリンクされる。

入力信号２は複素数値であり、実数部２１および虚数部２２を含む。入力信号２は時間連続でも、または時間離散でもよい。図４を参照して説明する第３の実施形態では、入力信号２は複素数値時間離散信号である。

第１加算器１１は入力信号２の実数部２１をキャリア信号の実数部１３に加算するように構成されている。したがって、第１加算器１１の出力で、合成の変調信号の実数部８が得られる。

第１加算器１１の出力信号、つまり、デジタル変調信号８は第１デジタル・アナログ変換器３１に転送されて、そこでアナログ信号２６に変換される。アナログ信号２６は第１比較器３３の入力信号である。第１比較器３３はアナログ入力信号２６をアナログバイナリ信号２８に変換するように構成されている。

第２加算器１２の出力信号、つまり、デジタル変調信号９は第２デジタル・アナログ変換器３２に転送されて、そこでアナログ信号２７に変換される。アナログ信号２７は第２比較器３４の入力信号である。第２比較器３４はアナログ入力信号２７をアナログバイナリ信号２９に変換するように構成されている。

第１比較器３３および第２比較器３４の出力信号２８、２９は、それぞれ、下流に接続されている論理ＸＯＲゲート３５内でマージされる。ＸＯＲゲート３５は電力増幅器３のバイナリ入力信号４を生成する。バイナリ信号４は振幅に関してバイナリであり、時間連続である。バイナリ信号４は電力増幅器３の電力成分を制御する役割を果たす。

増幅器装置１は再構成フィルタ１８をさらに具備してもよい。図４に図示する実施形態において、前記再構成フィルタ１８は電力増幅器３の下流に接続されているローパスフィルタ１８である。再構成フィルタ１８内で、バイナリ信号２０は出力信号２３を形成するように再構成される。入力信号２がＺ（ｔ）に等しく、キャリア周波数がｆ_ｃに等しい場合、出力信号２３は、それ以上増幅因子がなければ、次式の信号形状を有する。

Re{Z(t)} * Im{e^j2πfct} + Im{Z(t)}* Re{e^j2πfct} = Im{Z(t)*e^j2πfct}

したがって、図示する実施形態によると、再構成フィルタ１８は電力増幅器３の下流に直列に接続されており、再構成フィルタ１８の入力信号２０は電力増幅器３によって生成される増幅出力信号２０である。本発明によると、このように、増幅バイナリ信号２０の帯域外信号部分が除去される。

図４の装置において、入力信号２はアナログであってもよい。この場合、発振器１９はキャリア周波数ｆ_ｃのアナログキャリア信号を生成するアナログ発振器になり、第１および第２のデジタル・アナログ変換器３１、３２はなくてもよいであろう。

図５は、本発明装置１の第４の実施形態を示す。

入力信号２は複素数値であり、実数部２１および虚数部２２を含む。入力信号２は時間連続でも、または時間離散でもよい。図５を参照して説明する第４の実施形態では、入力信号２は複素数値時間離散信号である。

装置１は、キャリア周波数ｆ_ｃのデジタル混合信号またはキャリア信号を生成する数値制御発振器１９を具備する。混合信号は実数部１３および虚数部１４を含む。

組合せ装置７は、第１乗算器３６と、第２乗算器３７と、減算器３８とを具備する。

第１乗算器３６は入力信号２の実数部２１を処理するために設けられている。第２乗算器３７は入力信号２の虚数部２２を処理するために設けられている。

第１乗算器３６は第１加算器１１の下流に直列に接続されている。第２乗算器３７は第２加算器１２の下流に直列に接続されている。

第１乗算器３６および第２乗算器３７の出力はそれぞれ、直列に下流に接続されている減算器３８内でマージされて、減算される。

第１加算器１１は、入力信号２の実数部２１をキャリア信号の実数部１３に加算するように構成されている。したがって、第１加算器１１の出力で、合成の変調信号の実数部８が得られる。

第２加算器１２は、入力信号２の虚数部２２をキャリア信号の虚数部１４に加算するように構成されている。したがって、第２加算器１２の出力で、合成の変調信号の虚数部９が得られる。

第１加算器１１の出力信号、つまり、デジタル変調信号８は、第１乗算器３６内で自乗される。したがって、第１乗算器３６の出力信号４１はデジタル変調信号８の二乗である。

第２加算器１２の出力信号、つまり、デジタル変調信号９は、第２乗算器３７内で自乗される。したがって、第２乗算器３７の出力信号４２はデジタル変調信号９の二乗である。

第１乗算器３６の出力のデジタル信号４１および第２乗算器３７の出力のデジタル信号４２は、減算器３８内でマージされる。この実施形態において、信号部分４２は信号部分４１から減算される。

組合せデジタル信号３９は同時に、直列に下流に接続されているデジタル・アナログ変換器４０の入力信号であり、減算器３８の出力で出力される。

デジタル・アナログ変換器４０はデジタル入力信号３９をアナログ出力信号４３に変換するが、同時にこれは直列に下流に接続されている比較器４４の入力信号である。

比較器４４は時間連続入力信号４３から電力増幅器３の時間連続バイナリ入力信号４を生成する。バイナリ信号４は振幅に関してバイナリであり、時間連続である。バイナリ信号４は電力増幅器３の電力成分を制御する役割を果たす。

増幅器装置１は、再構成フィルタ１８をさらに具備してもよい。図５に図示する実施形態では、前記再構成フィルタ１８は電力増幅器３の下流に接続されているローパスフィルタ１８である。再構成フィルタ１８内で、バイナリ信号２０が出力信号２３を形成するように再構成される。入力信号２がＺ（ｔ）に等しく、キャリア周波数がｆ_ｃに等しい場合、それ以上増幅因子がなければ、出力信号２３は次式の信号形状を有する。

Re{Z(t)} * Im{e^j2πfct} + Im{Z(t)}* Re{e^j2πfct} = Im{Z(t)*e^j2πfct}

したがって、図示する実施形態によると、再構成フィルタ１８は電力増幅器３の下流に直列に接続されており、再構成フィルタ１８の入力信号２０は電力増幅器３によって生成される増幅出力信号２０である。本発明によると、このように、増幅バイナリ信号２０の帯域外信号部分は除去される。

一般に、増幅バイナリ信号２０は、帯域内信号部分と帯域外信号部分とからなる。帯域外信号部分は再構成フィルタ１８によって除去される。帯域内信号部分は排他的にシステム１全体の実数値出力信号２３である。言い換えると、増幅バイナリ信号２０の帯域内信号部分は、本発明装置１全体のベースバンド入力信号２の、キャリア周波数ｆ_ｃで上方変調された増幅バージョンである。

図６は、本発明装置１の第５の実施形態を示す。

第５の実施形態は、本質的に図５を参照して説明した第４の実施形態に一致し、その違いは入力信号２が時間連続入力信号であることである。

したがって、信号、または信号部分２１、２２、８、９、４１および４２は、すでにアナログ形式で存在している。そのため、第４の実施形態と比べて、組合せ装置７内のデジタル・アナログ変換器４０が省略される。さらに、減算器３８の出力信号３９が直接に比較器４４に転送されるので、アナログ出力信号４３の生成が省略される。

比較器４４は時間連続入力信号３９から電力増幅器３の時間連続バイナリ入力信号４を生成するが、ここではこれは減算器３８の出力信号に対応する。バイナリ信号４は振幅に関してバイナリで、時間連続である。バイナリ信号４は電力増幅器３の電力成分を制御する役割を果たす。

電力増幅器３は増幅出力信号２０を生成するが、これはバイナリ入力信号４の増幅バージョンである。増幅バイナリ信号２０は、帯域内信号部分と帯域外信号部分とからなる。帯域外信号部分は再構成フィルタ１８によって除去される。帯域内信号部分は、排他的にシステム１全体の実数値出力信号２３である。言い換えると、増幅バイナリ信号２０の帯域内信号部分は、システム１全体のベースバンド入力信号２の、キャリア周波数ｆ_ｃで上方変調された増幅バージョンである。言い換えると、システム全体の出力信号はキャリア周波数ｆ_ｃの増幅ＨＦ信号である。

増幅器装置１は再構成フィルタ１８をさらに具備してもよい。図６に図示する実施形態では、再構成フィルタ１８は電力増幅器３の下流に接続されているローパスフィルタ１８である。再構成フィルタ１８内で、バイナリ信号２０は出力信号２３を形成するように再構成される。入力信号２がＺ（ｔ）に等しく、キャリア周波数がｆ_ｃに等しい場合、出力信号２３は、それ以上増幅因子がなければ、次式の信号形状を有する。

Re{Z(t)} * Im{e^j2πfct} + Im{Z(t)}* Re{e^j2πfct} = Im{Z(t)*e^j2πfct}

したがって、図示する実施形態によると、再構成フィルタは電力増幅器３の下流に直列に接続されており、再構成フィルタ１８の入力信号２０は電力増幅器３によって生成される増幅出力信号２０である。本発明によると、このように、増幅バイナリ信号２０の帯域外信号部分は除去される。

説明した本発明のスイッチング増幅器構造のすべては、理論上、完全にデジタル形式または完全にアナログ形式のいずれでも実施することができる。しかし、一部デジタルで一部アナログでシステムを動作させると便利である。

図４に図示する第３の実施形態のデジタル・アナログ変換器３１、３２は低カットオフ周波数ｆ＞ｆ_ｃで動作できるのに対し、図５に図示する第４の実施形態のデジタル・アナログ変換器４０はより高いカットオフ周波数ｆ＞２ｆ_ｃで動作させなければならない。

第１の実施形態による本発明の増幅器システム１は、変調ブロック５と、電力増幅器３と、光学再構成フィルタ１８とからなる。変調ブロック５は２つの加算器１１、１２、乗算器１５、および信号比較器１６を組み合わせる。入力信号２は複素数値ベースバンド信号であり、電力増幅器３の入力信号４は、例えば、トランジスタなどの増幅器素子を制御するための変調実数値バイナリ信号である。システム１全体の出力信号２３はキャリア周波数ｆ_ｃの増幅ＨＦ信号である。

本発明によると、入力信号２の実数部および虚数部２１、２２は、互いに別々に符号化して増幅してもよい。

装置の状況内でいくつかの態様を説明してきたが、前記態様は対応する方法の説明も表すと理解されるので、装置のブロックまたは構造コンポーネントも対応する方法ステップとしてまたは方法ステップの特徴として理解されるべきである。それの類推によって、方法ステップの状況内で、または方法ステップとして説明してきた態様は対応する装置の対応するブロックまたは細部または特徴の説明も表す。方法ステップの一部または全部は、マイクロプロセッサ、プログラマブル・コンピュータ、または電子回路など、ハードウェア装置によって（またはハードウェア装置を使用している間に）行ってもよい。いくつかの実施形態において、最も重要な方法ステップのどれかまたはいくつかはこのような装置によって行ってもよい。

本発明の符号化信号はデジタル記憶媒体に格納してもよく、または、例えばインターネットなど、無線伝送媒体または有線伝送媒体などの伝送媒体を介して伝送してもよい。

固有の実装要件によって、本発明の実施形態はハードウェアまたはソフトウェアに実装してもよい。実装は、例えば、フロッピーディスク、ＤＶＤ、ブルーレイディスク、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭもしくはＦＬＡＳＨメモリ、ハードディスク、またはその他磁気メモリもしくは光学メモリなど、電子的に読み取り可能な制御信号を格納して、それぞれの方法を実施するようにプログラマブル・コンピュータ・システムと協働させてもよく、または実際に協働するデジタル記憶媒体を使用しながら実行してもよい。このため、デジタル記憶媒体はコンピュータ読取可能であってもよい。

このように、本発明によるいくつかの実施形態は、本明細書に説明する方法のいずれかを行うように、プログラマブル・コンピュータ・システムと協働することのできる電子的に読取可能な制御信号を含むデータキャリアを具備する。

一般に、本発明の実施形態は、プログラムコードを有するコンピュータ・プログラム製品として実装することができ、プログラムコードは、コンピュータ・プログラム製品がコンピュータ上で実行されるときに方法のいずれかを行うのに有効である。

プログラムコードは、例えば、マシン読取可能なキャリアに格納してもよい。

他の実施形態は本明細書で説明する方法のいずれかを行うためのコンピュータ・プログラムを含み、前記コンピュータ・プログラムはマシン読取可能なキャリアに格納される。

言い換えると、したがって、本発明の方法の実施形態は、コンピュータ・プログラムがコンピュータ上で実行されるときに、本明細書で説明する方法のいずれかを行うためのプログラムコードを有するコンピュータ・プログラムである。

したがって、本発明の方法の別の実施形態は、本明細書で説明する方法のいずれかを行うためのコンピュータ・プログラムが記録されているデータキャリア（またはデジタル記憶媒体もしくはコンピュータ読取可能媒体）である。

したがって、本発明の方法の別の実施形態は、本明細書で説明する方法のいずれかを行うためのコンピュータ・プログラムを表すデータストリームまたは信号のシーケンスである。データストリームまたは信号のシーケンスは、データ通信リンク、例えばインターネットを介して、例えば転送されるように構成してもよい。

別の実施形態は、本明細書で説明する方法のいずれかを行うように構成され、または行うようになされたプロセス手段、例えば、コンピュータまたはプログラマブル・ロジック・デバイスを含む。

別の実施形態は、本明細書で説明する方法のいずれかを行うためのコンピュータ・プログラムがインストールされたコンピュータを含む。

本発明による別の実施形態は、本明細書で説明する方法の少なくとも１つを行うためのコンピュータ・プログラムを受信機に伝送するように構成されている装置またはシステムを含む。前記伝送は、例えば、電子的でもまたは光学的でもよい。受信機は、例えば、コンピュータ、携帯機器、メモリ装置または同様な装置であってもよい。装置またはシステムは、例えば、コンピュータ・プログラムを受信機に伝送するためのファイル・サーバを含んでもよい。

いくつかの実施形態では、本明細書で説明する方法の機能の一部または全部を行うために、プログラマブル・ロジック・デバイス（例えば、フィールド・プログラマブル・ゲート・アレイ、ＦＰＧＡ）を使用してもよい。いくつかの実施形態では、フィールド・プログラマブル・ゲート・アレイはマイクロプロセッサと協働して、本明細書で説明した方法のいずれかを行ってもよい。一般に、いくつかの実施形態では、方法は任意のハードウェア装置によって行われる。前記ハードウェア装置は、コンピュータ・プロセッサ（ＣＰＵ）などの汎用ハードウェアであってもよく、またはＡＳＩＣなどの方法に専用のハードウェアであってもよい。

上記説明した実施形態は本発明の原理の例示を表すにすぎない。当業者が本明細書で説明した構成および細部の修正および変形を認識することは理解される。そのため、本発明は、実施形態の説明および考察によって本明細書に提示した具体的な細部によってではなく、以下の請求項の範囲によってのみ制限されることが意図される。

Claims

入力信号（２）を増幅する装置（１）であって、
バイナリ入力信号（４）を増幅する電力増幅器（３）と、
前記入力信号（２）に基づいて前記バイナリ入力信号（４）を生成する変調装置（５）と、を具備し
前記入力信号（２）は複素数値信号であり、前記バイナリ入力信号（４）は実数値信号であり、
前記変調装置（５）は、複素数値の前記入力信号（２）を所定の周波数の複素数値キャリア信号に加算し、その結果、合成の複素数値信号（８、９）を生成するように構成されている加算装置（６）を具備し、
前記変調装置（５）は、前記加算装置（６）の下流に接続されて、前記合成の複素数値信号（８、９）の実数部（８）と虚数部（９）とを組み合わせることによって、前記合成の複素数値信号（８、９）の実数部（８）および虚数部（９）から実数値バイナリ入力信号（４）を生成するように構成されている組合せ装置（７）を具備する、装置（１）。
前記装置（１）は再構成フィルタ（１８）、特にローパスフィルタを具備し、前記再構成フィルタ（１８）は前記電力増幅器（３）の下流に直列に接続されており、前記再構成フィルタ（１８）の入力信号（２０）は前記電力増幅器（３）によって生成される増幅出力信号（２０）である、請求項１に記載の装置（１）。
前記加算装置（６）は第１加算器（１１）および第２加算器（１２）を具備し、前記第１加算器（１１）は前記入力信号（２）の実数部（２１）をキャリア信号（１３、１４）の実数部（１３）と組み合わせて合成信号（８、９）の実数部（８）を形成するように構成され、前記第２加算器（１２）は前記入力信号（２）の虚数部（２２）をキャリア信号（１３、１４）の虚数部（１４）と組み合わせて合成信号（８、９）の虚数部（９）を形成するように構成されている、請求項１または２に記載の装置（１）。
前記複素数値入力信号（２）はアナログ信号であり、前記装置（１）は複素数値キャリア信号（１３、１４）を生成するアナログ発振器（１９）を具備する、前述の請求項１から３のいずれか１項に記載の装置（１）。
前記組合せ装置（７）は乗算器（１５）と直列に下流に接続されている比較器（１６）とを具備し、前記乗算器（１５）は前記合成の複素数値アナログ信号（８、９）の実数部（８）および虚数部（９）を組み合わせてアナログ組合せ信号（１７）を形成するように構成され、前記比較器（１６）は前記アナログ組合せ信号（１７）を前記電力増幅器（３）のバイナリ時間連続入力信号（４）に変換するように構成されている、前述の請求項１から４のいずれか１項に記載の装置（１）。
前記複素数値入力信号（２）はデジタル信号であり、前記装置（１）は前記複素数値キャリア信号（１３、１４）を生成するデジタル発振器（１９）を具備する、請求項１から３のいずれか１項に記載の装置（１）。
前記組合せ装置（８）は乗算器（１５）と、下流に接続されている比較器（１６）と、その間に配置されているデジタル・アナログ変換器（２４）を含む直列接続とを具備し、前記乗算器（１５）は合成の変調複素数値デジタル信号（８、９）の実数部（８）および虚数部（９）を組み合わせてデジタル出力信号（１７）を形成するように構成されており、前記デジタル・アナログ変換器（２４）は前記乗算器（１５）のデジタル出力信号（１７）をアナログ信号（２５）に変換するように構成されており、前記比較器（１６）は前記デジタル・アナログ変換器（２４）のアナログ出力信号（２５）を前記電力増幅器（３）のバイナリ時間連続入力信号（４）に変換するように構成されている、請求項６に記載の装置（１）。
前記組合せ装置（７）は第１および第２のデジタル・アナログ変換器（３１、３２）を具備し、前記第１デジタル・アナログ変換器（３１）は前記第１加算器（１１）の下流に直列に接続されて、前記デジタル合成信号（８、９）の実数部（８）をアナログ実数値信号（２６）に変換するように構成されており、前記第２デジタル・アナログ変換器（３２）は前記第２加算器（１２）の下流に直列に接続されて、前記デジタル合成信号（８、９）の虚数部（９）をアナログ信号（２７）に変換するように構成されている、請求項６に記載の装置（１）。
前記組合せ装置（７）は第１および第２の比較器（３３、３４）をさらに具備し、前記第１比較器（３３）は前記第１デジタル・アナログ変換器（３１）の下流に直列に接続され、前記第２比較器（３４）は前記第２デジタル・アナログ変換器（３２）の下流に直列に接続されており、前記第１比較器（３３）は前記アナログ合成信号の実数部（２６）を第１実数値バイナリ時間連続信号（２８）に変換するように構成され、前記第２比較器（３４）は前記アナログ合成信号の虚数部（２７）を第２実数値バイナリ時間連続信号（２９）に変換するように構成されている、請求項８に記載の装置（１）。
前記組合せ装置（７）は両方の比較器（３３、３４）の下流に接続されて、実数部から得られる第１実数値バイナリ時間連続信号（２８）と、虚数部から得られる第２実数値バイナリ時間連続信号（２９）とを互いに論理的にリンクさせて、ＸＯＲ回路（３５）の出力信号が前記電力増幅器（３）のバイナリ時間連続入力信号（４）になるように構成されている論理ＸＯＲ回路（３５）を具備する、請求項９に記載の装置（１）。
前記組合せ装置（７）は第１および第２の乗算器（３６、３７）を具備し、前記第１乗算器（３６）は前記第１加算器（１１）の下流に直列に接続され、前記第２乗算器（３７）は前記第２加算器（１２）の下流に直列に接続されており、前記第１乗算器（３６）は前記第１加算器（１１）の実数部から形成される時間離散出力信号（８）を一時的に乗算するように構成され、前記第２乗算器（３７）は前記第２加算器（１２）の虚数部から形成される時間離散出力信号（９）を一時的に乗算するように構成されている、請求項６に記載の装置（１）。
前記組合せ装置（７）は両方の乗算器（３６、３７）の下流に接続されて、実数部（８）の二乗および虚数部（９）の二乗から差を出して、実数値デジタル出力信号（３９）を生成するように構成されている減算器（３８）を具備する、請求項１１に記載の装置（１）。
前記組合せ装置（７）は、前記減算器（３８）の下流に直列に接続されている比較器（４４）と、前記減算器（３８）と前記比較器（４４）との間に配置されているデジタル・アナログ変換器（４０）を具備し、前記デジタル・アナログ変換器（４０）は前記減算器（３８）の実数値デジタル出力信号（３９）をアナログ信号（４３）に変換するように構成されており、前記比較器（４４）は前記デジタル・アナログ変換器（４０）のアナログ出力信号（４３）を前記電力増幅器（３）のバイナリ入力信号（４）に変換するように構成されている、請求項１２に記載の装置。
入力信号（２）を増幅する方法は、
バイナリ入力信号（４）を増幅することと、
前記入力信号（２）に基づいて前記バイナリ入力信号（４）を生成することであって、前記入力信号（２）は複素数値信号であり、前記バイナリ入力信号（４）は実数値信号である、生成することと、
合成の複素数値信号（８、９）を生成するために、前記複素数値入力信号（２）を所定の周波数（ｆ_ｃ）の複素数値キャリア信号（１３、１４）に加算することと、
前記合成の複素数値信号（８、９）の実数部（８）および虚数部（９）を組み合わせることによって、前記合成の複素数値信号（８、９）の実数部（８）および虚数部（９）から実数値バイナリ入力信号（４）を生成することと、を含む方法。
前記増幅バイナリ信号（２０）の帯域外信号部分を除去することをさらに含む、請求項１４に記載の方法。