JP2018196011A - Pulse generating device - Google Patents
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Abstract
Description
本開示は、所望のタイミングでパルス信号を発生させる技術に関する。 The present disclosure relates to a technique for generating a pulse signal at a desired timing.
下記特許文献1には、複数の遅延素子をリング状に接続したリングオシレータを利用し、所望の時間経過に対応した通過段数に対応する遅延素子の通過タイミングでパルス信号を発生させる技術が記載されている。具体的には、周波数の安定した基準クロックの周期を、リングオシレータにおいてパルス信号が遅延素子を通過した段数(以下、通過段数)を計測する。その計測値を用いて、パルス信号を発生させる周期に対応する時間を、基準クロックの周期に対する倍率で表現する。
The following
そして、倍率の整数部分に従って基準クロックをカウントすることで、基準クロックの周期を単位時間とする発生タイミングの粗調整を行う。更に、小数点部分に従って対応する遅延素子の出力を選択することで、遅延素子での遅延時間を単位時間とする発生タイミングの微調整を行う。これにより、高精度に制御された所望のタイミングでパルス信号を発生させている。 Then, the reference clock is counted according to the integer part of the magnification, thereby roughly adjusting the generation timing with the period of the reference clock as a unit time. Further, by selecting the output of the corresponding delay element according to the decimal part, fine adjustment of the generation timing with the delay time at the delay element as the unit time is performed. Thereby, a pulse signal is generated at a desired timing controlled with high accuracy.
しかしながら、発明者の詳細な検討の結果、特許文献1に記載の従来装置では、以下の課題が見出された。即ち、従来装置を用いて、所望のパルス幅を有する可変パルス信号を発生させる場合、可変パルス信号のパルス幅に対応した位相差を有する二つのパルス信号を発生させ、この二つのパルス信号から可変パルス信号を生成する必要がある。但し、従来装置では、後のパルス信号を生成する処理は、前のパルス信号の生成後に開始されるため、後のパルス信号の生成に許容される処理時間は、可変パルス信号のパルス幅によって限定される。このため、従来装置を用いた場合、可変パルス信号のパルス幅を、パルス信号の生成に最低限必要な処理時間より短い位相差を有する連続したパルス信号、ひいては、そのような位相差に対応したパルス幅を有する可変パルス信号を発生させることができない。
However, as a result of detailed studies by the inventors, the following problems have been found in the conventional apparatus described in
本開示の1つの局面は、所望の位相差を有するパルス信号を発生させる技術を提供する。 One aspect of the present disclosure provides a technique for generating a pulse signal having a desired phase difference.
本開示の1つの局面によるパルス発生装置は、リングオシレータ(10)と、基準生成部(30)と、制御部(40)と、第1出力部(50)と、第2出力部(60)とを備える。 A pulse generator according to one aspect of the present disclosure includes a ring oscillator (10), a reference generation unit (30), a control unit (40), a first output unit (50), and a second output unit (60). With.
リングオシレータは、複数の遅延素子をリング状に接続した構造を有する。基準生成部は、リングオシレータを周回するパルス信号である周回信号が遅延素子を通過する段数を通過段数として、外部から入力される基準クロックの周期を、該周期の間に計測される通過段数で表現した基準周期データを生成する。制御部は、基準周期データに基づき、信号を発生させるタイミングを、通過段数の積算値で表現した第1制御データおよび第2制御データを生成する。第1出力部は、第1制御データに対応した遅延素子を、周回信号が通過するタイミングで、第1の出力パルス信号を生成する。第2出力部は、第2制御データに対応した遅延素子を、周回信号が通過するタイミングで、第2の出力パルス信号を生成する。 The ring oscillator has a structure in which a plurality of delay elements are connected in a ring shape. The reference generation unit uses the number of stages through which the circulating signal, which is a pulse signal that circulates the ring oscillator, passes through the delay element, and sets the period of the reference clock input from the outside as the number of passing stages measured during the period. Generate expressed reference period data. A control part produces | generates the 1st control data and the 2nd control data which expressed the timing which generates a signal with the integrated value of the number of passage steps based on reference | standard period data. The first output unit generates a first output pulse signal at a timing when the circulation signal passes through the delay element corresponding to the first control data. The second output unit generates a second output pulse signal at a timing when the circulation signal passes through the delay element corresponding to the second control data.
このような構成によれば、第1の出力パルス信号および第2の出力パルス信号は、それぞれが高精度に制御された所望のタイミングで個別に生成されるため、出力パルス信号の生成に要する時間より短い間隔で、両出力パルス信号を発生させることができる。また、両出力パルス信号からは、所望のパルス幅を有する可変パルス信号あるいはパルス幅変調信号を生成することができ、そのパルス幅を、遅延素子での遅延時間を最小単位として高精度に制御することができる。 According to such a configuration, since the first output pulse signal and the second output pulse signal are individually generated at desired timings controlled with high accuracy, the time required for generating the output pulse signal Both output pulse signals can be generated at shorter intervals. Further, a variable pulse signal or a pulse width modulation signal having a desired pulse width can be generated from both output pulse signals, and the pulse width is controlled with high accuracy using the delay time in the delay element as a minimum unit. be able to.
なお、この欄及び特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。 Note that the reference numerals in parentheses described in this column and in the claims indicate the correspondence with the specific means described in the embodiment described later as one aspect, and the technical scope of the present disclosure It is not limited.
以下、図面を参照しながら、本開示の実施形態を説明する。
[1.構成]
図1に示すパルス発生装置1は、所望のデューティ比Rを有するパルス幅変調信号(以下、PWM信号)を出力POUTとして生成する。また、パルス発生装置1は、PWM信号のパルス幅を、基準クロックSCLKに基づいて高精度に制御する機能を有する。
Hereinafter, embodiments of the present disclosure will be described with reference to the drawings.
[1. Constitution]
The
パルス発生装置1は、リングオシレータ10と、カウンタ回路20と、基準生成部30と、制御部40と、第1出力部50と、第2出力部60と、符号化部70と、を備える。このうち、基準生成部30は、リングオシレータ10およびカウンタ回路20と共に時間計測回路(即ち、TDC)を構成する。また、第1出力部50および第2出力部60は、それぞれ、リングオシレータ10と共にデジタル制御発振回路(即ち、DCO)を構成する。つまりTDCおよび2つのDCOは、リングオシレータ10を共用するように構成されている。
The
[1−1.リングオシレータ]
リングオシレータ10は、2m−1個の遅延素子を有する。mは1以上の整数であり、本実施形態ではm=5、即ち16個の遅延素子を有するものとして説明する。複数の遅延素子は、直列接続され、かつ、最終段の出力を初段の入力とすることでリング状に接続されている。但し、初段の遅延素子は、2入力のナンドゲートが用いられている。初段以外の遅延素子は、いずれも、直列接続された2つのインバータゲートを有する。ナンドゲートの入力端のうち、リング状の接続に使用されない側の入力端は、外部から起動信号SPを入力するための入力端子に接続されている。以下では、リングオシレータ10に属する各遅延素子の出力をP1−16と表記する。なお、初段の遅延素子の出力がP1、最終段の遅延素子の出力がP16である。
[1-1. Ring oscillator]
The
このように構成されたリングオシレータ10では、起動信号SPがロウレベルの時には、初段の遅延素子の出力P1は、最終段の遅延素子の出力P16の信号レベルに関わらず常にハイレベルとなるため、出力P1−16はいずれもハイレベルで停止した状態となる。また、起動信号SPがロウレベルからハイレベルに変化するタイミングを起動タイミングとして、起動タイミングに続けて起動信号SPのハイレベルが保持されると、初段の反転回路の出力P1がハイレベルからロウレベルに変化する。これに従い、各遅延素子の出力が順次ロウレベルに変化する。最終段の遅延素子の出力P16がロウレベルに変化すると、初段の遅延素子の出力P1がロウレベルからハイレベルに変化する。これに従い、各遅延素子の出力が順次ハイレベルに変化する。最終段の遅延素子の出力P16がハイレベルに変化すると初段の遅延素子の出力P1がハイレベルからロウレベルに変化する。以下、同様の動作を繰り返すことによって、信号レベルの反転エッジが周回し続けることになる。なお、反転エッジは、ロウレベルからハイレベルに変化するエッジと、ハイレベルからロウレベルに変化するエッジとがあり、周回する毎に切り替わる。つまり、各出力Piからは、反転エッジが2周する期間、即ち32段分の遅延素子の遅延時間を周期とし、遅延素子での遅延量ずつ互いの位相が異なるパルス信号が出力される。iは1〜16の整数である。以下では、リングオシレータ10を周回するパルス信号を周回信号という。
In the
[1−2.カウンタ回路]
カウンタ回路20は、リングオシレータ10に属する最終段の遅延素子の出力P16をカウントクロックとして動作するnビットのカウンタである。nは2以上の整数である。カウンタ回路20は、出力P16がロウレベルからハイレベルに変化するタイミングでカウントアップする。従って、カウンタ回路20のカウント値CNTは、周回信号が遅延素子を32段通過する毎に1増加する。また、カウント値CNTが最大値に達した状態でカウントアップされるとカウント値CNTは0に戻り、その後もカウント動作を継続する。
[1-2. Counter circuit]
The
[1−3.TDC]
図2に示すように、基準生成部30は、リングオシレータ10およびカウンタ回路20と共にTDC2を構成する。TDC2は、外部から入力される基準クロックSCLKの周期を計測して基準周期データSDを生成する。基準クロックSCLKは、水晶発振器の出力等から生成される安定性の高いクロックである。基準クロックSCLKの周期は、リングオシレータ10に属する各遅延素子の遅延時間の数十〜数百倍程度(例えば100ns程度)に設定される。基準周期データSDは、周回信号が遅延素子を通過した段数を表し、基準周期データSDは、基準クロックSCLKの周期を、遅延素子の遅延時間を単位時間として表現した値となる。但し、遅延素子の遅延時間は、周囲の環境や経年変化などによって変化する。つまり、TDC2は、基準クロックSCLKの周期を計測することによって、リングオシレータ10における遅延時間の揺らぎを計測する。
[1-3. TDC]
As shown in FIG. 2, the
基準生成部30は、ラッチ回路31,32,33、エンコーダ34、セレクタ35、遅延回路36を備える。なお、基準生成部30は、例えば、特開平7−183800号公報等に詳述された公知の技術であるが、その概要について説明する。
The
ラッチ回路31は、基準クロックSCLKの立ち上がりエッジのタイミングで、リングオシレータ10の出力P1−16をラッチする。ラッチ回路32は、同じく基準クロックSCLKの立ち上がりエッジのタイミングで、カウンタ回路20のカウント値CNTをラッチする。ラッチ回路33は、基準クロックSCLKの立ち上がりエッジのタイミングを、遅延回路36によって遅延させたタイミングで、カウンタ回路20のカウント値CNTをラッチする。但し、遅延回路36は、基準クロックSCLKを、その半周期分だけ遅延させるように構成されている。
The
エンコーダ34は、ラッチ回路31がラッチした結果から、リングオシレータ10を周回する周回信号の反転エッジの位置を特定し、その反転エッジの位置と、反転エッジの向き(即ち、立ち上がり又は立ち下がり)とに従って、出力P1−16を、0〜2m−1の値を表すmビットの2進数データENCに符号化する。
The
セレクタ35は、エンコーダ34の出力ENCの最上位ビットの値に従い、最上位ビットの値が1の時にラッチ回路32にラッチされたカウント値を選択し、最上位ビットの値が0の時にラッチ回路33にラッチされたカウント値を選択する。以下では、セレクタ35が選択したカウント値をSCNTと表記する。なお、このように異なるタイミングでラッチされたいずれかのカウント値を選択的に使用するのは、値が不安定な状態でラッチされたカウント値を、後段の処理に供給してしまうことがないようにするためである。
The
基準生成部30は、エンコーダ34の出力ENCを下位ビット、セレクタ35の出力SCNTを上位ビットとする合計m+nビットの基準周期データSDを、基準クロックSCLKの立ち上がりエッジのタイミング毎に制御部40に供給する。
The
[1−4.制御部]
制御部40は、基準生成部30から基準周期データSDを取得し、外部からPWM信号のデューティ比Rを取得し、第1制御データCD1および第2制御データCD2を生成する。第1制御データCD1は、第1出力部50にて第1の出力パルス信号PO1を発生させるタイミングを表すXビットのデータである。第2制御データCD2は、第2出力部60にて第2の出力パルス信号PO2を発生させるタイミングを表すXビットのデータである。但し、Xはmより大きい整数であり、生成可能なPWM信号の最大周期以上の時間を表現できる大きさに設定される。
[1-4. Control unit]
The
制御部40の機能は、ハードウェアである電子回路によって実現してもよい。この場合、電子回路は多数の論理回路を含むデジタル回路、又はアナログ回路、あるいはこれらの組合せによって実現してもよい。また、制御部40の機能は、CPU,ROM,RAMを有するマイクロコンピュータを用いることで、ソフトウェアによって実現してもよい。この場合、制御部40の機能は、CPUが、非遷移的実体的記録媒体(例えば、ROMやRAM等のメモリ)に格納されたプログラムを実行することにより実現される。
The function of the
制御部40が実行する処理について、図4のフローチャートおよび図5のタイミング図を用いて説明する。
本処理は、予め設定された一定期間毎に繰り返し実行される。
Processing executed by the
This process is repeatedly executed at predetermined time intervals.
本処理が起動すると、制御部40は、S110にて、基準周期データSD[t]およびデューティ比R[t]を取得する。デューティ比R[t]は、PWM信号の1周期におけるハイレベル期間の割合を表す。なお、パラメータを表す記号SD,Rに付随する[t]は、今回の処理サイクルで得られた値であることを示す。また、[t−1]であれば、前記の処理サイクルで得られた値であることを示す。以下、同様である。
When this process is started, the
S120では、PWM信号の1周期をTp、基準クロックSCLKの周期をTsとして、S110で取得した基準周期データSD[t]に基づき、(1)式を用いてPWM周期データTD[t]を算出する。PWM周期データTD[t]は、PWM信号の1周期Tpが通過段数の何段分に相当するかを表す。なお、Tp,Tsは既知の固定値であるが、S110にてSD[t],R[t]と共に、その都度取得するようにしてもよい。 In S120, assuming that one period of the PWM signal is Tp and the period of the reference clock SCLK is Ts, the PWM period data TD [t] is calculated using the equation (1) based on the reference period data SD [t] acquired in S110. To do. The PWM cycle data TD [t] represents the number of passage stages corresponding to one cycle Tp of the PWM signal. Tp and Ts are known fixed values, but may be acquired each time together with SD [t] and R [t] in S110.
TD[t]=SD[t]×Tp/Ts (1)
S130では、前回の処理サイクルで算出された起点データFD[t−1]と、S120で算出されたPWM周期データTD[t]に基づき、(2)式を用いて、起点データFD[t]を算出する。
TD [t] = SD [t] × Tp / Ts (1)
In S130, based on the starting point data FD [t-1] calculated in the previous processing cycle and the PWM cycle data TD [t] calculated in S120, the starting point data FD [t] is calculated using the equation (2). Is calculated.
FD[t]=FD[t−1]+TD[t] (2)
S140では、S110で取得したデューティ比R[t]およびS120で算出したPWM周期データTD[t]に基づき、(3)式を用いて、補正データΔ[t]を算出する。
FD [t] = FD [t−1] + TD [t] (2)
In S140, based on the duty ratio R [t] acquired in S110 and the PWM cycle data TD [t] calculated in S120, correction data Δ [t] is calculated using equation (3).
Δ[t]=TD[t]×R[t]/2 (3)
S150では、S130で算出された起点データFD[t]およびS140で算出された補正データΔ[t]に基づき、(4)式を用いて、第1制御データCD1[t]を算出すると共に、(5)式を用いて、第2制御データCD2[t]を算出する。なお、算出された第1制御データCD1[t]は、第1出力部50に供給され、第2制御データCD2[t]は第2出力部60に供給される。
Δ [t] = TD [t] × R [t] / 2 (3)
In S150, the first control data CD1 [t] is calculated using equation (4) based on the starting point data FD [t] calculated in S130 and the correction data Δ [t] calculated in S140. The second control data CD2 [t] is calculated using the equation (5). The calculated first control data CD1 [t] is supplied to the
CD1[t]=FD[t]−Δ[t] (4)
CD2[t]=FD[t]+Δ[t] (5)
但し、第1制御データCD1[t]は、第1の出力パルス信号PO1のタイミング、ひいてはPWM信号の1周期の境界タイミングを表し、第2制御データCD2[t]は、第2の出力パルス信号PO2のタイミング、ひいてはデューティ比R[t]に応じて信号レベルを変化させるタイミングを表す。
CD1 [t] = FD [t] −Δ [t] (4)
CD2 [t] = FD [t] + Δ [t] (5)
However, the first control data CD1 [t] represents the timing of the first output pulse signal PO1, and thus the boundary timing of one cycle of the PWM signal, and the second control data CD2 [t] represents the second output pulse signal. This represents the timing at which the signal level is changed in accordance with the timing of PO2, and consequently the duty ratio R [t].
以下では、第1制御データCD1および第2制御データCD2のいずれか一方を指す場合は制御データCDiと表記する。また、制御データCDiにおいて、下位5ビットを下位制御データCDU、下位制御データCDL以外を上位制御データCDUという。 Hereinafter, when one of the first control data CD1 and the second control data CD2 is indicated, it is expressed as control data CDi. In the control data CDi, the lower 5 bits are referred to as lower control data CDU, and the other than the lower control data CDL is referred to as higher control data CDU.
なお、S120〜S130が基点データ部、S140が補正データ部、S150が制御データ部に相当する。
[1−5.DCO]
次に、第1出力部50および第2出力部60について説明する。
Note that S120 to S130 correspond to a base data portion, S140 corresponds to a correction data portion, and S150 corresponds to a control data portion.
[1-5. DCO]
Next, the
図3に示すように、第1出力部50は、リングオシレータ10と共に、DCO3を構成する。
第1出力部50は、加算器51と、ラッチ回路52と、パルスセレクタ53と、ダウンカウンタ54と、タイミング制御部55と、パルス発生器56とを備える。
As shown in FIG. 3, the
The
加算器51は、ラッチ回路52にラッチされた6ビットのデータLDのうち、下位5ビット(以下、選択データ)LD1−5と、第1制御データCD1の下位制御データCDLとを加算し、キャリーアウトも含めた6ビットの加算データADを出力する。
The
ラッチ回路52は、加算データADを、第1の出力パルス信号PO1のタイミングでラッチする。ラッチ回路52がラッチしたデータLDのうち、下位5ビットは選択データLD1−5として出力し、最上位ビットは加算器51での加算演算時に生じたキャリーアウトの有無を表す切替データLD6として出力する。
The
パルスセレクタ53は、ラッチ回路52から供給される選択データLD1−5に従ってリングオシレータ10の出力P1−16のうちいずれか一つを選択し、サンプリングクロックCKとして出力する。選択データLD1−5は0〜31の値をとるため、単に出力P1−16を選択するだけでなく、立ち上がりエッジのタイミングであるか立下りエッジのタイミングであるかも識別して選択する。
The
ダウンカウンタ54は、第1の出力パルス信号PO1のタイミングで第1制御データCD1の上位制御データCDUがカウント値としてプリセットされる。ダウンカウンタ54は、リングオシレータ10の出力P8の立ち上がりエッジのタイミングでダウンカウント動作を実行し、カウントアウトするとアクティブレベルとなるカウントアウト信号COを出力する。カウントアウト信号COのアクティブレベルは、カウント値がプリセットされるまで維持される。
The
タイミング制御部55は、切替データLD6が0である場合、カウントアウト信号COをそのまま許可信号ENとして出力し、切替データLD6が1である場合、カウントアウト信号COをリングオシレータ10の出力Piの1周期分遅延させたものを、許可信号ENとして出力する。
When the switching data LD6 is 0, the
パルス発生器56は、許可信号ENがアクティブレベルの時にパルスセレクタ53からのサンプリングクロックCKの立ち上がりエッジのタイミングで、予め設定された一定のパルス幅を有するパルス信号である第1の出力パルス信号PO1を出力する。
The
つまり、第1出力部50は、リングオシレータ10を周回する周回信号が第1制御データCD1で表される段数だけ、遅延素子を通過するのに要する時間を周期とする第1の出力パルス信号PO1を生成する。
That is, the
第2出力部60は、リングオシレータ10と共に、DCO4を構成する。第2出力部60は、第1出力部50と同様に動作し、第2制御データCD2に従って、第2の出力パルス信号PO2を生成する。その詳細については説明を省略する。
The
[1−6.符号化部]
符号化部70は、図4に示すように、第1の出力パルス信号PO1のタイミングでロウレベルからハイレベルに変化し、第2の出力パルス信号PO2のタイミングでハイレベルからロウレベルに変化する可変パルス信号、即ち、デューティ比R[t]に応じたパルス幅を有するPWM信号を生成し、パルス発生装置1の出力信号POUTとして出力する。
[1-6. Encoding unit]
As shown in FIG. 4, the
[2.効果]
以上詳述した実施形態によれば、以下の効果を奏する。
(1)パルス発生装置1では、第1の出力パルス信号PO1および第2の出力パルス信号PO2は、第1出力部50および第2出力部にて個別に生成されるため、出力パルス信号POiの生成に要する時間より短い間隔で、両出力パルス信号PO1,PO2を発生させることができる。また、両出力パルス信号PO1,PO2を用いることで、所望のパルス幅を有するPWM信号を生成することができ、しかも、そのパルス幅を、遅延素子での遅延時間を最小単位として高精度に制御することができる。
[2. effect]
According to the embodiment described in detail above, the following effects can be obtained.
(1) In the
(2)パルス発生装置1では、第1制御データCD1および第2制御データCD2を、PWM信号の周期を表す起点データFDに、デューティ比Rに応じたパルス幅の半分の長さを表す補正データΔを加減算することで求めている。このため、例えば、補正データΔの下限値を設定することによって、PWM信号のデューティ比が一定値以下になることがないようにするためのオフセットを簡単に設定することができる。
(2) In the
[3.他の実施形態]
以上、本開示の実施形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。
[3. Other Embodiments]
As mentioned above, although embodiment of this indication was described, this indication is not limited to the above-mentioned embodiment, and can carry out various modifications.
(a)上記実施形態では、TDCを一つだけ備える例について説明したが、これに限定されるものではない。例えば、上述の特許文献1に記載されているように二つのTDCを備えていてもよい。この場合、第1出力部50および第2出力部60を用いて形成されるDCOも、上述の特許文献1に記載されているDCOに置き換えて用いればよい。
(A) In the above embodiment, an example in which only one TDC is provided has been described. However, the present invention is not limited to this. For example, as described in
(b)上記実施形態では、DCOを二つ備える例について説明したが、三つ以上のDCOを備えていてもよい。
(c)上記実施形態では、第1制御データCD1および第2制御データCD2を、起点データFDに補正データΔを加減算することで求めているが、これに限定されるものではない。例えば、起点データFDを第1制御データCD1とし、起点データFDに2倍の補正データΔを加えたものを第2制御データCD2とする等してもよい。
(B) In the above embodiment, an example in which two DCOs are provided has been described, but three or more DCOs may be provided.
(C) In the above embodiment, the first control data CD1 and the second control data CD2 are obtained by adding / subtracting the correction data Δ to / from the starting point data FD, but the present invention is not limited to this. For example, the starting point data FD may be the first control data CD1, and the starting point data FD added with twice the correction data Δ may be the second control data CD2.
(d)上記実施形態における1つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、1つの構成要素が有する1つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、1つの構成要素によって実現したり、複数の構成要素によって実現される1つの機能を、1つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言から特定される技術思想に含まれるあらゆる態様が本開示の実施形態である。 (D) A plurality of functions of one constituent element in the above embodiment may be realized by a plurality of constituent elements, or a single function of one constituent element may be realized by a plurality of constituent elements. . Further, a plurality of functions possessed by a plurality of constituent elements may be realized by one constituent element, or one function realized by a plurality of constituent elements may be realized by one constituent element. Moreover, you may abbreviate | omit a part of structure of the said embodiment. In addition, at least a part of the configuration of the above embodiment may be added to or replaced with the configuration of the other embodiment. In addition, all the aspects included in the technical idea specified from the wording described in the claims are embodiments of the present disclosure.
(e)上述したパルス発生装置の他、当該パルス発生装置を構成要素とするシステムなど、種々の形態で本開示を実現することもできる。 (E) In addition to the pulse generator described above, the present disclosure can be realized in various forms such as a system including the pulse generator as a component.
1…パルス発生装置、2…時間計測回路(TDC)、3,4…デジタル制御発振器(DCO)、10…リングオシレータ、20…カウンタ回路、30…基準生成部、40…制御部、50…第1出力部、60…第2出力部、70…符号化部。
DESCRIPTION OF
Claims (3)
前記リングオシレータを周回するパルス信号である周回信号が前記遅延素子を通過する段数を通過段数として、外部から入力される基準クロックの周期を、該周期の間に計測される前記通過段数で表現した基準周期データを生成する基準生成部(30)と、
前記基準周期データに基づき、信号を発生させるタイミングを、前記通過段数の積算値で表現した第1制御データおよび第2制御データを生成する制御部(40)と、
前記第1制御データに対応した前記遅延素子を、前記周回信号が通過するタイミングで、第1の出力パルス信号を生成する第1出力部(50)と、
前記第2制御データに対応した前記遅延素子を、前記周回信号が通過するタイミングで、第2の出力パルス信号を生成する第2出力部(60)と、
を備えるパルス発生装置。 A ring oscillator (10) having a structure in which a plurality of delay elements are connected in a ring shape;
The period of the reference clock input from the outside is expressed by the number of passing stages measured during the period, where the number of stages through which the circulating signal that circulates the ring oscillator passes through the delay element is the number of passing stages. A reference generation unit (30) for generating reference period data;
A control unit (40) for generating first control data and second control data in which a signal generation timing is expressed by an integrated value of the number of passing stages based on the reference cycle data;
A first output section (50) for generating a first output pulse signal at a timing when the circulation signal passes through the delay element corresponding to the first control data;
A second output section (60) for generating a second output pulse signal at a timing when the circulation signal passes through the delay element corresponding to the second control data;
A pulse generator comprising:
前記第1の出力パルス信号が示すタイミングで第1の信号レベルから第2の信号レベルに変化し、前記第2の出力パルス信号が示すタイミングで前記第2の信号レベルから前記第1の信号レベルに変化する信号を生成する符号化部(70)、
を更に備えるパルス発生装置。 The pulse generator according to claim 1,
The first signal level changes from the first signal level to the second signal level at the timing indicated by the first output pulse signal, and the second signal level changes to the first signal level at the timing indicated by the second output pulse signal. An encoding unit (70) for generating a signal that changes to
A pulse generator further comprising:
前記符号化部が生成する信号は、パルス幅変調信号であり、
前記制御部は、
前記基準周期データに基づいて、前記パルス幅変調信号の周期を有するように設定された起点に対応する前記通過段数の積算値である起点データを生成するように構成された起点データ部(S120〜S130)と、
前記パルス幅変調信号のデューティ比に応じた、前記第1の信号レベル又は前記第2の信号レベルのいずれか一方の継続時間の半分の長さを前記通過段数で示した補正データを生成するように構成された補正データ部(S140)と、
前記起点データから前記補正データを減算した結果を前記第1制御データとし、前記起点データに前記補正データを加算した結果を前記第2制御データとして生成するように構成された制御データ部(S150)と、
を備えるパルス発生装置。 The pulse generator according to claim 2, wherein
The signal generated by the encoding unit is a pulse width modulation signal,
The controller is
On the basis of the reference cycle data, a starting point data unit (S120 to S120) configured to generate starting point data that is an integrated value of the number of passage stages corresponding to the starting point set to have the period of the pulse width modulation signal. S130),
According to the duty ratio of the pulse width modulation signal, correction data is generated in which the length of half the duration of either the first signal level or the second signal level is indicated by the number of passing stages. A correction data portion (S140) configured in
A control data unit (S150) configured to generate a result obtained by subtracting the correction data from the starting point data as the first control data, and a result obtained by adding the correction data to the starting point data as the second control data. When,
A pulse generator comprising:
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JPH0637608A (en) * | 1992-07-14 | 1994-02-10 | Sony Corp | Pulse width modulating circuit |
JPH07183800A (en) * | 1993-12-24 | 1995-07-21 | Nippondenso Co Ltd | Pulse phase difference coding device, oscillator and composite device thereof |
JPH09223951A (en) * | 1996-01-16 | 1997-08-26 | Denso Corp | Delay circuit and signal processor |
-
2017
- 2017-05-18 JP JP2017098959A patent/JP7077534B2/en active Active
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