JP2018196006A - Frequency modulation device - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 57
- 230000010355 oscillation Effects 0.000 claims abstract description 48
- 238000009499 grossing Methods 0.000 claims abstract description 11
- 239000000872 buffer Substances 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000001228 spectrum Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
Description
本発明は、周波数変調装置に係り、特に、構成の簡素化、信号精度の向上等を図ったものに関する。 The present invention relates to a frequency modulation device, and more particularly, to a device that simplifies the configuration, improves signal accuracy, and the like.
周波数を変調する装置であるスペクトラム拡散クロック信号発生回路は、例えば、クロック信号によって生ずるEMI雑音を除去することができるため、EMI雑音が問題とされる様々な装置等において用いられていることは、従来から良く知られている通りである(例えば、特許文献1等参照)。 The spread spectrum clock signal generation circuit, which is a device that modulates the frequency, can remove, for example, EMI noise caused by the clock signal, so that it is used in various devices where EMI noise is a problem. As is well known in the art (see, for example, Patent Document 1).
例えば、図6には、従来のスペクトラム拡散クロック信号発生回路の回路構成例が示されており、以下、同図を参照しつつ、従来回路について説明する。
このスペクトラム拡散クロック信号発生回路は、入力クロック信号と出力クロック信号の位相比較を行う位相比較器61と、位相比較器61により得られた位相差に応じた電圧を生成するローパスフィルタ62と、ローパスフィルタ62の電圧出力を電流に変換する電圧電流変換回路63と、電圧電流変換回路63の出力電流に応じて発振する周波数発振回路64とを有して構成されたものとなっている。
For example, FIG. 6 shows a circuit configuration example of a conventional spread spectrum clock signal generation circuit. Hereinafter, the conventional circuit will be described with reference to FIG.
The spread spectrum clock signal generation circuit includes a
かかるスペクトラム拡散クロック信号発生回路において、出力周波数foutは下記する式により求められる。 In such a spread spectrum clock signal generation circuit, the output frequency fout is obtained by the following equation.
fout=i/2CV fout = i / 2CV
ここで、iは周波数発振回路64の終段のMOSトランジスタ64−1,64−2に流れる電流、Cは周波数発振回路64に設けられた発振用コンデンサ64−3の容量値、Vは周波数発振回路64に設けられたコンパレータ64−4,64−5に印加されるコンパレータ電圧である。
Here, i is a current flowing in the MOS transistors 64-1 and 64-2 at the final stage of the
この従来のスペクトラム拡散クロック信号発生回路における周波数変調は、電圧Vに、変調波となる振幅dVRなる電圧を重畳することで行われるようになっている(図7参照)。
この場合、変調の深さや変調周期は、重畳する信号の振幅と周波数を適宜設定することで所望の値とすることが可能である。
Frequency modulation in the conventional spread spectrum clock signal generation circuit is performed by superimposing a voltage having an amplitude dVR, which is a modulated wave, on the voltage V (see FIG. 7).
In this case, the modulation depth and modulation period can be set to desired values by appropriately setting the amplitude and frequency of the superimposed signal.
しかしながら、上述の従来回路においては、変調の深さ(変調度)が小さい場合、dVRが数μvとなることがあり、重畳する電圧の十分な精度が確保できなくなる虞がある。重畳する電圧の十分な精度が確保できなくなると、所望の電圧生成が困難となるため、結局、所望の変調波を得ることができず、満足する周波数変調信号が得られなくなるという問題がある。 However, in the above-described conventional circuit, when the modulation depth (modulation degree) is small, dVR may be several μv, and there is a possibility that sufficient accuracy of the superimposed voltage cannot be secured. If sufficient accuracy of the superimposed voltage cannot be ensured, it becomes difficult to generate a desired voltage. Consequently, a desired modulation wave cannot be obtained, and a satisfactory frequency modulation signal cannot be obtained.
本発明は、上記実状に鑑みてなされたもので、生成する信号の精度を確保しつつ、簡素な構成で所望する周波数変調信号を得ることのできる周波数変調装置を提供するものである。 The present invention has been made in view of the above circumstances, and provides a frequency modulation device capable of obtaining a desired frequency modulation signal with a simple configuration while ensuring the accuracy of a signal to be generated.
上記本発明の目的を達成するため、本発明に係る周波数変調装置は、
入力周波数信号と生成出力周波数信号の位相差及び周波数を検出する位相周波数比較回路と、
前記位相周波数比較回路により検出された位相差に応じ充放電電流を発生するチャージポンプ回路と、
前記チャージポンプ回路において発生された充放電電流を平滑化し、平滑化電圧を生成するフィルタと、
前記平滑化電圧を変調して変調波を生成する変調波発生回路と、
前記平滑化電圧と前記変調波発生回路の出力とを電圧加算し、その加算電圧を、前記変調波に応じて変調された電流値に変換し、出力電流として出力する電圧電流変換回路と、
前記電圧電流変換回路の出力電流に応じて発振する周波数発振回路と、
を具備してなるものである。
In order to achieve the above object of the present invention, a frequency modulation apparatus according to the present invention includes:
A phase frequency comparison circuit for detecting a phase difference and a frequency between an input frequency signal and a generated output frequency signal;
A charge pump circuit that generates a charge / discharge current according to the phase difference detected by the phase frequency comparison circuit;
A filter for smoothing a charge / discharge current generated in the charge pump circuit and generating a smoothed voltage;
A modulated wave generating circuit that modulates the smoothing voltage to generate a modulated wave;
Voltage addition of the smoothed voltage and the output of the modulation wave generation circuit, the addition voltage is converted into a current value modulated according to the modulation wave, and output as an output current;
A frequency oscillation circuit that oscillates according to an output current of the voltage-current conversion circuit;
It comprises.
本発明によれば、簡素な構成で、従来と異なり、平滑化電圧と変調波発生回路の出力とを電圧加算するため変調度によって所望する信号精度が確保困難になるような事が確実に回避でき、所要の精度の周波数変調信号を得ることができるという効果を奏するものである。 According to the present invention, unlike a conventional case, the smoothed voltage and the output of the modulation wave generation circuit are voltage-added, so that it is surely avoided that the desired signal accuracy is difficult to ensure depending on the modulation degree. Thus, there is an effect that a frequency modulation signal having a required accuracy can be obtained.
以下、本発明の実施の形態について、図1乃至図5を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における周波数変調装置の基本構成について、図1を参照しつつ説明する。
Embodiments of the present invention will be described below with reference to FIGS. 1 to 5.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the basic configuration of the frequency modulation apparatus according to the embodiment of the present invention will be described with reference to FIG.
本発明の実施の形態における周波数変調装置は、位相周波比較回路1と、チャージポンプ回路2と、電圧電流変換回路3と、周波数発振回路4と、変調波発生回路5と、フィルタ6と、を有して構成されたものとなっている。
The frequency modulation apparatus according to the embodiment of the present invention includes a phase frequency comparison circuit 1, a charge pump circuit 2, a voltage / current conversion circuit 3, a
位相周波数比較回路1においては、入力信号の周波数と出力信号の周波数の位相差の検出が行われ、検出された位相差は、チャージポンプ回路2へ入力される。なお、以下の説明において、説明の便宜上、入力端子11に入力される信号を「入力周波数信号」、出力端子12に出力される出力信号を「生成出力周波数信号」と、それぞれ称することとする。
チャージポンプ回路2は、位相周波数比較回路1から入力された位相差に応じた充放電電流を発生する。
In the phase frequency comparison circuit 1, the phase difference between the frequency of the input signal and the frequency of the output signal is detected, and the detected phase difference is input to the charge pump circuit 2. In the following description, for convenience of description, a signal input to the
The charge pump circuit 2 generates a charge / discharge current corresponding to the phase difference input from the phase frequency comparison circuit 1.
フィルタ6は、フィルタ用抵抗器61とフィルタ用第1及び第2のコンデンサ62,63を有して構成されている。
フィルタ用抵抗器61とフィルタ用第1のコンデンサ62は、直列接続されて、チャージポンプ回路2の出力段とグランドとの間に、チャージポンプ回路2の出力段からフィルタ用抵抗器61、フィルタ用第1のコンデンサ62の順に設けられている。
The filter 6 includes a
The
また、フィルタ用第2のコンデンサ63は、フィルタ用抵抗器61とフィルタ用第1のコンデンサ62に対して並列接続となるように、チャージポンプ回路2の出力段とグランドとの間に設けられている。
Further, the
フィルタ6においては、チャージポンプ回路2から出力された電圧が平滑化されてほぼ直流電圧(以下、説明の便宜上「平滑化電圧」と称する)とされて、電圧電流変換回路3及び変調波発生回路5へ入力される。
変調波発生回路5においては、フィルタ6を通過した電圧が、入力信号の周波数を基にして分圧されて電圧電流変換回路3へ入力される。
In the filter 6, the voltage output from the charge pump circuit 2 is smoothed to be almost a DC voltage (hereinafter referred to as “smoothing voltage” for convenience of explanation), and the voltage-current conversion circuit 3 and the modulation wave generation circuit. 5 is input.
In the modulated wave generation circuit 5, the voltage that has passed through the filter 6 is divided based on the frequency of the input signal and input to the voltage-current conversion circuit 3.
電圧電流変換回路3においては、フィルタ6により得られた平滑化電圧Vcに変調波発生回路5からの出力電圧Vmが加算され、その加算結果に応じた電流が変調電流として出力されるようになっている。
周波数発振回路4においては、電圧電流変換回路3から入力された変調電流とコンデンサとで発振信号が生成される。
In the voltage-current conversion circuit 3, the output voltage Vm from the modulation wave generating circuit 5 is added to the smoothed voltage Vc obtained by the filter 6, and a current corresponding to the addition result is output as a modulation current. ing.
In the
ここで、フィルタ6の時定数は、周波数変調周期に対して十分大きな値に設定する。このような設定をすることによって、周波数変調された出力周波数fOUTと入力周波数fINの比較により得られる平滑化電圧の変動に対して追従できないため、概ね入力周波数信号による電圧で平滑電圧が維持される。
なお、周波数変調周期は、出力コード発生回路54において、変調出力コードが変化する周期である。
Here, the time constant of the filter 6 is set to a sufficiently large value with respect to the frequency modulation period. By making such a setting, it is impossible to follow the fluctuation of the smoothing voltage obtained by comparing the frequency-modulated output frequency fOUT and the input frequency fIN, so that the smoothing voltage is generally maintained by the voltage of the input frequency signal. .
The frequency modulation period is a period in which the modulation output code changes in the output code generation circuit 54.
次に、上述した実施の形態における周波数変調装置のより具体的な回路構成例について、図2を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明することとする。
まず、位相周波数比較回路1、及び、チャージポンプ回路2は、従来から用いられている回路構成と基本的に同一であるので、その詳細な回路構成については図示を省略することとする。
Next, a more specific circuit configuration example of the frequency modulation device in the above-described embodiment will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
First, since the phase frequency comparison circuit 1 and the charge pump circuit 2 are basically the same as those used in the related art, the detailed circuit configuration is not shown.
変調波発生回路5は、発生回路用第1の演算増幅器(図2においては「ZM1」と表記)51と、抵抗ラダー回路52と、スイッチ回路53と、出力コード発生回路54とに大別されて構成されたものとなっている。
発生回路用第1の演算増幅器51は、非反転入力端子がチャージポンプ回路2の出力段に接続される一方、反転入力端子は出力端子と共に、抵抗ラダー回路52の入力端側に位置するラダー用抵抗器52−1の一端に接続されている。
The modulated wave generating circuit 5 is roughly divided into a first operational amplifier for generating circuit (denoted as “ZM1” in FIG. 2) 51, a
The first
抵抗ラダー回路52は、複数のラダー用抵抗器52−1〜52−nを有して構成されている。
ラダー用抵抗器52−1〜52−nの数、すなわち、換言すれば、ビット数は、特定の数値に限定される必要はなく任意である。
The
The number of ladder resistors 52-1 to 52-n, that is, the number of bits, in other words, does not need to be limited to a specific numerical value and is arbitrary.
ラダー用抵抗器52−1〜52−nは、発生回路用第1の演算増幅器51の出力端子とグランドとの間に直列接続されて設けられている。
入力端側に位置するラダー用抵抗器52−1の一端は、発生回路用第1の演算増幅器51の出力端子に接続される一方、グランド側に位置するラダー用抵抗器52−nの一端はグランドに接続されている。
Ladder resistors 52-1 to 52-n are connected in series between the output terminal of the first
One end of the ladder resistor 52-1 positioned on the input end side is connected to the output terminal of the first
また、抵抗ラダー回路52においては、隣接するラダー用抵抗器52−1〜52−nとの接続点には、次述するスイッチ回路53のそれぞれ対応する開閉スイッチ53−1〜53−nの一端が接続されている。
スイッチ回路53は、抵抗ラダー回路52に設けられたラダー用抵抗器52−1〜52−nの数と同数の開閉スイッチ53−1〜53−nを有して構成されている。かかるスイッチ回路53は、後述するように、抵抗ラダー回路52の分圧電圧を選択し、出力するものである。
Further, in the
The
開閉スイッチ53−1〜53−nは、例えば、トランジスタで代表される半導体スイッチが好適である。トランジスタを用いた場合、そのオン・オフ(導通・非導通)を制御することによりスイッチとしての機能を実現することができる。
出力コード発生回路54は、開閉スイッチ53−1〜53−nのオン・オフ制御を行うものである。かかる出力コード発生回路54は、入力周波数信号に基づいて、開閉スイッチ53−1〜53−nのオン・オフのための信号となる出力コードを生成、出力するようになっている(詳細は後述)。
As the open / close switches 53-1 to 53-n, for example, semiconductor switches represented by transistors are suitable. When a transistor is used, a function as a switch can be realized by controlling on / off (conduction / non-conduction) of the transistor.
The output code generation circuit 54 performs on / off control of the open / close switches 53-1 to 53-n. The output code generation circuit 54 generates and outputs an output code serving as a signal for turning on / off the open / close switches 53-1 to 53-n based on the input frequency signal (details will be described later). ).
開閉スイッチ53−1〜53−nは、それぞれ、2つの端子(ノード)間のオン・オフが制御されるようになっており、その2つの端子の内、一方は、対応するラダー用抵抗器52−1〜52−nの接続点に、他の一方は、共通に接続されると共に、次述する電圧電流変換回路3を構成する変換回路用第2の演算増幅器32の非反転入力端子に接続されている。
Each of the open / close switches 53-1 to 53-n is controlled to be turned on / off between two terminals (nodes), and one of the two terminals is a corresponding ladder resistor. The other one is commonly connected to the connection point of 52-1 to 52-n, and is connected to the non-inverting input terminal of the second
電圧電流変換回路3は、変換回路用第1及び第2の演算増幅器(図2においては、それぞれ「ZD1」、「ZD2」と表記)31,32と、変換回路用第1乃至第3のMOSトランジスタ(図2においては、それぞれ「QD1」、「QD2」、「QD3」と表記)33〜35と、変換回路用第1乃至第3の抵抗器(図2においては、それぞれ「RD1」、「RD2」、「RD3」と表記)36〜38とを有して構成されている。 The voltage-current conversion circuit 3 includes conversion circuit first and second operational amplifiers (represented as “ZD1” and “ZD2” in FIG. 2, respectively) 31 and 32, and conversion circuit first to third MOSs. Transistors (referred to as “QD1”, “QD2”, and “QD3” in FIG. 2) 33 to 35, and first to third resistors for conversion circuit (in FIG. 2, “RD1”, “QD3”, respectively) RD2 "and" RD3 ") 36-38.
なお、変換回路用第1及び第2のMOSトランジスタ33,34には、PチャンネルMOSトランジスタが、変換回路用第3のMOSトランジスタ35には、NチャンネルMOSトランジスタが、それぞれ用いられている。
A P-channel MOS transistor is used for the first and
変換回路用第1の演算増幅器31の出力端子は、変換回路用第1及び第2のMOSトランジスタ33,34のゲートに接続され、変換回路用第1のMOSトランジスタ33のソースには、所要の電源電圧が印加されるようになっている。さらに、変換回路用第1のMOSトランジスタ33のドレインは、変換回路用第1の演算増幅器31の非反転入力端子に接続されている。
なお、変換回路用第1の演算増幅器31の反転入力端子には、フィルタ6により得られた平滑化電圧が印加されるようになっている。
The output terminal of the first
The smoothing voltage obtained by the filter 6 is applied to the inverting input terminal of the first
変換回路用第1のMOSトランジスタ33のドレインとグランドとの間には、変換回路用第2及び第3の抵抗器37,38が、変換回路用第1のMOSトランジスタ33のドレイン側から変換回路用第2及の抵抗器37、変換回路用第3の抵抗器38の順に直列接続されて設けられている。
Between the drain of the first MOS transistor for
変換回路用第2及び第3の抵抗器37,38の相互の接続点は、変換回路用第1の抵抗器36を介して変換回路用第2の演算増幅器32の出力端子に接続されている。
変換回路用第2の演算増幅器32の非反転入力端子には、先に述べたようにスイッチ回路53の出力段が接続されて、スイッチ回路53の出力電圧Vmが印加される一方、反転入力端子は出力端子と接続されている。
上述のように設けられた変換回路用第1乃至第3の抵抗器36〜38は、変換回路用抵抗ブロック39構成し、電圧加算用として用いられると共に、電流変換用として用いられる抵抗器となっている。
The connection point between the second and
As described above, the output stage of the
The first to
変換回路用第2のMOSトランジスタ34のソースには、所要の電源電圧が印加される一方、ドレインは、変換回路用第3のMOSトランジスタ35のドレイン及びゲートと接続されると共に、次述する周波数発振回路4の発振回路用第2及び第6のMOSトランジスタ45−2,45−6のゲートに接続されている。
なお、変換回路用第3のMOSトランジスタ35のソースは、グランドに接続されている。
The required power supply voltage is applied to the source of the
Note that the source of the third MOS transistor for conversion circuit 35 is connected to the ground.
周波数発振回路4は、従来回路と同一の構成を有してなるものである。この図2に示された回路構成は、従来の回路構成の一つであり、勿論、これに限定される必要はなく、同様の動作、機能を果たすものであれば、他の回路構成のものを用いても良い。
The
しかして、図2に示された周波数発振回路4は、発振回路用第1乃至第6のMOSトランジスタ(図2においては、それぞれ、「QF1」、「QF2」、「QF3」、「QF4」、「QF5」、「QF6」と表記)45−1〜45−6と、発振回路用第1及び第2のコンパレータ(図2においては、それぞれ「ZF1」、「ZF2」)41,42と、第1及び第2の否定論理和回路43,44とを主たる構成要素として構成されたものとなっている。
Therefore, the
この回路構成例においては、発振回路用第1、第3,及び、第4の各MOSトランジスタ45−1,45−3,45−5に、PチャンネルMOSトランジスタが、発振回路用第2、第5、及び、第6の各MOSトランジスタ45−2,45−5,45−6に、NチャンネルMOSトランジスタが、それぞれ用いられている。 In this circuit configuration example, each of the first, third, and fourth MOS transistors 45-1, 45-3, and 45-5 for the oscillation circuit includes a P-channel MOS transistor that is connected to the second and second oscillation circuits. N-channel MOS transistors are used for the fifth and sixth MOS transistors 45-2, 45-5, and 45-6, respectively.
発振回路用第1のMOSトランジスタ45−1は、ソースに所要の電源電圧が印加される一方、ドレインはゲートと相互に接続されると共に、発振回路用第2のMOSトランジスタ45−2のドレイン及び発振回路用第3のMOSトランジスタ45−3のゲートに接続されている。
発振回路用第2のMOSトランジスタ45−2のソースは、グランドに接続されている。
The first MOS transistor 45-1 for the oscillation circuit has a required power supply voltage applied to the source, the drain is connected to the gate, and the drain of the second MOS transistor 45-2 for the oscillation circuit and This is connected to the gate of the third MOS transistor 45-3 for the oscillation circuit.
The source of the second MOS transistor 45-2 for the oscillation circuit is connected to the ground.
発振回路用第3乃至第6のMOSトランジスタ45−3〜45−6は、電源とグランドとの間に、電源側から発振回路用第3、第4、第5、及び、第6のMOSトランジスタ45−3、45−4、45−5、45−6の順に直列接続されて設けられている。 The third to sixth MOS transistors 45-3 to 45-6 for the oscillation circuit are the third, fourth, fifth, and sixth MOS transistors for the oscillation circuit from the power source side between the power source and the ground. 45-3, 45-4, 45-5, and 45-6 are connected in series in this order.
すなわち、発振回路用第3のMOSトランジスタ45−3のソースには、所要の電源電圧が印加される一方、ドレインは、発振回路用第4のMOSトランジスタ45−4のソースに接続され、発振回路用第4のMOSトランジスタ45−4のドレインは、発振回路用第5のMOSトランジスタ45−5のドレインに接続されている。 That is, a required power supply voltage is applied to the source of the third MOS transistor 45-3 for the oscillation circuit, while the drain is connected to the source of the fourth MOS transistor 45-4 for the oscillation circuit. The drain of the fourth MOS transistor 45-4 is connected to the drain of the fifth MOS transistor 45-5 for the oscillation circuit.
そして、発振回路用第5のMOSトランジスタ45−5のソースは、発振回路用第6のMOSトランジスタ45−6のドレインに接続され、発振回路用第6のMOSトランジスタ45−6のソースは、グランドに接続されている。
発振回路用第4及び第5のMOSトランジスタ45−4,45−5のドレインとグランドとの間には、発振用コンデンサ46が接続されている。
The source of the oscillation circuit fifth MOS transistor 45-5 is connected to the drain of the oscillation circuit sixth MOS transistor 45-6, and the source of the oscillation circuit sixth MOS transistor 45-6 is connected to the ground. It is connected to the.
An
また、発振回路用第4のMOSトランジスタ45−4のゲートと、発振回路用第5のMOSトランジスタ45−5のゲートは、相互に接続されて出力端子12に接続されると共に、第1の否定論理和回路43の出力端子及び第2の否定論理和回路44の一方の入力端子に接続されている。
なお、出力端子12は、位相周波数比較回路1の他方の入力段に接続されて、生成出力周波数信号がフィードバックされるようになっている。
The gate of the fourth MOS transistor for oscillation circuit 45-4 and the gate of the fifth MOS transistor for oscillation circuit 45-5 are connected to each other and connected to the
The
発振回路用第1のコンパレータ41の反転入力端子と発振回路用第2のコンパレータ42の非反転入力端子は、相互に接続されると共に、発振回路用第4及び第5のMOSトランジスタ45−4,45−5のドレインに接続される一方、発振回路用第1のコンパレータ41の非反転入力端子と発振回路用第2のコンパレータ42の反転入力端子間には、所定電圧Vが印加されるようになっている。
The inverting input terminal of the
また、発振回路用第1のコンパレータ41の出力端子は、第1の否定論理和回路43の一方の入力端子に接続され、発振回路用第2のコンパレータ42の出力端子は、第2の否定論理和回路44の一方の入力端子に接続されている。
第1及び第2の否定論理和回路43,44は、上述のように接続されてラッチ回路を構成している。
The output terminal of the
The first and second negative OR
次に、かかる構成における動作について説明する。
図1の基本回路構成例において説明したように、フィルタ6により直流電圧に平滑されたチャージポンプ回路2の出力電圧は、変調波発生回路5の発生回路用第1の演算増幅器51にバッファ増幅されて抵抗ラダー回路52へ印加される。
Next, the operation in this configuration will be described.
As described in the basic circuit configuration example of FIG. 1, the output voltage of the charge pump circuit 2 smoothed to a DC voltage by the filter 6 is buffer-amplified by the first
出力コード発生回路54は、入力周波数信号の周波数fINに応じて、スイッチ回路53の開閉スイッチ53−1〜53−nのオン・オフを制御し、抵抗ラダー回路52からは、その開閉スイッチ53−1〜53−nのオン・オフに応じた電圧Vmが、スイッチ回路53を介して選択、出力される。
The output code generation circuit 54 controls on / off of the open / close switches 53-1 to 53-n of the
スイッチ回路53を介して抵抗ラダー回路52から出力された電圧Vmは、電圧電流変換回路3の変換回路用第2の演算増幅器32によりバッファ増幅され、変換回路用第1の抵抗器36を介して変換回路用第2及び第3の抵抗器37,38の接続点に印加される。
The voltage Vm output from the
一方、フィルタ6により得られた平滑化電圧Vcは、変換回路用第1の演算増幅器31にも入力され、バッファ増幅されて変換回路用第1及び第2のMOSトランジスタ33,34のゲートに印加される。
On the other hand, the smoothed voltage Vc obtained by the filter 6 is also input to the first
その結果、平滑化電圧Vcにより電圧電流変換され、かつ、変調された電流Irが生成され、変換回路用第1のMOSトランジスタ33のドレインに流れることとなる。
このように、電圧電流変換回路3は、電圧電流変換により、電流値が変調波である平滑化電圧Vcにより変調された電流Irを出力する。
この電流Irは、概ね下記する式1で求められる値となる。
As a result, a voltage / current converted by the smoothed voltage Vc and a modulated current Ir are generated and flow to the drain of the
Thus, the voltage-current conversion circuit 3 outputs the current Ir modulated by the smoothed voltage Vc whose current value is a modulated wave by voltage-current conversion.
This current Ir is generally a value obtained by the following Equation 1.
Ir={(1+R1/R)Vc−Vm}/(R+2R1)・・・式1 Ir = {(1 + R1 / R) Vc−Vm} / (R + 2R1) Equation 1
ここで、R=R2=R3、Vmは抵抗ラダー回路52の出力電圧(以下、説明の便宜上「ラダー出力電圧」と称する)、Vcは平滑化電圧である。また、R1は変換回路用第1の抵抗器36の抵抗値、R2は変換回路用第2の抵抗器37の抵抗値、R3は変換回路用第3の抵抗器38の抵抗値である。
Here, R = R2 = R3, Vm is an output voltage of the resistance ladder circuit 52 (hereinafter referred to as “ladder output voltage” for convenience of explanation), and Vc is a smoothing voltage. R1 is the resistance value of the
また、ラダー出力電圧Vmは、平滑化電圧Vcを抵抗ラダー回路52で分圧した電圧であるので、抵抗ラダー回路52の抵抗比をNとすれば、上述の式1は、下記する式2に書き換えることができる。
Further, since the ladder output voltage Vm is a voltage obtained by dividing the smoothed voltage Vc by the
Ir=Vc×(1+R1/R−N)/(R+2R1)・・・式2 Ir = Vc × (1 + R1 / R−N) / (R + 2R1) Equation 2
この電流Irは、変換回路用第2のMOSトランジスタ34にミラーされ、周波数発振回路4の電流となる。
電流Irは、変調された電流であるため、周波数発振回路4において発生せしめられる周波数信号は、変調された周波数信号として出力される。
この周波数発振回路4から出力される生成出力周波数信号の周波数は、下記する式3で求められるものとなる。
This current Ir is mirrored by the
Since the current Ir is a modulated current, the frequency signal generated by the
The frequency of the generated output frequency signal output from the
fOUT=Ir/2CV・・・式3 fOUT = Ir / 2CV Equation 3
ここで、Vは発振回路用第1のコンパレータ41の非反転入力端子と発振回路用第2のコンパレータ42の反転入力端子との間に印加される電圧、Cは発振用コンデンサ46の容量値である。
Here, V is a voltage applied between the non-inverting input terminal of the oscillation circuit
先の式1より、ラダー出力電圧VmがVm’に変化した際に、電流IrがIr’であるとすると、下記する式4が得られる。
If the current Ir is Ir ′ when the ladder output voltage Vm is changed to Vm ′, the following
Ir’={(1+R1/R)Vc−Vm’}/(R+2R1)・・・式4
Ir ′ = {(1 + R1 / R) Vc−Vm ′} / (R + 2R1)
ラダー出力電圧VmがVm=0Vの時、Ir=Ioと仮定し、式1と式4より下記する式5が得られる。
When the ladder output voltage Vm is Vm = 0V, it is assumed that Ir = Io, and the following equation 5 is obtained from the
R1=R{(Vm’/Vc)/(1−Ir’/Io)−1}・・・式5 R1 = R {(Vm '/ Vc) / (1-Ir' / Io) -1} Equation 5
この式5において、変調の深さ(変調度)となるIo、及び、Ir’、並びに、Vc、及び、Vm’に、所望の値を代入することにより、設定されるべきR1とRの値を求めることができ、任意の変調の深さ(変調度)の設定が可能となる。 In Equation 5, the values of R1 and R to be set are assigned by substituting desired values into Io and Ir ′ and Vc and Vm ′, which are modulation depths (modulation degrees). Can be obtained, and an arbitrary modulation depth (degree of modulation) can be set.
具体的な数値例を示せば、例えば、Vc=2Vが平滑化電圧のセンター値(但し、Vm=1V時)とし、Vm’=1Vの時に電流変化量を3%とすると、式5より下記する式6が得られる(ラダー出力電圧Vmが0Vから1Vへの変化で3%、1Vから2Vへの変化で3%の電流変化となり、その結果、変調の深さは±3%となる)。 If a specific numerical example is shown, for example, if Vc = 2V is the center value of the smoothing voltage (where Vm = 1V), and Vm ′ = 1V, the current change amount is 3%. 6 is obtained (the ladder output voltage Vm changes by 3% when the voltage changes from 0V to 1V, and changes by 3% when the voltage changes from 1V to 2V, resulting in a modulation depth of ± 3%). .
R1=R[1/{2(1−1.03)}−1]・・・式6 R1 = R [1 / {2 (1-1.03)}-1] Equation 6
さらに、この式6を整理すると下記する式7となる。 Furthermore, when this formula 6 is arranged, the following formula 7 is obtained.
R1=(94/6)R・・・式7 R1 = (94/6) R ... Formula 7
結局、抵抗器の定数の設定ができることとなる。 Eventually, the resistor constant can be set.
次に、出力コード発生回路54における変調波(出力コード)の生成動作について、図3乃至図5を参照しつつ説明する。
本発明の実施の形態における出力コード発生回路54は、以下に説明するように、三角形の変調波と非線形の変調波が択一的に出力可能としたものとなっている。
Next, a modulation wave (output code) generation operation in the output code generation circuit 54 will be described with reference to FIGS.
The output code generation circuit 54 according to the embodiment of the present invention can output a triangular modulation wave and a non-linear modulation wave alternatively as described below.
最初に、三角波の変調波の生成、出力動作について説明する。
出力コード発生回路54は、入力周波数信号の周期と抵抗ラダー回路52のビット数に応じて入力周波数fINを分周し、その分周信号を基にアップ・ダウンカウンター(図示せず)によって出力コードが発生されるよう構成されたものとなっている。すなわち、出力コード発生回路54は、入力周波数信号を基に所望の値に分周して変調周期を可変可能に構成されたものとなっている。
First, generation and output operations of a triangular modulation wave will be described.
The output code generation circuit 54 divides the input frequency fIN according to the period of the input frequency signal and the number of bits of the
より具体的には、出力コード発生回路54においては、入力周波数信号の周波数fINに対してアップ・ダウンカウンター(図示せず)のカウンター値を順次上げてゆき、最大ビットに達したところで、逆にダウンカウントしてゆきカウンター値を下げてゆく動作を繰り返すことで、図3において点線の特性線で示されたような三角形の変調波が出力されるものとなっている。 More specifically, in the output code generation circuit 54, the counter value of an up / down counter (not shown) is sequentially increased with respect to the frequency fIN of the input frequency signal. By repeating the operation of counting down and decreasing the counter value, a triangular modulated wave as shown by the dotted characteristic line in FIG. 3 is output.
図4には、上述のカウンタ動作におけるタイミングチャートが示されており、以下、同図について説明する。
出力コード発生回路54においては、内部において、入力クロックと出力コード生成クロックの2種類のクロックが生成されるようになっている。
FIG. 4 shows a timing chart in the above-described counter operation, which will be described below.
In the output code generation circuit 54, two types of clocks, an input clock and an output code generation clock, are generated internally.
入力クロックは、アップ・ダウンカウンター(図示せず)のカウンタ動作に必要とされるもので、全てのカウンタ動作の基本となるクロックである。
出力コード生成クロックは、上述の入力クロックを基に生成され、出力コードを生成、出力するタイミングを決定するクロックとして用いられるものである。
The input clock is required for the counter operation of an up / down counter (not shown), and is a clock that is the basis of all counter operations.
The output code generation clock is generated based on the above-described input clock, and is used as a clock for determining the timing for generating and outputting the output code.
すなわち、アップ・ダウンカウンター(図示せず)のアップカウント、ダウンカウント動作は、入力クロックに同期して行われる一方、出力コードは、出力コード生成クロックに同期して出力されるものとなっている。
この場合、アップ・ダウンカウンター(図示せず)から出力されるカウント値(カウンター出力コード)が1カウントづつアップ、又は、ダウンする毎に、最終的に得られる変調波のコード(変調出力コード)が変化するものとなっている(図4参照)。
That is, the up-counting and down-counting operations of an up / down counter (not shown) are performed in synchronization with the input clock, while the output code is output in synchronization with the output code generation clock. .
In this case, every time the count value (counter output code) output from the up / down counter (not shown) is incremented or decremented by one count, the code of the modulation wave finally obtained (modulation output code) Changes (see FIG. 4).
また、出力コード発生回路54においては、所定の動作切替設定を行うことで、アップ・ダウンカウンター(図示せず)のカウンター値に所望の重み付けが可能となっている。
この場合、出力コード発生回路54において、アップ・ダウンカウンター(図示せず)は、そのカウンター値に所定の重み付けをしながらカウンター値を上げてゆき、最大ビットに達したところで、逆にダウンカウントしてゆき、カウンター値を下げてゆく動作を繰り返すこととなり、図3において実線の特性線で示されたような階段状の変化を示す所定の非線形の変調波を生成することも可能となっている。
Further, the output code generation circuit 54 can perform desired weighting on the counter value of an up / down counter (not shown) by performing a predetermined operation switching setting.
In this case, in the output code generation circuit 54, an up / down counter (not shown) increases the counter value while giving a predetermined weight to the counter value, and when it reaches the maximum bit, it counts down. Accordingly, the operation of decreasing the counter value is repeated, and it is also possible to generate a predetermined non-linear modulation wave showing a step-like change as shown by the solid characteristic line in FIG. .
なお、上述の出力コード発生回路54におけるカウンタ動作での重み付けは、例えば、予め所定値を設定しておくことで、別途マイクロコンピュータやメモリーを要することなく実現可能であり、小規模な回路となる。
また、上述のように三角形と非線形の選択を可能とすることで、変調波の選択の幅を広げ、汎用性の高い回路が提供されることとなる。
The weighting in the counter operation in the output code generation circuit 54 described above can be realized without requiring a separate microcomputer or memory, for example, by setting a predetermined value in advance, resulting in a small-scale circuit. .
Further, by making it possible to select a triangle and a nonlinear as described above, the range of modulation wave selection is widened, and a highly versatile circuit is provided.
この非線形の変調波を生成する場合、アップ・ダウンカウンター(図示せず)のアップカウント、ダウンカウント動作は、入力クロックに同期して行われる一方、出力コードは、出力コード生成クロックに同期して出力されるのは、先の三角形の変調波を生成する場合と同様である(図5参照)。 When generating this non-linear modulation wave, the up / down counter (not shown) up-counting and down-counting operations are performed in synchronization with the input clock, while the output code is synchronized with the output code generation clock. The output is the same as in the case of generating the triangular modulation wave (see FIG. 5).
但し、アップ・ダウンカウンター(図示せず)から出力されるカウント値(カウンター出力コード)が1カウントづつのアップ、又は、ダウンに対する、変調出力コードの変化は、先の三角形の変調波の生成の場合と異なり、一律ではなく、上述した重み付けに対応して変化するものとなっている(図5参照)。 However, when the count value (counter output code) output from the up / down counter (not shown) is incremented or decremented by one count, the change in the modulation output code is caused by the generation of the modulation wave of the previous triangle. Unlike the case, it is not uniform but changes corresponding to the above-described weighting (see FIG. 5).
簡素な構成で精度の良好な周波数変調信号の出力が所望されるスペクトラム拡散クロック信号発生回路に適用できる他、通信用FM変調器にも適用可能である。 The present invention can be applied to a spread spectrum clock signal generation circuit that is desired to output a frequency modulation signal with a simple configuration and good accuracy, and can also be applied to a communication FM modulator.
1…位相周波数比較回路
2…チャージポンプ回路
3…電圧電流変換回路
4…周波数発振回路
5…変調波発生回路
6…フィルタ
DESCRIPTION OF SYMBOLS 1 ... Phase frequency comparison circuit 2 ... Charge pump circuit 3 ... Voltage
Claims (3)
前記位相周波数比較回路により検出された位相差に応じ充放電電流を発生するチャージポンプ回路と、
前記チャージポンプ回路において発生された充放電電流を平滑化し、平滑化電圧を生成するフィルタと、
前記平滑化電圧を変調して変調波を生成する変調波発生回路と、
前記平滑化電圧と前記変調波発生回路の出力とを電圧加算し、その加算電圧を、前記変調波に応じて変調された電流値に変換し、出力電流として出力する電圧電流変換回路と、
前記電圧電流変換回路の出力電流に応じて発振する周波数発振回路と、
を具備してなることを特徴とする周波数変調装置。 A phase frequency comparison circuit for detecting a phase difference and a frequency between an input frequency signal and a generated output frequency signal;
A charge pump circuit that generates a charge / discharge current according to the phase difference detected by the phase frequency comparison circuit;
A filter for smoothing a charge / discharge current generated in the charge pump circuit and generating a smoothed voltage;
A modulated wave generating circuit that modulates the smoothing voltage to generate a modulated wave;
Voltage addition of the smoothed voltage and the output of the modulation wave generation circuit, the addition voltage is converted into a current value modulated according to the modulation wave, and output as an output current;
A frequency oscillation circuit that oscillates according to an output current of the voltage-current conversion circuit;
A frequency modulation apparatus comprising:
前記電圧電流変換回路は、前記平滑化電圧をバッファ増幅する第1の増幅器と、前記変調波発生回路の出力電圧をバッファ増幅する第2の増幅器と、前記第1の増幅器の出力電圧と前記第2の増幅器の出力電圧の電圧加算と、その加算電圧の電流変換を可能に設けられた複数の抵抗器を用いてなる変換回路用抵抗ブロックと、を有してなることを特徴とする請求項1記載の周波数変調装置。 The modulation wave generating circuit includes a resistor ladder circuit that divides the smoothed voltage, a divided circuit that selects a divided voltage of the resistor ladder circuit, and outputs the selected divided voltage, and the divided circuit in the switch circuit. An output code generation circuit for controlling the selection operation of the voltage according to the input frequency signal,
The voltage-current conversion circuit includes: a first amplifier that buffers and amplifies the smoothed voltage; a second amplifier that buffers and amplifies the output voltage of the modulation wave generation circuit; and the output voltage of the first amplifier and the first amplifier 2. A resistance block for a conversion circuit using a plurality of resistors provided to enable voltage addition of output voltages of the two amplifiers and current conversion of the added voltage. 1. The frequency modulation device according to 1.
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