JP2018190483A5

JP2018190483A5 -

Info

Publication number: JP2018190483A5
Application number: JP2018089264A
Authority: JP
Filing date: 2018-05-07
Publication date: 2019-02-28

Description

図４は、異なるデータページ１６２のｎレベルフラッシュアレイ１６４への書き込みのトップレベル制御を提供するＳＳＤコントローラ１６０（図１のコントローラ１０２に対応）を示す。第１の事例（「問題事例」）では、ページ０〜２は、同一のワード線などが挙げられるが、これに限定されない、フラッシュアレイ１６４内の同一のダイＭに書き込まれる。

ＢＷ＝３^＊３２ＫＢ／（（３^＊（５０＋３２ＫＢ／５００ＭＴ／ｓ）＋３２ＫＢ／１０００ＭＢ／ｓ）＝２２５ＭＢ／ｓ（１）
図４は、第２の事例（「理想的事例」）を更に示す。この事例では、３ページ（Ｘ、Ｙ、及びＺ）がアレイ１６４の異なるダイに書き込まれ、したがって、異なる読み取り／書き込み回路が、離れたダイの場所にアクセスできる。以前のように、データはホスト装置から受信すると順次書き込まれ得るが、今回は、複数のレーンにわたって複数のダイに書き込まれる。

Claims

データ記憶装置であって、
ホスト装置からのページシーケンスを記憶するように構成されている不揮発性キャッシュメモリと、
関連する転送回路を使用して、プログラミング及び読み取り操作中にそれぞれ同時にアクセス可能である、ｍ個の独立した集積回路ダイ上に配置された複数のｎレベルのセルを備える不揮発性メインメモリであって、ｍ及びｎは複数である、不揮発性メインメモリと、
前記ページシーケンスからの第１ページ及び第２ページの書き込みを、選択された集積回路ダイ上の共通ワード線に接続されている、選択されたｎレベルのセルのセットにダイレクトするように構成されている制御回路であって、前記第２ページが、前記ページシーケンスに複数の介在ページを含む論理オフセットによって前記ページシーケンス内の前記第１ページから分離されており、
前記論理オフセットが、ｍ個の集積回路ダイ及び前記転送回路に関連する遅延時間に応答するように選択される、制御回路と、を備える、データ記憶装置。
前記制御回路が、前記ページシーケンス内の前記第１ページの直後の第３ページ及び前記ページシーケンス内の前記第２ページの直後の第４ページを、第２集積回路ダイ上の共通ワード線に接続されている、第２セットのｎレベルのセルに書き込むように更に構成されている、請求項１に記載のデータ記憶装置。
前記制御回路が、前記ページシーケンスを対応する間隔ブロックシーケンスに配置するように更に構成されており、各間隔ブロックが前記ページシーケンスからの前記ページの異なるサブセットを含み、各間隔ブロック内の前記ページのそれぞれがページアドレスを有し、前記第１ページが第１間隔ブロック内の第１ページに位置し、前記第２ページが別の第２間隔ブロック内の前記第１ページアドレスに位置する、請求項１に記載のデータ記憶装置。
各間隔ブロック内の前記ページのそれぞれが、前記不揮発性メインメモリ内の前記集積回路ダイのうちの異なる１つに書き込まれる、請求項３に記載のデータ記憶装置。
第１ビット総数のユーザデータブロックを記憶するように構成されている揮発性バッファを更に備え、前記制御回路が、前記ユーザデータブロックのうちの複数を前記ページシーケンス内の前記ページのそれぞれにまとめ、したがって前記ページシーケンス内の前記ページのそれぞれが、前記第１ビット総数よりも大きい第２ビット総数を有する、請求項１に記載のデータ記憶装置。
前記ページシーケンス内の前記第１ページと前記第２ページとの間の前記論理オフセットが、前記不揮発性メインメモリに関連するメモリデータ転送レートに応答するように更に選択される、請求項１に記載のデータ記憶装置。
前記ホスト装置に接続されているホストインターフェイス（Ｉ／Ｆ）回路を更に備え、前記ページシーケンス内の前記第１ページと前記第２ページとの間の前記論理オフセットが、前記ホストＩ／Ｆに関連するホストデータ転送レートに応答するように更に選択される、請求項１に記載のデータ記憶装置。
方法であって、
ホスト装置から順次受信したデータブロックを選択された順序でページシーケンスとして不揮発性キャッシュメモリに記憶することであって、前記ページシーケンス内の各後続ページが、異なる複数の、前記順次受信したデータを含む、ことと、
前記不揮発性キャッシュメモリから不揮発性メインメモリに前記ページシーケンスを転送することであって、前記ページシーケンスからの第１ページ及び第２ページを、前記不揮発性メインメモリの選択された集積回路ダイ上の共通ワード線に接続されている、前記不揮発性メインメモリの選択されたｎレベルのセルのセットに書き込むことを含み、前記第２ページが、前記ページシーケンスに複数の介在ページを含む論理オフセットによって前記第１ページから分離されており、前記論理オフセットが、前記不揮発性メインメモリ内の複数の合計ｍ個の集積回路ダイ及び前記選択された集積回路ダイに関連する転送回路に関連する遅延時間に応答するように選択される、ことと、を含む、方法。
前記転送する工程が、前記ページシーケンス内の前記第１ページの直後の第３ページ及び前記ページシーケンス内の前記第２ページの直後の第４ページを、前記ｍ個の集積回路ダイのうちの第２集積回路ダイ上の共通ワード線に接続されている、第２セットの前記ｎレベルのセルに書き込むことを更に含む、請求項８に記載の方法。
前記ページシーケンスを対応する間隔ブロックシーケンスに配置することを更に含み、各間隔ブロックが前記ページシーケンスからの前記ページの異なるサブセットを含み、各間隔ブロック内の前記ページのそれぞれがページアドレスを有し、前記第１ページが第１間隔ブロック内の第１ページアドレスに位置し、前記第２ページが別の第２間隔ブロック内の前記第１ページアドレスに位置する、請求項８に記載の方法。
各間隔ブロック内の前記ページのそれぞれが、前記不揮発性メインメモリ内の前記集積回路ダイのうちの別の１つに書き込まれる、請求項１０に記載の方法。
前記データブロックを前記不揮発性キャッシュメモリに前記ページシーケンスとして転送する前に、前記ホスト装置からの前記データブロックを揮発性メモリバッファに記憶することを更に含み、前記データブロックのそれぞれが第１総サイズを有し、前記ページシーケンス内の前記ページのそれぞれが前記第１総サイズの倍数として第２総サイズを有する、請求項８に記載の方法。
前記ページシーケンス内の前記第１ページと前記第２ページとの間の前記論理オフセットが、前記不揮発性メインメモリに関連するメモリデータ転送レート及び前記ホスト装置に関連するホストデータ転送レートに応答するように更に選択される、請求項８に記載の方法。
前記第１ページと前記第２ページとの間の前記論理オフセットを保持しつつ、ガベージコレクション操作中に前記不揮発性メインメモリ内の前記ページシーケンスを新しい場所に続いて移動することを更に含む、請求項８に記載の方法。