JP2018186688A - Control device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To suppress generation of a sound from a reactor in a case where a conduction ratio is in the vicinity of 33% or 66%, to eliminate the need of a counter or a comparator for each phase, and to creates a three-phase 120° carrier shifted PWM waveform while using one counter and eight registers.SOLUTION: A control device 3 comprises: an input/output part 34 which receives input of a command value of power; a counter 31 of which the counter value rises from 0 to a peak value during the lapse of a predetermined half cycle and, when the counter value reaches the peak value, the counter value rises again from 0 to the peak value; multiple registers 32 to which a counter value in timing of turning on or turning off a gate signal to two switching elements of each phase is set as a register value; and a processor 33 for setting the register value to the register each time the counter value is increased from 0 by 1/3 of the peak value. Based on a counter value that is being changed by the counter and the counter value that is set to each of the multiple registers, the input/output part 34 controls the gate signal to be outputted to each of the switching elements.SELECTED DRAWING: Figure 2

Description

本発明は、三相の電力を変換する電力変換回路を制御する制御装置に関する。   The present invention relates to a control device that controls a power conversion circuit that converts three-phase power.

従来、三相の電力をそれぞれ変換するための電力変換装置が知られている。例えば、特許文献１には、１２０°ずつ、位相がずれた三相のキャリア波を取得する方法が記載されている。   Conventionally, a power converter for converting three-phase power is known. For example, Patent Document 1 describes a method of acquiring three-phase carrier waves whose phases are shifted by 120 °.

特開２００５−２１８１７０号公報JP-A-2005-218170

しかし、上記の先行技術のような並列インバータ装置１においては、通流率が３３％又は６６％の近傍でスイッチング動作パターンを切り替えるため、通流率が３３％又は６６％の近傍である場合に、リアクトルから大きな音が発生することがある。また、カウンタや比較器などのキャリア発生装置が相数分必要である。   However, in the parallel inverter device 1 as in the above prior art, the switching operation pattern is switched in the vicinity of the conduction ratio of 33% or 66%, so that the conduction ratio is in the vicinity of 33% or 66%. , A loud sound may be generated from the reactor. Also, carrier generators such as counters and comparators are required for the number of phases.

上述した課題を解決すべく、本発明に係る制御装置は、三相の電力を変換する電力変換回路を制御する制御装置であって、前記電力変換回路に出力させる電力の指令値の入力を受け付ける入出力部と、所定の半周期が経過する間に０から最高値までカウンタ値を上昇させ、前記カウンタ値が最高値になると、再び０から前記最高値まで前記カウンタ値を上昇させるカウンタと、前記電力変換回路が有する各相の２つのスイッチング素子に対するゲート信号がオン又はオフされるタイミングにおけるカウンタ値をレジスタ値としてセットされる複数のレジスタと、前記カウンタ値が０から前記最高値の１／３増加する毎に前記レジスタに前記レジスタ値をセットするプロセッサと、を備え、前記入出力部は、前記カウンタによって変化しているカウンタ値と、前記複数のレジスタにそれぞれセットされたカウンタ値とに基づいて、各スイッチング素子に出力するゲート信号を制御することを特徴とする。   In order to solve the above-described problem, a control device according to the present invention is a control device that controls a power conversion circuit that converts three-phase power, and receives an input of a command value of power to be output to the power conversion circuit. An input / output unit and a counter that increases the counter value from 0 to the maximum value during a predetermined half-cycle, and when the counter value reaches the maximum value, the counter increases the counter value from 0 to the maximum value again; A plurality of registers having a counter value set as a register value at a timing when a gate signal to two switching elements of each phase included in the power conversion circuit is turned on or off; and the counter value is from 0 to 1 / of the maximum value A processor for setting the register value in the register every time the number increases by 3, and the input / output unit is changed by the counter And counter value, said plurality of based respectively on a set counter value in the register, and controlling a gate signal to be output to each of the switching elements.

本発明によれば、通流率が３３％又は６６％の近傍である場合にも、リアクトルから発生する音の大きさを抑制することが可能となる。また、１つのカウンタと８つのレジスタで、３相のキャリア１２０°ずらしたＰＷＭ波形の作成が可能になる。   According to the present invention, even when the flow rate is in the vicinity of 33% or 66%, the volume of sound generated from the reactor can be suppressed. In addition, it is possible to create a PWM waveform shifted by 120 ° of the three-phase carrier by one counter and eight registers.

第１の実施形態に係る電力変換システムの構成例を示すブロック図である。It is a block diagram which shows the structural example of the power conversion system which concerns on 1st Embodiment. 三相のキャリア波の時間変化、カウンタの時間変化、及びゲート信号の出力タイミングを示すタイミングチャートである。It is a timing chart which shows the time change of a three-phase carrier wave, the time change of a counter, and the output timing of a gate signal. 各ゲートに対応する端子、レジスタ、役割を示す図である。It is a figure which shows the terminal corresponding to each gate, a register | resistor, and a role.

以下、本発明の実施形態について、図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本実施形態に係る電力変換システム１の構成例を示すブロック図である。図１に示す例では、電力変換システム１は、電力変換回路２、制御装置３を備える。   FIG. 1 is a block diagram illustrating a configuration example of a power conversion system 1 according to the present embodiment. In the example illustrated in FIG. 1, the power conversion system 1 includes a power conversion circuit 2 and a control device 3.

電力変換回路２は、例えば、三相チョッパであり、コンデンサ２１、６つのスイッチング素子２２ＵＰ、２２ＵＮ、２２ＶＰ、２２ＶＮ、２２ＷＰ、２２ＷＮ、３つのリアクトル素子２３Ｕ、２３Ｖ、２３Ｗ、及び第２のコンデンサ２４を備える。   The power conversion circuit 2 is, for example, a three-phase chopper, and includes a capacitor 21, six switching elements 22UP, 22UN, 22VP, 22VN, 22WP, 22WN, three reactor elements 23U, 23V, 23W, and a second capacitor 24. Prepare.

第１のコンデンサ２１は、該コンデンサ２１の端部がそれぞれ入力端Ｉｎ１及び入力端Ｉｎ２に接続されるように設けられる。なお、入力端子Ｉｎ１及び入力端Ｉｎ２は、他の電気回路、例えば、電車を駆動するための主回路に接続されることができる。   The first capacitor 21 is provided such that end portions of the capacitor 21 are connected to the input end In1 and the input end In2, respectively. The input terminal In1 and the input terminal In2 can be connected to another electric circuit, for example, a main circuit for driving a train.

スイッチング素子２２ＵＰ及びスイッチング素子２２ＵＮは、互いに直列に接続される。また、スイッチング素子２２ＵＰ及びスイッチング素子２２ＵＮは、コンデンサ２１に並列に接続される。   Switching element 22UP and switching element 22UN are connected in series with each other. The switching element 22UP and the switching element 22UN are connected in parallel to the capacitor 21.

また、スイッチング素子２２ＶＰ及びスイッチング素子２２ＶＮは、互いに直列に接続される。また、スイッチング素子２２ＶＰ及びスイッチング素子２２ＶＮは、コンデンサ２１に並列に接続される。   The switching element 22VP and the switching element 22VN are connected in series with each other. The switching element 22VP and the switching element 22VN are connected to the capacitor 21 in parallel.

同様にして、スイッチング素子２２ＷＰ及びスイッチング素子２２ＷＮは、互いに直列に接続される。また、スイッチング素子２２ＷＰ及びスイッチング素子２２ＷＮは、コンデンサ２１に並列に接続される。   Similarly, switching element 22WP and switching element 22WN are connected in series with each other. The switching element 22WP and the switching element 22WN are connected to the capacitor 21 in parallel.

リアクトル２３Ｕは、スイッチング素子２２ＵＰ及びスイッチング素子２２ＵＮの間と、２つの出力端のうちの第１の出力端Ｏｕｔ１との間に接続される。また、リアクトル２３Ｖは、スイッチング素子２２ＶＰ及びスイッチング素子２２ＶＮの間と、出力端Ｏｕｔ１との間に接続される。同様にして、リアクトル２３Ｗは、スイッチング素子２２ＷＰ及びスイッチング素子２２ＷＮの間と、第１の出力端Ｏｕｔ１との間に接続される。   Reactor 23U is connected between switching element 22UP and switching element 22UN and between first output terminal Out1 of the two output terminals. Further, the reactor 23V is connected between the switching element 22VP and the switching element 22VN and between the output terminal Out1. Similarly, the reactor 23W is connected between the switching element 22WP and the switching element 22WN and between the first output terminal Out1.

第２のコンデンサ２４は、該コンデンサ２４の端部がそれぞれ第１の出力端Ｏｕｔ１と、第２の出力端Ｏｕｔ２との間に接続されるように設けられる。   The second capacitor 24 is provided so that the end of the capacitor 24 is connected between the first output terminal Out1 and the second output terminal Out2.

制御装置３は、カウンタ３１、レジスタ３２、プロセッサ３３、及び入出力部３４を備える。   The control device 3 includes a counter 31, a register 32, a processor 33, and an input / output unit 34.

図２（ａ）の二点破線はＵ相キャリア波を示し、一点破線はＶ相キャリア波を示し、点線はＷ相キャリア波を示す。また、図２（ａ）の実線はカウンタ値を示す。カウンタ３１は、図２（ａ）に示すキャリア波の半周期（Ｔ／２）が経過する間に、図２（ｂ）に示すようにカウンタ値を０から最高値Ｃｍａｘまで線形的に上昇させる。カウンタ３１は、カウンタ値がＣｍａｘになるとカウンタ値を０に戻し、再び半周期でＣｍａｘまで上昇させることを繰り返す。 2A shows a U-phase carrier wave, a dashed line shows a V-phase carrier wave, and a dotted line shows a W-phase carrier wave. Also, the solid line in FIG. 2A indicates the counter value. The counter 31 linearly increases the counter value from 0 to the maximum value C max as shown in FIG. 2 (b) while the half cycle (T / 2) of the carrier wave shown in FIG. 2 (a) elapses. Let When the counter value reaches C max , the counter 31 returns the counter value to 0 and repeats increasing it to C max in a half cycle.

＜レジスタの設定＞
以下、レジスタの設定について説明する。 <Register settings>
Hereinafter, register setting will be described.

レジスタ３２は、記憶素子であり、レジスタＴＧＲ３Ａ、レジスタＴＧＲ３Ｃ、レジスタＴＧＲ３Ｄ、レジスタＴＧＲ３Ｂ、レジスタＴＧＲ４Ｃ、レジスタＴＧＲ４Ａ、レジスタＴＧＲ４Ｄ、レジスタＴＧＲ４Ｂから構成される。図３にレジスタの一覧とその役割とを示す。     The register 32 is a storage element, and includes a register TGR3A, a register TGR3C, a register TGR3D, a register TGR3B, a register TGR4C, a register TGR4A, a register TGR4D, and a register TGR4B. FIG. 3 shows a list of registers and their roles.

レジスタＴＧＲ３Ａは、キャリア波の周期Ｔにおいて、（１／６）×Ｔが経過したときのカウンタ値である（１／３）Ｃｍａｘを記憶する。 The register TGR3A stores (1/3) C max that is a counter value when (1/6) × T has elapsed in the period T of the carrier wave.

レジスタＴＧＲ３Ｃは、キャリア波の各周期Ｔにおいて、（１／２）×Ｔが経過したときのカウンタ値であるＣｍａｘを記憶する。 The register TGR3C stores C max that is a counter value when (1/2) × T has elapsed in each period T of the carrier wave.

レジスタＴＧＲ３Ｄには、制御部３３が三相チョッパ回路２のスイッチング素子２２ＵＰをＯＮ又はＯＦＦにするタイミングにおけるカウンタ値がセットされる。同様にして、レジスタＴＧＲ３Ｂ、レジスタＴＧＲ４Ｃ、レジスタＴＧＲ４Ａ、レジスタＴＧＲ４Ｄ、レジスタＴＧＲ４Ｂには、それぞれスイッチング素子２２ＮＰ、スイッチング素子２２ＶＰ、スイッチング素子２２ＶＮ、スイッチング素子２２ＷＰ、スイッチング素子２２ＷＮそれぞれをＯＮ又はＯＦＦにするタイミングにおけるカウンタ値がセットされる。   In the register TGR3D, a counter value at a timing when the control unit 33 turns on or off the switching element 22UP of the three-phase chopper circuit 2 is set. Similarly, in the register TGR3B, the register TGR4C, the register TGR4A, the register TGR4D, and the register TGR4B, the switching element 22NP, the switching element 22VP, the switching element 22VN, the switching element 22WP, and the switching element 22WN are turned on or off, respectively. The counter value is set.

プロセッサ３３は、カウンタ３１が上記のように周期的にカウンタ値を上昇させ、０に戻すことを繰り返しているときに、カウンタ３１によって出力されるカウンタ値と、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃｍａｘ増加する毎に、レジスタＴＧＲ３Ｄ、レジスタＴＧＲ３Ｂ、レジスタＴＧＲ４Ｃ、レジスタＴＧＲ４Ａ、レジスタＴＧＲ４Ｄ、及びレジスタＴＧＲ４Ｂのそれぞれに、指令値に対応するカウンタ値をセットする割り込みを発生させる。 The processor 33 periodically increases the counter value as described above, and repeats returning the value to 0, and the counter value output by the counter 31 and the counter value stored in the register TGR3A Every time (1/3) C max increases, an interrupt for setting a counter value corresponding to the command value is generated in each of the register TGR3D, the register TGR3B, the register TGR4C, the register TGR4A, the register TGR4D, and the register TGR4B.

プロセッサ３３は、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃｍａｘだけ増加すると（（１／６）Ｔ）、指令値に基づいてスイッチング素子２２ＷＰをＯＮにするタイミングにおけるカウンタ値を、図３においてＷ相Ｐ側に対応するレジスタＴＧＲ４Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＷＰをＯＦＦにするタイミングにおけるカウンタ値を、図３においてＷ相Ｐ側に対応するレジスタＴＧＲ４Ｂをセットする。 When the counter value output by the counter 31 increases by the counter value (1/3) C max stored in the register TGR3A ((1/6) T), the processor 33 switches the switching element 22WP based on the command value. The counter value at the timing of turning ON is set in the register TGR4D corresponding to the W phase P side in FIG. Further, the processor 33 sets the counter TGR4B corresponding to the W phase P side in FIG. 3 as the counter value at the timing of turning off the switching element 22WP based on the command value.

次に、プロセッサ３３は、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃｍａｘだけさらに増加すると（（１／３）Ｔ）、指令値に基づいてスイッチング素子２２ＶＰをＯＦＦにするタイミングにおけるカウンタ値を、図３においてＶ相Ｐ側に対応する、図３においてＶ相Ｐ側に対応するレジスタＴＧＲ４Ｃをセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＶＮをＯＮにするタイミングにおけるカウンタ値を、図３においてＶ相Ｎ側に対応するレジスタＴＧＲ４Ａをセットする。 Next, when the counter value output by the counter 31 is further increased by the counter value (1/3) C max stored in the register TGR3A ((1/3) T), the processor 33, based on the command value. The counter TGR4C corresponding to the V-phase P side in FIG. 3 and the counter TGR4C corresponding to the V-phase P side in FIG. In addition, the processor 33 sets a register TGR4A corresponding to the V phase N side in FIG. 3 as a counter value at the timing of turning on the switching element 22VN based on the command value.

次に、プロセッサ３３は、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃｍａｘだけさらに増加すると（（１／２）Ｔ）、指令値に基づいてスイッチング素子２２ＵＰをＯＮにするタイミングにおけるカウンタ値を、図３においてＵ相Ｐ側に対応するレジスタＴＧＲ３Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＵＮをＯＦＦにするタイミングにおけるカウンタ値を、図３においてＵ相Ｎ側に対応するレジスタＴＧＲ３Ｂをセットする。また、プロセッサ３３は、カウンタ３１が出力するカウンタ値と、レジスタＴＧＲ３Ｃが記憶しているカウンタ値Ｃｍａｘとがコンペアマッチすると、カウンタ値を０に戻す。 Next, when the counter value output by the counter 31 is further increased by the counter value (1/3) C max stored in the register TGR3A ((1/2) T), the processor 33, based on the command value. Then, the counter value at the timing when the switching element 22UP is turned ON is set in the register TGR3D corresponding to the U-phase P side in FIG. In addition, the processor 33 sets a register TGR3B corresponding to the U phase N side in FIG. 3 as a counter value at the timing of turning off the switching element 22UN based on the command value. The processor 33 returns the counter value to 0 when the counter value output from the counter 31 and the counter value Cmax stored in the register TGR3C match.

次に、プロセッサ３３は、再び、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃｍａｘだけ増加すると（（２／３）Ｔ）、レジスタＴＧＲ４Ｄ及びレジスタＴＧＲ４ＢにそれぞれセットされているＷ相のゲート信号を切り替える。すなわち、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＷＰをＯＦＦにするタイミングにおけるカウンタ値をレジスタＴＧＲ４Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＷＰをＯＮにするタイミングにおけるカウンタ値をレジスタＴＧＲ４Ｂにセットする。 Next, the processor 33 again increases the counter value output by the counter 31 by the counter value (1/3) Cmax stored in the register TGR3A ((2/3) T), and then registers TGR4D and The W-phase gate signal set in each of the registers TGR4B is switched. That is, the processor 33 sets the counter value at the timing when the switching element 22WP is turned off based on the command value in the register TGR4D. Further, the processor 33 sets a counter value at the timing when the switching element 22WP is turned ON based on the command value in the register TGR4B.

次に、プロセッサ３３は、再び、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃｍａｘだけさらに増加すると（（５／６）Ｔ）、レジスタＴＧＲ４Ｃ及びレジスタＴＧＲ４ＡにそれぞれセットされているＶ相のゲート信号を切り替える。すなわち、プロセッサ３３は、スイッチング素子２２ＶＰをＯＮにするタイミングにおけるカウンタ値を、図３においてＶ相Ｐ側に対応するレジスタＴＧＲ４Ｃをセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＶＮをＯＦＦにするタイミングにおけるカウンタ値にレジスタＴＧＲ４Ａをセットする。 Next, the processor 33 again increases the counter value output by the counter 31 by the counter value (1/3) C max stored in the register TGR3A ((5/6) T), and then the register TGR4C. The V-phase gate signal set in each of the registers TGR4A is switched. That is, the processor 33 sets the register TGR4C corresponding to the V phase P side in FIG. 3 as the counter value at the timing when the switching element 22VP is turned ON. Further, the processor 33 sets the register TGR4A to a counter value at a timing when the switching element 22VN is turned off based on the command value.

次に、プロセッサ３３は、再び、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃｍａｘだけさらに増加すると（Ｔ）、レジスタＴＧＲ３Ｄ及びレジスタＴＧＲ３Ｂに記憶されているＵ相のゲート信号を切り替える。すなわち、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＵＰをＯＦＦにするタイミングにおけるカウンタ値をレジスタＴＧＲ３Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＵＮをＯＮにするタイミングにおけるカウンタ値をレジスタＴＧＲ３Ｂにセットする。 Next, when the counter value output by the counter 31 is further increased by the counter value (1/3) C max stored in the register TGR3A (T), the processor 33 stores it in the register TGR3D and the register TGR3B again. Switch the U-phase gate signal. That is, the processor 33 sets the counter value at the timing when the switching element 22UP is turned OFF based on the command value in the register TGR3D. Further, the processor 33 sets a counter value at the timing when the switching element 22UN is turned ON based on the command value in the register TGR3B.

＜ゲート信号＞
以下、ゲート信号の波形について説明する。 <Gate signal>
Hereinafter, the waveform of the gate signal will be described.

プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ４になると、カウンタ値が、図２（ｂ）のｔ＝（１／３）ＴにレジスタＴＧＲ４Ｃ及びＴＧＲ４Ａにセットされた値を上回ったため、スイッチング素子２２ＶＰに出力するＶ相Ｐ側ゲート信号をＯＦＦにし、スイッチング素子２２ＶＮに出力するＶ相Ｐ側ゲート信号をＯＮにする。   When the time t reaches t4 shown in FIG. 2 (c), the processor 33 has exceeded the value set in the registers TGR4C and TGR4A at t = (1/3) T in FIG. 2 (b). The V-phase P-side gate signal output to the switching element 22VP is turned OFF, and the V-phase P-side gate signal output to the switching element 22VN is turned ON.

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ５になると、カウンタ値が、図２（ｂ）のｔ＝（１／６）ＴにレジスタＴＧＲ４Ｄ及びＴＧＲ４Ｂにセットされた値を下回ったため、スイッチング素子２２ＷＰに出力するＷ相Ｐ側ゲート信号をＯＮにし、スイッチング素子２２ＷＮに出力するＶ相Ｐ側ゲート信号をＯＦＦにする。   In addition, when the time t reaches t5 shown in FIG. 2C, the processor 33 reduces the counter value below the value set in the registers TGR4D and TGR4B at t = (1/6) T in FIG. 2B. Therefore, the W-phase P-side gate signal output to the switching element 22WP is turned ON, and the V-phase P-side gate signal output to the switching element 22WN is turned OFF.

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ６になると、カウンタ値が、図２（ｂ）のｔ＝（２／３）ＴにレジスタＴＧＲ４Ｄ及びＴＧＲ４Ｂにセットされた値を上回ったため、スイッチング素子２２ＷＰ及びＷＮにそれぞれ出力するＷ相Ｐ側ゲート信号をＯＦＦにし、Ｖ相Ｐ側ゲート信号をＯＮにする。   In addition, when the time t reaches t6 shown in FIG. 2C, the processor 33 exceeds the value set in the registers TGR4D and TGR4B at t = (2/3) T in FIG. 2B. Therefore, the W-phase P-side gate signal output to the switching elements 22WP and WN is turned off, and the V-phase P-side gate signal is turned on.

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ７になると、カウンタ値が、図２（ｂ）のｔ＝ＴにレジスタＴＧＲ３Ｄ及びＴＧＲ３Ｂにセットされた値を下回ったため、スイッチング素子２２ＵＰに出力するＵ相Ｐ側ゲート信号をＯＮにし、スイッチング素子２２ＵＮに出力するＵ相Ｎ側ゲート信号をＯＦＦにする。   Further, when the time t becomes t7 shown in FIG. 2C, the processor 33 determines that the counter value falls below the value set in the registers TGR3D and TGR3B at t = T in FIG. The U-phase P-side gate signal to be output to is turned ON, and the U-phase N-side gate signal to be output to the switching element 22UN is turned OFF.

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ８になると、カウンタ値が、図２（ｂ）のｔ＝（１／６）ＴにレジスタＴＧＲ３Ｄ及びＴＧＲ３Ｂにセットされた値を上回ったため、スイッチング素子２２ＵＰに出力するＵ相Ｐ側ゲート信号をＯＦＦにし、スイッチング素子２２ＵＮに出力するＵ相Ｎ側ゲート信号をＯＮにする。   In addition, when the time t reaches t8 shown in FIG. 2C, the processor 33 exceeds the value set in the registers TGR3D and TGR3B at t = (1/6) T in FIG. 2B. Therefore, the U-phase P-side gate signal output to the switching element 22UP is turned OFF, and the U-phase N-side gate signal output to the switching element 22UN is turned ON.

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ８になると、カウンタ値が、図２（ｂ）のｔ＝（５／６）ＴにレジスタＴＧＲ４Ｃ及びＴＧＲ４Ａにセットされた値を下回ったため、スイッチング素子２２ＶＰに出力するＶ相Ｐ側ゲート信号をＯＮにし、スイッチング素子２２ＶＰに出力するＶ相Ｐ側ゲート信号をＯＦＦにする。   Further, when the time t reaches t8 shown in FIG. 2C, the processor 33 decreases the counter value below the values set in the registers TGR4C and TGR4A at t = (5/6) T in FIG. 2B. Therefore, the V-phase P-side gate signal output to the switching element 22VP is turned ON, and the V-phase P-side gate signal output to the switching element 22VP is turned OFF.

また、プロセッサ３３は、カウンタ３１が出力するカウンタ値と、レジスタＴＧＲ３Ｃが記憶しているカウンタ値Ｃｍａｘとがコンペアマッチすると、カウンタ値を０に戻す。 The processor 33 returns the counter value to 0 when the counter value output from the counter 31 and the counter value Cmax stored in the register TGR3C match.

入出力部３４には、三相チョッパ回路２に出力されるべく電圧値を示す指令値が入力される。また、入出力部３４は、レジスタ３３にそれぞれ記憶されているＯＮ又はＯＦＦを示すゲート信号を各スイッチング素子２２ＵＰ〜２２ＷＮに出力する。   A command value indicating a voltage value to be output to the three-phase chopper circuit 2 is input to the input / output unit 34. The input / output unit 34 outputs a gate signal indicating ON or OFF stored in the register 33 to each of the switching elements 22UP to 22WN.

本実施形態においては、並列インバータ装置１においては、通流率によってスイッチング動作パターンを切り替えることがないため、通流率が３３％又は６６％の近傍である場合にも、リアクトルから発生する音の大きさを抑制することができる。また、１つのカウンタと８つのレジスタで、３相のキャリア１２０°ずらしたＰＷＭ波形の作成が可能になる。   In the present embodiment, in the parallel inverter device 1, the switching operation pattern is not switched depending on the conduction rate, so even when the conduction rate is in the vicinity of 33% or 66%, the sound generated from the reactor is reduced. The size can be suppressed. In addition, it is possible to create a PWM waveform shifted by 120 ° of the three-phase carrier by one counter and eight registers.

本発明を図面及び実施形態に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は修正を行うことが容易であることに注意されたい。したがって、これらの変形または修正は本発明の範囲に含まれることに留意されたい。例えば、各ブロック、に含まれる機能などは論理的に矛盾しないように再配置可能であり、複数のブロックを１つに組み合わせたり、或いは分割したりすることが可能である。   Although the present invention has been described based on the drawings and embodiments, it should be noted that those skilled in the art can easily make various changes or modifications based on the present disclosure. Therefore, it should be noted that these variations or modifications are included in the scope of the present invention. For example, the functions included in each block can be rearranged so that there is no logical contradiction, and a plurality of blocks can be combined into one or divided.

１ 電力変換システム
２ 三相チョッパ回路
３ 制御装置
２１ コンデンサ
２２ＵＰ,２２ＵＮ,２２ＶＰ,２２ＶＮ,２２ＷＰ,２２ＷＮ スイッチング素子
２３Ｕ,２３Ｖ,２３Ｗ リアクトル素子
２４ 第２のコンデンサ
３１ カウンタ
３２ レジスタ
３３ プロセッサ
３４ 入出力部 DESCRIPTION OF SYMBOLS 1 Power conversion system 2 Three-phase chopper circuit 3 Control device 21 Capacitor 22UP, 22UN, 22VP, 22VN, 22WP, 22WN Switching element 23U, 23V, 23W Reactor element 24 Second capacitor 31 Counter 32 Register 33 Processor 34 Input / output unit

Claims (1)

三相の電力を変換する電力変換回路を制御する制御装置であって、
前記電力変換回路に出力させる電力の指令値の入力を受け付ける入出力部と、
所定の半周期が経過する間に０から最高値までカウンタ値を上昇させ、前記カウンタ値が最高値になると、再び０から前記最高値まで前記カウンタ値を上昇させるカウンタと、
前記電力変換回路が有する各相の２つのスイッチング素子に対するゲート信号がオン又はオフされるタイミングにおけるカウンタ値をレジスタ値としてセットされる複数のレジスタと、
前記カウンタ値が０から前記最高値の１／３増加する毎に前記レジスタに前記レジスタ値をセットするプロセッサと、を備え、
前記入出力部は、前記カウンタによって変化しているカウンタ値と、前記複数のレジスタにそれぞれセットされたカウンタ値とに基づいて、各スイッチング素子に出力するゲート信号を制御することを特徴とする制御装置。 A control device that controls a power conversion circuit that converts three-phase power,
An input / output unit for receiving an input of a command value of power to be output to the power conversion circuit;
A counter that increases the counter value from 0 to a maximum value during a lapse of a predetermined half cycle, and increases the counter value from 0 to the maximum value again when the counter value reaches the maximum value;
A plurality of registers set with a counter value as a register value at a timing when a gate signal for two switching elements of each phase included in the power conversion circuit is turned on or off;
A processor that sets the register value in the register each time the counter value increases from 0 to 1/3 of the maximum value,
The input / output unit controls a gate signal output to each switching element based on a counter value changed by the counter and a counter value set in each of the plurality of registers. apparatus.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009261079A (en) * 2008-04-15 2009-11-05 Diamond Electric Mfg Co Ltd Digital converter and method of controlling the same
US20140229755A1 (en) * 2013-02-11 2014-08-14 Microchip Technology Incorporated Pulse width modulation load share bus
JP2016163402A (en) * 2015-02-27 2016-09-05 株式会社オートネットワーク技術研究所 Signal generation circuit, voltage conversion device and signal generation method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009261079A (en) * 2008-04-15 2009-11-05 Diamond Electric Mfg Co Ltd Digital converter and method of controlling the same
US20140229755A1 (en) * 2013-02-11 2014-08-14 Microchip Technology Incorporated Pulse width modulation load share bus
JP2016163402A (en) * 2015-02-27 2016-09-05 株式会社オートネットワーク技術研究所 Signal generation circuit, voltage conversion device and signal generation method

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