JP2014147200A - Gate drive signal generating device of multilevel power converter - Google Patents
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Abstract
Description
本発明は、マルチレベル電力変換装置に係り、特にスイッチの駆動パターンに関する。 The present invention relates to a multilevel power converter, and more particularly to a switch drive pattern.
３レベル電力変換装置（インバータ）の主回路構成を図１２に示す。図１２に示すように、主回路は、各相ごとに３つのＩＧＢＴモジュールＡ，Ｂ，Ｃから成る。 The main circuit configuration of the three-level power converter (inverter) is shown in FIG. As shown in FIG. 12, the main circuit includes three IGBT modules A, B, and C for each phase.
次に、３レベルインバータの動作を説明する。説明のため１相分の回路構成を図１３に示す。ＩＧＢＴモジュールＡはコンデンサＣ１，Ｃ２を直列接続した直流電圧源のＰ−Ｎ間に直列接続される。ＩＧＢＴモジュールＡにはスイッチＳ１，Ｓ２が直列接続され、ＩＧＢＴモジュールＢ，ＣにはスイッチＳ３，Ｓ４およびＳ５，Ｓ６が直列接続されている。なお、スイッチＳ３とスイッチＳ５は逆向きに直列接続され、スイッチＳ４とスイッチＳ６が逆向きに直列接続される。そして、このスイッチＳ３〜Ｓ６は双方向Ｓ７を構成する。スイッチＳ１およびＳ２，双方向スイッチＳ７のスイッチングパターンを変化させることによって電圧ＰおよびＭ，Ｎの３種類の電圧が出力される。なお、各スイッチＳ１〜Ｓ６には逆並列に還流ダイオードが接続されている。 Next, the operation of the three-level inverter will be described. For explanation, the circuit configuration for one phase is shown in FIG. The IGBT module A is connected in series between PN of a DC voltage source in which capacitors C1 and C2 are connected in series. Switches S1, S2 are connected in series to the IGBT module A, and switches S3, S4 and S5, S6 are connected in series to the IGBT modules B, C. Note that the switch S3 and the switch S5 are connected in series in the reverse direction, and the switch S4 and the switch S6 are connected in series in the reverse direction. The switches S3 to S6 constitute a bidirectional S7. By changing the switching pattern of the switches S1 and S2 and the bidirectional switch S7, three types of voltages P, M, and N are output. Note that a free-wheeling diode is connected in antiparallel to each of the switches S1 to S6.
正の電圧を出力する場合は、電圧指令値とキャリア信号の比較によるＰＷＭ信号によってスイッチＳ１がＯＮ，双方向スイッチＳ７がＯＦＦの状態とスイッチＳ１がＯＦＦ、双方向スイッチＳ７がＯＮの状態とを切換える。負の電圧を出力する場合は、電圧指令値とキャリアの比較によるＰＷＭ信号によってスイッチＳ２がＯＮ，双方向スイッチＳ７がＯＦＦの状態とスイッチＳ２がＯＦＦ、双方向スイッチＳ７がＯＮの状態とを切換える。 When outputting a positive voltage, the switch S1 is turned on, the bidirectional switch S7 is turned off, the switch S1 is turned off, and the bidirectional switch S7 is turned on by a PWM signal obtained by comparing the voltage command value and the carrier signal. Switch. When a negative voltage is output, the switch S2 is turned on, the bidirectional switch S7 is turned off, the switch S2 is turned off, and the bidirectional switch S7 is turned on by a PWM signal obtained by comparing the voltage command value and the carrier. .
現在の技術におけるゲート駆動信号生成装置を図１４に示す。正側および負側の２種類のキャリア信号ｃａｒｒｉｅｒ１，ｃａｒｒｉｅｒ２を用意し、それぞれのキャリア信号ｃａｒｒｉｅｒ１，ｃａｒｒｉｅｒ２と電圧指令値ＶｃｍｄをＰＷＭ変調することによってゲート指令値ＰＷＭ１およびＰＷＭ２が生成される。ゲート指令値ＰＷＭ１およびＰＷＭ２はそれぞれデッドタイム生成部によってデッドタイムＤＴが付加され、スイッチＳ１〜Ｓ６へのゲート駆動信号が生成される。 FIG. 14 shows a gate drive signal generation device in the current technology. Two types of carrier signals carrier1 and carrier2 on the positive side and negative side are prepared, and the gate command values PWM1 and PWM2 are generated by PWM-modulating the carrier signals carrier1 and carrier2 and the voltage command value Vcmd. Each of the gate command values PWM1 and PWM2 is added with a dead time DT by a dead time generator, and a gate drive signal to the switches S1 to S6 is generated.
スイッチの状態遷移時はＰ−Ｎ間またはＰ−Ｍ間，Ｎ−Ｍ間が短絡しないようにデッドタイムＤＴを設けている。このデッドタイムＤＴでは任意の指令電圧を出力できないため、出力電圧波形に歪みが生じてしまう。 During switch state transition, a dead time DT is provided so as not to short-circuit between PN, PM, and NM. Since an arbitrary command voltage cannot be output in the dead time DT, the output voltage waveform is distorted.
以上示したようなことから、マルチレベル電力変換装置のゲート駆動信号生成装置において、デッドタイムを付加する期間を低減し、出力電圧の歪みを抑制することが課題となる。 As described above, in the gate drive signal generation device of the multilevel power conversion device, it is a problem to reduce a period in which a dead time is added and to suppress distortion of the output voltage.
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電圧源の電圧から複数の電圧レベルに変換した交流出力を生成するマルチ電力変換装置のゲート駆動信号生成装置であって、電圧指令値と出力電流の向きに応じてゲート出力パターンを決定するゲート駆動パターン判定部と、前回のゲート出力パターンと今回のゲート出力パターンに応じてデッドタイムの要否を判定するデッドタイム判定部と、ゲート出力パターンとデッドタイムの要否に応じてゲート駆動信号を生成するゲート駆動信号生成部と、を備えたことを特徴とする。 The present invention has been devised in view of the above-described conventional problems. One aspect of the present invention is to generate a gate drive signal for a multi-power converter that generates an AC output converted from a voltage of a DC voltage source into a plurality of voltage levels. A device that determines the gate output pattern according to the voltage command value and the direction of the output current, and determines the necessity of dead time according to the previous gate output pattern and the current gate output pattern And a gate drive signal generation unit that generates a gate drive signal in accordance with the gate output pattern and the necessity of the dead time.
また、その一態様として、前記マルチレベル電力変換装置の主回路は、直流電圧源の両端子間に接続された第１，第２スイッチと、直流電圧源の中間電位と、第１，第２スイッチの共通接続点との間に接続された双方向スイッチと、を各相に備え、第１，第２スイッチの共通接続点を交流出力端子とすることを特徴とする。 Moreover, as one aspect thereof, the main circuit of the multilevel power conversion device includes first and second switches connected between both terminals of the DC voltage source, an intermediate potential of the DC voltage source, and first and second switches. A bidirectional switch connected between a common connection point of the switches is provided for each phase, and the common connection point of the first and second switches is an AC output terminal.
本発明によれば、マルチレベル電力変換装置のゲート駆動信号生成装置において、デッドタイムを付加する期間を低減し、出力電圧の歪みを抑制することが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, in the gate drive signal generator of a multilevel power converter device, it becomes possible to reduce the period which adds a dead time, and to suppress distortion of an output voltage.
以下、本発明の実施形態におけるマルチレベル電力変換装置（インバータ）のゲート駆動信号生成装置を図面に基づいて詳細に説明する。 Hereinafter, a gate drive signal generation device of a multilevel power converter (inverter) in an embodiment of the present invention will be described in detail based on the drawings.
［実施形態］
本実施形態の主回路は図１２の構成と同じであり、各スイッチの駆動方法によって前記デッドタイムＤＴに任意の指令電圧を出力できない問題点を解決する。
[Embodiment]
The main circuit of this embodiment is the same as the configuration of FIG. 12, and solves the problem that an arbitrary command voltage cannot be output during the dead time DT by the driving method of each switch.
なお、図１３における双方向スイッチＳ７を図１に示すような構成とすることも可能である。図１（ａ）は、図１２の構成と同様であり、直流電圧源の中間電位Ｍと交流出力点との間にスイッチＳ３，Ｓ５を逆向きに直列接続し、このスイッチＳ３，Ｓ５の直列回路に対してスイッチＳ４，Ｓ６を逆向きに直列接続した直列回路を並列接続している。図１（ｂ）は、図１（ａ）のスイッチＳ３，Ｓ４をスイッチＳ３，Ｓ４に逆並列に接続された還流ダイオードＤ１，Ｄ２のみに変更したものである。図１（ｃ）は、入力電圧の中間電位Ｍと交流出力点との間にスイッチＳ８と、このスイッチＳ８に対して逆向きのスイッチＳ９を直列接続したものである。なお、このスイッチＳ８，Ｓ９にも逆並列に還流ダイオードが接続されている。 Note that the bidirectional switch S7 in FIG. 13 may be configured as shown in FIG. FIG. 1A is the same as the configuration of FIG. 12, and switches S3 and S5 are connected in series in the reverse direction between the intermediate potential M of the DC voltage source and the AC output point, and the switches S3 and S5 are connected in series. A series circuit in which switches S4 and S6 are connected in series in the reverse direction is connected in parallel to the circuit. In FIG. 1B, the switches S3 and S4 in FIG. 1A are changed to only freewheeling diodes D1 and D2 connected in antiparallel to the switches S3 and S4. In FIG. 1C, a switch S8 and a switch S9 opposite to the switch S8 are connected in series between the intermediate potential M of the input voltage and the AC output point. A freewheeling diode is also connected in antiparallel to the switches S8 and S9.
図２に本実施形態における３レベルインバータの主回路１相分を示す。 FIG. 2 shows one phase of the main circuit of the three-level inverter in the present embodiment.
図２に示すように、出力電流Ｉｏｕｔおよびその出力電流Ｉｏｕｔの方向を検出する電流検出器ＣＴＵを設けている。本実施形態では電流検出器ＣＴＵを設け、電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔの向きに応じてゲート駆動信号を生成する。 As shown in FIG. 2, a current detector CTU for detecting the output current Iout and the direction of the output current Iout is provided. In the present embodiment, a current detector CTU is provided, and a gate drive signal is generated according to the direction of the voltage command value Vcmd and the output current Iout.
本実施形態におけるゲート駆動信号生成装置を図３に示す。電圧指令値Ｖｃｍｄとキャリア生成部６ａ，６ｂから出力されたキャリア信号ｃａｒｒｉｅｒ１およびｃａｒｒｉｅｒ２とをＰＷＭ変調器７ａ，７ｂにおいてＰＷＭ変調し、生成されたゲート指令値をそれぞれＰＷＭ１およびＰＷＭ２とする。ゲート指令値ＰＷＭ１は、電圧指令値Ｖｃｍｄ＞キャリア信号ｃａｒｒｉｅｒ１のときＨ、それ以外Ｌで、ゲート指令値ＰＷＭ２は電圧指令値Ｖｃｍｄ＜キャリア信号ｃａｒｒｉｅｒ２のときＨ、それ以外Ｌである。
FIG. 3 shows a gate drive signal generation device according to this embodiment. The voltage command value Vcmd and the carrier signals carrier1 and carrier2 output from the
図３に示すように、電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔを符号検出部１，２によって正負情報を抽出したものを符号検出値Ｖｃｍｄ＿ｓおよびＩｏｕｔ＿ｓとする。
As shown in FIG. 3, the sign detection values Vcmd_s and Iout_s are obtained by extracting the positive / negative information from the voltage command value Vcmd and the output current Iout by the
ゲート出力パターン判定部３では、ゲート指令値ＰＷＭ１，ＰＷＭ２，符号検出値Ｖｃｍｄ＿ｓ，Ｉｏｕｔ＿ｓに応じて５種類のゲート出力パターンＰｔｎを表１に示すように決定する。
The gate output
符号検出値Ｖｃｍｄ＿ｓが正のときはゲート指令値ＰＷＭ２によらずゲート指令値ＰＷＭ１に応じてゲート出力パターンＰｔｎを決定する。また、符号検出値Ｖｃｍｄ＿ｓが負のときはゲート指令値ＰＷＭ１によらずゲート指令値ＰＷＭ２に応じてゲート出力パターンＰｔｎを決定する。 When the sign detection value Vcmd_s is positive, the gate output pattern Ptn is determined according to the gate command value PWM1 regardless of the gate command value PWM2. When the sign detection value Vcmd_s is negative, the gate output pattern Ptn is determined according to the gate command value PWM2 regardless of the gate command value PWM1.
デッドタイム判定部４では、前回のゲート出力パターンＰｔｎ＿０と今回のゲート出力パターンＰｔｎに応じて表２に示すように、デッドタイムの要否（以下、デッドタイム判定ＤＴと称する）を判定する。
The dead
ゲート駆動信号生成部５では、表３に示すように、デッドタイム判定ＤＴがＨの場合は一定期間全スイッチがＯＦＦとなる信号を出力する。デッドタイム判定ＤＴがＬの場合には、ゲート出力パターンＰｔｎに応じたゲート駆動信号を生成する。
As shown in Table 3, when the dead time determination DT is H, the gate drive
次に、各ゲート出力パターンＰｔｎにおける電流経路および出力電圧について図４に基づき説明する。 Next, the current path and output voltage in each gate output pattern Ptn will be described with reference to FIG.
ゲート出力パターン１の場合、図４（１）に示すように、スイッチＳ１とスイッチＳ３，Ｓ６がＯＮしており、スイッチＳ１を通して電圧Ｐが出力される。
In the case of the
ゲート出力パターン２の場合、図４（２）に示すように、スイッチＳ３，Ｓ６がＯＮしており、スイッチＳ５の還流ダイオードとスイッチＳ３およびスイッチＳ６とスイッチＳ４の還流ダイオードを通して電圧Ｍが出力される。
In the case of the
ゲート出力パターン３の場合、図４（３），（３）’に示すように、すべてのスイッチＳ１〜Ｓ６がＯＦＦしている。出力電流Ｉｏｕｔが正の場合はスイッチＳ２の還流ダイオードを通して電圧Ｎが出力され、出力電流Ｉｏｕｔが負の場合はスイッチＳ１の還流ダイオードを通して電圧Ｐが出力される。
In the case of the
ゲート出力パターン４の場合、図４（４）に示すように、スイッチＳ４，Ｓ５がＯＮしており、スイッチＳ３の還流ダイオードとスイッチＳ５およびスイッチＳ４とスイッチＳ６の還流ダイオードを通して電圧Ｍが出力される。
In the case of the
ゲート出力パターン５の場合、図４（５）に示すように、スイッチＳ２，Ｓ４，Ｓ５がＯＮしており、スイッチＳ２を通して電圧Ｎが出力される。
In the case of the
電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔが正の場合におけるゲート駆動信号波形を図５に示す（図４（１），（２））。本来、電圧指令値Ｖｃｍｄは正弦波であるが、図５では直線部として図示している。 FIG. 5 shows the gate drive signal waveform when the voltage command value Vcmd and the output current Iout are positive (FIGS. 4 (1) and (2)). Originally, the voltage command value Vcmd is a sine wave, but is shown as a straight line portion in FIG.
従来技術では、スイッチＳ２をＯＦＦ，スイッチＳ３，Ｓ６をＯＮにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ１より生成されるゲート指令値ＰＷＭ１に応じてスイッチＳ１，Ｓ４，Ｓ５をスイッチングしていた。また、スイッチング時にはＰ−Ｍ間の短絡防止のため、デッドタイムＤＴが設けられていた。 In the prior art, the switches S2, S3, and S6 are turned on, and the switches S1, S4, and S5 are switched according to the gate command value PWM1 generated from the voltage command value Vcmd and the carrier signal carrier1. Further, a dead time DT is provided at the time of switching to prevent a short circuit between PM.
本実施形態では、電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔが正の場合、スイッチＳ２をＯＦＦ，スイッチＳ３，Ｓ６をＯＮ，スイッチＳ４，Ｓ５をＯＦＦにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ１より生成されるゲート指令値ＰＷＭ１に応じてスイッチＳ１のみをスイッチングする。そのため、Ｐ−Ｍ間の短絡は発生しない。 In this embodiment, when the voltage command value Vcmd and the output current Iout are positive, the switch S2 is turned off, the switches S3 and S6 are turned on, the switches S4 and S5 are turned off, and the voltage command value Vcmd and the carrier signal carrier1 are generated. Only the switch S1 is switched according to the gate command value PWM1. Therefore, a short circuit between PM does not occur.
以下の説明では、スイッチＳ１〜Ｓ６へのゲート駆動信号に対しターンオン時間の遅れはないものとし、ターンオフ時間には遅れがあるとする。従来技術，本実施形態ともに、時刻ｔ１で、スイッチＳ１はオフ信号が入っても直ぐにはオフにならず、ｔ２の時点でオフになる。このため時刻ｔ２まで出力電圧Ｖｏｕｔの電位はＰで、時刻ｔ２からｔ３まではＭとなる。 In the following description, it is assumed that there is no delay in the turn-on time with respect to the gate drive signals to the switches S1 to S6, and there is a delay in the turn-off time. In both the prior art and the present embodiment, at time t1, the switch S1 does not turn off immediately even when an off signal is input, but turns off at time t2. Therefore, the potential of the output voltage Vout is P from time t2 to M from time t2 to t3.
そして、ゲート指令値ＰＷＭ２は時刻ｔ３でＬからＨとなるが、時刻ｔ３後、従来技術ではデッドタイムＤＴを確保するため、時刻ｔ４までスイッチＳ１に対してオン信号を入れることができず、スイッチＳ１へのゲート駆動信号は時刻ｔ４でＯＮとなり、時刻ｔ４まで出力電圧Ｖｏｕｔの電位はＭとなる。それに対し、本実施形態ではデッドタイムＤＴを付加する必要がないため時刻ｔ３でスイッチＳ１に対するゲート駆動信号がＯＮとなって、出力電圧Ｖｏｕｔの電位はPとなり、ｔ３−ｔ４間はゲート指令値ＰＷＭ１の波形どおりに出力電圧Ｖｏｕｔを出力する。 The gate command value PWM2 changes from L to H at time t3, but after time t3, the prior art cannot secure an on signal for the switch S1 until time t4 in order to secure the dead time DT. The gate drive signal to S1 is turned ON at time t4, and the potential of the output voltage Vout becomes M until time t4. On the other hand, in this embodiment, since it is not necessary to add the dead time DT, the gate drive signal for the switch S1 is turned ON at time t3, the potential of the output voltage Vout becomes P, and the gate command value PWM1 between t3 and t4. The output voltage Vout is output according to the waveform shown in FIG.
電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔが負の場合におけるゲート駆動信号波形を図６に示す（図４（５），（４））。 FIG. 6 shows the gate drive signal waveform when the voltage command value Vcmd and the output current Iout are negative (FIGS. 4 (5) and (4)).
従来技術では、スイッチＳ１をＯＦＦ，スイッチＳ４，Ｓ５をＯＮにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ２より生成されるゲート指令値ＰＷＭ２に応じてスイッチＳ２，Ｓ３，Ｓ６をスイッチングしていた。また、スイッチング時にはＭ−Ｎ間の短絡防止のため、デッドタイムＤＴが設けられていた。 In the prior art, the switch S1, the switches S4, and S5 are turned on, and the switches S2, S3, and S6 are switched according to the gate command value PWM2 generated from the voltage command value Vcmd and the carrier signal carrier2. Further, at the time of switching, a dead time DT is provided to prevent a short circuit between MN.
本実施形態では、電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔが負の場合、スイッチＳ１をＯＦＦ，スイッチＳ３，Ｓ６をＯＦＦ，スイッチＳ４，Ｓ５をＯＮにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ２より生成されるゲート指令値ＰＷＭ２に応じてスイッチＳ２のみをスイッチングする。そのため、Ｍ−Ｎ間の短絡は発生しない。 In the present embodiment, when the voltage command value Vcmd and the output current Iout are negative, the switch S1 is turned off, the switches S3 and S6 are turned off, and the switches S4 and S5 are turned on, and the voltage command value Vcmd and the carrier signal carrier2 are generated. Only the switch S2 is switched according to the gate command value PWM2. Therefore, a short circuit between MN does not occur.
ゲート指令値ＰＷＭ２は時刻ｔ１でＬからＨとなるが、従来技術ではデッドタイムＤＴ確保のため、時刻ｔ２までにスイッチＳ２に対してオン信号を入れることができず、時刻ｔ２まで出力電圧Ｖｏｕｔの電位はＭとなる。本実施形態ではデッドタイムＤＴを付加する必要がないため、時刻ｔ１でスイッチＳ２にオン信号を入れることができ、ゲート指令値ＰＷＭ２どおり時刻ｔ１から出力電圧Ｖｏｕｔの電位はＮとなる。従来技術，本実施形態とも、時刻ｔ３−ｔ４間ではスイッチＳ２へのゲート駆動信号はＯＦＦとなるが、ターンオフ時間の遅れのため出力電圧ＶｏｕｔはＮのままとなる。そして、時刻ｔ４後、出力電圧Ｖｏｕｔの電位はＭとなる。時刻ｔ３−ｔ４間は、従来技術と本実施形態における出力電圧Ｖｏｕｔの波形は同じであるが、時刻ｔ１−ｔ２間において、本実施形態は電圧指令値Ｖｃｍｄどおりに出力電圧Ｖｏｕｔを出力する。 The gate command value PWM2 changes from L to H at time t1, but in the prior art, in order to secure the dead time DT, an ON signal cannot be input to the switch S2 by time t2, and the output voltage Vout of time t2 The potential is M. In this embodiment, since it is not necessary to add the dead time DT, an ON signal can be input to the switch S2 at time t1, and the potential of the output voltage Vout becomes N from time t1 as with the gate command value PWM2. In both the prior art and the present embodiment, the gate drive signal to the switch S2 is OFF between the times t3 and t4, but the output voltage Vout remains N due to the delay of the turn-off time. Then, after time t4, the potential of the output voltage Vout becomes M. During the time t3-t4, the waveform of the output voltage Vout in the prior art and the present embodiment is the same, but during the time t1-t2, the present embodiment outputs the output voltage Vout according to the voltage command value Vcmd.
電圧指令値Ｖｃｍｄが正で出力電流Ｉｏｕｔが負の場合におけるゲート駆動信号波形を図７に示す（図４（３），（４））。 FIG. 7 shows gate drive signal waveforms when the voltage command value Vcmd is positive and the output current Iout is negative (FIGS. 4 (3) and 4 (4)).
従来技術では、電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔが正の場合と同様に、スイッチＳ２をＯＦＦ，スイッチＳ３，Ｓ６をＯＮにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ１より生成されるゲート指令値ＰＷＭ１に応じてスイッチＳ１，Ｓ４，Ｓ５をスイッチングしていた。また、スイッチング時にはＰ−Ｍ間の短絡防止のため、デッドタイムＤＴが設けられていた。 In the prior art, as in the case where the voltage command value Vcmd and the output current Iout are positive, the switch S2 is turned OFF, the switches S3 and S6 are turned ON, and the gate command value PWM1 generated from the voltage command value Vcmd and the carrier signal carrier1 is set. Accordingly, the switches S1, S4 and S5 are switched. Further, a dead time DT is provided at the time of switching to prevent a short circuit between PM.
本実施形態では、電圧指令値Ｖｃｍｄが正，出力電流Ｉｏｕｔが負の場合、スイッチＳ１をＯＦＦ，スイッチＳ２をＯＦＦ，スイッチＳ３，Ｓ６をＯＦＦにし、電圧指令値Ｖｃｍｄとキャリアｃａｒｒｉｅｒ１より生成されるゲート指令値ＰＷＭ１に応じてスイッチＳ４，Ｓ５のみをスイッチングする。そのため、Ｐ−Ｍ間の短絡は発生しない。 In this embodiment, when the voltage command value Vcmd is positive and the output current Iout is negative, the switch S1 is turned off, the switch S2 is turned off, the switches S3 and S6 are turned off, and the gate generated from the voltage command value Vcmd and the carrier carrier1. Only the switches S4 and S5 are switched according to the command value PWM1. Therefore, a short circuit between PM does not occur.
ゲート指令値ＰＷＭ１は時刻ｔ１でＨからＬとなるが、従来技術ではデッドタイムＤＴ確保のため時刻ｔ１でスイッチＳ４，Ｓ５にオン信号を入れることができず、時刻ｔ２まで出力電圧Ｖｏｕｔの電位はＰとなる。本実施形態ではデッドタイムＤＴを付加する必要がないため、時刻ｔ１でスイッチＳ４，Ｓ５にオン信号を入れることができ、ゲート指令値ＰＷＭ１どおり時刻ｔ１から出力電圧Ｖｏｕｔの電位はＭとなる。時刻ｔ３−ｔ４間では、従来技術，本実施形態ともに、スイッチＳ４，Ｓ５へのゲート駆動信号はＯＦＦになるが、ターンオフ時間の遅れのため出力電圧ＶｏｕｔはＭのままとなる。そして、時刻ｔ４後、出力電圧Ｖｏｕｔの電位はＰとなる。時刻ｔ３−ｔ４間は、従来技術と本実施形態における出力電圧Ｖｏｕｔの波形は同じであるが、時刻ｔ１−ｔ２間においては、本実施形態は電圧指令値Ｖｃｍｄどおりに出力電圧Ｖｏｕｔを出力する。 The gate command value PWM1 changes from H to L at time t1, but in the prior art, an ON signal cannot be input to the switches S4 and S5 at time t1 in order to secure the dead time DT, and the potential of the output voltage Vout remains at time t2. P. In this embodiment, since it is not necessary to add the dead time DT, an on signal can be input to the switches S4 and S5 at time t1, and the potential of the output voltage Vout becomes M from time t1 as in the gate command value PWM1. Between times t3 and t4, the gate drive signal to the switches S4 and S5 is turned off in both the prior art and the present embodiment, but the output voltage Vout remains M because of the delay in the turn-off time. Then, after time t4, the potential of the output voltage Vout becomes P. During the time t3-t4, the waveform of the output voltage Vout in the prior art and the present embodiment is the same, but during the time t1-t2, the present embodiment outputs the output voltage Vout according to the voltage command value Vcmd.
電圧指令値Ｖｃｍｄが負で出力電流Ｉｏｕｔが正の場合におけるゲート駆動信号波形を図８に示す（図４（３）’，（２））。 FIG. 8 shows the waveform of the gate drive signal when the voltage command value Vcmd is negative and the output current Iout is positive (FIG. 4 (3) ', (2)).
従来技術では電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔが負の場合と同様に、スイッチＳ１をＯＦＦ，スイッチＳ４，Ｓ５をＯＮにし、電圧指令Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ２より生成されるゲート指令値ＰＷＭ２に応じてスイッチＳ２，Ｓ３，Ｓ６をスイッチングしていた。また、スイッチング時にはＭ−Ｎ間の短絡防止のため、デッドタイムＤＴが設けられていた。 In the prior art, as in the case where the voltage command value Vcmd and the output current Iout are negative, the switch S1 is turned off, the switches S4 and S5 are turned on, and the gate command value PWM2 generated from the voltage command Vcmd and the carrier signal carrier2 is determined. The switches S2, S3 and S6 were switched. Further, at the time of switching, a dead time DT is provided to prevent a short circuit between MN.
本実施形態では、電圧指令値Ｖｃｍｄが負で出力電流Ｉｏｕｔが正の場合、スイッチＳ１をＯＦＦ，スイッチＳ２をＯＦＦ，スイッチＳ４，Ｓ５をＯＦＦにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ２より生成されるゲート指令値ＰＷＭ２に応じてスイッチＳ３，Ｓ６のみをスイッチングする。そのため、Ｍ−Ｎ間の短絡は発生しない。 In this embodiment, when the voltage command value Vcmd is negative and the output current Iout is positive, the switch S1 is turned off, the switch S2 is turned off, the switches S4 and S5 are turned off, and the voltage command value Vcmd and the carrier signal carrier2 are generated. Only the switches S3 and S6 are switched according to the gate command value PWM2. Therefore, a short circuit between MN does not occur.
ゲート指令値ＰＷＭ２は時刻ｔ１でＬからＨとなり、従来技術，本実施形態ともに、スイッチＳ３，Ｓ６へのゲート駆動信号はＯＦＦになるが、ターンオフ時間の遅れのため出力電圧Ｖｏｕｔの電位は時刻ｔ２までＭとなり、時刻ｔ２からＮとなる。この時刻ｔ３までは従来技術，本実施形態とも出力電圧Ｖｏｕｔは同じである。そして、時刻ｔ３で、ゲート指令値ＰＷＭ２がＨからＬになるが、従来技術ではデッドタイムＤＴを確保するため時刻ｔ４までスイッチＳ３，Ｓ６へのゲート駆動信号をＯＮにすることができず、時刻ｔ４まで出力電圧Ｖｏｕｔの電位はＮとなる。本実施形態では時刻ｔ３から時刻ｔ４までデッドタイムＤＴを設定する必要がないため、時刻ｔ３でスイッチＳ３，Ｓ６へのゲート駆動信号をＯＮにすることができ、出力電圧Ｖｏｕｔの電位はＭとなる。その結果、時刻ｔ３−ｔ４間は電圧指令値Ｖｃｍｄの波形どおりに出力電圧Ｖｏｕｔを出力する。 The gate command value PWM2 changes from L to H at time t1, and the gate drive signal to the switches S3 and S6 is turned OFF in both the conventional technique and this embodiment, but the potential of the output voltage Vout is at time t2 because of the delay in turn-off time. M until N, from time t2. Until this time t3, the output voltage Vout is the same in both the prior art and the present embodiment. At time t3, the gate command value PWM2 changes from H to L. However, in the prior art, the gate drive signal to the switches S3 and S6 cannot be turned on until time t4 in order to secure the dead time DT. The potential of the output voltage Vout is N until t4. In this embodiment, since it is not necessary to set the dead time DT from time t3 to time t4, the gate drive signal to the switches S3 and S6 can be turned on at time t3, and the potential of the output voltage Vout becomes M. . As a result, the output voltage Vout is output according to the waveform of the voltage command value Vcmd between times t3 and t4.
電圧指令値Ｖｃｍｄと出力電流Ｉｏｕｔが同時に正から負へと変化した場合におけるゲート駆動波形を図９に示す。なお、本来、電圧指令値Ｖｃｍｄは正弦波状で電流波形も連続的であるが、図９では説明を容易にするためステップ状に変化したものとする。 FIG. 9 shows a gate drive waveform when the voltage command value Vcmd and the output current Iout are simultaneously changed from positive to negative. Originally, the voltage command value Vcmd is sinusoidal and the current waveform is continuous, but in FIG. 9, it is assumed that the voltage command value Vcmd is changed in a step shape for easy explanation.
従来技術では電圧指令値Ｖｃｍｄが正のときは、スイッチＳ２をＯＦＦ，スイッチＳ３，Ｓ６をＯＮにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ１より生成されるゲート指令値ＰＷＭ１に応じてスイッチＳ１，Ｓ４，Ｓ５をスイッチングし、電圧指令値Ｖｃｍｄが負のときは、スイッチＳ１をＯＦＦ，スイッチＳ４，Ｓ５をＯＮにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ２より生成されるゲート指令値ＰＷＭ２に応じてスイッチＳ２，Ｓ３，Ｓ６をスイッチングしていた。また、スイッチング時にはＰ−Ｍ間、Ｍ−Ｎ間，Ｐ−Ｎ間の短絡防止のため、デッドタイムＤＴが設けられていた。 In the prior art, when the voltage command value Vcmd is positive, the switch S2 is turned off, the switches S3 and S6 are turned on, and the switches S1, S4 and S4 are switched according to the gate command value PWM1 generated from the voltage command value Vcmd and the carrier signal carrier1. When S5 is switched and the voltage command value Vcmd is negative, the switch S1 is turned OFF, the switches S4 and S5 are turned ON, and the switches S2 and S2 are switched according to the gate command value PWM2 generated from the voltage command value Vcmd and the carrier signal carrier2. S3 and S6 were switched. Further, at the time of switching, a dead time DT is provided to prevent a short circuit between PM, MN, and PN.
本実施形態では、電圧指令値Ｖｃｍｄが正のときは、スイッチＳ２をＯＦＦ，スイッチＳ３，Ｓ６をＯＮ，スイッチＳ４，Ｓ５をＯＦＦにし、電圧指令値Ｖｃｍｄとキャリア信号ｃａｒｒｉｅｒ１より生成されるゲート指令値ＰＷＭ１に応じてスイッチＳ１をスイッチングし、電圧指令値Ｖｃｍｄが負のときは、スイッチＳ１をＯＦＦ，スイッチＳ３，Ｓ６をＯＦＦ，スイッチＳ４，Ｓ５をＯＮにし、電圧指令値Ｖｃｍｄとキャリアｃａｒｒｉｅｒ２より生成されるゲート指令値ＰＷＭ２に応じてスイッチＳ２をスイッチングする。また、ゲート出力パターンが１から５へと切替わるときはＰ−Ｎ間の短絡防止のため、デッドタイムＤＴが設けられる。 In this embodiment, when the voltage command value Vcmd is positive, the switch S2 is turned off, the switches S3 and S6 are turned on, the switches S4 and S5 are turned off, and the gate command value generated from the voltage command value Vcmd and the carrier signal carrier1. When the switch S1 is switched according to PWM1 and the voltage command value Vcmd is negative, the switch S1 is turned off, the switches S3 and S6 are turned off, the switches S4 and S5 are turned on, and the voltage command value Vcmd and the carrier carrier2 are generated. The switch S2 is switched according to the gate command value PWM2. When the gate output pattern is switched from 1 to 5, a dead time DT is provided to prevent a short circuit between PN.
出力電流Ｉｏｕｔが電圧指令値Ｖｃｍｄに対して遅れている状態において、電圧指令値Ｖｃｍｄが正から負へと変化した場合におけるゲート駆動信号波形を図１０に示す。 FIG. 10 shows a gate drive signal waveform when the voltage command value Vcmd changes from positive to negative in a state where the output current Iout is delayed with respect to the voltage command value Vcmd.
従来技術，本実施形態ともに電圧指令値Ｖｃｍｄが正から負へと変化した時刻ｔ１においてゲート駆動信号に変化はない。従来技術では出力電流Ｉｏｕｔが正から負へと変化してもスイッチＳ１〜Ｓ６へのゲート駆動信号に変化がないのに対して、本実施形態では出力電流Ｉｏｕｔが正から負へと変化した時刻ｔ２においてスイッチＳ３，Ｓ６をオフしスイッチＳ４，Ｓ５をオンする。時刻ｔ２において従来技術と本実施形態でＳ１〜Ｓ６へのゲート駆動信号に違いがあるが、出力電圧Ｖｏｕｔの電位はともにＭで同じである。 In both the prior art and the present embodiment, the gate drive signal does not change at time t1 when the voltage command value Vcmd changes from positive to negative. In the prior art, even when the output current Iout changes from positive to negative, the gate drive signal to the switches S1 to S6 does not change. In this embodiment, the time when the output current Iout changes from positive to negative. At t2, the switches S3 and S6 are turned off and the switches S4 and S5 are turned on. At time t2, there is a difference between the gate drive signals to S1 to S6 in the prior art and this embodiment, but the potential of the output voltage Vout is the same at M.
出力電流Ｉｏｕｔが電圧指令値Ｖｃｍｄに対して進んでいる状態において、電圧指令値Ｖｃｍｄが正から負へと変化した場合におけるゲート駆動信号波形を図１１に示す。 FIG. 11 shows a gate drive signal waveform when the voltage command value Vcmd changes from positive to negative in a state where the output current Iout is advanced with respect to the voltage command value Vcmd.
従来技術では出力電流Ｉｏｕｔが正から負へと変化してもＳ１〜Ｓ６へのゲート駆動信号に変化がないのに対して、本実施形態では出力電流Ｉｏｕｔが正から負へと変化した時刻ｔ１においてスイッチＳ３，Ｓ６をオフにし、スイッチＳ４，Ｓ５をオンにする。従来技術，本実施形態ともに電圧指令値Ｖｃｍｄが正から負へと変化した時刻ｔ２においてゲート駆動信号に変化はない。時刻ｔ１において従来技術と本実施形態でスイッチＳ１〜Ｓ６へのゲート駆動信号に違いがあるが、出力電圧Ｖｏｕｔの電位はともにＭで同じである。 In the prior art, even if the output current Iout changes from positive to negative, the gate drive signal to S1 to S6 does not change. In this embodiment, the time t1 when the output current Iout changes from positive to negative. The switches S3 and S6 are turned off and the switches S4 and S5 are turned on. In both the prior art and the present embodiment, the gate drive signal does not change at time t2 when the voltage command value Vcmd changes from positive to negative. At time t1, there is a difference in the gate drive signal to the switches S1 to S6 in the prior art and in the present embodiment, but the potential of the output voltage Vout is the same at M.
以上示したように、本実施形態によれば、電圧指令値と出力電流の向きに応じてゲート出力パターンを決定し、前回のゲート出力パターンと今回のゲート出力パターンに応じてデッドタイムの要否を判定し、ゲート出力パターンとデッドタイムの要否に応じてゲート駆動信号を生成することにより、デッドタイム期間を設ける回数が従来の方法よりも低減できるため、出力電圧の歪みを抑制することが可能となる。 As described above, according to the present embodiment, the gate output pattern is determined according to the voltage command value and the direction of the output current, and the necessity of the dead time is determined according to the previous gate output pattern and the current gate output pattern. By generating the gate drive signal according to the gate output pattern and the necessity of dead time, the number of times of providing the dead time period can be reduced as compared with the conventional method, so that distortion of the output voltage can be suppressed. It becomes possible.
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。 Although the present invention has been described in detail only for the specific examples described above, it is obvious to those skilled in the art that various changes and modifications are possible within the scope of the technical idea of the present invention. Such variations and modifications are naturally within the scope of the claims.
例えば、交流出力点とＭ間に接続する双方向スイッチは図３に示した３つの構成全てにおいて実施可能である。 For example, the bidirectional switch connected between the AC output point and M can be implemented in all three configurations shown in FIG.
また、実施形態では３レベルインバータについて説明しているが、３レベル以外のマルチレベルインバータに対しても本願発明は適用可能であり、マルチレベルコンバータに対しても適用可能である。 Further, although the three-level inverter has been described in the embodiment, the present invention can be applied to multi-level inverters other than the three levels, and can also be applied to a multi-level converter.
Ｖｃｍｄ…電圧指令値
Ｉｏｕｔ…出力電流
Ｐｔｎ…ゲート出力パターン
Ｐｔｎ＿０…前回のゲート出力パターン
３…ゲート駆動パターン判定部
４…デッドタイム判定部
５…ゲート駆動信号生成部
Ｓ１〜Ｓ６…スイッチ
Ｓ７…双方向スイッチ
Ｍ…直流電圧源の中間電位
Vcmd ... Voltage command value Iout ... Output current Ptn ... Gate output pattern Ptn_0 ... Previous
Claims (2)
電圧指令値と出力電流の向きに応じてゲート出力パターンを決定するゲート出力パターン判定部と、
前回のゲート出力パターンと今回のゲート出力パターンに応じてデッドタイムの要否を判定するデッドタイム判定部と、
ゲート出力パターンとデッドタイムの要否に応じてゲート駆動信号を生成するゲート駆動信号生成部と、を備えたことを特徴とするマルチレベル電力変換装置のゲート駆動信号生成装置。 A gate drive signal generator for a multi-level power converter that generates an AC output converted from a voltage of a DC voltage source into a plurality of voltage levels,
A gate output pattern determination unit that determines a gate output pattern according to the voltage command value and the direction of the output current;
A dead time determination unit that determines the necessity of dead time according to the previous gate output pattern and the current gate output pattern;
A gate drive signal generation device for a multi-level power conversion device, comprising: a gate drive signal generation unit that generates a gate drive signal according to the necessity of a gate output pattern and dead time.
直流電圧源の両端子間に接続された第１，第２スイッチと、直流電圧源の中間電位と、第１，第２スイッチの共通接続点との間に接続された双方向スイッチと、を各相に備え、第１，第２スイッチの共通接続点を交流出力端子とすることを特徴とする請求項１記載のマルチレベル電力変換装置のゲート駆動信号生成装置。 The main circuit of the multilevel power converter is
A first and a second switch connected between both terminals of the DC voltage source, a bidirectional switch connected between the intermediate potential of the DC voltage source and a common connection point of the first and second switches; The gate drive signal generation device for a multilevel power converter according to claim 1, wherein the common connection point of the first and second switches is used as an AC output terminal for each phase.
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