JP2018160518A - Semiconductor device, display device and electronic equipment - Google Patents

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督章 國吉
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which enables the increase in contact stability, a display device using the semiconductor device, and a piece of electronic equipment.SOLUTION: A method of manufacturing a semiconductor device comprises the steps of: forming an UC film 12 on a whole surface of a substrate 11; subsequently, growing a metal film on the UC film 12, and patterning, by dry etching, the metal film in a predetermined shape to form a lower electrode 13; forming a first insulation film 14 on a whole surface of the resultant substrate 11 so as to cover the lower electrode 13; subsequently, growing a film of an oxide semiconductor material on the first insulation film 14 by a sputtering method or the like and then, patterning the film in a predetermined shape by photolithography or etching to form a semiconductor film 15; and thereafter growing a second insulation film 16 on a whole surface of the resultant substrate 11 so as to cover the semiconductor film 15.SELECTED DRAWING: Figure 3A

Description

本技術は、例えば薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）と保持容量とを接続するためのコンタクト部を有する半導体装置、この半導体装置を用いた表示装置および電子機器に関する。   The present technology relates to a semiconductor device having a contact portion for connecting, for example, a thin film transistor (TFT) and a storage capacitor, a display device using the semiconductor device, and an electronic apparatus.

近年、アクティブマトリクス駆動方式のディスプレイの大画面化および高速駆動化に伴い、酸化物半導体膜をチャネルに用いた薄膜トランジスタの開発が活発に行われている（例えば、特許文献１，２）。例えば、表示装置等を駆動するための半導体装置には、このような薄膜トランジスタとともに、保持容量が設けられ、薄膜トランジスタと保持容量とが電気的に接続される。   2. Description of the Related Art In recent years, with the increase in the screen size and speed of an active matrix drive display, development of a thin film transistor using an oxide semiconductor film as a channel has been actively performed (for example, Patent Documents 1 and 2). For example, a semiconductor device for driving a display device or the like is provided with a storage capacitor in addition to such a thin film transistor, and the thin film transistor and the storage capacitor are electrically connected.

特開２０１５−１０８７３１号公報Japanese Patent Laying-Open No. 2015-108731 特開２０１６−９７９１号公報JP-A-2006-9791

半導体装置では、このようなコンタクト（接続）の安定性を高めることが望まれている。   In a semiconductor device, it is desired to improve the stability of such a contact (connection).

コンタクトの安定性を高めることが可能な半導体装置、この半導体装置を用いた表示装置および電子機器を提供することが望ましい。   It is desirable to provide a semiconductor device capable of improving contact stability, a display device using the semiconductor device, and an electronic apparatus.

本技術の一実施の形態に係る半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の、少なくとも第３領域に設けられた第１配線と、第１配線を覆う第１絶縁膜と、第１絶縁膜を間にして、基板上の第１領域および第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、半導体膜を覆う第２絶縁膜と、第２絶縁膜を間にして基板上の第２領域および第３領域に設けられ、第２絶縁膜および第１絶縁膜に設けられた接続孔を介して、第２領域で半導体膜に接するとともに、第３領域で第１配線に接する第２配線とを備え、第２配線の幅および半導体膜の幅が接続孔の幅よりも大きいものである。   A semiconductor device according to an embodiment of the present technology includes a substrate in which a first region, a second region, and a third region are provided adjacent to each other in this order along a predetermined direction, and at least a third on the substrate. The first wiring provided in the region, the first insulating film covering the first wiring, and the first insulating film are provided in the first region and the second region on the substrate, and at least partly low. A semiconductor film having a resistance region; a second insulating film covering the semiconductor film; and a second insulating film provided between the second insulating film and the first insulating film. A second wiring that is in contact with the semiconductor film in the second region and in contact with the first wiring in the third region, and the width of the second wiring and the width of the semiconductor film are the width of the connection hole. Is bigger than that.

本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する半導体装置を備え、半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の、少なくとも第３領域に設けられた第１配線と、第１配線を覆う第１絶縁膜と、第１絶縁膜を間にして、基板上の第１領域および第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、半導体膜を覆う第２絶縁膜と、第２絶縁膜を間にして基板上の第２領域および第３領域に設けられ、第２絶縁膜および第１絶縁膜に設けられた接続孔を介して、第２領域で半導体膜に接するとともに、第３領域で第１配線に接する第２配線とを含み、第２配線の幅および半導体膜の幅が接続孔の幅よりも大きいものである。   A display device according to an embodiment of the present technology includes a display element and a semiconductor device that drives the display element. The semiconductor device includes a first region, a second region, and a third region along a predetermined direction. A substrate provided adjacently in order, a first wiring provided on at least the third region on the substrate, a first insulating film covering the first wiring, and a first insulating film interposed therebetween, A semiconductor film provided in the first region and the second region and having a low-resistance region in at least a part thereof; a second insulating film covering the semiconductor film; and a second region on the substrate with the second insulating film therebetween A second wiring that is provided in the third region and is in contact with the semiconductor film in the second region and a second wiring that is in contact with the first wiring in the third region through a connection hole provided in the second insulating film and the first insulating film. The width of the second wiring and the width of the semiconductor film are larger than the width of the connection hole It is intended.

本技術の一実施の形態に係る電子機器は、上記本技術の表示装置を備えたものである。   An electronic apparatus according to an embodiment of the present technology includes the display device of the present technology.

本技術の一実施の形態に係る半導体装置、表示装置および電子機器では、第２領域および第３領域の第２配線を介して、半導体膜と第１配線とのコンタクトが形成される。ここで、第２配線の幅および半導体膜の幅が接続孔の幅よりも大きくなっているので、第１領域の半導体膜が接続孔と同じ幅で膜減りし、あるいは消失したとしても、キャリアの経路が確保される。   In the semiconductor device, the display device, and the electronic device according to the embodiment of the present technology, the contact between the semiconductor film and the first wiring is formed through the second wiring in the second region and the third region. Here, since the width of the second wiring and the width of the semiconductor film are larger than the width of the connection hole, even if the semiconductor film in the first region is reduced in thickness by the same width as the connection hole or disappears, the carrier The route is secured.

本技術の一実施の形態に係る半導体装置、表示装置および電子機器によれば、第２配線の幅および半導体膜の幅を接続孔の幅よりも大きくしたので、第１領域の半導体膜が接続孔と同じ幅で膜減りし、あるいは消失してもキャリアの経路が確保され、半導体膜と第１配線とを安定的に接続することができる。よって、コンタクトの安定性を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。   According to the semiconductor device, the display device, and the electronic apparatus according to the embodiment of the present technology, the width of the second wiring and the width of the semiconductor film are made larger than the width of the connection hole. Even if the film is reduced or disappears with the same width as the hole, a carrier path is secured, and the semiconductor film and the first wiring can be stably connected. Therefore, contact stability can be improved. Note that the effects described here are not necessarily limited, and may be any effects described in the present disclosure.

本技術の一実施の形態に係る半導体装置の概略構成を表す断面模式図である。It is a cross-sectional schematic diagram showing the schematic structure of the semiconductor device which concerns on one embodiment of this technique. （Ａ）は図１に示したコンタクト部の構成を表す平面図、（Ｂ）は（Ａ）のＢ-Ｂ線に沿った断面図、（Ｃ）は（Ａ）のＣ−Ｃ線に沿った断面図である。(A) is a plan view showing the configuration of the contact portion shown in FIG. 1, (B) is a sectional view taken along line BB in (A), and (C) is taken along line CC in (A). FIG. 図１に示した半導体装置の製造の一工程を表す断面模式図である。FIG. 2 is a schematic cross-sectional view illustrating a process of manufacturing the semiconductor device illustrated in FIG. 1. 図３Ａに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process following FIG. 3A. 図３Ｂに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process following FIG. 3B. （Ａ）は図３Ｃに続く工程を表す平面模式図、（Ｂ）は（Ａ）のＢ-Ｂ線に沿った断面図、（Ｃ）は（Ａ）のＣ−Ｃ線に沿った断面図である。(A) is a schematic plan view showing the process following FIG. 3C, (B) is a sectional view taken along line BB in (A), and (C) is a sectional view taken along line CC in (A). It is. 図４に続く工程を表す断面模式図である。FIG. 5 is a schematic cross-sectional view illustrating a process following FIG. 4. （Ａ）は比較例に係る半導体装置の概略構成を表す平面模式図、（Ｂ）はその断面模式図である。(A) is a schematic plan view showing a schematic configuration of a semiconductor device according to a comparative example, and (B) is a schematic cross-sectional view thereof. 図２に示したキャリアの経路の大きさとコンタクト抵抗との関係を表す図である。半導体装置の作用について説明するための断面模式図である。FIG. 3 is a diagram illustrating a relationship between a size of a carrier path illustrated in FIG. 2 and contact resistance. It is a cross-sectional schematic diagram for demonstrating the effect | action of a semiconductor device. 図１に示した半導体装置を適用した表示装置の機能構成を表すブロック図である。FIG. 2 is a block diagram illustrating a functional configuration of a display device to which the semiconductor device illustrated in FIG. 1 is applied. 図１に示した半導体装置を適用した撮像装置の構成を表すブロック図である。It is a block diagram showing the structure of the imaging device to which the semiconductor device shown in FIG. 1 is applied. 電子機器の構成を表すブロック図である。It is a block diagram showing the structure of an electronic device.

以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（第１領域の第１配線と半導体膜との間に絶縁膜を有する半導体装置の例）
２．適用例１（表示装置および撮像装置の例）
３．適用例２（電子機器の例） Hereinafter, embodiments of the present technology will be described in detail with reference to the drawings. The description will be given in the following order.
1. Embodiment (an example of a semiconductor device having an insulating film between a first wiring in a first region and a semiconductor film)
2. Application example 1 (example of display device and imaging device)
3. Application Example 2 (Example of electronic equipment)

＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る半導体装置（半導体装置１）の断面構成を模式的に表したものである。半導体装置１は、例えば表示装置および撮像装置（後述の図８の表示装置２Ａおよび図９の撮像装置２Ｂ）等の駆動回路に用いられるものである。この半導体装置１には、トップゲート型の薄膜トランジスタ（トランジスタＴｒ）および保持容量（保持容量Ｃｓ）が設けられ、トランジスタＴｒと保持容量Ｃｓとはコンタクト部１０により電気的に接続されている。 <Embodiment>
[Constitution]
FIG. 1 schematically illustrates a cross-sectional configuration of a semiconductor device (semiconductor device 1) according to an embodiment of the present technology. The semiconductor device 1 is used for a drive circuit such as a display device and an imaging device (a display device 2A in FIG. 8 and an imaging device 2B in FIG. 9 described later). The semiconductor device 1 is provided with a top-gate thin film transistor (transistor Tr) and a storage capacitor (storage capacitor Cs), and the transistor Tr and the storage capacitor Cs are electrically connected by a contact portion 10.

トランジスタＴｒは、基板１１上に、ＵＣ（Under Coat）膜１２および第１絶縁膜１４を介して半導体膜１５、第２絶縁膜１６およびゲート電極１７をこの順に有している。半導体膜１５（後述の低抵抗領域１５ｂ）にはソース・ドレイン電極２１が電気的に接続されている。   The transistor Tr has a semiconductor film 15, a second insulating film 16, and a gate electrode 17 in this order on a substrate 11 via a UC (Under Coat) film 12 and a first insulating film 14. A source / drain electrode 21 is electrically connected to the semiconductor film 15 (a low resistance region 15b described later).

保持容量Ｃｓは、基板１１上に、ＵＣ膜１２を介して下部電極１３（第１配線）および上部電極１５Ｃを有しており、下部電極１３と上部電極１５Ｃとの間には第１絶縁膜１４が設けられている。コンタクト部１０には、ゲート配線１７Ｗが設けられており、このゲート配線１７Ｗ（第２配線）を介して、半導体膜１５と下部電極１３とが電気的に接続されている。半導体装置１は、ゲート電極１７およびゲート配線１７Ｗ上に、金属酸化膜１８および層間絶縁膜１９をこの順に有している。ソース・ドレイン電極２１は、層間絶縁膜１９上に設けられており、層間絶縁膜１９および金属酸化膜１８を貫通する接続孔を介して半導体膜１５に接続されている。   The storage capacitor Cs has a lower electrode 13 (first wiring) and an upper electrode 15C on the substrate 11 via a UC film 12, and a first insulating film is interposed between the lower electrode 13 and the upper electrode 15C. 14 is provided. The contact portion 10 is provided with a gate wiring 17W, and the semiconductor film 15 and the lower electrode 13 are electrically connected through the gate wiring 17W (second wiring). The semiconductor device 1 has a metal oxide film 18 and an interlayer insulating film 19 in this order on the gate electrode 17 and the gate wiring 17W. The source / drain electrodes 21 are provided on the interlayer insulating film 19 and are connected to the semiconductor film 15 through connection holes that penetrate the interlayer insulating film 19 and the metal oxide film 18.

半導体膜１５のうち、ゲート電極１７と対向する領域は、トランジスタＴｒのチャネル領域１５ａであり、このチャネル領域１５ａに隣接してチャネル領域１５ａよりも電気抵抗の低い低抵抗領域１５ｂが設けられている。   In the semiconductor film 15, the region facing the gate electrode 17 is a channel region 15a of the transistor Tr, and a low resistance region 15b having an electric resistance lower than that of the channel region 15a is provided adjacent to the channel region 15a. .

基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。   The substrate 11 is made of, for example, glass, quartz, silicon, or the like. Or the board | substrate 11 may be comprised from resin materials, such as PET (polyethylene terephthalate), PI (polyimide), PC (polycarbonate), or PEN (polyethylene naphthalate), for example. In addition to this, a substrate 11 made of a metal plate such as stainless steel (SUS) with an insulating material can be used.

ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２では、基板１１に近い位置から順にＵＣ膜１２ＡおよびＵＣ膜１２Ｂがこの順に積層されていてもよい。例えば、ＵＣ膜１２Ａは窒化シリコン（ＳｉＮ）膜、ＵＣ膜１２Ｂは酸化シリコン（ＳｉＯ）膜により構成されている。ＵＣ膜１２は、基板１１全面にわたって設けられている。   The UC film 12 is for preventing substances such as sodium ions from moving from the substrate 11 to the upper layer, and is made of an insulating material such as a silicon nitride (SiN) film and a silicon oxide (SiO) film. Yes. For example, in the UC film 12, a UC film 12A and a UC film 12B may be stacked in this order from a position close to the substrate 11. For example, the UC film 12A is composed of a silicon nitride (SiN) film, and the UC film 12B is composed of a silicon oxide (SiO) film. The UC film 12 is provided over the entire surface of the substrate 11.

（保持容量Ｃｓ）
下部電極１３は、ＵＣ膜１２上の選択的な領域に設けられている。下部電極１３の一部は、上部電極１５Ｃから露出してコンタクト部１０に延在している。下部電極１３は、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。下部電極１３は、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。下部電極１３は、金属以外の導電性材料により構成されていてもよい。 (Retention capacity Cs)
The lower electrode 13 is provided in a selective region on the UC film 12. A part of the lower electrode 13 is exposed from the upper electrode 15 </ b> C and extends to the contact portion 10. The lower electrode 13 includes, for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), silver (Ag), and titanium (Ti). The lower electrode 13 may be made of an alloy or a laminated film including a plurality of metal films. The lower electrode 13 may be made of a conductive material other than metal.

第１絶縁膜１４は、下部電極１３を覆うように設けられ、下部電極１３と上部電極１５Ｃとの間に介在している。この第１絶縁膜１４は、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯｘ）等の無機絶縁膜により構成されている。   The first insulating film 14 is provided so as to cover the lower electrode 13, and is interposed between the lower electrode 13 and the upper electrode 15C. The first insulating film 14 is made of an inorganic insulating film such as a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride (SiON), and an aluminum oxide film (AlOx).

上部電極１５Ｃは、第１絶縁膜１４を間にして下部電極１３に対向している。後述するように、この上部電極１５Ｃは、例えば半導体膜１５と同一工程で形成されるものであり、半導体膜１５と同一の構成材料を含むとともに、半導体膜１５の低抵抗領域１５ｂと同一の厚みを有している。上部電極１５Ｃには、例えば低抵抗化された酸化物半導体材料を用いることができる。   The upper electrode 15C faces the lower electrode 13 with the first insulating film 14 therebetween. As will be described later, the upper electrode 15C is formed, for example, in the same process as the semiconductor film 15, includes the same constituent material as the semiconductor film 15, and has the same thickness as the low resistance region 15b of the semiconductor film 15. have. For the upper electrode 15C, for example, a low-resistance oxide semiconductor material can be used.

（トランジスタＴｒ）
半導体膜１５は、第１絶縁膜１４上の選択的な領域に設けられている。半導体膜１５は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体膜１５に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。半導体膜１５は、アモルファスシリコン，微結晶シリコン，多結晶シリコンまたは有機半導体等の他の半導体材料を用いて構成するようにしてもよい。半導体膜１５の厚みは、例えば１０ｎｍ〜３００ｎｍであり、６０ｎｍ以下であることが好ましい。半導体膜１５の厚みを薄くすることにより、半導体中に含まれる欠陥の絶対量が減少し、しきい値電圧の負シフトが抑えられる。したがって、オンオフ比の高い、優れたトランジスタ特性を実現することができる。また、半導体膜１５の成膜に要する時間が短縮されるので、生産性を向上させることができる。 (Transistor Tr)
The semiconductor film 15 is provided in a selective region on the first insulating film 14. The semiconductor film 15 is mainly composed of an oxide of at least one element selected from, for example, indium (In), gallium (Ga), zinc (Zn), tin (Sn), titanium (Ti), and niobium (Nb). As an oxide semiconductor. Specifically, the semiconductor film 15 is formed of indium tin zinc oxide (ITZO), indium gallium zinc oxide (IGZO: InGaZnO), zinc oxide (ZnO), indium zinc oxide (IZO), indium gallium oxide (IGO), indium tin oxide. (ITO), indium oxide (InO), or the like can be used. The semiconductor film 15 may be configured using other semiconductor materials such as amorphous silicon, microcrystalline silicon, polycrystalline silicon, or an organic semiconductor. The thickness of the semiconductor film 15 is, for example, 10 nm to 300 nm, and preferably 60 nm or less. By reducing the thickness of the semiconductor film 15, the absolute amount of defects contained in the semiconductor is reduced, and negative shift of the threshold voltage is suppressed. Accordingly, excellent transistor characteristics with a high on / off ratio can be realized. In addition, since the time required for forming the semiconductor film 15 is shortened, productivity can be improved.

半導体膜１５の低抵抗領域１５ｂは、チャネル領域１５ａの両側に設けられている。一方の低抵抗領域１５ｂには、ソース・ドレイン電極２１が接続されている。他方の低抵抗領域１５ｂは、コンタクト部１０に延在し、ゲート配線１７Ｗを介して保持容量Ｃｓの下部電極１３に接続されている。   The low resistance region 15b of the semiconductor film 15 is provided on both sides of the channel region 15a. A source / drain electrode 21 is connected to one low resistance region 15b. The other low resistance region 15b extends to the contact portion 10 and is connected to the lower electrode 13 of the storage capacitor Cs via the gate wiring 17W.

半導体膜１５とゲート電極１７との間に設けられた第２絶縁膜１６は、ゲート絶縁膜として機能するものである。この第２絶縁膜１６は、平面視でゲート電極１７と同一形状を有している。即ち、トランジスタＴｒは、セルフアライン構造を有する薄膜トランジスタである。第２絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯx）、シリコン窒化膜（ＳｉＮx）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯx）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。 The second insulating film 16 provided between the semiconductor film 15 and the gate electrode 17 functions as a gate insulating film. The second insulating film 16 has the same shape as the gate electrode 17 in plan view. That is, the transistor Tr is a thin film transistor having a self-aligned structure. The second insulating film 16 is, for example, a single layer film made of one of a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), a silicon nitride oxide film (SiON), and an aluminum oxide film (AlO x ), Or it is comprised by the laminated film which consists of 2 or more types of them.

第２絶縁膜１６上のゲート電極１７は、印加されるゲート電圧（Ｖｇ）によってチャネル領域１５ａ中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１７の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。   The gate electrode 17 on the second insulating film 16 functions as a wiring for supplying a potential as well as controlling the carrier density in the channel region 15a by the applied gate voltage (Vg). The constituent material of the gate electrode 17 is, for example, titanium (Ti), tungsten (W), tantalum (Ta), aluminum (Al), molybdenum (Mo), silver (Ag), neodymium (Nd), and copper (Cu). The simple substance and alloy containing 1 type of these are mentioned. Alternatively, it may be a compound film containing at least one of them and a laminated film containing two or more kinds. For example, a transparent conductive film such as ITO may be used.

金属酸化膜１８は、例えば基板１１の全面に設けられ、ゲート電極１７およびゲート配線１７Ｗを覆うとともに、半導体膜１５の低抵抗領域１５ｂに接している。この金属酸化膜１８としては、例えば、酸化アルミニウム（Ａｌ2Ｏ3）膜を用いることができる。このような低抵抗領域１５ｂに接する金属酸化膜１８を設けることにより、低抵抗領域１５ｂの電気抵抗を安定して維持することができる。 For example, the metal oxide film 18 is provided on the entire surface of the substrate 11, covers the gate electrode 17 and the gate wiring 17 </ b> W, and is in contact with the low resistance region 15 b of the semiconductor film 15. As the metal oxide film 18, for example, an aluminum oxide (Al 2 O 3 ) film can be used. By providing such a metal oxide film 18 in contact with the low resistance region 15b, the electrical resistance of the low resistance region 15b can be stably maintained.

層間絶縁膜１９は、例えば基板１１の全面に設けられている。層間絶縁膜１９は、例えば、金属酸化膜１８に近い位置から順に、層間絶縁膜１９Ａ，層間絶縁膜１９Ｂおよび層間絶縁膜１９Ｃがこの順に積層された積層膜により構成されている。層間絶縁膜１９Ａには、例えばの酸化シリコン（ＳｉＯ2）膜を用いることができる。層間絶縁膜１９Ａには、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜等を用いるようにしてもよい。層間絶縁膜１９Ｂには、例えば酸化アルミニウム（Ａｌ2Ｏ3）膜を用いることができる。層間絶縁膜１９Ｃには、例えば感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜１９Ｃは、例えばポリイミド樹脂膜により構成されている。層間絶縁膜１９Ｃには、ノボラック樹脂またはアクリル樹脂等を用いるようにしてもよい。 The interlayer insulating film 19 is provided on the entire surface of the substrate 11, for example. The interlayer insulating film 19 is constituted by, for example, a stacked film in which an interlayer insulating film 19A, an interlayer insulating film 19B, and an interlayer insulating film 19C are stacked in this order from a position close to the metal oxide film 18. For example, a silicon oxide (SiO 2 ) film can be used as the interlayer insulating film 19A. For the interlayer insulating film 19A, a silicon nitride (SiN) film, a silicon oxynitride (SiON) film, or the like may be used. For example, an aluminum oxide (Al 2 O 3 ) film can be used as the interlayer insulating film 19B. For example, a resin film having photosensitivity can be used for the interlayer insulating film 19C. Specifically, the interlayer insulating film 19C is made of, for example, a polyimide resin film. A novolac resin, an acrylic resin, or the like may be used for the interlayer insulating film 19C.

ソース・ドレイン電極２１は、トランジスタＴｒのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１７の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極としては、電気伝導性の良い材料が選択されることが望ましい。   The source / drain electrode 21 functions as the source or drain of the transistor Tr, and includes, for example, the same metal or transparent conductive film as listed as the constituent material of the gate electrode 17. As the source / drain electrodes, it is desirable to select a material having good electrical conductivity.

（コンタクト部１０）
図２を用いてコンタクト部１０の構成を説明する。図２（Ａ）はコンタクト部１０の平面構成、図２（Ｂ）は図２（Ａ）に示したＢ−Ｂ線に沿った断面構成、図２（Ｃ）は図２（Ａ）に示したＣ−Ｃ線に沿った断面構成をそれぞれ表している。図２（Ｂ）（Ｃ）では、ＵＣ膜１２の図示を省略している。コンタクト部１０には、配線の延在方向（トランジスタＴｒおよび保持容量Ｃｓの配列方向、図２ではＸ方向）に沿って、トランジスタＴｒに近い位置から順に、第１領域１０−１、第２領域１０−２および第３領域１０−３が互いに隣接して設けられている。 (Contact part 10)
The structure of the contact part 10 is demonstrated using FIG. 2A is a plan configuration of the contact portion 10, FIG. 2B is a cross-sectional configuration along line BB shown in FIG. 2A, and FIG. 2C is shown in FIG. The cross-sectional configuration along the line CC is shown. In FIGS. 2B and 2C, the UC film 12 is not shown. The contact portion 10 includes a first region 10-1 and a second region in order from a position close to the transistor Tr along the wiring extending direction (the arrangement direction of the transistor Tr and the storage capacitor Cs, the X direction in FIG. 2). The 10-2 and the third region 10-3 are provided adjacent to each other.

コンタクト部１０では、基板１１上に、ＵＣ膜１２、下部電極１３、第１絶縁膜１４、半導体膜１５、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられ、第２領域１０−２および第３領域１０−３に配置された接続孔Ｈにより、半導体膜１５と下部電極１３とが電気的に接続されている。接続孔Ｈは、例えば、配線（下部電極１３、半導体膜１５およびゲート配線１７Ｗ）の幅方向（電流の流れる方向と直交する方向、図２（Ａ）のＹ方向）の略中央部に配置されている。後述するように、コンタクト部１０の第１絶縁膜１４は、例えば保持容量Ｃｓの第１絶縁膜１４と同一工程で形成されるものであり、第１絶縁膜１４と同一の構成材料を含むとともに、第１絶縁膜１４と同一の厚みを有している。コンタクト部１０の第２絶縁膜１６，ゲート配線１７Ｗは、例えばそれぞれトランジスタＴｒの第２絶縁膜１６（ゲート絶縁膜），ゲート電極１７と同一工程で形成されるものであり、第２絶縁膜１６（ゲート絶縁膜），ゲート電極１７と同一の構成材料を含むとともに、第２絶縁膜１６（ゲート絶縁膜），ゲート電極１７と同一の厚みを有している。   In the contact portion 10, the UC film 12, the lower electrode 13, the first insulating film 14, the semiconductor film 15, the second insulating film 16, and the gate wiring 17W are provided in this order on the substrate 11, and the second region 10-2 and The semiconductor film 15 and the lower electrode 13 are electrically connected by the connection hole H disposed in the third region 10-3. For example, the connection hole H is disposed at a substantially central portion in the width direction of the wiring (the lower electrode 13, the semiconductor film 15, and the gate wiring 17 </ b> W) (the direction perpendicular to the current flow direction, the Y direction in FIG. 2A). ing. As will be described later, the first insulating film 14 of the contact portion 10 is formed in the same process as the first insulating film 14 of the storage capacitor Cs, for example, and includes the same constituent material as the first insulating film 14. The first insulating film 14 has the same thickness. For example, the second insulating film 16 and the gate wiring 17W of the contact portion 10 are formed in the same process as the second insulating film 16 (gate insulating film) and the gate electrode 17 of the transistor Tr, respectively. (Gate insulating film) and the same constituent material as the gate electrode 17 and the same thickness as the second insulating film 16 (gate insulating film) and the gate electrode 17.

第１領域１０−１は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４および半導体膜１５がこの順に設けられた領域である。即ち、第１領域１０−１では、半導体膜１５が第２絶縁膜１６およびゲート配線１７Ｗから露出されている。   The first region 10-1 is a region in which the UC film 12, the first insulating film 14, and the semiconductor film 15 are provided in this order on the substrate 11. That is, in the first region 10-1, the semiconductor film 15 is exposed from the second insulating film 16 and the gate wiring 17W.

第１領域１０−１の半導体膜１５は、低抵抗領域１５ｂであるが、その一部に高抵抗領域１５ｄが設けられている（図２（Ｂ））。高抵抗領域１５ｄは、半導体膜１５が複数回エッチングに曝されることにより、他の部分よりも膜減りし、あるいは半導体膜１５が消失している領域である（後述）。高抵抗領域１５ｄは、接続孔Ｈと隣接して配置され、例えば接続孔Ｈの幅（後述の幅ＷH）と同じ幅（図２のＹ方向の大きさ）で設けられている。 The semiconductor film 15 in the first region 10-1 is a low-resistance region 15b, but a high-resistance region 15d is provided in a part thereof (FIG. 2B). The high resistance region 15d is a region where the semiconductor film 15 is exposed to etching a plurality of times, so that the film thickness is reduced from other portions or the semiconductor film 15 is lost (described later). The high resistance region 15d is disposed adjacent to the connection hole H, and is provided, for example, with the same width (size in the Y direction in FIG. 2) as the width of the connection hole H (width W H described later).

第２領域１０−２は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４、半導体膜１５、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられた領域である。この第２領域１０−２では、第２絶縁膜１６の一部に接続孔Ｈが設けられ、ゲート配線１７Ｗと半導体膜１５とが接している。接続孔Ｈの半導体膜１５は、低抵抗領域１５ｂとなっている（図２（Ｂ））。詳細は後述するが、本実施の形態では、第１領域１０−１および第２領域１０−２に設けられたゲート配線１７Ｗの幅および半導体膜１５の幅（幅Ｗ10、図２（Ａ）のＹ方向の大きさ）が、接続孔の幅ＷHよりも大きくなっている。これにより、半導体膜１５に高抵抗領域１５ｄが存在する場合にも、キャリアの経路（後述のＥ１+Ｅ２）が確保され、半導体膜１５と下部電極１３とを安定的に接続することができる。 The second region 10-2 is a region in which the UC film 12, the first insulating film 14, the semiconductor film 15, the second insulating film 16, and the gate wiring 17W are provided in this order on the substrate 11. In the second region 10-2, a connection hole H is provided in a part of the second insulating film 16, and the gate wiring 17W and the semiconductor film 15 are in contact with each other. The semiconductor film 15 in the connection hole H is a low resistance region 15b (FIG. 2B). Although details will be described later, in this embodiment, the width of the gate wiring 17W and the width of the semiconductor film 15 (width W 10 , FIG. 2A) provided in the first region 10-1 and the second region 10-2. In the Y direction) is larger than the width W H of the connection hole. Thereby, even when the high resistance region 15d exists in the semiconductor film 15, a carrier path (E1 + E2 described later) is secured, and the semiconductor film 15 and the lower electrode 13 can be stably connected.

接続孔Ｈよりも拡幅した領域（図２（Ｃ））では、半導体膜１５とゲート配線１７Ｗとの間に第２絶縁膜１６が介在している。このため、接続孔Ｈの外側の半導体膜１５は、トランジスタに類似した特性を示すようにも思えるが、この部分の半導体膜１５も、導体として機能するようになっている。これは、半導体膜１５の少なくとも一部に低抵抗領域１５ｂが設けられており、この低抵抗領域１５ｂの高濃度キャリアが第２絶縁膜１６下の半導体膜１５にも拡散するためである。例えば、第１領域１０−１および接続孔Ｈの半導体膜１５は、低抵抗領域１５ｂとなっている。したがって、第１領域１０−１からのキャリアの染み出しにより、第２領域１０−２のうち第１領域１０−１に隣接する位置では、接続孔Ｈの外側の半導体膜１５も低抵抗化され、電流が流れるようになっている。   In the region wider than the connection hole H (FIG. 2C), the second insulating film 16 is interposed between the semiconductor film 15 and the gate wiring 17W. For this reason, the semiconductor film 15 outside the connection hole H seems to exhibit characteristics similar to those of a transistor, but this part of the semiconductor film 15 also functions as a conductor. This is because the low resistance region 15 b is provided in at least a part of the semiconductor film 15, and high-concentration carriers in the low resistance region 15 b diffuse into the semiconductor film 15 below the second insulating film 16. For example, the semiconductor film 15 in the first region 10-1 and the connection hole H is a low resistance region 15b. Accordingly, the leakage of carriers from the first region 10-1 causes the resistance of the semiconductor film 15 outside the connection hole H to be reduced at a position adjacent to the first region 10-1 in the second region 10-2. , The current flows.

接続孔Ｈの幅ＷHは例えば２μｍ以上であり、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ10は５μｍ以上であることが好ましい。半導体膜１５には、３μｍ以上のキャリアの経路（図２（Ａ）に示したＥ１+Ｅ２）が確保されていることが好ましい。Ｅ１+Ｅ２は、例えば、半導体膜１５の幅Ｗ10と接続孔Ｈの幅ＷHとの差である。３μｍ以上のキャリアの経路（Ｅ１+Ｅ２）を確保することで、コンタクト抵抗の増加を抑えることができる。例えば、Ｅ１およびＥ２は互いに同じ値であり、半導体膜１５の中央に接続孔Ｈが配置されている。あるいは、Ｅ１およびＥ２が互いに異なる値であり、半導体膜１５の中央からずれた位置に接続孔Ｈが配置されていてもよい。ゲート配線１７Ｗの幅および下部電極１３の幅も、接続孔Ｈの幅ＷHよりも大きくなっており、例えば半導体膜１５の幅Ｗ10と同じ値を有している。 The width W H of the connection hole H is, for example, 2 μm or more, and the width of the gate wiring 17W and the width W 10 of the semiconductor film 15 are preferably 5 μm or more. The semiconductor film 15 preferably has a carrier path (E1 + E2 shown in FIG. 2A) of 3 μm or more. E1 + E2, for example, is the difference between the width W H of the connection holes H to the width W 10 of the semiconductor film 15. By securing a carrier path (E1 + E2) of 3 μm or more, an increase in contact resistance can be suppressed. For example, E1 and E2 have the same value, and the connection hole H is disposed in the center of the semiconductor film 15. Alternatively, E1 and E2 may have different values, and the connection hole H may be disposed at a position shifted from the center of the semiconductor film 15. Width and the width of the lower electrode 13 of the gate wiring 17W also connection hole is larger than the width W H of H, for example, it has the same value as the width W 10 of the semiconductor film 15.

第３領域１０−３は、基板１１上に、ＵＣ膜１２、下部電極１３、第１絶縁膜１４、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられた領域である。この第３領域１０−３では、第２絶縁膜１６および第１絶縁膜１４を貫通する接続孔Ｈが設けられ、ゲート配線１７Ｗと下部電極１３とが接している。このように、接続孔Ｈでは、ゲート配線１７Ｗを介して半導体膜１５と下部電極１３とが電気的に接続されている。下部電極１３は、例えば第３領域１０−３から第２領域１０−２の一部に延在しているが、少なくとも第３領域１０−３に設けられていればよい。第２領域１０−２では、下部電極１３と半導体膜１５との間に第１絶縁膜１４が設けられている。   The third region 10-3 is a region in which the UC film 12, the lower electrode 13, the first insulating film 14, the second insulating film 16, and the gate wiring 17W are provided in this order on the substrate 11. In the third region 10-3, a connection hole H penetrating the second insulating film 16 and the first insulating film 14 is provided, and the gate wiring 17W and the lower electrode 13 are in contact with each other. Thus, in the connection hole H, the semiconductor film 15 and the lower electrode 13 are electrically connected via the gate wiring 17W. For example, the lower electrode 13 extends from the third region 10-3 to a part of the second region 10-2, but may be provided at least in the third region 10-3. In the second region 10-2, the first insulating film 14 is provided between the lower electrode 13 and the semiconductor film 15.

例えば、コンタクト部１０以外の領域にもゲート配線１７Ｗが設けられていてもよい（図１）。このゲート配線１７Ｗと第１絶縁膜１４との間には、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６が設けられている。   For example, the gate wiring 17W may be provided in a region other than the contact portion 10 (FIG. 1). Between the gate wiring 17W and the first insulating film 14, a second insulating film 16 having the same shape as the gate wiring 17W is provided in plan view.

［製造方法］
上記のような半導体装置１は、例えば次のようにして製造することができる（図３Ａ〜図５）。 [Production method]
The semiconductor device 1 as described above can be manufactured, for example, as follows (FIGS. 3A to 5).

まず、図３Ａに示したように、基板１１上に、ＵＣ膜１２、下部電極１３、第１絶縁膜１４、半導体膜１５および第２絶縁膜１６をこの順に形成する。具体的には、例えば以下のようにして形成する。まず、基板１１の全面にＵＣ膜１２を形成する。次いで、このＵＣ膜１２上に、例えば金属膜を成膜し、この金属膜をドライエッチングにより所定の形状にパターニングして下部電極１３を形成する。続いて、下部電極１３を覆うようにして、基板１１の全面に第１絶縁膜１４を形成する。次に、第１絶縁膜１４上に、例えば酸化物半導体材料を例えばスパッタ法等により成膜した後、例えばフォトリソグラフィおよびエッチングにより、所定の形状にパターニングして半導体膜１５を形成する。その後、半導体膜１５を覆うように、基板１１の全面に第２絶縁膜１６を成膜する。   First, as shown in FIG. 3A, the UC film 12, the lower electrode 13, the first insulating film 14, the semiconductor film 15, and the second insulating film 16 are formed in this order on the substrate 11. Specifically, for example, it is formed as follows. First, the UC film 12 is formed on the entire surface of the substrate 11. Next, for example, a metal film is formed on the UC film 12, and the lower electrode 13 is formed by patterning the metal film into a predetermined shape by dry etching. Subsequently, a first insulating film 14 is formed on the entire surface of the substrate 11 so as to cover the lower electrode 13. Next, after an oxide semiconductor material is formed on the first insulating film 14 by, for example, a sputtering method, the semiconductor film 15 is formed by patterning into a predetermined shape by, for example, photolithography and etching. Thereafter, a second insulating film 16 is formed on the entire surface of the substrate 11 so as to cover the semiconductor film 15.

第２絶縁膜１６を形成した後、図３Ｂに示したように、第１領域１０−１，第２領域１０−２および第３領域１０−３の第２絶縁膜１６と、第３領域１０−３の第１絶縁膜１４とを選択的に除去し、接続孔Ｈを形成する。接続孔Ｈは、例えばドライエッチングを用いて形成する。このとき、接続孔Ｈの半導体膜１５がドライエッチングに曝され(１回目のドライエッチング)、低抵抗領域１５ｂが形成される。接続孔Ｈを形成した後、基板１１の全面に例えば金属材料からなる導電膜１７Ａを成膜する。   After forming the second insulating film 16, as shown in FIG. 3B, the second insulating film 16 in the first region 10-1, the second region 10-2, and the third region 10-3, and the third region 10 are formed. The first insulating film 14 of −3 is selectively removed, and the connection hole H is formed. The connection hole H is formed using, for example, dry etching. At this time, the semiconductor film 15 in the connection hole H is exposed to dry etching (first dry etching), and the low resistance region 15b is formed. After the connection hole H is formed, a conductive film 17A made of, for example, a metal material is formed on the entire surface of the substrate 11.

続いて、図３Ｃに示したように、この導電膜１７Ａ上に所定のパターンを有するフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を形成する。フォトレジストＰｒ１は、トランジスタＴｒのゲート電極１７および第２絶縁膜１６を形成するためのものである。フォトレジストＰｒ２は、コンタクト部１０のゲート配線１７Ｗおよび第２絶縁膜１６（第２領域１０−２および第３領域１０−３）を形成するためのものである。フォトレジストＰｒ３は、コンタクト部１０以外の領域のゲート配線１７Ｗおよび第２絶縁膜１６を形成するためのものである。半導体装置１では、接続孔Ｈとゲート配線１７Ｗとの間に多少の位置ずれが生じても、キャリアの経路（Ｅ１+Ｅ２）が確保されていれば、安定的なコンタクトが形成される。したがって、フォトレジストＰｒ２の位置ずれの許容範囲を大きくすることができる。   Subsequently, as shown in FIG. 3C, photoresists Pr1, Pr2, and Pr3 having a predetermined pattern are formed on the conductive film 17A. The photoresist Pr1 is for forming the gate electrode 17 and the second insulating film 16 of the transistor Tr. The photoresist Pr2 is for forming the gate wiring 17W of the contact portion 10 and the second insulating film 16 (second region 10-2 and third region 10-3). The photoresist Pr3 is for forming the gate wiring 17W and the second insulating film 16 in a region other than the contact portion 10. In the semiconductor device 1, a stable contact is formed as long as a carrier path (E1 + E2) is ensured even if a slight displacement occurs between the connection hole H and the gate wiring 17W. Accordingly, it is possible to increase the allowable range of positional deviation of the photoresist Pr2.

このフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を用いて、導電膜１７Ａおよび第２絶縁膜１６のパターニングを連続して行う（図４，５）。図４（Ａ），４（Ｂ），４（Ｃ）に示したように、まず、導電膜１７Ａを、ドライエッチングを用いてパターニングし、ゲート電極１７およびゲート配線１７Ｗを形成する。図４（Ａ）は図３Ｃに続く工程の平面構成、図４（Ｂ）は図４（Ａ）に示したＢ−Ｂ線に沿った断面構成、図４（Ｃ）は図４（Ａ）に示したＣ−Ｃ線に沿った断面構成をそれぞれ表す。このとき、第１領域１０−１の半導体膜１５の一部（接続孔Ｈに隣接した領域）が、２回目のドライエッチングに曝される。これにより、半導体膜１５が膜減りし、あるいは消失して半導体膜１５に高抵抗領域１５ｄが形成される（図４（Ｂ））。接続孔Ｈの外側の半導体膜１５（第１領域１０−１および第２領域１０−２）は、第２絶縁膜１６に覆われているので、膜減りせず、所定の厚みで存在する（図４（Ｃ））。半導体装置１では、このような高抵抗領域１５ｄが形成されても、接続孔Ｈの外側の半導体膜１５を介して電流が流れるので、導電膜１７Ａおよび第２絶縁膜１６のエッチング誤差の許容範囲を大きくすることができる。   Using the photoresists Pr1, Pr2, and Pr3, the conductive film 17A and the second insulating film 16 are continuously patterned (FIGS. 4 and 5). As shown in FIGS. 4A, 4B, and 4C, first, the conductive film 17A is patterned using dry etching to form the gate electrode 17 and the gate wiring 17W. 4A is a plan configuration of the process subsequent to FIG. 3C, FIG. 4B is a cross-sectional configuration along the line BB shown in FIG. 4A, and FIG. 4C is FIG. Each of the cross-sectional configurations along the line C-C shown in FIG. At this time, a part of the semiconductor film 15 in the first region 10-1 (region adjacent to the connection hole H) is exposed to the second dry etching. Thus, the semiconductor film 15 is reduced or disappears, and a high resistance region 15d is formed in the semiconductor film 15 (FIG. 4B). Since the semiconductor film 15 (the first region 10-1 and the second region 10-2) outside the connection hole H is covered with the second insulating film 16, the film is not reduced and exists in a predetermined thickness ( FIG. 4 (C)). In the semiconductor device 1, even if such a high resistance region 15 d is formed, a current flows through the semiconductor film 15 outside the connection hole H. Therefore, an allowable range of etching errors of the conductive film 17 </ b> A and the second insulating film 16. Can be increased.

ゲート電極１７およびゲート配線１７Ｗを形成した後、続けて第２絶縁膜１６のパターニングを行う（図５）。これにより、平面視でゲート電極１７と同一形状の第２絶縁膜１６と、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６とが形成される。このとき、半導体膜１５の第２絶縁膜１６から露出した領域が、ドライエッチングにより低抵抗化され、トランジスタＴｒの低抵抗領域１５ｂおよび保持容量Ｃｓの上部電極１５Ｃが形成される。   After forming the gate electrode 17 and the gate wiring 17W, the second insulating film 16 is subsequently patterned (FIG. 5). As a result, the second insulating film 16 having the same shape as the gate electrode 17 in plan view and the second insulating film 16 having the same shape as the gate wiring 17W in plan view are formed. At this time, the region of the semiconductor film 15 exposed from the second insulating film 16 is reduced in resistance by dry etching, and the low resistance region 15b of the transistor Tr and the upper electrode 15C of the storage capacitor Cs are formed.

この後、基板１１の全面に、金属酸化膜１８および層間絶縁膜１９を形成する。最後に層間絶縁膜１９上に、ソース・ドレイン電極２１を形成することにより、図１に示した半導体装置１が完成する。   Thereafter, a metal oxide film 18 and an interlayer insulating film 19 are formed on the entire surface of the substrate 11. Finally, the source / drain electrodes 21 are formed on the interlayer insulating film 19 to complete the semiconductor device 1 shown in FIG.

［作用、効果］
本実施の形態の半導体装置１では、ゲート電極１７に閾値電圧以上のオン電圧が印加されると、半導体膜１５のチャネル領域１５ａが活性化される。これにより、一対の低抵抗領域１５ｂ間に電流が流れる。これに応じて、コンタクト部１０では、ゲート配線１７Ｗを介して、半導体膜１５から下部電極１３に電流が流れ保持容量Ｃｓに電荷が保持される。 [Action, effect]
In the semiconductor device 1 of the present embodiment, when an on-voltage higher than the threshold voltage is applied to the gate electrode 17, the channel region 15a of the semiconductor film 15 is activated. Thereby, a current flows between the pair of low resistance regions 15b. Accordingly, in the contact portion 10, a current flows from the semiconductor film 15 to the lower electrode 13 through the gate wiring 17W, and the charge is held in the holding capacitor Cs.

本実施の形態の半導体装置１では、コンタクト部１０のゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ10が接続孔Ｈの幅ＷHよりも大きくなっているので、第１領域１０−１の半導体膜１５に接続孔Ｈと同じ幅の高抵抗領域１５ｄが設けられている場合にも、キャリアの経路（Ｅ１+Ｅ２）が確保される。以下、これについて比較例を用いて説明する。 In the semiconductor device 1 of this embodiment, the width W 10 of the width and the semiconductor film 15 of the gate wiring 17W of the contact portion 10 is larger than the width W H of the connection holes H, the first region 10 Even when the semiconductor film 15 is provided with the high resistance region 15d having the same width as the connection hole H, the carrier path (E1 + E2) is secured. This will be described below using a comparative example.

図６は、比較例にかかる半導体装置のコンタクト部（コンタクト部１００）の構成を模式的に表したものである。図６（Ａ）は平面構成、図６（Ｂ）は断面構成をそれぞれ表している。このコンタクト部１００は、第１領域１００−１、第２領域１００−２および第３領域１００−３をこの順に隣接して有しており、第２領域１００−２および第３領域１００−３に接続孔Ｈが設けられている。この接続孔Ｈの第２領域１００−２では、ゲート配線１７Ｗと半導体膜１５とが接し、接続孔Ｈの第３領域１００−３では、ゲート配線１７Ｗと下部電極１３とが接している。このコンタクト部１００では、半導体膜１５の幅Ｗ10が接続孔Ｈの幅ＷHよりも小さくなっており、この点において、コンタクト部１０と異なっている。 FIG. 6 schematically illustrates the configuration of the contact portion (contact portion 100) of the semiconductor device according to the comparative example. 6A shows a planar configuration, and FIG. 6B shows a cross-sectional configuration. The contact portion 100 has a first region 100-1, a second region 100-2, and a third region 100-3 adjacent to each other in this order, and the second region 100-2 and the third region 100-3. Is provided with a connection hole H. In the second region 100-2 of the connection hole H, the gate wiring 17W and the semiconductor film 15 are in contact, and in the third region 100-3 of the connection hole H, the gate wiring 17W and the lower electrode 13 are in contact. In the contact portion 100, the width W 10 of the semiconductor film 15 is smaller than the width W H of the connection hole H, and this is different from the contact portion 10.

このようなコンタクト部１００では、第１領域１００−１の半導体膜１５に高抵抗領域１５ｄが形成されると、キャリアの経路が確保できず、コンタクト抵抗が上昇する。即ち、コンタクトが不安定となる。   In such a contact portion 100, when the high resistance region 15d is formed in the semiconductor film 15 in the first region 100-1, a carrier path cannot be secured, and the contact resistance increases. That is, the contact becomes unstable.

これに対し、半導体装置１のコンタクト部１０では、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ10が接続孔Ｈの幅ＷHよりも大きくなっている。これにより、第１領域１０−１の半導体膜１５に接続孔Ｈと同じ幅の高抵抗領域１５ｄが形成されても、接続孔Ｈの外側にキャリアの経路（Ｅ１+Ｅ２）が確保される（図２）。したがって、半導体膜１５と下部電極１３とのコンタクトを安定して形成することができる。 In contrast, the contact portions 10 of the semiconductor device 1, the width W 10 of the width and the semiconductor film 15 of the gate wiring 17W is larger than the width W H of the connection holes H. Thereby, even if the high resistance region 15d having the same width as the connection hole H is formed in the semiconductor film 15 in the first region 10-1, a carrier path (E1 + E2) is secured outside the connection hole H ( Figure 2). Therefore, the contact between the semiconductor film 15 and the lower electrode 13 can be stably formed.

図７は、半導体膜１５のキャリアの経路（Ｅ１+Ｅ２）の大きさと、１つの接続孔Ｈ当たりのコンタクト抵抗（オーム）との関係を表している。安定した接続を得るためには、コンタクト抵抗が１×１０4Ω以下であることが望ましい。したがって、図７より、キャリアの経路（Ｅ１+Ｅ２）が、３μｍ以上であれば十分なキャリアの経路が確保され、安定したコンタクトが形成できることが分かる。例えば、接続孔Ｈの幅ＷHの最小加工線幅が２μｍであるとき、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ10が５μｍ以上であれば、３μｍ以上のキャリアの経路（Ｅ１+Ｅ２）が確保される。 FIG. 7 shows the relationship between the carrier path (E1 + E2) of the semiconductor film 15 and the contact resistance (ohm) per connection hole H. In order to obtain a stable connection, the contact resistance is desirably 1 × 10 4 Ω or less. Therefore, it can be seen from FIG. 7 that if the carrier path (E1 + E2) is 3 μm or more, a sufficient carrier path is secured and a stable contact can be formed. For example, the connection hole when the minimum feature size of the width W H of H is 2 [mu] m, if the width W 10 of the width and the semiconductor film 15 of the gate wiring 17W is 5μm or more, 3 [mu] m or more paths carrier (E1 + E2 ) Is secured.

以上説明したように本実施の形態では、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ10を接続孔Ｈの幅ＷHよりも大きくするようにしたので、半導体膜１５に高抵抗領域１５ｄが形成された場合にも、キャリアの経路（Ｅ１+Ｅ）が確保され、半導体膜１５と下部電極１３とを安定的に接続することができる。よって、コンタクトの安定性を高めることが可能となる。半導体装置１が、複数の接続孔Ｈを有するときにも高い面内均一性を実現することができる。 In the above embodiment, as described. Thus the width W 10 of the width and the semiconductor film 15 of the gate line 17W larger than the width W H of the connecting holes H, the high resistance region 15d within the semiconductor film 15 Even when formed, a carrier path (E1 + E) is secured, and the semiconductor film 15 and the lower electrode 13 can be stably connected. Therefore, it is possible to improve the stability of the contact. Even when the semiconductor device 1 has a plurality of connection holes H, high in-plane uniformity can be realized.

また、３μｍ以上のキャリアの経路（Ｅ１+Ｅ２）を確保することにより、コンタクト抵抗の上昇を十分に抑えることができる。   Further, by ensuring a carrier path (E1 + E2) of 3 μm or more, an increase in contact resistance can be sufficiently suppressed.

更に、コンタクト部１０では、半導体膜１５が膜減りし、あるいは、消失しても安定的なコンタクトが形成されるので、半導体膜１５の厚みを小さくすることができる。即ち、薄い半導体膜１５により、優れたトランジスタ特性および高い生産性を実現するとともに、半導体膜１５と下部電極１３とを電気的に安定して接続することができる。   Further, in the contact portion 10, the semiconductor film 15 is reduced in thickness, or a stable contact is formed even if the semiconductor film 15 disappears. Therefore, the thickness of the semiconductor film 15 can be reduced. That is, the thin semiconductor film 15 can realize excellent transistor characteristics and high productivity, and can electrically connect the semiconductor film 15 and the lower electrode 13 stably.

加えて、半導体膜１５が膜減りし、あるいは、消失しても安定的なコンタクトが形成されるので、製造誤差の許容範囲が広がり、製造が容易となる。具体的には、導電膜１７Ａおよび第２絶縁膜１６をエッチングする工程（図４，５）で、エッチング誤差の許容範囲が広くなる。また、接続孔Ｈを形成する際の位置ずれの許容範囲が広くなる。   In addition, even if the semiconductor film 15 is reduced or disappears, a stable contact is formed, so that an allowable range of manufacturing error is widened and manufacturing is facilitated. Specifically, in the step of etching the conductive film 17A and the second insulating film 16 (FIGS. 4 and 5), the allowable range of etching error is widened. Moreover, the tolerance | permissible_range of the position shift at the time of forming the connection hole H becomes wide.

＜適用例１＞
上記実施の形態および変形例において説明した半導体装置１は、例えば表示装置（後述の図８の表示装置２Ａ）および撮像装置（後述の図９の撮像装置２Ｂ）等の駆動回路に用いることができる。 <Application example 1>
The semiconductor device 1 described in the above embodiments and modifications can be used for driving circuits such as a display device (a display device 2A in FIG. 8 described later) and an imaging device (an imaging device 2B in FIG. 9 described later). .

図８は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。   FIG. 8 shows a functional block configuration of the display device 2A. The display device 2A displays a video signal input from the outside or a video signal generated inside as a video, and is applied to, for example, a liquid crystal display in addition to the organic EL display described above. The display device 2 </ b> A includes, for example, a timing control unit 31, a signal processing unit 32, a driving unit 33, and a display pixel unit 34.

タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述の半導体装置が用いられる。   The timing control unit 31 includes a timing generator that generates various timing signals (control signals), and performs drive control of the signal processing unit 32 and the like based on these various timing signals. For example, the signal processing unit 32 performs predetermined correction on a digital video signal input from the outside, and outputs the video signal obtained thereby to the driving unit 33. The drive unit 33 includes, for example, a scanning line drive circuit and a signal line drive circuit, and drives each pixel of the display pixel unit 34 via various control lines. The display pixel unit 34 includes a display element such as an organic EL element or a liquid crystal display element, and a pixel circuit for driving the display element for each pixel. Among these, for example, the above-described semiconductor device is used in various circuits constituting part of the drive unit 33 or the display pixel unit 34.

図９は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。   FIG. 9 shows a functional block configuration of the imaging apparatus 2B. The imaging device 2B is, for example, a solid-state imaging device that acquires an image as an electrical signal, and includes, for example, a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) image sensor. The imaging device 2B includes, for example, a timing control unit 35, a driving unit 36, an imaging pixel unit 37, and a signal processing unit 38.

タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述の半導体装置が用いられる。   The timing control unit 35 includes a timing generator that generates various timing signals (control signals), and performs drive control of the driving unit 36 based on these various timing signals. The drive unit 36 includes, for example, a row selection circuit, an AD conversion circuit, a horizontal transfer scanning circuit, and the like, and performs driving for reading signals from each pixel of the imaging pixel unit 37 via various control lines. The imaging pixel unit 37 includes an imaging element (photoelectric conversion element) such as a photodiode, and a pixel circuit for signal readout. The signal processing unit 38 performs various signal processing on the signal obtained from the imaging pixel unit 37. Among these, for example, the above-described semiconductor device is used for various circuits constituting part of the drive unit 36 or the imaging pixel unit 37.

＜電子機器の例＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図１０に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。 <Examples of electronic devices>
The display device 2A, the imaging device 2B, and the like can be used for various types of electronic devices. FIG. 10 shows a functional block configuration of the electronic device 3. Examples of the electronic device 3 include a television device, a personal computer (PC), a smartphone, a tablet PC, a mobile phone, a digital still camera, and a digital video camera.

電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。   The electronic device 3 includes, for example, the above-described display device 2A (or imaging device 2B) and an interface unit 40. The interface unit 40 is an input unit to which various signals, a power source, and the like are input from the outside. The interface unit 40 may also include a user interface such as a touch panel, a keyboard, or operation buttons.

以上、実施の形態等を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。   Although the embodiments have been described above, the present technology is not limited to the above-described embodiments and the like, and various modifications are possible. For example, the material and thickness of each layer described in the above embodiment and the like are not limited to those listed, and may be other materials and thicknesses.

また、上記実施の形態等では、コンタクト部１０が、トランジスタＴｒと保持容量Ｃｓとを接続する場合を例に挙げて説明したが、コンタクト部１０は、その他の素子間に適用させることも可能である。   In the above embodiment and the like, the case where the contact portion 10 connects the transistor Tr and the storage capacitor Cs has been described as an example. However, the contact portion 10 can be applied between other elements. is there.

上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。   The effects described in the above-described embodiments and the like are examples, and the effects of the present disclosure may be other effects or may include other effects.

尚、本技術は以下のような構成を取ることも可能である。
（１）
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを備え、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
半導体装置。
（２）
更に、トランジスタを有し、
前記半導体膜には、前記トランジスタのチャネル領域が設けられている
前記（１）記載の半導体装置。
（３）
前記トランジスタは、前記基板上に、前記半導体膜、ゲート絶縁膜およびゲート電極をこの順に有している
前記（２）記載の半導体装置。
（４）
前記ゲート絶縁膜は、前記第２絶縁膜と同一の構成材料を含むとともに、前記第２絶縁膜と同一の厚みを有し、
前記ゲート電極は、前記第２配線と同一の構成材料を含むとともに、前記第２配線と同一の厚みを有する
前記（３）記載の半導体装置。
（５）
更に、保持容量を有し、
前記第１配線は、前記保持容量の一方の電極を構成する
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
前記第１領域では、前記半導体膜が前記第２絶縁膜および前記第２配線から露出されている
前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
前記半導体膜は、前記第１領域の一部に高抵抗領域を有し、
前記高抵抗領域では、前記半導体膜の厚みが他の部分の前記半導体膜の厚みよりも小さくなっている、あるいは、前記半導体膜が消失している
前記（６）記載の半導体装置。
（８）
前記第１配線、前記半導体膜および前記第２配線の幅は、前記接続孔の幅よりも３μｍ以上大きくなっている
前記（１）ないし（７）のうちいずれか１つに記載の半導体装置。
（９）
前記接続孔の幅は２μｍ以上である
前記（１）ないし（８）のうちいずれか１つに記載の半導体装置。
（１０）
前記第１配線、前記半導体膜および前記第２配線の幅は、５μｍ以上である
前記（９）記載の半導体装置。
（１１）
前記半導体膜は酸化物半導体材料を含む
前記（１）ないし（１０）のうちいずれか１つに記載の半導体装置。
（１２）
前記半導体膜の厚みは６０ｎｍ以下である
前記（１）ないし（１１）のうちいずれか１つに記載の半導体装置。
（１３）
前記第１配線の幅が前記接続孔の幅よりも大きい
前記（１）ないし（１２）のうちいずれか１つに記載の半導体装置。
（１４）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
表示装置。
（１５）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
表示装置を有する電子機器。 In addition, this technique can also take the following structures.
(1)
A substrate in which a first region, a second region, and a third region are provided adjacent to each other in this order along a predetermined direction;
A first wiring provided on at least the third region on the substrate;
A first insulating film covering the first wiring;
A semiconductor film provided in the first region and the second region on the substrate with the first insulating film in between and having a low-resistance region at least in part;
A second insulating film covering the semiconductor film;
The second insulating film is provided in the second region and the third region on the substrate, and the second insulating film is interposed between the second insulating film and the first insulating film through a connection hole. A second wiring in contact with the semiconductor film in the region and in contact with the first wiring in the third region;
A semiconductor device, wherein a width of the second wiring and a width of the semiconductor film are larger than a width of the connection hole.
(2)
Furthermore, it has a transistor,
The semiconductor device according to (1), wherein a channel region of the transistor is provided in the semiconductor film.
(3)
The transistor includes the semiconductor film, a gate insulating film, and a gate electrode in this order on the substrate. The semiconductor device according to (2).
(4)
The gate insulating film includes the same constituent material as the second insulating film and has the same thickness as the second insulating film,
The semiconductor device according to (3), wherein the gate electrode includes the same constituent material as the second wiring and has the same thickness as the second wiring.
(5)
Furthermore, it has a holding capacity,
The semiconductor device according to any one of (1) to (4), wherein the first wiring forms one electrode of the storage capacitor.
(6)
The semiconductor device according to any one of (1) to (5), wherein the semiconductor film is exposed from the second insulating film and the second wiring in the first region.
(7)
The semiconductor film has a high resistance region in a part of the first region,
The semiconductor device according to (6), wherein in the high resistance region, the thickness of the semiconductor film is smaller than the thickness of the semiconductor film in other portions, or the semiconductor film has disappeared.
(8)
The width of the first wiring, the semiconductor film, and the second wiring is 3 μm or more larger than the width of the connection hole. The semiconductor device according to any one of (1) to (7).
(9)
The width of the connection hole is 2 μm or more. The semiconductor device according to any one of (1) to (8).
(10)
The width of the first wiring, the semiconductor film, and the second wiring is 5 μm or more. The semiconductor device according to (9).
(11)
The semiconductor device according to any one of (1) to (10), wherein the semiconductor film includes an oxide semiconductor material.
(12)
The thickness of the semiconductor film is 60 nm or less. The semiconductor device according to any one of (1) to (11).
(13)
The semiconductor device according to any one of (1) to (12), wherein a width of the first wiring is larger than a width of the connection hole.
(14)
A display device and a semiconductor device for driving the display device;
The semiconductor device includes:
A substrate in which a first region, a second region, and a third region are provided adjacent to each other in this order along a predetermined direction;
A first wiring provided on at least the third region on the substrate;
A first insulating film covering the first wiring;
A semiconductor film provided in the first region and the second region on the substrate with the first insulating film in between and having a low-resistance region at least in part;
A second insulating film covering the semiconductor film;
The second insulating film is provided in the second region and the third region on the substrate, and the second insulating film is interposed between the second insulating film and the first insulating film through a connection hole. A second wiring in contact with the semiconductor film in the region and in contact with the first wiring in the third region;
The display device, wherein a width of the second wiring and a width of the semiconductor film are larger than a width of the connection hole.
(15)
A display device and a semiconductor device for driving the display device;
The semiconductor device includes:
A substrate in which a first region, a second region, and a third region are provided adjacent to each other in this order along a predetermined direction;
A first wiring provided on at least the third region on the substrate;
A first insulating film covering the first wiring;
A semiconductor film provided in the first region and the second region on the substrate with the first insulating film in between and having a low-resistance region at least in part;
A second insulating film covering the semiconductor film;
The second insulating film is provided in the second region and the third region on the substrate, and the second insulating film is interposed between the second insulating film and the first insulating film through a connection hole. A second wiring in contact with the semiconductor film in the region and in contact with the first wiring in the third region;
An electronic apparatus having a display device, wherein the width of the second wiring and the width of the semiconductor film are larger than the width of the connection hole.

１…半導体装置、Ｔｒ…トランジスタ、Ｃｓ…保持容量、１０…コンタクト部、１０−１…第１領域、１０−２…第２領域、１０−３…第３領域、１１…基板、１２，１２Ａ，１２Ｂ…ＵＣ膜、１３…下部電極、１４…第１絶縁膜、１５…半導体膜、１５ａ…チャネル領域、１５ｂ…低抵抗領域、１５ｄ…高抵抗領域、１５Ｃ…上部電極、１６…第２絶縁膜、１７…ゲート電極、１７Ｗ…ゲート配線、１８…金属酸化膜、１９，１９Ａ，１９Ｂ，１９Ｃ…層間絶縁膜、２１…ソース・ドレイン電極、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部、Ｈ…接続孔。   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, Tr ... Transistor, Cs ... Holding capacity, 10 ... Contact part, 10-1 ... 1st area | region, 10-2 ... 2nd area | region, 10-3 ... 3rd area | region, 11 ... Substrate, 12, 12A , 12B ... UC film, 13 ... lower electrode, 14 ... first insulating film, 15 ... semiconductor film, 15a ... channel region, 15b ... low resistance region, 15d ... high resistance region, 15C ... upper electrode, 16 ... second insulation Film, 17 ... gate electrode, 17W ... gate wiring, 18 ... metal oxide film, 19, 19A, 19B, 19C ... interlayer insulating film, 21 ... source / drain electrode, 2A ... display device, 2B ... imaging device, 3 ... electronic Device, 31, 35 ... Timing control unit, 32, 38 ... Signal processing unit, 33, 36 ... Drive unit, 34 ... Display pixel unit, 37 ... Imaging pixel unit, 40 ... Interface unit, H ... Connection hole.

Claims (15)

所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを備え、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
半導体装置。 A substrate in which a first region, a second region, and a third region are provided adjacent to each other in this order along a predetermined direction;
A first wiring provided on at least the third region on the substrate;
A first insulating film covering the first wiring;
A semiconductor film provided in the first region and the second region on the substrate with the first insulating film in between and having a low-resistance region at least in part;
A second insulating film covering the semiconductor film;
The second insulating film is provided in the second region and the third region on the substrate, and the second insulating film is interposed between the second insulating film and the first insulating film through a connection hole. A second wiring in contact with the semiconductor film in the region and in contact with the first wiring in the third region;
A semiconductor device, wherein a width of the second wiring and a width of the semiconductor film are larger than a width of the connection hole. 更に、トランジスタを有し、
前記半導体膜には、前記トランジスタのチャネル領域が設けられている
請求項１記載の半導体装置。 Furthermore, it has a transistor,
The semiconductor device according to claim 1, wherein a channel region of the transistor is provided in the semiconductor film. 前記トランジスタは、前記基板上に、前記半導体膜、ゲート絶縁膜およびゲート電極をこの順に有している
請求項２記載の半導体装置。 The semiconductor device according to claim 2, wherein the transistor includes the semiconductor film, a gate insulating film, and a gate electrode in this order on the substrate. 前記ゲート絶縁膜は、前記第２絶縁膜と同一の構成材料を含むとともに、前記第２絶縁膜と同一の厚みを有し、
前記ゲート電極は、前記第２配線と同一の構成材料を含むとともに、前記第２配線と同一の厚みを有する
請求項３記載の半導体装置。 The gate insulating film includes the same constituent material as the second insulating film and has the same thickness as the second insulating film,
The semiconductor device according to claim 3, wherein the gate electrode includes the same constituent material as the second wiring and has the same thickness as the second wiring. 更に、保持容量を有し、
前記第１配線は、前記保持容量の一方の電極を構成する
請求項１記載の半導体装置。 Furthermore, it has a holding capacity,
The semiconductor device according to claim 1, wherein the first wiring constitutes one electrode of the storage capacitor. 前記第１領域では、前記半導体膜が前記第２絶縁膜および前記第２配線から露出されている
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein in the first region, the semiconductor film is exposed from the second insulating film and the second wiring. 前記半導体膜は、前記第１領域の一部に高抵抗領域を有し、
前記高抵抗領域では、前記半導体膜の厚みが他の部分の前記半導体膜の厚みよりも小さくなっている、あるいは、前記半導体膜が消失している
請求項６記載の半導体装置。 The semiconductor film has a high resistance region in a part of the first region,
The semiconductor device according to claim 6, wherein in the high resistance region, the thickness of the semiconductor film is smaller than the thickness of the semiconductor film in other portions, or the semiconductor film has disappeared. 前記第１配線、前記半導体膜および前記第２配線の幅は、前記接続孔の幅よりも３μｍ以上大きくなっている
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein widths of the first wiring, the semiconductor film, and the second wiring are 3 μm or more larger than a width of the connection hole. 前記接続孔の幅は２μｍ以上である
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein a width of the connection hole is 2 μm or more. 前記第１配線、前記半導体膜および前記第２配線の幅は、５μｍ以上である
請求項９記載の半導体装置。 The semiconductor device according to claim 9, wherein widths of the first wiring, the semiconductor film, and the second wiring are 5 μm or more. 前記半導体膜は酸化物半導体材料を含む
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor film includes an oxide semiconductor material. 前記半導体膜の厚みは６０ｎｍ以下である
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor film has a thickness of 60 nm or less. 前記第１配線の幅が前記接続孔の幅よりも大きい
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein a width of the first wiring is larger than a width of the connection hole. 表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
表示装置。 A display device and a semiconductor device for driving the display device;
The semiconductor device includes:
A substrate in which a first region, a second region, and a third region are provided adjacent to each other in this order along a predetermined direction;
A first wiring provided on at least the third region on the substrate;
A first insulating film covering the first wiring;
A semiconductor film provided in the first region and the second region on the substrate with the first insulating film in between and having a low-resistance region at least in part;
A second insulating film covering the semiconductor film;
The second insulating film is provided in the second region and the third region on the substrate, and the second insulating film is interposed between the second insulating film and the first insulating film through a connection hole. A second wiring in contact with the semiconductor film in the region and in contact with the first wiring in the third region;
The display device, wherein a width of the second wiring and a width of the semiconductor film are larger than a width of the connection hole. 表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
表示装置を有する電子機器。 A display device and a semiconductor device for driving the display device;
The semiconductor device includes:
A substrate in which a first region, a second region, and a third region are provided adjacent to each other in this order along a predetermined direction;
A first wiring provided on at least the third region on the substrate;
A first insulating film covering the first wiring;
A semiconductor film provided in the first region and the second region on the substrate with the first insulating film in between and having a low-resistance region at least in part;
A second insulating film covering the semiconductor film;
The second insulating film is provided in the second region and the third region on the substrate, and the second insulating film is interposed between the second insulating film and the first insulating film through a connection hole. A second wiring in contact with the semiconductor film in the region and in contact with the first wiring in the third region;
An electronic apparatus having a display device, wherein the width of the second wiring and the width of the semiconductor film are larger than the width of the connection hole.
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