JP2018155734A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To reduce potential difference between a piezo resistance part and a shield film.SOLUTION: The semiconductor device includes: a semiconductor substrate formed with a cavity part; a piezo resistance part which is formed in an area of the semiconductor substrate above the cavity part; an insulation film formed above the piezo resistance part; and a conductive shield film formed above the piezo resistance part interposed by the insulation film. The shield film is configured to provide a semiconductor device which is connected to electric potentials different from each other at two different positions. With this, the potential difference between the piezo resistance part and the shield film can be reduced.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

シリコン基板に形成されたダイアフラムにピエゾ抵抗部を配置した半導体装置が知られている。ダイアフラムが歪むことに起因してピエゾ抵抗部の抵抗値が変化する。抵抗値の変化量が電気信号として出力される。絶縁膜を介してシールド膜をピエゾ抵抗部の上方に配置することで、ピエゾ抵抗部に対する電荷の影響が軽減される。   A semiconductor device in which a piezoresistive portion is arranged on a diaphragm formed on a silicon substrate is known. The resistance value of the piezoresistive portion changes due to the distortion of the diaphragm. The amount of change in resistance value is output as an electrical signal. By disposing the shield film above the piezoresistive portion via the insulating film, the influence of electric charges on the piezoresistive portion is reduced.

複数のピエゾ抵抗部を一枚のシールド膜で覆って、シールド膜を一定の基準電位に印加する構成が知られている(特許文献1)。複数のピエゾ抵抗部の上方にそれぞれ個別にシールド膜を設ける構成も知られている(特許文献2)。特許文献2の構成では、ホイートストンブリッジ回路の高電位側端子に接続された各ピエゾ抵抗部上に形成されたシールド膜同士が電気的に接続される。また、ホイートストンブリッジ回路の低電位側端子に接続された各ピエゾ抵抗部上に形成されたシールド膜同士が電気的に接続される。高電位側端子に接続された各ピエゾ抵抗部の上方に形成されたシールド膜と、低電位側端子に接続された各ピエゾ抵抗部の上方に形成されたシールド膜とは、異なる電位に固定される(特許文献2)。
[先行技術文献]
[特許文献]
[特許文献1] 特開2006−329929号公報
[特許文献2] 国際公開第2012/080811号
A configuration is known in which a plurality of piezoresistive portions are covered with a single shield film, and the shield film is applied to a constant reference potential (Patent Document 1). A configuration is also known in which a shield film is individually provided above a plurality of piezoresistive portions (Patent Document 2). In the configuration of Patent Document 2, the shield films formed on each piezoresistive portion connected to the high potential side terminal of the Wheatstone bridge circuit are electrically connected. In addition, the shield films formed on each piezoresistor connected to the low potential side terminal of the Wheatstone bridge circuit are electrically connected. The shield film formed above each piezoresistor connected to the high potential side terminal and the shield film formed above each piezoresistor connected to the low potential side terminal are fixed at different potentials. (Patent Document 2).
[Prior art documents]
[Patent Literature]
[Patent Document 1] JP 2006-329929 A [Patent Document 2] International Publication No. 2012/080811

ピエゾ抵抗部に電流が流れる場合には、電圧降下によって一つのピエゾ抵抗部内の位置に応じて電位が異なるのに対し、ピエゾ抵抗部の上方のシールド膜は位置によらず一定の電位に固定される。したがって、ピエゾ抵抗部とシールド膜との間の電位差がピエゾ抵抗部内の位置に応じて異なる。ピエゾ抵抗部とシールド膜との間の電位差は、ピエゾ抵抗部の抵抗値および温度特性に影響を与える。したがって、半導体装置においては、ピエゾ抵抗部とシールド膜との間の電位差を軽減することが好ましい。   When a current flows through the piezoresistive part, the potential varies depending on the position in one piezoresistive part due to a voltage drop, whereas the shield film above the piezoresistive part is fixed at a constant potential regardless of the position. The Therefore, the potential difference between the piezoresistive portion and the shield film varies depending on the position in the piezoresistive portion. The potential difference between the piezoresistive portion and the shield film affects the resistance value and temperature characteristics of the piezoresistive portion. Therefore, in the semiconductor device, it is preferable to reduce the potential difference between the piezoresistive portion and the shield film.

本発明の第1の態様においては、半導体装置を提供する。半導体装置は、半導体基板、ピエゾ抵抗部、絶縁膜、およびシールド膜を備える。半導体基板は、空洞部が設けられてよい。ピエゾ抵抗部は、空洞部の上側の半導体基板の領域に設けられてよい。絶縁膜は、ピエゾ抵抗部の上方に設けられてよい。導電性のシールド膜は、絶縁膜を介してピエゾ抵抗部の上方に設けられてよい。シールド膜は、2つの異なる位置において異なる電位に接続されてよい。   In a first aspect of the present invention, a semiconductor device is provided. The semiconductor device includes a semiconductor substrate, a piezoresistive portion, an insulating film, and a shield film. The semiconductor substrate may be provided with a cavity. The piezoresistive portion may be provided in a region of the semiconductor substrate above the cavity portion. The insulating film may be provided above the piezoresistive portion. The conductive shield film may be provided above the piezoresistive portion via an insulating film. The shield film may be connected to different potentials at two different locations.

ピエゾ抵抗部に生じる電位差の向きと同じ向きに、シールド膜に電位差が与えられてよい。   A potential difference may be applied to the shield film in the same direction as the potential difference generated in the piezoresistive portion.

半導体装置は、ホイートストンブリッジ回路を構成する複数のピエゾ抵抗部を備えてよい。複数のピエゾ抵抗部は、第1抵抗、第2抵抗、第3抵抗、および第4抵抗を含んでよい。第1抵抗は、ホイートストンブリッジ回路の高電位側端子とホイートストンブリッジ回路の第1中間電位端子との間に電気的に接続されてよい。第2抵抗は、第1中間電位端子とホイートストンブリッジ回路の低電位側端子との間に電気的に接続されてよい。第3抵抗は、高電位側端子とホイートストンブリッジ回路の第2中間電位端子との間に電気的に接続されてよい。第4抵抗は、第2中間電位端子と低電位側端子との間に電気的に接続されてよい。シールド膜は、絶縁膜を介して、複数のピエゾ抵抗部のそれぞれの上方に設けられてよい。2つのシールド膜が高電位側端子と低電位側端子との間に直列に接続されてよい。   The semiconductor device may include a plurality of piezoresistive units that form a Wheatstone bridge circuit. The plurality of piezoresistors may include a first resistor, a second resistor, a third resistor, and a fourth resistor. The first resistor may be electrically connected between the high potential side terminal of the Wheatstone bridge circuit and the first intermediate potential terminal of the Wheatstone bridge circuit. The second resistor may be electrically connected between the first intermediate potential terminal and the low potential side terminal of the Wheatstone bridge circuit. The third resistor may be electrically connected between the high potential side terminal and the second intermediate potential terminal of the Wheatstone bridge circuit. The fourth resistor may be electrically connected between the second intermediate potential terminal and the low potential side terminal. The shield film may be provided above each of the plurality of piezoresistive portions via an insulating film. Two shield films may be connected in series between the high potential side terminal and the low potential side terminal.

シールド膜は、第1シールド膜、第2シールド膜、第3シールド膜、および第4シールド膜を含んでよい。第1シールド膜、第2シールド膜、第3シールド膜、および第4シールド膜は、第1抵抗、第2抵抗、第3抵抗、および第4抵抗のぞれぞれの上方に設けられてよい。第1シールド膜の一端および第3シールド膜の一端が、それぞれホイートストンブリッジ回路の高電位側端子に電気的に接続されてよい。第2シールド膜の一端および第4シールド膜の一端が、それぞれホイートストンブリッジ回路の低電位側端子に電気的に接続されてよい。   The shield film may include a first shield film, a second shield film, a third shield film, and a fourth shield film. The first shield film, the second shield film, the third shield film, and the fourth shield film may be provided above each of the first resistance, the second resistance, the third resistance, and the fourth resistance. . One end of the first shield film and one end of the third shield film may be electrically connected to the high potential side terminal of the Wheatstone bridge circuit, respectively. One end of the second shield film and one end of the fourth shield film may be electrically connected to the low potential side terminal of the Wheatstone bridge circuit, respectively.

第1シールド膜の他端と第2シールド膜の他端とが電気的に接続されてよい。第3シールド膜の他端と第4シールド膜の他端とが電気的に接続されてよい。   The other end of the first shield film and the other end of the second shield film may be electrically connected. The other end of the third shield film and the other end of the fourth shield film may be electrically connected.

第1シールド膜の他端と第4シールド膜の他端とが電気的に接続されてよい。第3シールド膜の他端と第2シールド膜の他端とが電気的に接続されてよい。   The other end of the first shield film and the other end of the fourth shield film may be electrically connected. The other end of the third shield film and the other end of the second shield film may be electrically connected.

第1シールド膜の他端、第2シールド膜の他端、第3シールド膜の他端、および第4シールド膜の他端が相互に電気的に接続されてよい。   The other end of the first shield film, the other end of the second shield film, the other end of the third shield film, and the other end of the fourth shield film may be electrically connected to each other.

第1シールド膜の他端、第2シールド膜の他端、第3シールド膜の他端、および第4シールド膜の他端は、第1中間電位端子または第2中間電位端子に電気的に接続されてよい。   The other end of the first shield film, the other end of the second shield film, the other end of the third shield film, and the other end of the fourth shield film are electrically connected to the first intermediate potential terminal or the second intermediate potential terminal. May be.

半導体装置は、抵抗用配線部を更に備えてよい。抵抗用配線部は、拡散抵抗であってよい。抵抗用配線部は、ピエゾ抵抗部に接続されてよい。半導体装置は、配線部を更に備えてよい。配線部は、シールド膜に接続されてよい。平面視において、ピエゾ抵抗部および抵抗用配線部よりもシールド膜および配線部の面積が小さくてよい。   The semiconductor device may further include a resistance wiring portion. The resistance wiring portion may be a diffused resistor. The resistance wiring portion may be connected to the piezoresistive portion. The semiconductor device may further include a wiring portion. The wiring part may be connected to the shield film. In a plan view, the area of the shield film and the wiring portion may be smaller than that of the piezoresistive portion and the resistance wiring portion.

半導体装置は、配線部を更に備えてよい。配線部は、シールド膜に接続されてよい。配線部は、シールド膜の抵抗値より低い抵抗値を有してよい。シールド膜および配線部は、互いに連続するポリシリコンで構成されてよい。配線部の断面積が、シールド膜の断面積より大きくてよい。   The semiconductor device may further include a wiring portion. The wiring part may be connected to the shield film. The wiring part may have a resistance value lower than the resistance value of the shield film. The shield film and the wiring portion may be made of polysilicon that is continuous with each other. The cross-sectional area of the wiring part may be larger than the cross-sectional area of the shield film.

半導体装置は、配線部を更に備えてよい。配線部は、シールド膜に接続されてよい。配線部は、シールド膜の抵抗値より低い抵抗値を有してよい。シールド膜を構成するポリシリコンは、配線部を構成するポリシリコンよりも厚みが薄くてよい。   The semiconductor device may further include a wiring portion. The wiring part may be connected to the shield film. The wiring part may have a resistance value lower than the resistance value of the shield film. The polysilicon constituting the shield film may be thinner than the polysilicon constituting the wiring part.

シールド膜および配線部は、互いに連続するポリシリコンで構成されてよい。配線部のドーピング濃度がシールド膜のドーピング濃度より高くてよい。   The shield film and the wiring portion may be made of polysilicon that is continuous with each other. The doping concentration of the wiring part may be higher than the doping concentration of the shield film.

シールド膜は、ポリシリコンで構成されてよい。配線部は、金属で構成されてよい。   The shield film may be made of polysilicon. The wiring part may be made of metal.

シールド膜のシート抵抗値が10Ω/□以上10kΩ/□以下であってよい。   The sheet resistance value of the shield film may be 10Ω / □ or more and 10 kΩ / □ or less.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。   It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

第1実施形態における半導体圧力センサ1の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of the semiconductor pressure sensor 1 in 1st Embodiment. 第1実施形態における半導体圧力センサ1の構成を示す図である。It is a figure which shows the structure of the semiconductor pressure sensor 1 in 1st Embodiment. 第1実施形態における半導体圧力センサ1の平面図である。It is a top view of semiconductor pressure sensor 1 in a 1st embodiment. 第1実施形態における半導体圧力センサ1の断面図である。It is sectional drawing of the semiconductor pressure sensor 1 in 1st Embodiment. 第2実施形態における半導体圧力センサ1の平面図ある。It is a top view of the semiconductor pressure sensor 1 in 2nd Embodiment. 第2実施形態における半導体圧力センサ1の断面図である。It is sectional drawing of the semiconductor pressure sensor 1 in 2nd Embodiment. 第3実施形態における半導体圧力センサ1の平面図である。It is a top view of the semiconductor pressure sensor 1 in 3rd Embodiment. 第3実施形態における半導体圧力センサ1の断面図である。It is sectional drawing of the semiconductor pressure sensor 1 in 3rd Embodiment. 第4実施形態における半導体圧力センサ1の平面図である。It is a top view of the semiconductor pressure sensor 1 in 4th Embodiment. 第4実施形態における半導体圧力センサ1の断面図である。It is sectional drawing of the semiconductor pressure sensor 1 in 4th Embodiment. 第5実施形態における半導体圧力センサ1の平面図である。It is a top view of the semiconductor pressure sensor 1 in 5th Embodiment. 第5実施形態における半導体圧力センサ1の断面図である。It is sectional drawing of the semiconductor pressure sensor 1 in 5th Embodiment. 第6実施形態における半導体圧力センサ1の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of the semiconductor pressure sensor 1 in 6th Embodiment. 第7実施形態における半導体圧力センサ1の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of the semiconductor pressure sensor 1 in 7th Embodiment. 第8実施形態における半導体圧力センサ1の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of the semiconductor pressure sensor 1 in 8th Embodiment.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。   Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図1は、第1実施形態における半導体圧力センサ1の回路構成の一例を示す図である。半導体圧力センサ1は、半導体装置の一例である。半導体圧力センサ1は、複数のピエゾ抵抗部10およびシールド膜20を備える。半導体圧力センサ1は、ホイートストンブリッジ回路を構成する複数のピエゾ抵抗部10−1、10−2、10−3、および10−4(以下、複数のピエゾ抵抗部10と総称する場合がある)を備える。図1において、複数のピエゾ抵抗部10は、第1抵抗R1、第2抵抗R2、第3抵抗R3、および第4抵抗R4と表記される。   FIG. 1 is a diagram illustrating an example of a circuit configuration of a semiconductor pressure sensor 1 according to the first embodiment. The semiconductor pressure sensor 1 is an example of a semiconductor device. The semiconductor pressure sensor 1 includes a plurality of piezoresistive portions 10 and a shield film 20. The semiconductor pressure sensor 1 includes a plurality of piezoresistive portions 10-1, 10-2, 10-3, and 10-4 (hereinafter, may be collectively referred to as a plurality of piezoresistive portions 10) constituting a Wheatstone bridge circuit. Prepare. In FIG. 1, the plurality of piezoresistors 10 are represented as a first resistor R1, a second resistor R2, a third resistor R3, and a fourth resistor R4.

ピエゾ抵抗部10は、半導体基板に形成された拡散抵抗であってよい。半導体基板は、シリコン基板であってもよく、炭化珪素(SiC)等の化合物半導体基板であってもよい。ピエゾ抵抗部10は、p型またはn型のドーパントを半導体基板に選択的にドーピングし、さらに熱拡散することによって形成されてよい。   The piezoresistor 10 may be a diffused resistor formed on the semiconductor substrate. The semiconductor substrate may be a silicon substrate or a compound semiconductor substrate such as silicon carbide (SiC). The piezoresistive portion 10 may be formed by selectively doping a semiconductor substrate with a p-type or n-type dopant and further thermally diffusing.

第1抵抗R1は、ホイートストンブリッジ回路の高電位側端子Vddとホイートストンブリッジ回路の第1中間電位端子Vout1との間に電気的に接続される。第2抵抗R2は、第1中間電位端子Vout1とホイートストンブリッジ回路の低電位側端子Vssとの間に電気的に接続される。第3抵抗R3は、高電位側端子Vddとホイートストンブリッジ回路の第2中間電位端子Vout2との間に電気的に接続される。第4抵抗は、第2中間電位端子Vout2と低電位側端子Vssとの間に電気的に接続される。   The first resistor R1 is electrically connected between the high potential side terminal Vdd of the Wheatstone bridge circuit and the first intermediate potential terminal Vout1 of the Wheatstone bridge circuit. The second resistor R2 is electrically connected between the first intermediate potential terminal Vout1 and the low potential side terminal Vss of the Wheatstone bridge circuit. The third resistor R3 is electrically connected between the high potential side terminal Vdd and the second intermediate potential terminal Vout2 of the Wheatstone bridge circuit. The fourth resistor is electrically connected between the second intermediate potential terminal Vout2 and the low potential side terminal Vss.

高電位側端子Vddは、高位電源であってよい。低電位側端子Vssは、接地電位であってよい。第1中間電位端子Vout1および第2中間電位端子Vout2は、ホイートストンブリッジ回路の出力端子であってよい。第1中間電位端子Vout1および第2中間電位端子Vout2は、それぞれ低電位側端子Vssの電位より高く、高電位側端子Vddの電位未満の電位を呈する。第1中間電位端子Vout1は、高電位側端子Vddと低電位側端子Vssとの間の電位差を第1抵抗R1と第2抵抗R2の抵抗比率によって分圧して得られる電位を持つ。同様に、第2中間電位端子Vout2は、高電位側端子Vddと低電位側端子Vssとの間の電位差を第3抵抗R3と第4抵抗R4の抵抗比率によって分圧して得られる電位を持つ。   The high potential side terminal Vdd may be a high potential power source. The low potential side terminal Vss may be a ground potential. The first intermediate potential terminal Vout1 and the second intermediate potential terminal Vout2 may be output terminals of the Wheatstone bridge circuit. The first intermediate potential terminal Vout1 and the second intermediate potential terminal Vout2 are each higher than the potential of the low potential side terminal Vss and less than the potential of the high potential side terminal Vdd. The first intermediate potential terminal Vout1 has a potential obtained by dividing the potential difference between the high potential side terminal Vdd and the low potential side terminal Vss by the resistance ratio of the first resistor R1 and the second resistor R2. Similarly, the second intermediate potential terminal Vout2 has a potential obtained by dividing the potential difference between the high potential side terminal Vdd and the low potential side terminal Vss by the resistance ratio of the third resistor R3 and the fourth resistor R4.

第1抵抗R1の一端および第3抵抗R3の一端は、抵抗部用配線14を介して電気的に高電位側端子Vddに接続されてよい。第2抵抗R2の一端および第4抵抗R4の一端は、抵抗部用配線15を介して電気的に低電位側端子Vssに接続されてよい。そして、第1抵抗R1の他端と第2抵抗R2の他端は、抵抗部用配線13を介して第1中間電位端子Vout1に接続されてよい。第3抵抗R3の他端と第4抵抗R4の他端は、別の抵抗部用配線13を介して第2中間電位端子Vout2に接続されてよい。   One end of the first resistor R1 and one end of the third resistor R3 may be electrically connected to the high potential side terminal Vdd via the resistor wiring 14. One end of the second resistor R2 and one end of the fourth resistor R4 may be electrically connected to the low potential side terminal Vss via the resistor portion wiring 15. The other end of the first resistor R1 and the other end of the second resistor R2 may be connected to the first intermediate potential terminal Vout1 via the resistor wiring 13. The other end of the third resistor R3 and the other end of the fourth resistor R4 may be connected to the second intermediate potential terminal Vout2 via another resistor portion wiring 13.

電流は、高電位側端子Vddから第1抵抗R1および第2抵抗R2を経て低電位側端子Vssへ流れる。第1抵抗R1および第2抵抗R2を電流が流れることによって、電圧降下が生じる。したがって、第1抵抗R1において、抵抗部用配線14に接続される一端が、抵抗部用配線13に接続される他端より高い電位となる。第2抵抗R2においては、抵抗部用配線15に接続される一端が、抵抗部用配線13に接続される他端より低い電位に接続される。   The current flows from the high potential side terminal Vdd through the first resistor R1 and the second resistor R2 to the low potential side terminal Vss. A voltage drop occurs when current flows through the first resistor R1 and the second resistor R2. Therefore, in the first resistor R1, one end connected to the resistor portion wiring 14 has a higher potential than the other end connected to the resistor portion wiring 13. In the second resistor R <b> 2, one end connected to the resistor portion wiring 15 is connected to a lower potential than the other end connected to the resistor portion wiring 13.

同様に、電流は、高電位側端子Vddから第3抵抗R3および第4抵抗R4を経て低電位側端子Vssへ流れる。第3抵抗R3および第4抵抗R4を電流が流れることによって、電圧降下が生じる。したがって、第3抵抗R3において、抵抗部用配線14に接続される一端が、抵抗部用配線13に接続される他端より高い電位となる。第4抵抗R4においては、抵抗部用配線15に接続される一端が、抵抗部用配線13に接続される他端より低い電位となる。   Similarly, current flows from the high potential side terminal Vdd to the low potential side terminal Vss via the third resistor R3 and the fourth resistor R4. A voltage drop occurs when current flows through the third resistor R3 and the fourth resistor R4. Therefore, in the third resistor R 3, one end connected to the resistor portion wiring 14 has a higher potential than the other end connected to the resistor portion wiring 13. In the fourth resistor R4, one end connected to the resistor portion wiring 15 has a lower potential than the other end connected to the resistor portion wiring 13.

シールド膜20は、複数のピエゾ抵抗部10のそれぞれの上方に設けられる。シールド膜20は、第1シールド膜20−1、第2シールド膜20−2、第3シールド膜20−3、および第4シールド膜20−4を含む。第1シールド膜20−1、第2シールド膜20−2、第3シールド膜20−3、および第4シールド膜20−4は、後述する絶縁膜を介して、第1抵抗R1、第2抵抗R2,第3抵抗R3、および第4抵抗R4のぞれぞれの上方に個別に設けられてよい。   The shield film 20 is provided above each of the plurality of piezoresistive portions 10. The shield film 20 includes a first shield film 20-1, a second shield film 20-2, a third shield film 20-3, and a fourth shield film 20-4. The first shield film 20-1, the second shield film 20-2, the third shield film 20-3, and the fourth shield film 20-4 are connected to the first resistor R1 and the second resistor via an insulating film to be described later. It may be individually provided above each of R2, the third resistor R3, and the fourth resistor R4.

複数のシールド膜20のそれぞれは、ポリシリコン等の導電性材料で構成されてよい。本例のシールド膜20は、2つの異なる位置において異なる電位に接続されるため、シールド膜20内を電流が流れる。したがって、シールド膜20の一端と他端とを短絡した状態とならないように、予め定められたシート抵抗値を有する抵抗性のシールド膜20が用いられる。   Each of the plurality of shield films 20 may be made of a conductive material such as polysilicon. Since the shield film 20 of this example is connected to different potentials at two different positions, a current flows in the shield film 20. Therefore, the resistive shield film 20 having a predetermined sheet resistance value is used so that one end and the other end of the shield film 20 are not short-circuited.

本例では、第1シールド膜20−1の一端21および第3シールド膜20−3の一端21は、配線部25を介して、それぞれホイートストンブリッジ回路の高電位側端子Vddに電気的に接続される。第2シールド膜20−3の一端21および第4シールド膜20−4の一端21は、配線部26を介して、それぞれホイートストンブリッジ回路の低電位側端子Vssに電気的に接続される。   In this example, one end 21 of the first shield film 20-1 and one end 21 of the third shield film 20-3 are electrically connected to the high potential side terminal Vdd of the Wheatstone bridge circuit via the wiring portion 25, respectively. The One end 21 of the second shield film 20-3 and one end 21 of the fourth shield film 20-4 are electrically connected to the low potential side terminal Vss of the Wheatstone bridge circuit via the wiring part 26, respectively.

本例では、第1シールド膜20−1の他端22と第2シールド膜20−2の他端22とが電気的に接続される。第3シールド膜20−3の他端22と第4シールド膜20−4の他端22とが電気的に接続される。したがって、本例では、2つのシールド膜として第1シールド膜20−1および第2シールド膜20−2が高電位側端子Vddと低電位側端子Vssとの間に直列に接続される。同様に、2つのシールド膜として、第3シールド膜20−3および第4シールド膜20−4が高電位側端子Vddと低電位側端子Vssとの間に直列に接続される。   In this example, the other end 22 of the first shield film 20-1 and the other end 22 of the second shield film 20-2 are electrically connected. The other end 22 of the third shield film 20-3 and the other end 22 of the fourth shield film 20-4 are electrically connected. Therefore, in this example, the first shield film 20-1 and the second shield film 20-2 are connected in series between the high potential side terminal Vdd and the low potential side terminal Vss as two shield films. Similarly, as the two shield films, the third shield film 20-3 and the fourth shield film 20-4 are connected in series between the high potential side terminal Vdd and the low potential side terminal Vss.

本例では、第1抵抗R1と第2抵抗R2とが電気的に直列に接続されるとともに、これらの上方に設けられる第1シールド膜20−1および第2シールド膜20−2が互いに電気的に直列に接続される。同様に、第3抵抗R3と第4抵抗R4とが電気的に直列に接続されるとともに、これらの上方に設けられる第3シールド膜20−3および第4シールド膜20−4が互いに電気的に直列に接続される。   In this example, the first resistor R1 and the second resistor R2 are electrically connected in series, and the first shield film 20-1 and the second shield film 20-2 provided above these are electrically connected to each other. Connected in series. Similarly, the third resistor R3 and the fourth resistor R4 are electrically connected in series, and the third shield film 20-3 and the fourth shield film 20-4 provided above are electrically connected to each other. Connected in series.

本例においては、第1シールド膜20−1、第2シールド膜20−2、第3シールド膜20−3、および第4シールド膜20−4内をそれぞれ電流が流れる。電流は、高電位側端子Vddから第1シールド膜20−1および第2シールド膜20−2を経て低電位側端子Vssへ流れる。第1シールド膜20−1および第2シールド膜20−2を電流が流れることによって、電圧降下が生じる。したがって、第1シールド膜20−1において、配線部25に接続される一端21が、配線部24に接続される他端22より高い電位となる。第2シールド膜20−2において、配線部26に接続される一端21が、配線部24に接続される他端22より低い電位となる。   In this example, current flows in the first shield film 20-1, the second shield film 20-2, the third shield film 20-3, and the fourth shield film 20-4. The current flows from the high potential side terminal Vdd to the low potential side terminal Vss through the first shield film 20-1 and the second shield film 20-2. When current flows through the first shield film 20-1 and the second shield film 20-2, a voltage drop occurs. Therefore, in the first shield film 20-1, one end 21 connected to the wiring portion 25 has a higher potential than the other end 22 connected to the wiring portion 24. In the second shield film 20-2, one end 21 connected to the wiring portion 26 has a lower potential than the other end 22 connected to the wiring portion 24.

同様に、電流は、高電位側端子Vddから第3シールド膜20−3および第4シールド膜20−4を経て低電位側端子Vssへ流れる。第3シールド膜20−3および第4シールド膜20−4を電流が流れることによって、電圧降下が生じる。したがって、第3シールド膜20−3において、配線部25に接続される一端21が、配線部24に接続される他端22より高い電位となる。第4シールド膜20−4において、配線部26に接続される一端21が、配線部24に接続される他端22より低い電位となる。   Similarly, the current flows from the high potential side terminal Vdd to the low potential side terminal Vss through the third shield film 20-3 and the fourth shield film 20-4. When current flows through the third shield film 20-3 and the fourth shield film 20-4, a voltage drop occurs. Accordingly, in the third shield film 20-3, one end 21 connected to the wiring portion 25 has a higher potential than the other end 22 connected to the wiring portion 24. In the fourth shield film 20-4, one end 21 connected to the wiring part 26 has a lower potential than the other end 22 connected to the wiring part 24.

したがって、第1シールド膜20−1は、2つの異なる位置において異なる電位に接続される。同様に、第2シールド膜20−2、第3シールド膜20−3、および第4シールド膜20−4も、それぞれ2つの異なる位置において異なる電位に接続される。   Therefore, the first shield film 20-1 is connected to different potentials at two different positions. Similarly, the second shield film 20-2, the third shield film 20-3, and the fourth shield film 20-4 are respectively connected to different potentials at two different positions.

第1抵抗R1に生じる電位差の向きと同じ向きに、第1シールド膜20−1に電位差が与えられる。同様に、第2抵抗R2、第3抵抗R3、および第4抵抗R4において、それぞれのピエゾ抵抗に生じる電位差の向きと同じ向きに、対応するシールド膜20に電位差が与えられる。抵抗部用配線14と配線部25とは、金属配線30を経て高電位側端子Vddに接続されてもよい。同様に、抵抗部用配線15と配線部26とは、金属配線32を経て低電位側端子Vssに接続されてよい。   A potential difference is applied to the first shield film 20-1 in the same direction as the potential difference generated in the first resistor R1. Similarly, in the second resistor R2, the third resistor R3, and the fourth resistor R4, a potential difference is applied to the corresponding shield film 20 in the same direction as the potential difference generated in each piezoresistor. The resistance portion wiring 14 and the wiring portion 25 may be connected to the high potential side terminal Vdd through the metal wiring 30. Similarly, the resistance portion wiring 15 and the wiring portion 26 may be connected to the low potential side terminal Vss via the metal wiring 32.

図2は、第1実施形態における半導体圧力センサ1の構成を示す図である。半導体圧力センサ1は、空洞部3が設けられた半導体基板2を備える。図2では、空洞部3を点線で示している。点線で囲まれた領域である空洞部3は、点線で囲まれた領域の外側に比べて、半導体基板2の厚みが薄い。空洞部3の上側の半導体基板2の領域は、点線で囲まれた領域の外側に比べて厚みが薄いので、圧力によって変位しやすい。空洞部3の上側の半導体基板2が、ダイアフラムとして機能する。   FIG. 2 is a diagram illustrating a configuration of the semiconductor pressure sensor 1 according to the first embodiment. The semiconductor pressure sensor 1 includes a semiconductor substrate 2 provided with a cavity 3. In FIG. 2, the cavity 3 is indicated by a dotted line. In the cavity 3 that is a region surrounded by a dotted line, the thickness of the semiconductor substrate 2 is thinner than the outside of the region surrounded by the dotted line. Since the region of the semiconductor substrate 2 above the cavity 3 is thinner than the outside of the region surrounded by the dotted line, it is easily displaced by pressure. The semiconductor substrate 2 above the cavity 3 functions as a diaphragm.

複数のピエゾ抵抗部10である第1抵抗R1、第2抵抗R2、第3抵抗R3、および第4抵抗R4は、空洞部3の上側の半導体基板2の領域に設けられてよい。本例では、空洞部3の領域が、平面視で多角形をしている。本例では、空洞部3の領域が、平面視で八角形をしている。複数のピエゾ抵抗部10である第1抵抗R1、第2抵抗R2、第3抵抗R3、および第4抵抗R4は、それぞれ長手方向に電流が流れてよい。第1抵抗R1の長手方向が、空洞部3において第1抵抗R1に隣接する一辺に沿うように、第1抵抗R1が、配置されてよい。同様に、第4抵抗R4の長手方向が、空洞部3において第4抵抗R4に隣接する一辺に沿うように、第4抵抗R4が配置されてよい。一方、第2抵抗R2の長手方向が、空洞部3において第2抵抗R2に隣接する一辺に交差するように、第2抵抗R2が配置されてよい。第3抵抗R3の長手方向が、空洞部3において第3抵抗R3に隣接する一辺に交差するように、第3抵抗R3が配置されてよい。本例においては、ダイアフラムとして機能する半導体基板2は、圧力を受けると、空洞部3の各辺の周辺においては、各辺に交差する方向に変形する。したがって、本例において、第1抵抗R1および第4抵抗R4は、ダイアフラムが変形したときに短手方向(横手方向)に変形する。一方、第2抵抗R2および第3抵抗R3は、ダイアフラムが変形したときに長手方向に変形する。ダイアフラムが変形したときに長手方向に変形するピエゾ抵抗部10と、ダイアフラムが変形したときに短手方向に変形するピエゾ抵抗部10とでは、圧力によってダイアフラムが変形したときの抵抗変化が異なる。この結果、圧力によってダイアフラムが変形したときに、第1中間電位端子Vout1と第2中間電位端子Vout2との間に電位差が生じて、圧力を検知することができる。但し、ダイアフラムが変形したときに、長手方向に変形するピエゾ抵抗部10と短手方向に変形するピエゾ抵抗部10とがそれぞれ2以上設けられていればよい。したがって、空洞部3の形状およびピエゾ抵抗部10の形状および配置は、図2の場合に限定されない。   The first resistor R 1, the second resistor R 2, the third resistor R 3, and the fourth resistor R 4 that are the plurality of piezoresistive portions 10 may be provided in the region of the semiconductor substrate 2 above the cavity portion 3. In this example, the area of the cavity 3 is polygonal in plan view. In this example, the area of the cavity 3 is octagonal in plan view. The first resistor R1, the second resistor R2, the third resistor R3, and the fourth resistor R4, which are the plurality of piezoresistors 10, may each have a current flowing in the longitudinal direction. The first resistor R1 may be arranged such that the longitudinal direction of the first resistor R1 is along one side adjacent to the first resistor R1 in the cavity 3. Similarly, the fourth resistor R4 may be arranged so that the longitudinal direction of the fourth resistor R4 is along one side of the cavity 3 adjacent to the fourth resistor R4. On the other hand, the second resistor R2 may be arranged so that the longitudinal direction of the second resistor R2 intersects one side of the cavity 3 adjacent to the second resistor R2. The third resistor R3 may be arranged such that the longitudinal direction of the third resistor R3 intersects one side of the cavity 3 adjacent to the third resistor R3. In this example, when the semiconductor substrate 2 functioning as a diaphragm is subjected to pressure, the semiconductor substrate 2 is deformed in the direction intersecting each side around each side of the cavity 3. Therefore, in this example, the first resistor R1 and the fourth resistor R4 are deformed in the short direction (lateral direction) when the diaphragm is deformed. On the other hand, the second resistor R2 and the third resistor R3 are deformed in the longitudinal direction when the diaphragm is deformed. The piezoresistive portion 10 that deforms in the longitudinal direction when the diaphragm deforms and the piezoresistive portion 10 that deforms in the short direction when the diaphragm deforms have different resistance changes when the diaphragm is deformed by pressure. As a result, when the diaphragm is deformed by the pressure, a potential difference is generated between the first intermediate potential terminal Vout1 and the second intermediate potential terminal Vout2, and the pressure can be detected. However, it is only necessary that two or more piezoresistive portions 10 that deform in the longitudinal direction and two or more piezoresistive portions 10 that deform in the short direction when the diaphragm is deformed are provided. Therefore, the shape of the hollow portion 3 and the shape and arrangement of the piezoresistive portion 10 are not limited to the case of FIG.

半導体基板2には、高電位側端子Vdd、低電位側端子Vssである接地電位の端子GND,第1中間電位端子Vout1、および第2中間電位端子Vout2にそれぞれ対応するパッドが設けられてよい。本例では、各パッドは、センサチップを構成する半導体基板2の角部に設けられている。図2においては、各端子への配線を模式的に示している。各配線によって、図1に示されるように、ピエゾ抵抗部10またはシールド膜20が、それぞれの電位に接続される。   The semiconductor substrate 2 may be provided with pads corresponding to the ground potential terminal GND, the first intermediate potential terminal Vout1, and the second intermediate potential terminal Vout2, which are the high potential side terminal Vdd and the low potential side terminal Vss, respectively. In this example, each pad is provided at a corner of the semiconductor substrate 2 constituting the sensor chip. In FIG. 2, wiring to each terminal is schematically shown. As shown in FIG. 1, the piezoresistive portion 10 or the shield film 20 is connected to each potential by each wiring.

図3は、第1実施形態における半導体圧力センサ1の平面図である。図3は、第1抵抗R1の部分を拡大して示している。第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図についてもほぼ同様の構成を有する。但し、図3においては、抵抗部用配線14と配線部25とが金属配線30を経て高電位側端子Vddに接続され、抵抗部用配線13が第1中間電位端子Vout1に接続され、配線部24が低電位側のシールド膜へ接続されているのに対し、第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図ではそれぞれの接続先が異なる。図4は、第1実施形態における半導体圧力センサ1の断面図である。具体的には、図4は、図3のA−A´に沿った断面を示している。   FIG. 3 is a plan view of the semiconductor pressure sensor 1 according to the first embodiment. FIG. 3 shows an enlarged portion of the first resistor R1. The enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4 has substantially the same configuration. However, in FIG. 3, the resistance portion wiring 14 and the wiring portion 25 are connected to the high potential side terminal Vdd through the metal wiring 30, and the resistance portion wiring 13 is connected to the first intermediate potential terminal Vout1. 24 is connected to the shield film on the low potential side, whereas the connection destinations are different in the enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4. FIG. 4 is a cross-sectional view of the semiconductor pressure sensor 1 in the first embodiment. Specifically, FIG. 4 shows a cross section taken along the line AA ′ of FIG.

半導体圧力センサ1は、半導体基板2内に、拡散抵抗として、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14を備える。図4に示されるとおり、拡散抵抗は、半導体基板2内の表層に形成されている。ピエゾ抵抗部10の長手方向の高電位側の一端11は、抵抗部用配線14に接続されており、ピエゾ抵抗部10の長手方向の低電位側の他端12は、抵抗部用配線13に接続されている。拡散抵抗は、例えばP+となるように、p型ドーパントを半導体基板に選択的にドーピングし、さらに熱拡散することによって形成されてよい。   The semiconductor pressure sensor 1 includes a piezoresistive portion 10, a resistance portion wiring 13, and a resistance portion wiring 14 as diffusion resistors in a semiconductor substrate 2. As shown in FIG. 4, the diffused resistor is formed on the surface layer in the semiconductor substrate 2. One end 11 on the high potential side in the longitudinal direction of the piezoresistive portion 10 is connected to the resistor portion wiring 14, and the other end 12 on the low potential side in the longitudinal direction of the piezoresistive portion 10 is connected to the resistor portion wiring 13. It is connected. The diffusion resistance may be formed by, for example, selectively doping a semiconductor substrate with a p-type dopant so as to be P +, and further thermally diffusing.

抵抗部用配線13および抵抗部用配線14は、電流の流れる方向に垂直な方向における断面積が、ピエゾ抵抗部10に比べて大きい。本例では、図4に示されるように、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14は、半導体基板2のおもて面から裏面への深さが同じである。したがって、抵抗部用配線13および抵抗部用配線14の幅が、ピエゾ抵抗部10の幅より広い。幅とは、半導体基板2のおもて面に平行な面において、電流が流れる方向に直交する方向の幅を意味してよい。   The resistance portion wiring 13 and the resistance portion wiring 14 have a larger cross-sectional area in the direction perpendicular to the current flow direction than that of the piezoresistive portion 10. In this example, as shown in FIG. 4, the piezoresistive portion 10, the resistance portion wiring 13, and the resistance portion wiring 14 have the same depth from the front surface to the back surface of the semiconductor substrate 2. Therefore, the width of the resistance portion wiring 13 and the resistance portion wiring 14 is wider than the width of the piezoresistive portion 10. The width may mean a width in a direction orthogonal to a direction in which a current flows on a surface parallel to the front surface of the semiconductor substrate 2.

断面積の違いに起因して、抵抗部用配線13の電気抵抗および抵抗部用配線14の電気抵抗は、ピエゾ抵抗部10の電気抵抗より低い。抵抗部用配線13における電圧降下および抵抗部用配線14における電圧降下は、ピエゾ抵抗部10における電圧降下より小さくなる。したがって、本例の半導体圧力センサ1によれば、ピエゾ抵抗部10の電気抵抗の変化を検出しやすい。本例では、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14は、ドーピング濃度が同じである。但し、抵抗部用配線13および抵抗部用配線14のドーピング濃度は、ピエゾ抵抗部10のドーピング濃度より高くてもよい。   Due to the difference in cross-sectional area, the electrical resistance of the resistance portion wiring 13 and the electrical resistance of the resistance portion wiring 14 are lower than the electrical resistance of the piezoresistive portion 10. The voltage drop in the resistance portion wiring 13 and the voltage drop in the resistance portion wiring 14 are smaller than the voltage drop in the piezoresistance portion 10. Therefore, according to the semiconductor pressure sensor 1 of this example, it is easy to detect a change in the electrical resistance of the piezoresistive portion 10. In this example, the piezoresistive portion 10, the resistance portion wiring 13, and the resistance portion wiring 14 have the same doping concentration. However, the doping concentration of the resistance portion wiring 13 and the resistance portion wiring 14 may be higher than the doping concentration of the piezoresistance portion 10.

半導体圧力センサ1は、ピエゾ抵抗部10の上方に絶縁膜4を備える。本例では、絶縁膜4は、ピエゾ抵抗部10に接して設けられる。絶縁膜4は、酸化シリコン(SiO)等の酸化膜でもよく、窒化膜、または酸窒化膜であってもよい。絶縁膜4は、ピエゾ抵抗部10を覆う。絶縁膜4は、抵抗部用配線13および抵抗部用配線14を覆ってよい。 The semiconductor pressure sensor 1 includes an insulating film 4 above the piezoresistive portion 10. In this example, the insulating film 4 is provided in contact with the piezoresistive portion 10. The insulating film 4 may be an oxide film such as silicon oxide (SiO 2 ), and may be a nitride film or an oxynitride film. The insulating film 4 covers the piezoresistive portion 10. The insulating film 4 may cover the resistance portion wiring 13 and the resistance portion wiring 14.

半導体圧力センサ1は、絶縁膜4を介してピエゾ抵抗部10の上方に設けられた導電性のシールド膜20を有する。シールド膜20は、ピエゾ抵抗部10に対応する。具体的には、ピエゾ抵抗部10の形状に応じてシールド膜20の形状が決められてよい。ピエゾ抵抗部10の長手方向とシールド膜20の長手方向は同じであってよい。シールド膜20は、ピエゾ抵抗部10を覆うように、幅がピエゾ抵抗部10より広くてよい。平面視において、シールド膜20の輪郭は、ピエゾ抵抗部10の輪郭に沿って設けられてよい。   The semiconductor pressure sensor 1 has a conductive shield film 20 provided above the piezoresistive portion 10 with an insulating film 4 interposed therebetween. The shield film 20 corresponds to the piezoresistive portion 10. Specifically, the shape of the shield film 20 may be determined according to the shape of the piezoresistive portion 10. The longitudinal direction of the piezoresistive portion 10 and the longitudinal direction of the shield film 20 may be the same. The shield film 20 may be wider than the piezoresistive portion 10 so as to cover the piezoresistive portion 10. In plan view, the outline of the shield film 20 may be provided along the outline of the piezoresistive portion 10.

半導体圧力センサ1は、シールド膜20の両端に、配線部24および配線部25を備える。本例に示される第1抵抗R1では、シールド膜20の高電位側の一端21は、配線部25に接続されている。シールド膜20の低電位側の他端22は、配線部24に接続されている。配線部24および配線部25は、シールド膜20の抵抗値より低い抵抗値を有する。   The semiconductor pressure sensor 1 includes a wiring part 24 and a wiring part 25 at both ends of the shield film 20. In the first resistor R <b> 1 shown in this example, one end 21 on the high potential side of the shield film 20 is connected to the wiring portion 25. The other end 22 on the low potential side of the shield film 20 is connected to the wiring portion 24. The wiring part 24 and the wiring part 25 have a resistance value lower than the resistance value of the shield film 20.

シールド膜20、配線部24、および配線部25は、互いに連続するポリシリコンで構成されてよい。本例では、シールド膜20、配線部24、および配線部25におけるドーピング濃度は同じであってよい。本例では、配線部24および配線部25は、電流が流れる方向に垂直な方向の断面積が、シールド膜20に比べて大きい。本例では、図4に示されるように、シールド膜20、配線部24、および配線部25は、半導体基板2のおもて面に垂直な方向の厚みが同じである。したがって、配線部24の幅および配線部25の幅が、シールド膜20の幅より広い。幅とは、半導体基板2のおもて面に平行な面において、電流が流れる方向に直交する方向の幅を意味してよい。   The shield film 20, the wiring part 24, and the wiring part 25 may be made of polysilicon that is continuous with each other. In this example, the doping concentration in the shield film 20, the wiring part 24, and the wiring part 25 may be the same. In this example, the wiring part 24 and the wiring part 25 have a larger cross-sectional area in the direction perpendicular to the direction in which the current flows than the shield film 20. In this example, as shown in FIG. 4, the shield film 20, the wiring part 24, and the wiring part 25 have the same thickness in the direction perpendicular to the front surface of the semiconductor substrate 2. Therefore, the width of the wiring part 24 and the width of the wiring part 25 are wider than the width of the shield film 20. The width may mean a width in a direction orthogonal to a direction in which a current flows on a surface parallel to the front surface of the semiconductor substrate 2.

断面積の違いに起因して、配線部24および配線部25の部分の電気抵抗は、シールド膜20の電気抵抗より低い。配線部24および配線部25の部分での電圧降下は、シールド膜20の電気抵抗より小さくなる。したがって、本例の半導体圧力センサ1によれば、電圧降下を主としてシールド膜20の部分で発生させることができ、シールド膜20に電位の勾配、すなわち電位差を与えることができる。   Due to the difference in cross-sectional area, the electrical resistance of the wiring portion 24 and the wiring portion 25 is lower than the electrical resistance of the shield film 20. The voltage drop at the wiring portion 24 and the wiring portion 25 is smaller than the electrical resistance of the shield film 20. Therefore, according to the semiconductor pressure sensor 1 of this example, a voltage drop can be generated mainly in the portion of the shield film 20, and a potential gradient, that is, a potential difference can be given to the shield film 20.

配線部25および抵抗部用配線14は、金属配線30と電気的に接続されてよい。本例では、配線部25は、コンタクト部33を介して金属配線30に電気的に接続される。抵抗部用配線14は、コンタクト部34を介して金属配線30に電気的に接続される。コンタクト部34は、絶縁膜4に設けられた開口部にアルミニウム等の金属が充填されて構成されてよい。金属配線30は、ホイートストンブリッジ回路の高電位側端子Vddに接続される。   The wiring portion 25 and the resistance portion wiring 14 may be electrically connected to the metal wiring 30. In this example, the wiring part 25 is electrically connected to the metal wiring 30 via the contact part 33. The resistance portion wiring 14 is electrically connected to the metal wiring 30 through the contact portion 34. The contact portion 34 may be configured by filling an opening provided in the insulating film 4 with a metal such as aluminum. The metal wiring 30 is connected to the high potential side terminal Vdd of the Wheatstone bridge circuit.

抵抗部用配線13は、金属配線32と電気的に接続されている。本例では、抵抗部用配線13は、コンタクト部35を介して金属配線32に電気的に接続される。金属配線32は、ホイートストンブリッジ回路の第1中間電位端子Vout1に接続される。配線部24は、他端が低電位側のシールド膜(本例では、第2シールド膜20−2)まで延伸してよい。図3は、空洞部3の位置を点線で示している。また、第1抵抗R1、第2抵抗R2、第3抵抗R3、および第4抵抗R4間の配線を実線で示している。金属配線30および金属配線32は、空洞部3の上側の半導体基板2であるダイアフラム上に設けられず、ダイアフラムの外側の領域において半導体基板2に設けられてよい。これにより、金属配線30および金属配線32によってダイアフラムの動きが阻害される8ことを防止できる。   The resistance portion wiring 13 is electrically connected to the metal wiring 32. In this example, the resistance portion wiring 13 is electrically connected to the metal wiring 32 through the contact portion 35. The metal wiring 32 is connected to the first intermediate potential terminal Vout1 of the Wheatstone bridge circuit. The other end of the wiring portion 24 may extend to the shield film on the low potential side (in this example, the second shield film 20-2). FIG. 3 shows the position of the cavity 3 by a dotted line. Further, the wiring between the first resistor R1, the second resistor R2, the third resistor R3, and the fourth resistor R4 is indicated by a solid line. The metal wiring 30 and the metal wiring 32 may not be provided on the diaphragm which is the semiconductor substrate 2 above the cavity 3 but may be provided on the semiconductor substrate 2 in a region outside the diaphragm. Thereby, it can be prevented that the movement of the diaphragm is inhibited by the metal wiring 30 and the metal wiring 32.

図3に示されるとおり、配線部24は、抵抗部用配線13に対応しており、配線部25は、抵抗部用配線14に対応している。具体的には、配線部24は、コンタクト部35が設けられている領域を除いて抵抗部用配線13を覆うように、形状およびサイズが定められてよい。同様に、配線部25は、コンタクト部34が設けられている領域を除いて抵抗部用配線14を覆うように、形状およびサイズが定められてよい。   As shown in FIG. 3, the wiring portion 24 corresponds to the resistance portion wiring 13, and the wiring portion 25 corresponds to the resistance portion wiring 14. Specifically, the shape and size of the wiring portion 24 may be determined so as to cover the resistance portion wiring 13 except for the region where the contact portion 35 is provided. Similarly, the shape and size of the wiring portion 25 may be determined so as to cover the resistance portion wiring 14 except for the region where the contact portion 34 is provided.

配線部24は、ピエゾ抵抗部10の長手方向の第1幅と、半導体基板2のおもて面に平行な面において該長手方向に垂直な方向の第2幅とが、それぞれ抵抗部用配線13より広くてよい。同様に、配線部25は、第1幅と第2幅とが、それぞれ抵抗部用配線14より広くてよい。配線部24の輪郭の少なくとも一部は、抵抗部用配線13の輪郭に沿うように位置が定められてよい。   The wiring portion 24 has a first width in the longitudinal direction of the piezoresistive portion 10 and a second width in a direction perpendicular to the longitudinal direction in a plane parallel to the front surface of the semiconductor substrate 2. It may be wider than 13. Similarly, the wiring section 25 may have a first width and a second width wider than the resistance section wiring 14. The position of at least a part of the outline of the wiring part 24 may be determined along the outline of the resistance part wiring 13.

以上のとおり、本例のピエゾ抵抗部10は、一端11が他端12より電位が高くなるように電位差が生じる。これに対し、ピエゾ抵抗部10の上方に設けられるシールド膜20も、ピエゾ抵抗部10の一端11側に位置する一端21が、ピエゾ抵抗部10の他端12側に位置する他端22より電位が高くなるように電位差が与えられる。したがって、ピエゾ抵抗部10に生じる電位差と同じ向きに、シールド膜20に電位差が与えられる。   As described above, in the piezoresistive portion 10 of this example, a potential difference occurs so that the potential at one end 11 is higher than that at the other end 12. On the other hand, the shield film 20 provided above the piezoresistive portion 10 also has one end 21 located on the one end 11 side of the piezoresistive portion 10 having a potential higher than the other end 22 located on the other end 12 side of the piezoresistive portion 10. A potential difference is given so that becomes higher. Therefore, a potential difference is given to the shield film 20 in the same direction as the potential difference generated in the piezoresistive portion 10.

シールド膜20は、抵抗性の膜であってよい。シールド膜20のシート抵抗値は、10Ω/□以上10kΩ/□以下であってよく、より好ましくは、1kΩ/□以上10kΩ/□以下であってよい。シールド膜20のシート抵抗値が低くなりすぎると、シールド膜20での消費電流が大きくなる。また、シート抵抗を低くするためにポリシリコンの厚みを厚くする必要が生じる。したがって、シールド膜20のシート抵抗値を10Ω/□以上とすることで、消費電流を抑えるとともに、ポリシリコンの厚みを薄くすることが可能となる。一方、シールド膜20のシート抵抗値を10kΩ/□以下にすると、ドーピングされたポリシリコンの長期信頼性を高めることができる。   The shield film 20 may be a resistive film. The sheet resistance value of the shield film 20 may be 10 Ω / □ or more and 10 kΩ / □ or less, more preferably 1 kΩ / □ or more and 10 kΩ / □ or less. If the sheet resistance value of the shield film 20 becomes too low, current consumption in the shield film 20 increases. In addition, it is necessary to increase the thickness of the polysilicon in order to reduce the sheet resistance. Therefore, by setting the sheet resistance value of the shield film 20 to 10Ω / □ or more, it is possible to suppress the current consumption and reduce the thickness of the polysilicon. On the other hand, when the sheet resistance value of the shield film 20 is 10 kΩ / □ or less, the long-term reliability of the doped polysilicon can be improved.

本例によれば、ピエゾ抵抗部10において高電位の場所の上方では、シールド膜20における電位が高くされ、ピエゾ抵抗部10において低電位の場所の上方では、シールド膜20における電位が低くされる。このようにピエゾ抵抗部10における電位の勾配の向きと、シールド膜20における電位の勾配の向きが同じになる。本例によれば、ピエゾ抵抗部10における電位分布と、シールド膜20における電位分布を整合させることができる。   According to this example, the potential in the shield film 20 is increased above the high potential location in the piezoresistive portion 10, and the potential in the shield film 20 is decreased above the low potential location in the piezoresistive portion 10. In this way, the direction of the potential gradient in the piezoresistive portion 10 is the same as the direction of the potential gradient in the shield film 20. According to this example, the potential distribution in the piezoresistive portion 10 and the potential distribution in the shield film 20 can be matched.

本例の半導体圧力センサ1によれば、シールド膜20を一定の電位に固定する場合と比べて、シールド膜20とピエゾ抵抗部10との間の電位差を少なくすることができる。したがって、シールド膜20上の位置によってシールド膜20とピエゾ抵抗部10との間の電位差が異なることによる抵抗値または温度特性のばらつきを低減することができる。   According to the semiconductor pressure sensor 1 of this example, the potential difference between the shield film 20 and the piezoresistive portion 10 can be reduced as compared with the case where the shield film 20 is fixed at a constant potential. Therefore, it is possible to reduce variations in resistance value or temperature characteristics due to a difference in potential between the shield film 20 and the piezoresistive portion 10 depending on the position on the shield film 20.

本例では、シールド膜20と、配線部24および配線部25とのドーピング濃度を変えずに、シールド膜20と、配線部24および配線部25とで、断面積(特に、幅)を変えることによって、配線部24および配線部25の電気抵抗値をシールド膜20の電気抵抗値より小さくすることができる。したがって、ドーピング濃度を変えるための別途のプロセスが不要となる。ピエゾ抵抗部10の上部に位置するシールド膜20に主として電位の勾配を発生させることができるので、ピエゾ抵抗部10とシールド膜20とで電圧降下を生じる領域を共通化することができる。また、ピエゾ抵抗部10において生じる電位差の向きと、シールド膜20において生じる電位差の向きとを一致させることができる。したがって、ピエゾ抵抗部10において生じる電位分布と、シールド膜20において生じる電位分布を整合させることができる。   In this example, the cross-sectional area (especially the width) is changed between the shield film 20, the wiring part 24, and the wiring part 25 without changing the doping concentration of the shield film 20, the wiring part 24, and the wiring part 25. Thus, the electrical resistance values of the wiring part 24 and the wiring part 25 can be made smaller than the electrical resistance value of the shield film 20. Therefore, a separate process for changing the doping concentration becomes unnecessary. Since a potential gradient can be generated mainly in the shield film 20 located on the upper portion of the piezoresistive portion 10, a region where a voltage drop is generated between the piezoresistive portion 10 and the shield film 20 can be shared. In addition, the direction of the potential difference generated in the piezoresistive portion 10 and the direction of the potential difference generated in the shield film 20 can be matched. Therefore, the potential distribution generated in the piezoresistive portion 10 and the potential distribution generated in the shield film 20 can be matched.

図5は、第2実施形態における半導体圧力センサ1の平面図ある。図5は、第1抵抗R1の部分を拡大して示している。第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図についてもほぼ同様の構成を有する。但し、図3と同様に、第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図ではそれぞれの接続先が異なる。図6は、第2実施形態における半導体圧力センサ1の断面図である。具体的には、図6は、図5のB−B´に沿った断面を示している。   FIG. 5 is a plan view of the semiconductor pressure sensor 1 according to the second embodiment. FIG. 5 shows an enlarged portion of the first resistor R1. The enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4 has substantially the same configuration. However, as in FIG. 3, the connection destinations are different in the enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4. FIG. 6 is a cross-sectional view of the semiconductor pressure sensor 1 in the second embodiment. Specifically, FIG. 6 shows a cross section taken along the line BB ′ of FIG.

上述した第1実施形態では、配線部24および配線部25の断面積をシールド膜20に比べて大きくすることで、配線部24および配線部25の抵抗値をシールド膜20の抵抗値より低くする場合を示した。これに対し、本例の半導体圧力センサ1では、配線部24および配線部25のドーピング濃度をシールド膜のドーピング濃度より高くすることによって、配線部24および配線部25の抵抗値をシールド膜20の抵抗値より低くする場合を説明する。他の構成は第1実施形態の場合と同様であるので、繰り返しの説明を省略する。   In the first embodiment described above, the resistance values of the wiring part 24 and the wiring part 25 are made lower than the resistance value of the shielding film 20 by making the cross-sectional areas of the wiring part 24 and the wiring part 25 larger than those of the shield film 20. Showed the case. On the other hand, in the semiconductor pressure sensor 1 of this example, the resistance values of the wiring part 24 and the wiring part 25 are made to be lower than those of the shielding film 20 by making the doping concentration of the wiring part 24 and the wiring part 25 higher than the doping concentration of the shielding film. The case where it makes lower than resistance value is demonstrated. Since other configurations are the same as those in the first embodiment, repeated description is omitted.

本例の半導体圧力センサ1も、半導体基板2内に、拡散抵抗として、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14を備える。半導体圧力センサ1は、絶縁膜4を介してピエゾ抵抗部10の上方に設けられた導電性のシールド膜20を有する。半導体圧力センサ1は、シールド膜20の両端に、配線部24および配線部25を備える。本例において、シールド膜20、配線部24、および配線部25は、互いに連続するポリシリコンで構成されてよい。   The semiconductor pressure sensor 1 of this example also includes a piezoresistive portion 10, a resistor portion wiring 13, and a resistor portion wiring 14 as diffusion resistors in the semiconductor substrate 2. The semiconductor pressure sensor 1 has a conductive shield film 20 provided above the piezoresistive portion 10 with an insulating film 4 interposed therebetween. The semiconductor pressure sensor 1 includes a wiring part 24 and a wiring part 25 at both ends of the shield film 20. In this example, the shield film 20, the wiring part 24, and the wiring part 25 may be made of polysilicon that is continuous with each other.

配線部24および配線部25において電流が流れる方向に垂直な方向の断面積が、シールド膜20において電流が流れる方向に垂直な方向の断面積に比べて大きくなくてよい。本例では、配線部24および配線部25の断面積は、シールド膜20の断面積に比べて小さい。配線部24のドーピング濃度および配線部25のドーピング濃度は、シールド膜のドーピング濃度より高い。   The cross-sectional area in the direction perpendicular to the direction in which the current flows in the wiring part 24 and the wiring part 25 may not be larger than the cross-sectional area in the direction perpendicular to the direction in which the current flows in the shield film 20. In this example, the cross-sectional areas of the wiring part 24 and the wiring part 25 are smaller than the cross-sectional area of the shield film 20. The doping concentration of the wiring part 24 and the doping concentration of the wiring part 25 are higher than the doping concentration of the shield film.

ドーピング濃度の違いに起因して、配線部24および配線部25の部分の電気抵抗は、シールド膜20の電気抵抗より低い。配線部24および配線部25の部分での電圧降下は、シールド膜20の電気抵抗より小さくなる。したがって、本例の半導体圧力センサ1によれば、電圧降下を主としてシールド膜20の部分で発生させることができ、シールド膜20に電位の勾配、すなわち電位差を与えることができる。   Due to the difference in doping concentration, the electrical resistance of the wiring portion 24 and the wiring portion 25 is lower than the electrical resistance of the shield film 20. The voltage drop at the wiring portion 24 and the wiring portion 25 is smaller than the electrical resistance of the shield film 20. Therefore, according to the semiconductor pressure sensor 1 of this example, a voltage drop can be generated mainly in the portion of the shield film 20, and a potential gradient, that is, a potential difference can be given to the shield film 20.

本例によっても、シールド膜20を一定の電位に固定する場合と比べて、シールド膜20とピエゾ抵抗部10との間の電位差を軽減することができる。したがって、シールド膜20上の位置によってシールド膜20とピエゾ抵抗部10との間の電位差が異なることによる抵抗値または温度特性のばらつきを低減することができる。また、本例において、半導体圧力センサ1は、拡散抵抗として、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14を備える。また、半導体圧力センサ1は、互いに連続するポリシリコンとして、シールド膜20、配線部24、および配線部25を備える。本例の半導体圧力センサ1では、図5に示されるように、平面視において、ポリシリコンの面積が、拡散抵抗の面積よりも小さい。具体的には、シールド膜20、配線部24、および配線部25を合計した面積が、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14を合計した面積よりも小さい。このような構成によれば、ダイアフラムの圧力に応じた変形が、積層されたポリシリコンによって、妨げられることを軽減することができる。   Also in this example, the potential difference between the shield film 20 and the piezoresistive portion 10 can be reduced as compared with the case where the shield film 20 is fixed at a constant potential. Therefore, it is possible to reduce variations in resistance value or temperature characteristics due to a difference in potential between the shield film 20 and the piezoresistive portion 10 depending on the position on the shield film 20. In this example, the semiconductor pressure sensor 1 includes a piezoresistive portion 10, a resistor portion wiring 13, and a resistor portion wiring 14 as diffusion resistors. The semiconductor pressure sensor 1 includes a shield film 20, a wiring part 24, and a wiring part 25 as polysilicon that are continuous with each other. In the semiconductor pressure sensor 1 of this example, as shown in FIG. 5, the area of the polysilicon is smaller than the area of the diffused resistor in plan view. Specifically, the total area of the shield film 20, the wiring part 24, and the wiring part 25 is smaller than the total area of the piezoresistive part 10, the resistance part wiring 13, and the resistance part wiring 14. According to such a structure, it can reduce that the deformation | transformation according to the pressure of a diaphragm is prevented by the laminated | stacked polysilicon.

図7は、第3実施形態における半導体圧力センサ1の平面図である。図7は、第1抵抗R1の部分を拡大して示している。第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図についてもほぼ同様の構成を有する。但し、図3と同様に、第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図ではそれぞれの接続先が異なる。図8は、第3実施形態における半導体圧力センサ1の断面図である。具体的には、図8は、図5のC−C´に沿った断面を示している。   FIG. 7 is a plan view of the semiconductor pressure sensor 1 according to the third embodiment. FIG. 7 shows an enlarged portion of the first resistor R1. The enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4 has substantially the same configuration. However, as in FIG. 3, the connection destinations are different in the enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4. FIG. 8 is a cross-sectional view of the semiconductor pressure sensor 1 according to the third embodiment. Specifically, FIG. 8 shows a cross section taken along the line CC ′ of FIG.

上述した第1および第2実施形態では、シールド膜20と、配線部24および配線部25とが同じ厚みを有している場合が示された。これに対し、本例の半導体圧力センサ1では、シールド膜20を構成するポリシリコンは、配線部24および配線部25を構成するポリシリコンよりも厚みが薄い。ポリシリコンを、シールド膜20の部分に比べて、配線部24および配線部25の部分において多く堆積させることによって、本例の構造を実現してよい。例えば、ポリシリコンをシールド膜20および配線部24および配線部25の全体に均等に堆積する第1堆積段階と、シールド膜20の部分をマスクによって覆って配線部24および配線部25のみにポリシリコンを堆積させる第2堆積段階とを用いて、本例の構造を実現してよい。   In the first and second embodiments described above, the case where the shield film 20, the wiring part 24, and the wiring part 25 have the same thickness is shown. On the other hand, in the semiconductor pressure sensor 1 of this example, the polysilicon constituting the shield film 20 is thinner than the polysilicon constituting the wiring portion 24 and the wiring portion 25. The structure of this example may be realized by depositing more polysilicon in the wiring part 24 and the wiring part 25 than in the shielding film 20 part. For example, a first deposition stage in which polysilicon is uniformly deposited on the entire shield film 20, the wiring portion 24, and the wiring portion 25, and a portion of the shielding film 20 is covered with a mask so that only the wiring portion 24 and the wiring portion 25 are polysilicon. The structure of this example may be realized using a second deposition stage that deposits.

図8に示される例では、シールド膜20を構成するポリシリコンの厚みは、T1であり、配線部24および配線部25を構成するポリシリコンの厚みは、T2である。T2は、T1の1.5倍以上であってよく、T1の2倍以上であってよく、3倍以上であってよい。シールド膜20を構成するポリシリコンは、配線部24および配線部25を構成するポリシリコンよりも厚みを薄くすることによって、配線部24および配線部25の断面積がシールド膜20の断面積に比べて大きくなる。したがって、配線部24および配線部25の抵抗値をシールド膜20の抵抗値より低くすることができる。本例においては、シールド膜20のドーピング濃度と、配線部24および配線部25のドーピング濃度とを同じにしてよい。但し、配線部24および配線部25のドーピング濃度をシールド膜のドーピング濃度より高くしてもよい。   In the example shown in FIG. 8, the thickness of the polysilicon constituting the shield film 20 is T1, and the thickness of the polysilicon constituting the wiring portion 24 and the wiring portion 25 is T2. T2 may be 1.5 times or more of T1, may be 2 times or more of T1, and may be 3 times or more. The polysilicon constituting the shield film 20 is made thinner than the polysilicon constituting the wiring part 24 and the wiring part 25, so that the cross-sectional area of the wiring part 24 and the wiring part 25 is larger than the cross-sectional area of the shield film 20. Become bigger. Therefore, the resistance values of the wiring part 24 and the wiring part 25 can be made lower than the resistance value of the shield film 20. In this example, the doping concentration of the shield film 20 and the doping concentration of the wiring portion 24 and the wiring portion 25 may be the same. However, the doping concentration of the wiring part 24 and the wiring part 25 may be higher than the doping concentration of the shield film.

ポリシリコンの厚みの違いに起因して、配線部24および配線部25の部分の電気抵抗は、シールド膜20の電気抵抗より低い。配線部24および配線部25の部分での電圧降下は、シールド膜20の電気抵抗より小さくなる。したがって、本例の半導体圧力センサ1によれば、電圧降下を主としてシールド膜20の部分で発生させることができ、シールド膜20に電位の勾配、すなわち電位差を与えることができる。   Due to the difference in the thickness of the polysilicon, the electrical resistance of the wiring portion 24 and the wiring portion 25 is lower than that of the shield film 20. The voltage drop at the wiring portion 24 and the wiring portion 25 is smaller than the electrical resistance of the shield film 20. Therefore, according to the semiconductor pressure sensor 1 of this example, a voltage drop can be generated mainly in the portion of the shield film 20, and a potential gradient, that is, a potential difference can be given to the shield film 20.

本例によっても、シールド膜20を一定の電位に固定する場合と比べて、シールド膜20とピエゾ抵抗部10との間の電位差を軽減することができる。したがって、シールド膜20上の位置によってシールド膜20とピエゾ抵抗部10との間の電位差が異なることによる抵抗値または温度特性のばらつきを低減することができる。また、本例においても、平面視において、ポリシリコンの面積が、拡散抵抗の面積よりも小さい。具体的には、シールド膜20、配線部24、および配線部25を合計した面積が、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14を合計した面積よりも小さくてよい。   Also in this example, the potential difference between the shield film 20 and the piezoresistive portion 10 can be reduced as compared with the case where the shield film 20 is fixed at a constant potential. Therefore, it is possible to reduce variations in resistance value or temperature characteristics due to a difference in potential between the shield film 20 and the piezoresistive portion 10 depending on the position on the shield film 20. Also in this example, the area of the polysilicon is smaller than the area of the diffused resistor in plan view. Specifically, the total area of the shield film 20, the wiring part 24, and the wiring part 25 may be smaller than the total area of the piezoresistive part 10, the resistance part wiring 13, and the resistance part wiring 14.

図9は、第4実施形態における半導体圧力センサ1の平面図である。図9は、第1抵抗R1の部分を拡大している。第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図についてもほぼ同様の構成を有する。但し、図3と同様に、第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図ではそれぞれの接続先が異なる。図10は、第4実施形態における半導体圧力センサ1の断面図である。具体的には、図10は、図9のD−D´に沿った断面を示している。   FIG. 9 is a plan view of the semiconductor pressure sensor 1 according to the fourth embodiment. FIG. 9 is an enlarged view of the first resistor R1. The enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4 has substantially the same configuration. However, as in FIG. 3, the connection destinations are different in the enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4. FIG. 10 is a cross-sectional view of the semiconductor pressure sensor 1 in the fourth embodiment. Specifically, FIG. 10 shows a cross section taken along the line DD ′ of FIG.

上述した第1から第3実施形態では、シールド膜20と、配線部24および配線部25とが互いに連続するポリシリコンにより構成される場合が示された。空洞部3の上側の半導体基板2はダイアフラムとして機能するため、半導体基板2と同じ熱膨張係数等を有するポリシリコン等を用いることが望ましい。しかしながら、配線部24および配線部25を、シールド膜20とは異なる材料で構成してもよい。本例では、アルミニウム等の金属材料によって配線部24および配線部25が構成される場合を説明する。他の構成は第1から第3実施形態の場合と同様であるので、繰り返しの説明を省略する。   In the first to third embodiments described above, the case where the shield film 20, the wiring part 24, and the wiring part 25 are made of polysilicon that is continuous with each other has been shown. Since the semiconductor substrate 2 above the cavity 3 functions as a diaphragm, it is desirable to use polysilicon or the like having the same thermal expansion coefficient as the semiconductor substrate 2. However, the wiring part 24 and the wiring part 25 may be made of a material different from that of the shield film 20. In this example, the case where the wiring part 24 and the wiring part 25 are comprised with metal materials, such as aluminum, is demonstrated. Since other configurations are the same as those in the first to third embodiments, repeated description will be omitted.

半導体基板2内に、拡散抵抗として、ピエゾ抵抗部10、抵抗部用配線13、および抵抗部用配線14を備える。拡散抵抗の構成は、第1から第3実施形態の場合と同様である。半導体圧力センサ1は、絶縁膜4を介してピエゾ抵抗部10の上方に設けられた導電性のシールド膜20を有する。シールド膜20の高電位側の一端21は、コンタクト部45を介して配線部40に接続される。シールド膜20の低電位側の他端22は、コンタクト部46を介して配線部41に接続する。   In the semiconductor substrate 2, a piezoresistive portion 10, a resistance portion wiring 13, and a resistance portion wiring 14 are provided as diffusion resistors. The configuration of the diffused resistor is the same as in the first to third embodiments. The semiconductor pressure sensor 1 has a conductive shield film 20 provided above the piezoresistive portion 10 with an insulating film 4 interposed therebetween. One end 21 on the high potential side of the shield film 20 is connected to the wiring part 40 via the contact part 45. The other end 22 on the low potential side of the shield film 20 is connected to the wiring portion 41 via the contact portion 46.

配線部40および配線部41は、アルミニウムまたは銅等の金属で構成されてよい。配線部40は、コンタクト用配線部43と、シールド膜用配線部44とが金属によって一体的に構成されていてよい。コンタクト用配線部43は、コンタクト部42を介して抵抗部用配線14に電気的に接続される。コンタクト用配線部43は延伸されて高電位側端子Vddに接続されてよい。シールド膜用配線部44は、コンタクト部45を介してシールド膜20の高電位側の一端21に接続される。配線部41は、コンタクト部46を介して抵抗部用配線13に電気的に接続される。配線部41は、他端が低電位側のシールド膜(本例では、第2シールド膜20−2)まで延伸してよい。   The wiring part 40 and the wiring part 41 may be made of a metal such as aluminum or copper. In the wiring portion 40, the contact wiring portion 43 and the shield film wiring portion 44 may be integrally formed of metal. The contact wiring portion 43 is electrically connected to the resistance portion wiring 14 via the contact portion 42. The contact wiring portion 43 may be extended and connected to the high potential side terminal Vdd. The shield film wiring section 44 is connected to the one end 21 on the high potential side of the shield film 20 via the contact section 45. The wiring part 41 is electrically connected to the resistance part wiring 13 via the contact part 46. The other end of the wiring portion 41 may extend to the shield film on the low potential side (in this example, the second shield film 20-2).

配線部40および配線部41は、ポリシリコンより低い抵抗率を有するアルミニウムまたは銅等の金属で構成される。また、配線部40および配線部41の電気抵抗も、ポリシリコンで構成されるシールド膜20の電気抵抗に比べて低くてよい。配線部40および配線部41の部分での電圧降下は、シールド膜20の電気抵抗より小さくなる。したがって、本例の半導体圧力センサ1によれば、電圧降下を主としてシールド膜20の部分で発生させることができ、シールド膜20に電位の勾配、すなわち電位差を与えることができる。   The wiring portion 40 and the wiring portion 41 are made of a metal such as aluminum or copper having a lower resistivity than polysilicon. Moreover, the electrical resistance of the wiring part 40 and the wiring part 41 may be lower than the electrical resistance of the shield film 20 made of polysilicon. The voltage drop at the wiring portion 40 and the wiring portion 41 is smaller than the electrical resistance of the shield film 20. Therefore, according to the semiconductor pressure sensor 1 of this example, a voltage drop can be generated mainly in the portion of the shield film 20, and a potential gradient, that is, a potential difference can be given to the shield film 20.

本例によっても、シールド膜20を一定の電位に固定する場合と比べて、シールド膜20とピエゾ抵抗部10との間の電位差を軽減することができる。したがって、シールド膜20上の位置によってシールド膜20とピエゾ抵抗部10との間の電位差が異なることによる抵抗値または温度特性のばらつきを低減することができる。   Also in this example, the potential difference between the shield film 20 and the piezoresistive portion 10 can be reduced as compared with the case where the shield film 20 is fixed at a constant potential. Therefore, it is possible to reduce variations in resistance value or temperature characteristics due to a difference in potential between the shield film 20 and the piezoresistive portion 10 depending on the position on the shield film 20.

図11は、第5実施形態における半導体圧力センサ1の平面図である。図11は、第1抵抗R1の部分を拡大している。第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図についてもほぼ同様の構成を有する。但し、図3と同様に、第2抵抗R2、第3抵抗R3、および第4抵抗R4の部分を拡大した図ではそれぞれの接続先が異なる。図12は、第5実施形態における半導体圧力センサ1の断面図である。具体的には、図12は、図11のE−E´に沿った断面を示している。   FIG. 11 is a plan view of the semiconductor pressure sensor 1 according to the fifth embodiment. FIG. 11 is an enlarged view of the first resistor R1. The enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4 has substantially the same configuration. However, as in FIG. 3, the connection destinations are different in the enlarged view of the second resistor R2, the third resistor R3, and the fourth resistor R4. FIG. 12 is a cross-sectional view of the semiconductor pressure sensor 1 in the fifth embodiment. Specifically, FIG. 12 shows a cross section taken along the line EE ′ of FIG.

上述した第1から第4実施形態では、平面視において、シールド膜20の輪郭は、ピエゾ抵抗部10の輪郭に沿って設けられていた。しかしながら、ピエゾ抵抗部10が複雑な形状に区画されている場合には、シールド膜20の輪郭が、必ずしも、ピエゾ抵抗部10の輪郭に沿って設けられていなくてよい。ピエゾ抵抗部10とシールド膜20との間の電位差が小さくなるように、一枚のシールド膜20に対して、2つの異なる位置において異なる電位に接続されていてよい。本例では、シールド膜20の輪郭が、ピエゾ抵抗部10の輪郭に沿って設けられていない。具体的には、センサの感度を高める見地から、ピエゾ抵抗部10は蛇行するように屈曲している。   In the first to fourth embodiments described above, the outline of the shield film 20 is provided along the outline of the piezoresistive portion 10 in plan view. However, when the piezoresistive portion 10 is partitioned into a complicated shape, the contour of the shield film 20 does not necessarily have to be provided along the contour of the piezoresistive portion 10. One shield film 20 may be connected to different potentials at two different positions so that the potential difference between the piezoresistive portion 10 and the shield film 20 is reduced. In this example, the outline of the shield film 20 is not provided along the outline of the piezoresistive portion 10. Specifically, from the viewpoint of increasing the sensitivity of the sensor, the piezoresistive portion 10 is bent so as to meander.

本例での一枚のシールド膜20は、蛇行しているピエゾ抵抗部10の全体を覆っている。半導体圧力センサ1は、シールド膜20の両端に、配線部24および配線部25を備える。本例では、シールド膜20の一辺全体において配線部24と接続され、シールド膜20の一辺と対向する他辺全体において配線部25と接続されてよい。   One shield film 20 in this example covers the entire meandering piezoresistive portion 10. The semiconductor pressure sensor 1 includes a wiring part 24 and a wiring part 25 at both ends of the shield film 20. In this example, the shield film 20 may be connected to the wiring part 24 on one entire side, and may be connected to the wiring part 25 on the other side facing the one side of the shield film 20.

蛇行するように屈曲したピエゾ抵抗部10における電位の分布と、平板のシールド膜20における電位の分布とは完全には整合しない。しかしながら、ピエゾ抵抗部10は、大まかにいえば、抵抗部用配線14に接続される側が高電位となり、抵抗部用配線13に接続される側が低電位となる。   The distribution of potential in the piezoresistive portion 10 bent so as to meander and the distribution of potential in the flat shield film 20 are not perfectly matched. However, in general, the piezoresistive portion 10 has a high potential on the side connected to the resistor wiring 14 and a low potential on the side connected to the resistor wiring 13.

したがって、平板のシールド膜20において、抵抗部用配線14側に近い側の一端21を高電位に接続し、抵抗部用配線13側に近い側の他端22を低電位に接続することで、単にシールド膜20を一定の電位に固定する場合に比べれば、シールド膜20の電位の分布をピエゾ抵抗部10における電位の分布に近づけることができる。   Therefore, in the flat shield film 20, one end 21 on the side close to the resistor wiring 14 side is connected to a high potential, and the other end 22 on the side close to the resistor wiring 13 is connected to a low potential. Compared to the case where the shield film 20 is simply fixed at a constant potential, the potential distribution of the shield film 20 can be made closer to the potential distribution in the piezoresistive portion 10.

図13は、第6実施形態における半導体圧力センサ1の回路構成の一例を示す図である。本例では、図1において説明した第1実施形態の回路構成と異なり、第1シールド膜20−1の他端22と第4シールド膜20−4の他端22とが電気的に接続される。また、第3シールド膜20−3の他端22と第2シールド膜20−2の他端22とが電気的に接続される。したがって、本例では、2つのシールド膜として第1シールド膜20−1および第4シールド膜20−4が高電位側端子Vddと低電位側端子Vssとの間に直列に接続される。同様に、第3シールド膜20−3および第2シールド膜20−2が高電位側端子Vddと低電位側端子Vssとの間に直列に接続される。   FIG. 13 is a diagram illustrating an example of a circuit configuration of the semiconductor pressure sensor 1 according to the sixth embodiment. In this example, unlike the circuit configuration of the first embodiment described in FIG. 1, the other end 22 of the first shield film 20-1 and the other end 22 of the fourth shield film 20-4 are electrically connected. . The other end 22 of the third shield film 20-3 and the other end 22 of the second shield film 20-2 are electrically connected. Therefore, in this example, the first shield film 20-1 and the fourth shield film 20-4 are connected in series between the high potential side terminal Vdd and the low potential side terminal Vss as two shield films. Similarly, the third shield film 20-3 and the second shield film 20-2 are connected in series between the high potential side terminal Vdd and the low potential side terminal Vss.

本例では、第1抵抗R1と第2抵抗R2とが電気的に直列に接続されるが、これらの上方に設けられる第1シールド膜20−1および第2シールド膜20−2は互いに直列に接続されない。第3抵抗R3と第4抵抗R4とが電気的に直列に接続されるが、これらの上方に設けられる第3シールド膜20−3および第4シールド膜20−4は、互いに電気的に直列に接続されない。この点が第1から第5実施形態の場合と異なる。他の構造については、第1から第5実施形態の場合と同様であるので、繰り返しの説明を省略する。シールド膜20、配線部24、および配線部25は、第1から第5実施形態で説明した構造と同様であってよい。   In this example, the first resistor R1 and the second resistor R2 are electrically connected in series, but the first shield film 20-1 and the second shield film 20-2 provided above these are connected in series with each other. Not connected. The third resistor R3 and the fourth resistor R4 are electrically connected in series. The third shield film 20-3 and the fourth shield film 20-4 provided above these are electrically connected in series with each other. Not connected. This point is different from the case of the first to fifth embodiments. Other structures are the same as those in the first to fifth embodiments, and thus the repeated description is omitted. The shield film 20, the wiring part 24, and the wiring part 25 may have the same structure as that described in the first to fifth embodiments.

本例においても、各ピエゾ抵抗部10に生じる電位差の向きと同じ向きに、シールド膜20に電位差が与えられる。ピエゾ抵抗部10における電位分布とシールド膜20における電位分布を整合させることによって、ピエゾ抵抗部10における各点において、ピエゾ抵抗部10とシールド膜20との間の電位差を少なくすることができる。したがって、シールド膜20上の位置によってシールド膜20とピエゾ抵抗部10との間の電位差が異なることによる抵抗値または温度特性のばらつきを低減することができる。   Also in this example, a potential difference is applied to the shield film 20 in the same direction as the potential difference generated in each piezoresistive portion 10. By matching the potential distribution in the piezoresistive portion 10 and the potential distribution in the shield film 20, the potential difference between the piezoresistive portion 10 and the shield film 20 can be reduced at each point in the piezoresistive portion 10. Therefore, it is possible to reduce variations in resistance value or temperature characteristics due to a difference in potential between the shield film 20 and the piezoresistive portion 10 depending on the position on the shield film 20.

図14は、第7実施形態における半導体圧力センサ1の回路構成の一例を示す図である。本例では、接続点29において、第1シールド膜20−1の他端22、第2シールド膜20−2の他端22、第3シールド膜20−3の他端22、および第4シールド膜20−4の他端22が相互に電気的に接続される。他の構造については、第1から第5実施形態の場合と同様であるので、繰り返しの説明を省略する。シールド膜20、配線部24、および配線部25は、第1から第5実施形態で説明した種々の構成を採用することができる。   FIG. 14 is a diagram illustrating an example of a circuit configuration of the semiconductor pressure sensor 1 according to the seventh embodiment. In this example, at the connection point 29, the other end 22 of the first shield film 20-1, the other end 22 of the second shield film 20-2, the other end 22 of the third shield film 20-3, and the fourth shield film. The other ends 22 of 20-4 are electrically connected to each other. Other structures are the same as those in the first to fifth embodiments, and thus the repeated description is omitted. The shield film 20, the wiring part 24, and the wiring part 25 can employ various configurations described in the first to fifth embodiments.

本例においても、各ピエゾ抵抗部10に生じる電位差の向きと同じ向きに、シールド膜20に電位差が与えられる。ピエゾ抵抗部10における電位分布とシールド膜20における電位分布を整合させることによって、ピエゾ抵抗部10における各点において、ピエゾ抵抗部10とシールド膜20との間の電位差を少なくすることができる。したがって、シールド膜20上の位置によってシールド膜20とピエゾ抵抗部10との間の電位差が異なることによる抵抗値または温度特性のばらつきを低減することができる。   Also in this example, a potential difference is applied to the shield film 20 in the same direction as the potential difference generated in each piezoresistive portion 10. By matching the potential distribution in the piezoresistive portion 10 and the potential distribution in the shield film 20, the potential difference between the piezoresistive portion 10 and the shield film 20 can be reduced at each point in the piezoresistive portion 10. Therefore, it is possible to reduce variations in resistance value or temperature characteristics due to a difference in potential between the shield film 20 and the piezoresistive portion 10 depending on the position on the shield film 20.

図15は、第8実施形態における半導体圧力センサ1の回路構成の一例を示す図である。本例は、図1に示される第1実施形態における半導体圧力センサ1の回路構成において、第1シールド膜20−1の他端22と第2シールド膜20−2の他端22とが共に第1中間電位端子Vout1に電気的に接続される。同様に、第3シールド膜20−3の他端22と第4シールド膜の他端22とが共に第2中間電位端子Vout2に電気的に接続される。   FIG. 15 is a diagram illustrating an example of a circuit configuration of the semiconductor pressure sensor 1 according to the eighth embodiment. In this example, in the circuit configuration of the semiconductor pressure sensor 1 in the first embodiment shown in FIG. 1, the other end 22 of the first shield film 20-1 and the other end 22 of the second shield film 20-2 are both first. 1 is electrically connected to the intermediate potential terminal Vout1. Similarly, the other end 22 of the third shield film 20-3 and the other end 22 of the fourth shield film are both electrically connected to the second intermediate potential terminal Vout2.

なお、図13において示された第6実施形態の半導体圧力センサ1において第1シールド膜20−2の他端22と第4シールド膜20−4の他端22とが共に第1中間電位端子Vout1に電気的に接続されてもよい。第3シールド膜20−3の他端22と第2シールド膜20−4の他端22とが共に第2中間電位端子Vout2に電気的に接続されてもよい。一方、第1シールド膜20−2の他端22と第4シールド膜20−4の他端22とが共に第2中間電位端子Vout2に電気的に接続されてもよい。第3シールド膜20−3の他端22と第2シールド膜20−4の他端22とが共に第1中間電位端子Vout1に電気的に接続されてもよい。   In the semiconductor pressure sensor 1 of the sixth embodiment shown in FIG. 13, the other end 22 of the first shield film 20-2 and the other end 22 of the fourth shield film 20-4 are both at the first intermediate potential terminal Vout1. May be electrically connected. Both the other end 22 of the third shield film 20-3 and the other end 22 of the second shield film 20-4 may be electrically connected to the second intermediate potential terminal Vout2. On the other hand, the other end 22 of the first shield film 20-2 and the other end 22 of the fourth shield film 20-4 may both be electrically connected to the second intermediate potential terminal Vout2. Both the other end 22 of the third shield film 20-3 and the other end 22 of the second shield film 20-4 may be electrically connected to the first intermediate potential terminal Vout1.

図14において示された第7実施形態の半導体圧力センサ1において、接続点29を第1中間電位端子Vout1および第2中間電位端子Vout2の少なくとも一方に電気的に接続してもよい。以上のように、第1シールド膜20−1の他端22、第2シールド膜20−2の他端22、第3シールド膜20−3の他端22、および第4シールド膜20−4の他端22は、第1中間電位端子Vout1または第2中間電位端子Vout2に電気的に接続されてよい。また、本例と異なり、第1シールド膜20−1の他端22、第2シールド膜20−2の他端22、第3シールド膜20−3の他端22、および第4シールド膜20−4の他端22を、第1中間電位端子Vout1および第2中間電位端子Vout2以外の電位に接続してもよい。   In the semiconductor pressure sensor 1 of the seventh embodiment shown in FIG. 14, the connection point 29 may be electrically connected to at least one of the first intermediate potential terminal Vout1 and the second intermediate potential terminal Vout2. As described above, the other end 22 of the first shield film 20-1, the other end 22 of the second shield film 20-2, the other end 22 of the third shield film 20-3, and the fourth shield film 20-4. The other end 22 may be electrically connected to the first intermediate potential terminal Vout1 or the second intermediate potential terminal Vout2. Unlike this example, the other end 22 of the first shield film 20-1, the other end 22 of the second shield film 20-2, the other end 22 of the third shield film 20-3, and the fourth shield film 20- 4 may be connected to a potential other than the first intermediate potential terminal Vout1 and the second intermediate potential terminal Vout2.

以上のような構成によれば、第1シールド膜20−1および第3シールド膜20−3は、2つの異なる位置において高電位側端子Vddと第1中間電位端子Vout1(または第2中間電位端子Vout2)という異なる電位に接続される。同様に、第2シールド膜20−2および第4シールド膜20−4は、2つの異なる位置において低電位側端子Vssと第1中間電位端子Vout1(または第2中間電位端子Vout2)という異なる電位に接続される。したがって、安定的に各シールド膜20に電位分布を与えることが可能となる。   According to the configuration as described above, the first shield film 20-1 and the third shield film 20-3 have the high potential side terminal Vdd and the first intermediate potential terminal Vout1 (or the second intermediate potential terminal) at two different positions. Vout2) is connected to a different potential. Similarly, the second shield film 20-2 and the fourth shield film 20-4 have different potentials of the low potential side terminal Vss and the first intermediate potential terminal Vout1 (or the second intermediate potential terminal Vout2) at two different positions. Connected. Therefore, it is possible to stably give a potential distribution to each shield film 20.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above embodiment. It is apparent from the description of the scope of claims that embodiments with such changes or improvements can be included in the technical scope of the present invention.

1・・半導体圧力センサ、10・・ピエゾ抵抗部、11・・一端、12・・他端、13・・抵抗部用配線、14・・抵抗部用配線、15・・抵抗部用配線、20・・シールド膜、21・・一端、22・・他端、24・・配線部、25・・配線部、26・・配線部、29・・接続点、30・・金属配線、32・・金属配線、33・・コンタクト部、34・・コンタクト部、35・・コンタクト部、40・・配線部、41・・配線部、42・・コンタクト部、43・・コンタクト用配線部、44・・シールド膜用配線部、45・・コンタクト部、46・・コンタクト部 1 ..Semiconductor pressure sensor 10 ..Piezoresistor part 11 ..One end 12 ..Other end 13 ..Resistance part wiring 14 ..Resistance part wiring 15 ..Resistance part wiring 20 ..Shield film, 21 ..One end, 22 ..Other end, 24 ..Wiring section, 25 ..Wiring section, 26 ..Wiring section, 29 ..Connection point, 30 ..Metal wiring, 32. Wiring 33 ... Contact part 34 ... Contact part 35 ... Contact part 40 ... Wiring part 41 ... Wiring part 42 ... Contact part 43 ... Contact wiring part 44 ... Shield Wiring part for film, 45 ... Contact part, 46 ... Contact part

Claims (14)

空洞部が設けられた半導体基板と、
前記空洞部の上側の前記半導体基板の領域に設けられたピエゾ抵抗部と、
前記ピエゾ抵抗部の上方に設けられた絶縁膜と、
前記絶縁膜を介して前記ピエゾ抵抗部の上方に設けられた導電性のシールド膜と、を備え、
前記シールド膜は、2つの異なる位置において異なる電位に接続される、
半導体装置。
A semiconductor substrate provided with a cavity,
A piezoresistive portion provided in a region of the semiconductor substrate above the cavity;
An insulating film provided above the piezoresistive portion;
A conductive shield film provided above the piezoresistive portion via the insulating film,
The shield film is connected to different potentials at two different positions;
Semiconductor device.
前記ピエゾ抵抗部に生じる電位差の向きと同じ向きに、前記シールド膜に電位差が与えられる、
請求項1に記載の半導体装置。
A potential difference is given to the shield film in the same direction as the potential difference generated in the piezoresistive portion.
The semiconductor device according to claim 1.
ホイートストンブリッジ回路を構成する複数のピエゾ抵抗部を備え、
複数のピエゾ抵抗部は、
前記ホイートストンブリッジ回路の高電位側端子と前記ホイートストンブリッジ回路の第1中間電位端子との間に電気的に接続される第1抵抗と、
前記第1中間電位端子と前記ホイートストンブリッジ回路の低電位側端子との間に電気的に接続される第2抵抗と、
前記高電位側端子と前記ホイートストンブリッジ回路の第2中間電位端子との間に電気的に接続される第3抵抗と、
前記第2中間電位端子と前記低電位側端子との間に電気的に接続される第4抵抗と、を含み、
前記シールド膜は、前記絶縁膜を介して、複数のピエゾ抵抗部のそれぞれの上方に設けられており、
2つの前記シールド膜が前記高電位側端子と前記低電位側端子との間に直列に接続されている、
請求項1または2に記載の半導体装置。
It has a plurality of piezoresistive parts that make up the Wheatstone bridge circuit,
Multiple piezoresistive sections
A first resistor electrically connected between a high potential side terminal of the Wheatstone bridge circuit and a first intermediate potential terminal of the Wheatstone bridge circuit;
A second resistor electrically connected between the first intermediate potential terminal and a low potential side terminal of the Wheatstone bridge circuit;
A third resistor electrically connected between the high potential side terminal and the second intermediate potential terminal of the Wheatstone bridge circuit;
A fourth resistor electrically connected between the second intermediate potential terminal and the low potential side terminal;
The shield film is provided above each of the plurality of piezoresistive portions via the insulating film,
The two shield films are connected in series between the high potential side terminal and the low potential side terminal;
The semiconductor device according to claim 1.
前記シールド膜は、前記第1抵抗、前記第2抵抗、前記第3抵抗、および前記第4抵抗のぞれぞれの上方に設けられる第1シールド膜、第2シールド膜、第3シールド膜、および第4シールド膜を含み、
前記第1シールド膜の一端および第3シールド膜の一端が、それぞれ前記ホイートストンブリッジ回路の前記高電位側端子に電気的に接続され、
前記第2シールド膜の一端および第4シールド膜の一端が、それぞれ前記ホイートストンブリッジ回路の前記低電位側端子に電気的に接続される、
請求項3に記載の半導体装置。
The shield film includes a first shield film, a second shield film, a third shield film provided above each of the first resistor, the second resistor, the third resistor, and the fourth resistor, And a fourth shield film,
One end of the first shield film and one end of the third shield film are electrically connected to the high potential side terminal of the Wheatstone bridge circuit,
One end of the second shield film and one end of the fourth shield film are electrically connected to the low potential side terminal of the Wheatstone bridge circuit, respectively.
The semiconductor device according to claim 3.
前記第1シールド膜の他端と前記第2シールド膜の他端とが電気的に接続され、
前記第3シールド膜の他端と前記第4シールド膜の他端とが電気的に接続される
請求項4に記載の半導体装置。
The other end of the first shield film and the other end of the second shield film are electrically connected;
The semiconductor device according to claim 4, wherein the other end of the third shield film is electrically connected to the other end of the fourth shield film.
前記第1シールド膜の他端と前記第4シールド膜の他端とが電気的に接続され、
前記第3シールド膜の他端と前記第2シールド膜の他端とが電気的に接続される
請求項4に記載の半導体装置。
The other end of the first shield film and the other end of the fourth shield film are electrically connected;
The semiconductor device according to claim 4, wherein the other end of the third shield film is electrically connected to the other end of the second shield film.
前記第1シールド膜の他端、前記第2シールド膜の他端、前記第3シールド膜の他端、および前記第4シールド膜の他端が相互に電気的に接続される
請求項4に記載の半導体装置。
The other end of the first shield film, the other end of the second shield film, the other end of the third shield film, and the other end of the fourth shield film are electrically connected to each other. Semiconductor device.
前記第1シールド膜の他端、前記第2シールド膜の他端、前記第3シールド膜の他端、および前記第4シールド膜の他端は、前記第1中間電位端子または前記第2中間電位端子に電気的に接続される
請求項5から7の何れか1項に記載の半導体装置。
The other end of the first shield film, the other end of the second shield film, the other end of the third shield film, and the other end of the fourth shield film are the first intermediate potential terminal or the second intermediate potential. The semiconductor device according to claim 5, wherein the semiconductor device is electrically connected to a terminal.
前記ピエゾ抵抗部に接続される拡散抵抗としての抵抗用配線部と、
前記シールド膜に接続されており、前記シールド膜の抵抗値より低い抵抗値を有する配線部を更に備え、
平面視において、前記ピエゾ抵抗部および抵抗用配線部よりも前記シールド膜および配線部の面積が小さい、
請求項1から8の何れか1項に記載の半導体装置。
A resistance wiring section as a diffused resistor connected to the piezoresistive section;
A wiring portion connected to the shield film and having a resistance value lower than the resistance value of the shield film;
In plan view, the area of the shield film and the wiring portion is smaller than the piezoresistive portion and the resistance wiring portion,
The semiconductor device according to claim 1.
前記シールド膜に接続されており、前記シールド膜の抵抗値より低い抵抗値を有する配線部を更に備え、
前記シールド膜および前記配線部は、互いに連続するポリシリコンで構成されており、
前記配線部の断面積が、前記シールド膜の断面積より大きい
請求項1から8の何れか1項に記載の半導体装置。
A wiring portion connected to the shield film and having a resistance value lower than the resistance value of the shield film;
The shield film and the wiring portion are made of polysilicon that is continuous with each other,
The semiconductor device according to claim 1, wherein a cross-sectional area of the wiring portion is larger than a cross-sectional area of the shield film.
前記シールド膜に接続される配線部を更に備え、
前記シールド膜を構成するポリシリコンは、前記配線部を構成するポリシリコンよりも厚みが薄い
請求項1から8の何れか1項に記載の半導体装置。
Further comprising a wiring portion connected to the shield film,
The semiconductor device according to claim 1, wherein the polysilicon constituting the shield film is thinner than the polysilicon constituting the wiring portion.
前記シールド膜に接続されており、前記シールド膜の抵抗値より低い抵抗値を有する配線部を更に備え、
前記シールド膜および前記配線部は、互いに連続するポリシリコンで構成されており、
前記配線部のドーピング濃度が前記シールド膜のドーピング濃度より高い
請求項1から8の何れか1項に記載の半導体装置。
A wiring portion connected to the shield film and having a resistance value lower than the resistance value of the shield film;
The shield film and the wiring portion are made of polysilicon that is continuous with each other,
The semiconductor device according to claim 1, wherein a doping concentration of the wiring part is higher than a doping concentration of the shield film.
前記シールド膜に接続されており、前記シールド膜の抵抗値より低い抵抗値を有する配線部を更に備え、
前記シールド膜は、ポリシリコンで構成されており、
前記配線部は、金属で構成されている
請求項1から8の何れか1項に記載の半導体装置。
A wiring portion connected to the shield film and having a resistance value lower than the resistance value of the shield film;
The shield film is made of polysilicon,
The semiconductor device according to claim 1, wherein the wiring portion is made of metal.
前記シールド膜のシート抵抗値が10Ω/□以上10kΩ/□以下である、
請求項1から13の何れか1項に記載の半導体装置。
The sheet resistance value of the shield film is 10 Ω / □ or more and 10 kΩ / □ or less,
The semiconductor device according to claim 1.
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