JP2018152125A

JP2018152125A - Information processing device

Info

Publication number: JP2018152125A
Application number: JP2018108035A
Authority: JP
Inventors: 倫太郎尾根田; Rintaro Oneda
Original assignee: MUFG Bank Ltd
Current assignee: MUFG Bank Ltd
Priority date: 2018-06-05
Filing date: 2018-06-05
Publication date: 2018-09-27
Anticipated expiration: 2034-06-05
Also published as: JP6694007B2

Abstract

PROBLEM TO BE SOLVED: To integrally control a plurality of CPUs under control of different information processing devices.SOLUTION: An information processing device includes an address management table that associates a virtual address for specifying a storage region of a virtual memory space managed by an OS and a physical address for specifying a storage region of a real memory space. The physical address may include a first address for specifying a physical address of a memory of the information processing device and a second address for specifying a physical address of a memory of another information processing device. In addition, the second address may store an identifier for specifying the other information processing device on a network.SELECTED DRAWING: Figure 2

Description

本発明は、相異なる複数個のハイパーバイザに跨って仮想マシンを動作させる機能を備えた情報処理装置、プログラムおよび記録媒体に関する。 The present invention relates to an information processing apparatus having a function of operating a virtual machine across a plurality of different hypervisors, a program, and a recording medium.

近年、コンピュータ・アーキテクチャの仮想化技術が様々な分野で注目されている。仮想化技術とは、コンピュータのリソースを抽象化することであり、コンピュータ・ハードウェアを仮想的なものとして取り扱う技術である。コンピュータ・アーキテクチャの仮想化技術の一つとして、仮想マシン（バーチャル・マシン：ＶＭ）が知られている。 In recent years, virtualization technology of computer architecture has attracted attention in various fields. Virtualization technology is the abstraction of computer resources and is a technology that treats computer hardware as virtual. A virtual machine (VM) is known as one of the computer architecture virtualization technologies.

仮想マシンとは、コンピュータの動作をエミュレートするソフトウェアやエミュレートされた仮想のコンピュータそのものを指す。仮想マシンの概念を導入することにより、１つのコンピュータ上で複数のＯＳ（オペレーティング・システム）を動作させたりすることが可能である。そして、１つのコンピュータ上で複数のＯＳを動作させる際、それらのＯＳの制御を行う制御プログラムが存在する。これが、ハイパーバイザである。 A virtual machine is software that emulates the operation of a computer or an emulated virtual computer itself. By introducing the concept of virtual machine, it is possible to operate a plurality of operating systems (operating systems) on one computer. And when operating several OS on one computer, the control program which controls those OS exists. This is the hypervisor.

サーバ上でハイパーバイザを実行することにより、複数個の仮想マシン（すなわち、複数個のカーネル）を動作させることが可能である。これにより、単一のサーバ上で、それぞれ異なるＯＳ（ゲストＯＳと呼ばれる）を動作させることが可能となる。そして、各ＯＳに依存した様々なインターフェースを利用者に提供することが可能である。 By running the hypervisor on the server, it is possible to run multiple virtual machines (i.e. multiple kernels). This makes it possible to operate different OSs (referred to as guest OSs) on a single server. And, it is possible to provide the user with various interfaces depending on each OS.

ところで、従来、ハイパーバイザは、サーバごとに動作し、他のサーバで動作する他のハイパーバイザとは連携することができない。例えば、図１４に示すように、あるサーバで動作するハイパーバイザ１１の制御下において、複数のＯＳ１２〜１４が動作しているとする。このとき、各ＯＳ１２〜１４は、ハイパーバイザ１１内のＣＰＵ（中央演算処理装置）（図示せず）により実際の処理がなされ、ハイパーバイザ１１内のメモリ（図示せず）にしかアクセスできない。つまり、ハイパーバイザ１１は、自身が動作するサーバ内に存在するリソースしか用いることができない。 By the way, conventionally, the hypervisor operates on each server and can not cooperate with other hypervisors operating on other servers. For example, as shown in FIG. 14, it is assumed that a plurality of OSs 12 to 14 are operating under the control of the hypervisor 11 operating on a certain server. At this time, each of the OSs 12 to 14 is actually processed by the CPU (central processing unit) (not shown) in the hypervisor 11 and can access only the memory (not shown) in the hypervisor 11. That is, the hypervisor 11 can use only the resources existing in the server on which the hypervisor 11 operates.

同様に、他のサーバで動作する他のハイパーバイザ２２の制御下においては、別のＯＳ１５が動作しているとする。前述のように、ハイパーバイザ間ではリソースを共有することができないため、相異なるハイパーバイザ１１、２２は、それぞれがＯＳ１２〜１５を独立に制御することしかできず、ハイパーバイザに跨って１つのＯＳ（仮想マシン）を動作させることはできなかった。 Similarly, another OS 15 is assumed to be operating under the control of another hypervisor 22 operating on another server. As described above, since resources can not be shared between hypervisors, different hypervisors 11 and 22 can only control OSs 12 to 15 independently, respectively, and one OS is straddled across hypervisors. It was not possible to operate (virtual machine).

その結果、サーバ性能を向上させる必要がある場合やサーバトラブルに対応すべく冗長性を確保する必要がある場合に、サーバの並列度を上げて対処する（スケールアウトする）ことしか実効的な対処ができず、ソフトウェアの開発コストや運用コストが高くなるという問題があった。 As a result, if it is necessary to improve server performance, or if it is necessary to ensure redundancy in order to cope with server problems, it is only effective to increase the degree of parallelism of the server (scale out). There is a problem that the software development cost and the operation cost become high.

このような問題に対処するために、近年ではコンピュータの並列処理技術として、物理的に離隔したＣＰＵ間でメモリを共有化する技術が開発されている。例えば、特許文献１には、ハイパーバイザが、ローカルメモリとリモートメモリとＣＰＵとの間の配置関係を検知し、仮想マシンに割り当てられたＣＰＵから見てリモートメモリとなるメモリから、該ＣＰＵから見てローカルメモリとなるメモリに対して必要データを移動させる技術が記載されている。 In order to cope with such a problem, in recent years, as a parallel processing technology of computers, a technology of sharing memory between physically separated CPUs has been developed. For example, in Patent Document 1, the hypervisor detects the arrangement relationship between the local memory, the remote memory, and the CPU, and the memory viewed from the CPU allocated to the virtual machine becomes the remote memory as viewed from the CPU. There is described a technique for moving necessary data to a memory which becomes a local memory.

また、特許文献２には、ブレードサーバ内にあるメモリテーブルを用いてアドレス変換を行い、他のブレード上のメモリにアクセスする処理が記載されている。すなわち、ブレードサーバを、ＳＭＰ（Symmetric Multiple Processor）サーバとして機能させる技術が記載されている。 Further, Patent Document 2 describes a process of performing address conversion using a memory table in a blade server and accessing a memory on another blade. That is, a technology for causing a blade server to function as an SMP (Symmetric Multiple Processor) server is described.

特開２０１１−２３８２７８号公報JP, 2011-238278, A 特開２０１２−１１３６０４号公報JP, 2012-113604, A

しかし、特許文献１、２に記載された技術は、いずれも相異なるハイパーバイザの制御下にある仮想マシンを統合して制御するものではなく、異なるハイパーバイザの制御下にあるＣＰＵに、単なる分散処理を行わせるものである。したがって、各ＣＰＵの処理負担を軽減できるものの、互いに処理結果の同期を取るための通信を行う必要があり、その通信処理に起因するオーバーヘッドが、結果として、システム全体としての処理効率を阻害する要因ともなっていた。 However, the techniques described in Patent Literatures 1 and 2 do not integrate and control virtual machines under control of different hypervisors, but merely distribute to CPUs under control of different hypervisors. It is what makes processing. Therefore, although it is possible to reduce the processing load of each CPU, it is necessary to perform communication to synchronize processing results with each other, and the overhead resulting from the communication processing results in a factor that hinders the processing efficiency as a whole system. It was also with me.

また、ＣＰＵに分散処理を行わせる場合、例えば、ある仮想マシンを動作させるために追加のＣＰＵが新たに１個必要となった場合であっても、増設単位として１６個のＣＰＵを搭載したサーバを別途用意する必要があるなど、必要なリソースを超過して、余分なハードウェア資源を調達しなければならなくなる場合もある。 In addition, when distributed processing is performed by a CPU, for example, even if one additional CPU is required to operate a virtual machine, a server mounted with 16 CPUs as an extension unit In some cases, extra hardware resources may need to be procured, for example, if the necessary resources are exceeded.

本発明は、かかる阻害要因を克服するために創作されたものであり、相異なるハイパーバイザの制御下にある複数の仮想マシンを統合して制御することを可能とする情報処理装置、プログラム及び記憶媒体を提供するものである。 The present invention is created to overcome such impediment factors, and is an information processing apparatus, program and storage capable of integrating and controlling a plurality of virtual machines under the control of different hypervisors. It provides a medium.

本発明の一実施形態による情報処理装置は、第１のハイバーパイザの管理するメモリのアドレスと、前記第１のハイバーパイザと接続される第２のハイパーバイザの管理するメモリのアドレス及び該第２のハイパーバイザを識別する識別子とを記録するアドレス管理テーブルと、前記アドレス管理テーブルを参照し、前記第１のハイバーパイザより前記第２のハイパーバイザに対して命令及び制御情報を発行する発行部とを備える。前記制御情報は、前記第２のハイパーバイザで動作する論理プロセッサの状態を示す情報である。 An information processing apparatus according to an embodiment of the present invention includes an address of a memory managed by a first hypervisor, an address of a memory managed by a second hypervisor connected to the first hypervisor, and the second hypervisor. An address management table for recording an identifier for identifying a visor, and an issuing unit for referring to the address management table and issuing an instruction and control information to the second hypervisor from the first hypervisor. The control information is information indicating a state of a logical processor operating in the second hypervisor.

本発明の一実施形態による情報処理装置は、第１のハイパーバイザの管理する仮想メモリ空間のアドレスと、前記第１のハイパーバイザとは異なる第２のハイパーバイザを識別する識別子及び該第２のハイパーバイザの管理するメモリのアドレスとを互いに関連付けて記憶するアドレス管理テーブルと、前記第１のハイパーバイザ又は前記第２のハイパーバイザで動作する論理プロセッサの状態を示す制御情報を記憶する制御情報記憶部と、を有し、前記第１のハイパーバイザは、前記第２のハイパーバイザとの間で前記制御情報を送受信可能であると共に、前記アドレス管理テーブルを参照して、前記仮想メモリ空間のアドレスに関連付けられた、前記第２のハイパーバイザの管理するメモリのアドレスにアクセス可能である。 An information processing apparatus according to an embodiment of the present invention includes an address of a virtual memory space managed by a first hypervisor, an identifier for identifying a second hypervisor different from the first hypervisor, and the second identifier. An address management table that stores the addresses of memories managed by the hypervisor in association with one another, and control information storage that stores control information indicating the state of the logical processor operating in the first hypervisor or the second hypervisor. And the first hypervisor is capable of transmitting and receiving the control information to and from the second hypervisor, and referring to the address management table, the address of the virtual memory space. An address of a memory managed by the second hypervisor is associated with the second memory.

前記制御情報は、論理プロセッサの状態を示すレジスタ値、プログラムカウンタ値及びメモリへのポインタの少なくともいずれか一つであればよい。 The control information may be at least one of a register value indicating a state of the logical processor, a program counter value, and a pointer to a memory.

前記第１のハイパーバイザと前記第２のハイパーバイザとは、識別子による宛先指定の可能な汎用ネットワークで接続されていてもよい。 The first hypervisor and the second hypervisor may be connected by a general-purpose network that can be addressed by an identifier.

前記第１のハイパーバイザは、自身の管理するメモリに処理対象データが存在せず、かつ、前記第２のハイパーバイザの管理するメモリに前記処理対象データが存在する場合に、前記第２のハイパーバイザに対して前記制御情報を送信してもよい。 If the processing target data does not exist in the memory managed by the first hypervisor and the processing target data exists in the memory managed by the second hypervisor, the second hypervisor The control information may be sent to the visor.

前記制御情報は、前記第１のハイパーバイザの管理するリソースの使用状況又は前記第２のハイパーバイザの管理するリソースの使用状況に応じて、前記第１のハイパーバイザと前記第２のハイパーバイザとの間で送受信されてもよい。特に、前記制御情報は、前記使用状況に余剰がある方のリソースを管理するハイパーバイザに対して送信されることが好ましい。 The control information may be the first hypervisor and the second hypervisor according to the usage status of the resource managed by the first hypervisor or the usage status of the resource managed by the second hypervisor. May be sent and received between In particular, it is preferable that the control information be sent to a hypervisor that manages a resource with a surplus in the use status.

前記制御情報の送受信とともに、前記制御情報に関連するデータ（例えば論理プロセッサがキャッシュしているデータ等の参照頻度の高いデータ）を送受信することが好ましい。 It is preferable to transmit and receive data related to the control information (for example, data having a high reference frequency such as data cached by a logical processor) as well as transmitting and receiving the control information.

本発明によれば、異なるハイパーバイザの制御下にある複数のＣＰＵを統合して制御することができ、より高い処理性能を実現することが可能となる。 According to the present invention, a plurality of CPUs under control of different hypervisors can be integrated and controlled, and higher processing performance can be realized.

また、所望の処理のために要求されるリソースを余分に調達して分散処理をしなければならないという経済性の悪さを改善し、ハードウェア資源のより高い使用効率を実現することができる。 In addition, it is possible to improve the uneconomicalness of having to procure extra resources required for desired processing to carry out distributed processing, and to realize higher utilization efficiency of hardware resources.

本発明の第１実施形態に係る情報処理システムを示す構成図である。It is a block diagram showing the information processing system concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係る情報処理装置を示すブロック図である。It is a block diagram showing an information processor concerning a 1st embodiment of the present invention. 本発明の第１実施形態の情報処理システムにおける原理を示す概念図である。It is a conceptual diagram which shows the principle in the information processing system of 1st Embodiment of this invention. 本発明の第１実施形態に係る情報処理システムに実装される制御情報の役割を説明する図である。It is a figure explaining the role of the control information mounted in the information processing system which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る情報処理システムにおける接続の確立手順を説明する図である。It is a figure explaining the connection establishment procedure in the information processing system concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係る情報処理システムに実装されるアドレス管理テーブルの役割を説明する図である。It is a figure explaining the role of the address management table mounted in the information processing system which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る情報処理システムと従来の情報処理システムとの比較を示す図である。It is a figure which shows the comparison with the information processing system which concerns on 1st Embodiment of this invention, and the conventional information processing system. 本発明の第１実施形態に係る情報処理システムと従来の情報処理システムとの比較を示す図である。It is a figure which shows the comparison with the information processing system which concerns on 1st Embodiment of this invention, and the conventional information processing system. 本発明の第２実施形態に係る情報処理システムを示す構成図である。It is a block diagram which shows the information processing system which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る情報処理システムを示す構成図である。It is a block diagram which shows the information processing system which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る情報処理システムを示す構成図である。It is a block diagram which shows the information processing system which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る情報処理システムを示す構成図である。It is a block diagram which shows the information processing system which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係る情報処理システムに実装されるアドレス管理テーブルの構成を示す図である。It is a figure which shows the structure of the address management table mounted in the information processing system which concerns on 6th Embodiment of this invention. 従来の情報処理システムを示す構成図である。It is a block diagram which shows the conventional information processing system.

以下、本発明の一実施形態に係る携帯端末について、図面を参照しながら詳細に説明する。以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（数字の後にＡ、Ｂなどを付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。 Hereinafter, a mobile terminal according to an embodiment of the present invention will be described in detail with reference to the drawings. The embodiment shown below is an example of the embodiment of the present invention, and the present invention is not limited to these embodiments. In the drawings referred to in this embodiment, the same portions or portions having similar functions are denoted by the same reference numerals or similar reference numerals (reference numerals with A, B, etc. appended after numbers), and the repetition thereof The description of may be omitted. Further, the dimensional ratio of the drawings may be different from the actual ratio for convenience of explanation, or part of the configuration may be omitted from the drawings.

（第１実施形態）
＜システム構成＞
図１は、本発明の第１実施形態に係る情報処理システム１００を示す構成図である。図１において、１０１は、汎用ネットワークであり、該汎用ネットワークを介して情報処理装置１０２〜１０７が接続されている。ここで、汎用ネットワークとは、識別子を用いて宛先指定が可能なネットワークを指し、例えばインターネット、ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）、ＷＡＮ（ＷｉｄｅＡｒｅａＮｅｔｗｏｒｋ）を指す。 First Embodiment
<System configuration>
FIG. 1 is a block diagram showing an information processing system 100 according to the first embodiment of the present invention. In FIG. 1, reference numeral 101 denotes a general-purpose network, to which information processing apparatuses 102 to 107 are connected via the general-purpose network. Here, the general-purpose network refers to a network whose destination can be specified using an identifier, such as the Internet, a local area network (LAN), and a wide area network (WAN).

情報処理装置１０２〜１０７は、互いに所定のプロトコルに従ってネットワーク１０１を介した通信を行うことが可能である。プロトコルは、汎用ネットワークに応じて異なるが、第１実施形態における情報処理システムにおいては、各情報処理装置１０２〜１０７が同じ汎用ネットワークで接続される必要はなく、例えば、情報処理装置１０２と情報処理装置１０５とを接続する汎用ネットワークと、情報処理装置１０５と情報処理装置１０６とを接続する汎用ネットワークが異なっていてもよい。 The information processing apparatuses 102 to 107 can communicate with each other via the network 101 according to a predetermined protocol. The protocol differs depending on the general-purpose network, but in the information processing system in the first embodiment, the information processing apparatuses 102 to 107 do not need to be connected by the same general-purpose network. For example, the information processing apparatus 102 and the information processing The general-purpose network connecting the device 105 and the general-purpose network connecting the information processing device 105 and the information processing device 106 may be different.

図２は、本発明の第１実施形態に係る情報処理装置２００を示すブロック図である。図１の情報処理装置１０２〜１０７は、いずれも情報処理装置２００と共通の構成を有している。 FIG. 2 is a block diagram showing an information processing apparatus 200 according to the first embodiment of the present invention. The information processing apparatuses 102 to 107 in FIG. 1 all have the same configuration as the information processing apparatus 200.

図２において、２０１は、マルチコアプロセッサであり、ここでは２つのＣＰＵコア２０２ａ、２０２ｂを備えている。各ＣＰＵコア２０２ａ、２０２ｂは、それぞれメモリ管理ユニット（Memory Management Unit：ＭＭＵ）２０３ａ、２０３ｂを内蔵している。なお、図２では、マルチコアプロセッサを例示したが、シングルコアプロセッサでもよいし、複数のプロセッサを設けたマルチプロセッサでもよい。 In FIG. 2, reference numeral 201 denotes a multi-core processor, which includes two CPU cores 202 a and 202 b here. Each of the CPU cores 202a and 202b incorporates a memory management unit (MMU) 203a and 203b. Although FIG. 2 exemplifies a multi-core processor, it may be a single core processor or a multiprocessor provided with a plurality of processors.

メモリ管理ユニット２０３ａ、２０３ｂは、それぞれアドレス管理テーブル２０４ａ、２０４ｂを保持している。アドレス管理テーブルとは、仮想メモリ空間の記憶領域を指定するアドレス（以下「仮想アドレス」という）と、ハードウェア資源としてのメモリの記憶領域を指定するアドレス（以下「物理アドレス」という）とを関連付けるためのテーブルである。第１実施形態の情報処理システムでは、物理アドレスと共に他の情報処理装置を指定する識別子（ＭＡＣアドレス等のネットワークアドレス）を格納する点で、従来のアドレス管理テーブルと異なるテーブルを用いる。詳細については、後述する。 The memory management units 203a and 203b hold address management tables 204a and 204b, respectively. The address management table associates an address specifying a storage area of a virtual memory space (hereinafter referred to as "virtual address") with an address specifying a storage area of memory as a hardware resource (hereinafter referred to as "physical address"). It is a table for The information processing system of the first embodiment uses a table different from the conventional address management table in that the physical address and an identifier (a network address such as a MAC address) for specifying another information processing apparatus are stored. Details will be described later.

２０５はバスであり、マルチコアプロセッサ２０１と後述する各要素とを接続する通信路である。２０６は、ＲＡＭ（Random Access Memory）であり、マルチコアプロセッサ２０１が使用する作業領域２０７やシステムメモリ領域２０８を有する。第１実施形態の情報処理装置２００は、システムメモリ領域２０８内に、ハイパーバイザ上で動作する論理プロセッサの状態（ステータス）を示す制御情報２０９を保持している。すなわち、システムメモリ領域２０８は、本発明の「制御情報記憶部」に対応する。制御情報２０９は、ハイパーバイザ上で動作する論理プロセッサの数だけ存在する。 Reference numeral 205 denotes a bus, which is a communication path connecting the multi-core processor 201 and each element to be described later. A random access memory (RAM) 206 has a work area 207 and a system memory area 208 used by the multi-core processor 201. The information processing apparatus 200 according to the first embodiment holds, in the system memory area 208, control information 209 indicating the state (status) of the logical processor operating on the hypervisor. That is, the system memory area 208 corresponds to the "control information storage unit" of the present invention. The control information 209 is present as many as the number of logical processors operating on the hypervisor.

このような制御情報２０９としては、インテル社の仮想化支援機能で使用するＶＭＣＳ（Virtual Machine Control Structure）やＡＭＤ社の仮想化支援機能で使用するＶＭＣＢ（Virtual Machine Control Block）が知られているが、論理プロセッサの状態を示す情報（例えば、論理プロセッサの状態を示すレジスタ値、プログラムカウンタ値及びメモリへのポインタの少なくともいずれか一つ）であれば、どのような制御情報を用いてもよい。制御情報２０９を用いた動作については、後述する。 As such control information 209, VMCS (Virtual Machine Control Structure) used by Intel's virtualization support function and VMCB (Virtual Machine Control Block) used by AMD's virtualization support function are known. Any control information may be used as long as it is information indicating the state of the logical processor (for example, at least one of a register value indicating the state of the logical processor, a program counter value, and a pointer to the memory). The operation using the control information 209 will be described later.

図２において、２１０は、ＲＯＭ（Read Only Memory）であり、ＢＩＯＳ等の各種プログラムが記憶される。２１１は、入出力部（Ｉ／Ｏ部）であり、各種データの入出力が行われる。２１２は、通信部であり、図１の汎用ネットワーク１０１を介した他の情報処理装置との通信が行われる。通信方式は、無線方式でも有線方式でもよく、近距離無線通信のための機構を備えていてもよい。２１３は、データベースとして機能するストレージであり、ハードディスク等の大容量記憶媒体を用いることができる。勿論、他の記録媒体を用いてもよいし、固有のストレージを持たずにクラウドコンピューティングを用いてデータを保持する形態であってもよい。 In FIG. 2, reference numeral 210 denotes a ROM (Read Only Memory), which stores various programs such as BIOS. An input / output unit (I / O unit) 211 performs input / output of various data. Reference numeral 212 denotes a communication unit, which performs communication with another information processing apparatus via the general-purpose network 101 of FIG. The communication method may be a wireless method or a wired method, and may have a mechanism for near field communication. Reference numeral 213 denotes a storage that functions as a database, and a large-capacity storage medium such as a hard disk can be used. Of course, other recording media may be used, or cloud computing may be used to hold data without having a specific storage.

＜システムの原理＞
図３は、第１実施形態の情報処理システムにおける原理を示す概念図である。３０１ａ〜３０１ｆは、それぞれ情報処理装置の制御部（具体的にはマルチコアプロセッサ）で実行されるハイパーバイザである。つまり、図１、２に示した各情報処理装置においてハイパーバイザが実行されることにより、複数のハイパーバイザ３０１ａ〜３０１ｆが汎用ネットワークを介して接続された情報処理システムを構築している。 <Principle of system>
FIG. 3 is a conceptual view showing the principle of the information processing system of the first embodiment. Reference numerals 301a to 301f denote hypervisors executed by the control unit (specifically, a multi-core processor) of the information processing apparatus. That is, the hypervisor is executed in each information processing apparatus shown in FIGS. 1 and 2 to construct an information processing system in which a plurality of hypervisors 301 a to 301 f are connected via a general-purpose network.

３０２ａ〜３０２ｉは、ハイパーバイザ上で動作する仮想マシン（ここでは、ＯＳと表記する）である。図１４に示した従来例と大きく異なる点は、第１実施形態の情報処理システムでは、各ハイパーバイザ間にまたがって仮想マシンが動作する点である。例えば、図３において、ＯＳ３０２ｃは、ハイパーバイザ３０１ａ〜３０１ｄの４つにまたがって動作しており、各ハイパーバイザが連携して１つの仮想マシンを稼働させている。 Reference numerals 302a to 302i denote virtual machines (here, referred to as OS) operating on the hypervisor. A significant difference from the conventional example shown in FIG. 14 is that, in the information processing system of the first embodiment, a virtual machine operates across hypervisors. For example, in FIG. 3, the OS 302 c operates across four hypervisors 301 a to 301 d, and the hypervisors cooperate to operate one virtual machine.

このように、第１実施形態の情報処理システムは、ＯＳ３０２ａ〜３０２ｉが、ハイパーバイザ３０１ａ〜３０１ｆの間でシームレスに動作し、各ハイパーバイザは、ＣＰＵコアやメモリといったハードウェア資源（ハードウェア・リソース、もしくは単にリソースともいう）を共有することができる。すなわち、ハイパーバイザ３０１ａ〜３０１ｆが互いに連携して互いのハードウェア・リソースを共用し、仮想マシンの動的なスケールアップを可能とした情報処理システムが構築されている。 As described above, in the information processing system according to the first embodiment, the OSs 302a to 302i seamlessly operate among the hypervisors 301a to 301f, and each hypervisor is a hardware resource such as a CPU core or a memory (hardware resources Or simply referred to as resources). That is, the hypervisors 301a to 301f cooperate with each other to share hardware resources with each other, and an information processing system capable of dynamically scaling up virtual machines is constructed.

次に、そのような情報処理システムを構築するための具体的な実装方法について説明する。図４は、第１実施形態に係る情報処理システムを構築する情報処理装置に実装される制御情報の役割を説明する図である。ここでは、ある論理プロセッサがハイパーバイザ間を遷移している様子を示している。 Next, a specific implementation method for constructing such an information processing system will be described. FIG. 4 is a diagram for explaining the role of control information implemented in the information processing apparatus constructing the information processing system according to the first embodiment. Here, it is shown that a certain logical processor is transitioning between hypervisors.

図４において、４０１ａ、４０１ｂは、それぞれハイパーバイザである。各ハイパーバイザ４０１ａ、４０１ｂは、それぞれメモリ４０２ａ、４０２ｂを有し、各種データを保持している。メモリ４０２ａは、ハイパーバイザ４０１ａを実行している情報処理装置に備えられたハードウェア資源であり、メモリ４０２ｂは、ハイパーバイザ４０１ｂを実行している情報処理装置に備えられたハードウェア資源である。 In FIG. 4, 401a and 401b are hypervisors respectively. Each hypervisor 401a, 401b has a memory 402a, 402b, respectively, and holds various data. The memory 402a is a hardware resource provided in the information processing apparatus executing the hypervisor 401a, and the memory 402b is a hardware resource provided in the information processing apparatus executing the hypervisor 401b.

ハイパーバイザ４０１ａでは、現在３つの論理プロセッサ４０３ａ〜４０３ｃが動作しており、新たに１つの論理プロセッサが追加されるところである。ハイパーバイザ４０１ｂでは、現在２つの論理プロセッサ４０３ｄ、４０３ｅが動作している。４０３ｆは、図４の時点より時間ｔだけ以前に動作していた論理プロセッサを示している。 In the hypervisor 401a, three logical processors 403a to 403c are currently operating, and one new logical processor is to be added. In the hypervisor 401 b, two logical processors 403 d and 403 e are currently operating. 403f shows the logical processor which has been operating by time t earlier than the time point of FIG.

各論理プロセッサ４０３ａ〜４０３ｅは、それぞれ制御情報４０４ａ〜４０４ｅをシステムメモリ領域に保持している。そして、図４の時点より時間ｔだけ以前に動作していた論理プロセッサ４０３ｆの状態を示す制御情報４０４ｆは、図４に示すように、ハイパーバイザ４０１ｂからハイパーバイザ４０１ａへの遷移過程にある。前述のとおり、制御情報４０４ｆの送信は、汎用ネットワークを介して行われる。そして、ハイパーバイザ４０１ａでは、受信した制御情報４０４ｆに基づいて論理プロセッサ４０３ｆを再稼働させることができる。 Each of the logical processors 403a to 403e holds control information 404a to 404e in the system memory area. The control information 404f indicating the state of the logical processor 403f that has been operating for a time t before the time point of FIG. 4 is in the transition process from the hypervisor 401b to the hypervisor 401a, as shown in FIG. As described above, transmission of control information 404f is performed via a general-purpose network. Then, the hypervisor 401a, it is possible to re-run the logical processor 403f based on the received control information 404f.

このように、第１実施形態の情報処理システム１００では、制御情報４０４がハイパーバイザ間の物理的な垣根を越えて送受信されることにより、ハイパーバイザに依存することなく論理プロセッサ４０３を動作させることができ、結果として、ハイパーバイザ４０１ａ、４０１ｂに跨るように仮想マシン（ＯＳ）４０５を動作させることができる。 As described above, in the information processing system 100 according to the first embodiment, the control information 404 is transmitted and received across physical boundaries between hypervisors to operate the logical processor 403 without depending on the hypervisor. As a result, the virtual machine (OS) 405 can be operated to span the hypervisors 401a and 401b.

なお、制御情報４０４ｆをハイパーバイザ４０１ａのどのＣＰＵが処理するかについては、制御情報４０４ｆを送信する前に予めハイパーバイザ４０１ａと４０１ｂとの間で調停しておくことが望ましい。例えば、リソースの不足しているハイパーバイザのＣＰＵが、リソースの余っているハイパーバイザを探すためのリクエスト命令をネットワーク上にブロードキャストしたり、リソースの使用状況を管理するサーバに送信したりすることにより、制御情報の送信先を求める過程があってもよい。 As to which CPU of the hypervisor 401a processes the control information 404f, it is desirable to arbitrate between the hypervisors 401a and 401b in advance before transmitting the control information 404f. For example, the CPU of a resource-deficient hypervisor broadcasts a request command for finding a resource-remaining hypervisor on the network or sends it to a server that manages resource usage status. There may be a process of obtaining a transmission destination of control information.

制御情報の送信先が決まったら、そのハイパーバイザに対してリソースの使用許可を求める命令を送信して事前確認を行ってもよい。そして、調停が完了したらリソースの使用許可を出したハイパーバイザに対して制御情報を送信することにより、その制御情報を受信したハイパーバイザのリソースを使用することができる。このような調停は、各ハイパーバイザの制御下にあるＣＰＵが行い、この場合におけるＣＰＵは、本発明の「発行部」に相当する。 Once the destination of the control information is determined, an instruction may be sent to the hypervisor asking for permission to use the resource to perform prior confirmation. Then, when the arbitration is completed, the control information is transmitted to the hypervisor which issued the use permission of the resource, so that the resource of the hypervisor which has received the control information can be used. Such arbitration is performed by a CPU under the control of each hypervisor, and the CPU in this case corresponds to the "issue unit" of the present invention.

汎用ネットワークを介した制御情報の送受信は、使用するネットワークに応じて適切なプロトコルを選択すればよい。例えば、汎用ネットワークとしてＩＰネットワークを用い、プロトコルとしてＴＣＰ／ＩＰを用いた場合について図５に示す。 Transmission and reception of control information via a general-purpose network may be performed by selecting an appropriate protocol according to the network to be used. For example, FIG. 5 shows a case where an IP network is used as a general-purpose network and TCP / IP is used as a protocol.

図５に示すように、ＴＣＰプロトコルでは「３ウェイハンドシェイク」によってハイパーバイザ４０１ａとハイパーバイザ４０１ｂとの間の接続が確立される。その後、ハイパーバイザ４０１ｂからハイパーバイザ４０１ａに対して制御情報４０４ｆ及びデータ４０６が送信される。さらにその後、ハイパーバイザ４０１ａからハイパーバイザ４０１ｂに対して制御情報５０１及びデータ５０２が送信されるようにしてもよい。 As shown in FIG. 5, in the TCP protocol, the connection between the hypervisor 401 a and the hypervisor 401 b is established by “3 way handshake”. Thereafter, control information 404f and data 406 are transmitted from the hypervisor 401b to the hypervisor 401a. Furthermore, after that, the control information 501 and the data 502 may be transmitted from the hypervisor 401a to the hypervisor 401b.

上述のように、論理プロセッサ４０３をハイパーバイザ４０１ｂからハイパーバイザ４０１ａに遷移させるに当たり、論理プロセッサにキャッシュされているデータ（例えば、論理プロセッサのＬ１〜Ｌ３キャッシュに記憶されているデータ）や論理プロセッサを実行していたＣＰＵの担当している処理のスタックデータ等の参照頻度の高いデータ４０６も制御情報４０４と共に遷移させることが好ましい。これにより、論理プロセッサ４０３がハイパーバイザ間を遷移しても、参照頻度の高いデータ４０６も一緒に遷移するため、継続的に処理を実行することができる。このような参照頻度の高いデータ４０６は、それを参照する論理プロセッサに関連するデータ、換言すれば、該論理プロセッサの状態を示す制御情報に関連するデータである。 As described above, when transitioning the logical processor 403 from the hypervisor 401 b to the hypervisor 401 a, the data cached in the logical processor (for example, data stored in the L1 to L3 caches of the logical processor) or the logical processor It is preferable to cause data 406 with a high reference frequency, such as stack data of the process being handled by the CPU being executed, to transition along with the control information 404. As a result, even if the logical processor 403 makes a transition between hypervisors, the data 406 with a high reference frequency also makes a transition together, so that processing can be executed continuously. Such frequently referenced data 406 is data associated with a logical processor that references it, in other words, data associated with control information indicating the state of the logical processor.

なお、参照頻度の高いデータ４０６を送信するためにアドレス管理テーブルを参照してもよい。例えば、ハイパーバイザ４０１ｂは、送信に必要なデータを自身のアドレス管理テーブルを参照して特定し、自身の管理下にあるメモリから読み出して送信することができる。 The address management table may be referred to in order to transmit the data 406 having a high reference frequency. For example, the hypervisor 401b can identify data necessary for transmission by referring to its own address management table, and read out and transmit it from a memory under its management.

また、図４に示すように、ハイパーバイザ４０１ｂで処理を行っていた論理プロセッサ４０３ｆが、ハイパーバイザ４０１ａへと遷移した場合、遷移前に処理していたデータのほとんどは、メモリ４０２ｂに記憶されている。したがって、ハイパーバイザ４０１ａに遷移した後、処理を続行していくと、メモリ４０２ｂを参照する必要性が生じることとなる。 Also, as shown in FIG. 4, when the logical processor 403f that has been processed by the hypervisor 401b transitions to the hypervisor 401a, most of the data that was being processed before the transition is stored in the memory 402b. There is. Therefore, if processing is continued after transition to the hypervisor 401a, the necessity to refer to the memory 402b arises.

そこで、第１実施形態の情報処理システム１００では、各ハイパーバイザが汎用ネットワークを介して他のハイパーバイザの制御下にあるメモリにアクセスできるようにするための具体的手段を実装している。図６は、第１実施形態に係る情報処理システムを構築する情報処理装置に実装されるアドレス管理テーブルの役割を説明する図である。 Therefore, in the information processing system 100 according to the first embodiment, a specific means for enabling each hypervisor to access a memory under control of another hypervisor is implemented via a general-purpose network. FIG. 6 is a diagram for explaining the role of the address management table implemented in the information processing apparatus constructing the information processing system according to the first embodiment.

図６は、図４を用いて説明した論理プロセッサ４０３ｆの遷移後の状態を示している。６０１は、アドレス管理テーブルであり、図２に示すアドレス管理テーブル２０４ａ、２０４ｂと同じものである。アドレス管理テーブル６０１は、ＯＳ４０５が管理する仮想メモリ空間の記憶領域を指定する仮想アドレスと、実際のメモリ空間（メモリ４０２ａ、４０２ｂで構成するメモリ空間）の記憶領域を指定する物理アドレスとを関連付けるためのテーブルである。 FIG. 6 shows the state after the transition of the logical processor 403f described with reference to FIG. An address management table 601 is the same as the address management tables 204a and 204b shown in FIG. The address management table 601 associates a virtual address specifying a storage area of a virtual memory space managed by the OS 405 with a physical address specifying a storage area of an actual memory space (a memory space configured by the memories 402a and 402b). Table.

アドレス管理テーブル６０１の物理アドレスには、２種類の物理アドレスが含まれている。第１の物理アドレスは、アドレス管理テーブル６０１が記憶される情報処理装置（ハイパーバイザ４０１ａ）に設けられたメモリ４０２ａの物理アドレスを指定するもの（図６の「５５」、「５６」、「５７」等）であり、第２の物理アドレスは、他の情報処理装置（ハイパーバイザ４０１ｂ）に設けられたメモリ４０２ｂの物理アドレスを指定するもの（図６の「識別子＋８１」、「識別子＋８３」等）である。 The physical addresses of the address management table 601 include two types of physical addresses. The first physical address specifies the physical address of the memory 402 a provided in the information processing apparatus (hypervisor 401 a) in which the address management table 601 is stored (“55”, “56”, “57 in FIG. Etc.) and the second physical address specifies the physical address of the memory 402b provided in another information processing apparatus (hypervisor 401b) ("identifier + 81", "identifier + 83 " in FIG. 6). Etc).

ここで、第２の物理アドレスは、単に物理アドレスを指定するだけではなく、他の情報処理装置をネットワーク上で指定する識別子（ネットワークアドレス）を一緒に格納している。なお、第１実施形態では、「識別子＋８１」のように表現しているが、これに限らず、識別子と物理アドレスとを組み合わせたものであれば、如何なる態様であっても構わない。識別子としては、ハイパーバイザ間を接続する汎用ネットワークのプロトコルに応じた識別子を用いればよい。例えば、「ＭＡＣアドレス」や「ＩＰアドレス」などを用いることができる。 Here, the second physical address not only designates the physical address but also stores together an identifier (network address) for designating another information processing apparatus on the network. In the first embodiment, although it is expressed as "identifier + 81", the present invention is not limited to this, and any form may be used as long as it is a combination of an identifier and a physical address. As the identifier, an identifier corresponding to a protocol of a general purpose network connecting between hypervisors may be used. For example, "MAC address" or "IP address" can be used.

図６に示したような汎用ネットワークを介したハイパーバイザ間のメモリ参照におけるオーバーヘッドを低減するためには、低レイテンシかつ広帯域な汎用ネットワークを使用することが望ましい。例えば、「ｉｎｆｉｎｉＢａｎｄ」、「ＣｏｎｖｅｒｇｅｄＥｎｈａｎｃｅｄＥｔｈｅｒｎｅｔ（登録商標）」、「ＳｅｒｉａｌＲａｐｉｄＩＯ」を用いることができる。ただし、使用する環境、予算等に応じて適材適所で汎用ネットワークを選択することが可能であり、例えば低レイテンシであることよりも低コストであることを重視する場合に「IPネットワーク」を用いるなど、使用可能な汎用ネットワークに特に制限はない。 It is desirable to use a low latency, wide bandwidth general purpose network to reduce the overhead in inter-hypervisor memory references through the general purpose network as shown in FIG. For example, "infiniBand", "Converged Enhanced Ethernet (registered trademark)", "Serial RapidIO" can be used. However, it is possible to select a general-purpose network at the right place according to the environment, budget, etc. to be used, and use "IP network", for example, to emphasize low cost rather than low latency. There is no particular limitation on the usable general purpose network.

以上のとおり、第１実施形態の情報処理システム１００を構築する情報処理装置２００は、ハイパーバイザ間で各論理プロセッサの制御情報を送受信することにより、論理プロセッサをハイパーバイザ間で遷移させることができ、ハイパーバイザ間に跨って１つの仮想マシン（ＯＳ）を動作させることができる。 As described above, the information processing apparatus 200 constructing the information processing system 100 according to the first embodiment can transition the logical processor between the hypervisors by transmitting and receiving control information of each logical processor between the hypervisors. , And one virtual machine (OS) can be operated across hypervisors.

さらに、各ハイパーバイザの制御下にあるＣＰＵに図６に示したアドレス管理テーブルを備えることにより、相異なるハイパーバイザ間で、汎用ネットワークを介したメモリ参照が可能となり、ハイパーバイザの物理的な隔離を意識することなく、ハイパーバイザ間に跨る仮想マシンを動作させることができる。その結果、相異なるハイパーバイザの制御下にある複数のＣＰＵを統合して制御することができ、より高い処理性能を実現することが可能となる。 Furthermore, by providing the address management table shown in FIG. 6 in the CPU under control of each hypervisor, it becomes possible to refer to memory via a general-purpose network between different hypervisors, and physical isolation of the hypervisors. You can operate virtual machines across hypervisors without being aware of As a result, multiple CPUs under control of different hypervisors can be integrated and controlled, and higher processing performance can be realized.

例えば、従来、アプリケーションの性能を向上させるためには、図７（ａ）に示すように、スケールアウト型のアプローチを採用する必要があった。すなわち、複数のハイパーバイザ７０１ａ〜７０１ｄにおいて、それぞれ独立に仮想マシン（ＯＳ）７０２ａ〜７０２ｄを動作させ、アプリケーションの性能を向上させる際には、その仮想マシンの数、すなわちハイパーバイザの数を増加させることで対応してきた。 For example, conventionally, in order to improve the performance of an application, as shown in FIG. 7A, it has been necessary to adopt a scale-out type approach. That is, virtual machines (OS) 702a to 702d are operated independently in a plurality of hypervisors 701a to 701d, respectively, and when the performance of an application is improved, the number of virtual machines, that is, the number of hypervisors is increased. It corresponded by that.

しかし、この場合には、例えば仮想マシン７０１ａを司令塔（ホスト）として機能させ、仮想マシン７０２ａ〜７０２ｄを処理ノード（スレーブ）として機能させることによりアプリケーション処理を行うため、アプリケーションレベルでネットワーク越しの処理の依頼や回答、データ同期、処理タイミング調整等を行う必要があり、開発に多くの工数や高い技術力が要求されるという問題があった。 However, in this case, for example, the virtual machine 701a functions as a command tower (host) and the virtual machines 702a to 702d function as processing nodes (slaves) to perform application processing. There is a problem that it is necessary to perform requests and answers, data synchronization, processing timing adjustment, etc., and a large number of man-hours and high technology are required for development.

一方、第１実施形態の情報処理システム１００においては、図７（ｂ）に示すように、仮想マシン７０２ａをハイパーバイザ７０１ａ〜７０１ｄに跨って動作させるというスケールアップ型のアプローチを採用することができる。そのため、ネットワーク通信に伴うオーバーヘッドを意識することなく、マルチスレッドのみ意識してプログラム開発を行うだけで容易にアプリケーション性能の向上を図ることができる。 On the other hand, in the information processing system 100 according to the first embodiment, as shown in FIG. 7B, it is possible to adopt a scale-up type approach of operating the virtual machine 702a across the hypervisors 701a to 701d. . Therefore, the application performance can be easily improved simply by performing program development while being aware of only multithreading without being aware of the overhead involved in network communication.

また、リソース（例えばＣＰＵコアやメモリ）に余裕のあるハイパーバイザに論理プロセッサを遷移させることで、各ハイパーバイザのリソースを効率的に使用することができる。すなわち、各ハイパーバイザのリソースの使用状況に応じて、動的に論理プロセッサを遷移（制御情報を遷移）させることにより、情報処理システムの効率的な利用が可能となる。 In addition, the resource of each hypervisor can be efficiently used by transitioning the logical processor to a hypervisor with ample resources (for example, CPU core and memory). That is, by making the logical processor dynamically transition (transition of control information) according to the use status of the resource of each hypervisor, efficient use of the information processing system becomes possible.

例えば、図７（ａ）に示すように、ハイパーバイザ７０１ａにおいて仮想マシン（ＯＳ１）７０２ａが動作しており、ＣＰＵコア７０３ａが不足しているとする。一方、ハイパーバイザ７０１ｂにおいて仮想マシン（ＯＳ２）７０２ｂが動作しており、ＣＰＵコア７０３ｂの１つが余っているとする。 For example, as shown in FIG. 7A, it is assumed that the virtual machine (OS1) 702a is operating in the hypervisor 701a and the CPU core 703a is insufficient. On the other hand, it is assumed that the virtual machine (OS2) 702b is operating in the hypervisor 701b, and one CPU core 703b is left.

この場合に、図７（ｂ）に示すように、ハイパーバイザ７０１ａ上で動作していた仮想マシン７０２ａをハイパーバイザ７０１ｂまで拡張することにより、ハイパーバイザ７０１ｂの余剰ＣＰＵコアを仮想マシン７０２ａに割り当てることが可能となる。そのため、所望の処理のために要求されるリソースを余分に調達して分散処理をしなければならないという経済性の悪さを改善し、ハードウェア資源のより高い使用効率を実現することができる。 In this case, as shown in FIG. 7B, the surplus CPU core of the hypervisor 701b is allocated to the virtual machine 702a by extending the virtual machine 702a operating on the hypervisor 701a to the hypervisor 701b. Is possible. Therefore, it is possible to improve the uneconomicalness of having to procure extra resources required for desired processing and to carry out distributed processing, and to realize higher utilization efficiency of hardware resources.

他にも、ハイパーバイザ７０１ａにおいて仮想マシン（ＯＳ１）７０２ａが動作しており、ハイパーバイザ７０１ａが動作する情報処理装置内のメモリ（図示せず）が不足しているとする。一方、ハイパーバイザ７０１ｂが動作する情報処理装置内のメモリに空き領域が存在し、容量に余裕があるとする。 In addition, it is assumed that the virtual machine (OS1) 702a is operating in the hypervisor 701a, and the memory (not shown) in the information processing apparatus in which the hypervisor 701a operates is insufficient. On the other hand, it is assumed that a free space exists in the memory in the information processing apparatus in which the hypervisor 701 b operates, and there is a surplus in capacity.

この場合に、ハイパーバイザ７０１ａ上で動作していた仮想マシン７０２ａをハイパーバイザ７０１ｂまで拡張することにより、ハイパーバイザ７０１ｂが管理するメモリの空き領域を仮想マシン７０２ａに割り当てることが可能となる。 In this case, by expanding the virtual machine 702a operating on the hypervisor 701a to the hypervisor 701b, it becomes possible to allocate a free space in the memory managed by the hypervisor 701b to the virtual machine 702a.

（第２実施形態）
本発明の第２実施形態の情報処理システム９００について図９を用いて説明する。第２実施形態の情報処理システム９００は、第１実施形態の情報処理システム１００に対し、１つの仮想マシンの内部で、使用するＣＰＵ性能の階層化を行うという機能を追加したものである。 Second Embodiment
An information processing system 900 according to a second embodiment of the present invention will be described with reference to FIG. An information processing system 900 according to the second embodiment is obtained by adding a function of tiering CPU performance to be used inside one virtual machine to the information processing system 100 according to the first embodiment.

従来、１つの仮想マシン内では同一性能のＣＰＵしか使用することができず、高いレベルの処理には相応の処理能力を有する仮想マシンを動作させたり、バックアップ用の仮想マシンを動作させたりするなど、仮想マシンごとに処理レベル（処理量）を決めなければならなかった。そのため、要求される処理が動的に変化するような状況に対し、柔軟に対応することが困難であった。 Conventionally, only one CPU with the same performance can be used in one virtual machine, and a virtual machine having a corresponding processing capacity is operated for high-level processing, or a virtual machine for backup is operated, etc. , Had to determine the processing level (processing amount) for each virtual machine. Therefore, it has been difficult to flexibly cope with a situation where the required processing changes dynamically.

しかし、第２実施形態の情報処理システム９００では、相異なる複数のハイパーバイザに跨って仮想マシン９０３を動作させることができるという利点を活かし、要求される処理レベルに応じて、使用するＣＰＵ性能の割当を動的に変更する変化ことを特徴としている。 However, in the information processing system 900 of the second embodiment, taking advantage of the ability to operate the virtual machine 903 across a plurality of different hypervisors, the CPU performance to be used according to the required processing level can be obtained. It is characterized by changes that dynamically change allocations.

図９において、ハイパーバイザ９０１ａは、第１の性能を備えたＣＰＵ（以下「高性能ＣＰＵ」という）９０２ａを搭載する情報処理装置で動作し、ハイパーバイザ９０１ｂは、第２の性能を備えたＣＰＵ（以下「中性能ＣＰＵ」という）９０２ｂを搭載する情報処理装置で動作し、ハイパーバイザ９０１ｃは、第３の性能を備えたＣＰＵ（以下「低性能ＣＰＵ」という）９０２ｃを搭載する情報処理装置で動作する。ここでは、第１の性能が最も高く、続いて第２の性能、第３の性能と順に性能は低くなっている。 In FIG. 9, a hypervisor 901a operates in an information processing apparatus equipped with a CPU (hereinafter referred to as "high performance CPU") 902a having a first performance, and a hypervisor 901b has a CPU having a second performance. The hypervisor 901c is an information processing apparatus mounted with a CPU (hereinafter referred to as a "low performance CPU") 902c having a third performance (hereinafter referred to as "medium performance CPU"). Operate. Here, the first performance is the highest, followed by the second performance, the third performance, and so on.

なお、高性能ＣＰＵと言っても絶対的な性能を指すわけではなく、あくまで、それぞれのＣＰＵの相対比較である。すなわち、第１の性能＞第２の性能＞第３の性能という関係を満たす限り、どのような性能を備えたＣＰＵであってもよい。 The term "high-performance CPU" does not mean absolute performance, but rather is a relative comparison of each CPU. That is, as long as the relationship of the first performance> the second performance> the third performance is satisfied, the CPU may have any performance.

そのため、ハイパーバイザ９０１ａは、高性能ＣＰＵ９０２ａを搭載しているため、相対的に他のハイパーバイザ９０１ｂ、９０１ｃよりも高いレベルの処理が可能である。逆に、ハイパーバイザ９０１ａは、低性能ＣＰＵ９０２ｃを搭載しているため、相対的に他のハイパーバイザ９０１ａ、９０１ｂよりも低いレベルの処理しかできない。 Therefore, since the hypervisor 901a is equipped with the high-performance CPU 902a, it is possible to perform processing at a level relatively higher than that of the other hypervisors 901b and 901c. On the other hand, since the hypervisor 901a is equipped with the low-performance CPU 902c, it can perform processing only at a level relatively lower than that of the other hypervisors 901a and 901b.

しかし、低性能ＣＰＵ９０２ｃを使用した場合であっても、割当数が多ければ処理能力も高くなる。そのため、高性能ＣＰＵ９０２ａが他の仮想マシンに割り当てられて不足しているような状態にあっても、図９に示すように、例えば１つの仮想マシン９０３に対して、高性能ＣＰＵ９０２ａを１つ、中性能ＣＰＵ９０２ｂを２つ、低性能ＣＰＵ９０２ｃを３つ割り当てることで要求される処理に対応することが可能である。勿論、高性能ＣＰＵ９０２ａが空けば、高性能ＣＰＵを２つ、中性能ＣＰＵを１つというように動的に割当を変更し、処理を継続することも可能である。 However, even when the low-performance CPU 902 c is used, the processing capacity also increases as the number of allocations increases. Therefore, even if the high-performance CPU 902a is allocated to another virtual machine and is in a deficient state, for example, one high-performance CPU 902a for one virtual machine 903 as shown in FIG. It is possible to cope with the required processing by allocating two medium performance CPUs 902 b and three low performance CPUs 902 c. Of course, if the high-performance CPU 902a is left, it is possible to dynamically change the allocation, such as two high-performance CPUs and one medium-performance CPU, and continue the processing.

以上のように、第２実施形態の情報処理システム９００は、各ハイパーバイザ９０１ａ〜９０１ｃが管理するＣＰＵ９０２ａ〜９０２ｃの使用状況を常に監視し、仮想マシン９０３の内部において、要求される処理レベルに応じて、適切なＣＰＵ割当を動的に実行し、ＣＰＵ性能をティアリング（階層化）することができる。また、最低限のＣＰＵ性能を割当てることにより、各ハイパーバイザ９０１ａ〜９０１ｃが管理するハードウェア資源の使用効率をさらに高めることが可能である。 As described above, the information processing system 900 according to the second embodiment constantly monitors the usage status of the CPUs 902a to 902c managed by the hypervisors 901a to 901c, and according to the required processing level inside the virtual machine 903. Thus, it is possible to dynamically execute appropriate CPU allocation and to tier CPU performance. In addition, by allocating the minimum CPU performance, it is possible to further improve the use efficiency of hardware resources managed by each of the hypervisors 901a to 901c.

（第３実施形態）
本発明の第３実施形態の情報処理システム１０００について図１０を用いて説明する。
第３実施形態の情報処理システム１０００は、第１実施形態の情報処理システム１００に対し、フェイルオーバー機能を追加したものである。 Third Embodiment
An information processing system 1000 according to a third embodiment of the present invention will be described with reference to FIG.
An information processing system 1000 of the third embodiment is obtained by adding a failover function to the information processing system 100 of the first embodiment.

従来、サーバ等として使用する情報処理装置が故障した際、無停止フェイルサーバーを実現するためには、図１０（ａ）に示すように、ハイパーバイザ１００１ａの状態を丸ごとコピーしたバックアップ用のハイパーバイザ１００１ｂを設ける必要があった。この場合、ハイパーバイザ１００１ｂを用意するためのコストと、丸ごとコピーするためのネットワーク帯域を消費することとなり、経済性が悪いという問題があった。 Conventionally, when an information processing apparatus used as a server or the like breaks down, in order to realize a non-stop fail server, as shown in FIG. 10A, a backup hypervisor which copied the entire state of the hypervisor 1001a. It was necessary to provide 1001b. In this case, the cost for preparing the hypervisor 1001 b and the network bandwidth for copying the whole are consumed, and there is a problem that the economy is bad.

しかし、第３実施形態の情報処理システム１０００では、相異なる複数のハイパーバイザ間でメモリを共有化することができるという利点を活かし、各ハイパーバイザが管理するメモリのパリティデータを、他のハイパーバイザが管理するメモリに保存し、情報処理装置（ハイパーバイザ）の故障時にパリティデータを利用して無停止フェイルオーバーを実現することを特徴としている。 However, in the information processing system 1000 of the third embodiment, taking advantage of the fact that memory can be shared among a plurality of different hypervisors, parity data of memory managed by each hypervisor can be used as another hypervisor. The present invention is characterized in that non-stop failover is realized by storing the data in a memory managed by the V.5 and utilizing parity data at the time of failure of the information processing apparatus (hypervisor).

図１０（ｂ）において、ハイパーバイザ１００１ａには、仮想マシン１００２ａ、１００２ｂが動作しており、各仮想マシン１００２ａ、１００２ｂは、それぞれハイパーバイザ１００１ａが管理するメモリ内の所定のメモリ領域を占有している。一方、ハイパーバイザ１００１ｂには、仮想マシン１００２ｃに加えて、パリティデータを保存するメモリ領域１００３が確保されている。仮想マシン１００２ｃは、ハイパーバイザ１００１ｂが管理するメモリ内の所定のメモリ領域を占有している。 In FIG. 10B, virtual machines 1002a and 1002b are operating in the hypervisor 1001a, and the virtual machines 1002a and 1002b occupy a predetermined memory area in the memory managed by the hypervisor 1001a. There is. On the other hand, in the hypervisor 1001 b, in addition to the virtual machine 1002 c, a memory area 1003 for storing parity data is secured. The virtual machine 1002c occupies a predetermined memory area in the memory managed by the hypervisor 1001b.

そして、各仮想マシン１００２ａ〜１００２ｃが使用するメモリのパリティデータは、すべてメモリ領域１００３に保存されている。これにより、何らかの障害でハイパーバイザ１００１ａが停止した場合にも、メモリ領域１００３に保存されたパリティデータを用いて別のハイパーバイザで仮想マシン１００２ａ、１００２ｂを修復することができ、無停止フェイルオーバーを実現することができる。 The parity data of the memory used by each of the virtual machines 1002 a to 1002 c is all stored in the memory area 1003. Thus, even if the hypervisor 1001a stops due to any failure, the virtual machines 1002a and 1002b can be repaired by another hypervisor using parity data stored in the memory area 1003, and non-stop failover is performed. It can be realized.

なお、ここでは各仮想マシン１００２ａ〜１００２ｃの使用するメモリ領域のパリティデータをすべてメモリ領域１００３に保存する構成としたが、それらのパリティデータを相異なる複数のハイパーバイザが管理するメモリに分散させることも可能である。 Although all parity data in the memory area used by each of the virtual machines 1002a to 1002c is stored in the memory area 1003 here, the parity data is distributed to memories managed by a plurality of different hypervisors. Is also possible.

以上のように、第２実施形態の情報処理システム１０００では、パリティデータ分の容量のメモリ領域とネットワーク帯域のみでフェイルオーバー機能を追加することが可能である。これにより、少ない台数の情報処理装置で冗長性に優れたフェイルオーバーを実現することが可能である。 As described above, in the information processing system 1000 of the second embodiment, it is possible to add the failover function only with the memory area and the network band of the capacity for the parity data. As a result, it is possible to realize failover with excellent redundancy with a small number of information processing apparatuses.

（第４実施形態）
本発明の第４実施形態の情報処理システム１１００について図１１を用いて説明する。
第４実施形態の情報処理システム１１００では、特定のハイパーバイザが管理するメモリに記憶されたデータの処理を、他のハイパーバイザに委託（アウトソーシング）できる点に特徴がある。例えば、諸事情により国外へデータを持ち出せないような国が、そのデータを用いた処理のみを他国にアウトソーシングするような事例が考えうる。 Fourth Embodiment
An information processing system 1100 according to a fourth embodiment of the present invention will be described with reference to FIG.
The information processing system 1100 of the fourth embodiment is characterized in that processing of data stored in a memory managed by a specific hypervisor can be outsourced to another hypervisor. For example, there may be a case where a country that can not bring data out of the country due to various circumstances outsources processing using only that data to another country.

図１１において、Ａ国に配置されたハイパーバイザ１１０１ａは、メモリ１１０２ａを管理している。そして、メモリ１１０２ａに記憶されたデータは、Ａ国特有の事情により国外への持ち出しが禁止されているとする。 In FIG. 11, a hypervisor 1101a disposed in country A manages a memory 1102a. Then, it is assumed that the data stored in the memory 1102a is prohibited from being taken out of the country due to circumstances specific to Country A.

一方、Ｂ国に配置されたハイパーバイザ１１０１ｂは、メモリ１１０２ｂを管理している。そして、Ｂ国は、本発明に係る情報処理システムを用いて、他国のハイパーバイザに対するアウトソーシングを提供しているものとする。 On the other hand, the hypervisor 1101b disposed in the country B manages the memory 1102b. Country B then uses the information processing system according to the present invention to provide outsourcing to hypervisors in other countries.

第４実施形態の情報処理システム１１００では、Ａ国のハイパーバイザ１１０１ａ上の仮想マシン（ＯＳ）１１０３において複数の論理プロセッサ１１０４ａ〜１１０４ｃを動作させて処理を行い、必要に応じて、例えばＡ国のハードウェア資源（ＣＰＵコア等）では計算能力が足りなくなったときに、図１１に示すように、ある論理プロセッサ１１０４ｃの制御情報１１０５およびキャッシュデータ１１０６を、汎用ネットワークを介してＢ国のハイパーバイザ１１０１ｂに遷移させる。勿論、キャッシュデータ以外にも参照頻度の高い他のデータを含ませても構わない。 In the information processing system 1100 of the fourth embodiment, a plurality of logical processors 1104a to 1104c are operated and processed in a virtual machine (OS) 1103 on a hypervisor 1101a of country A, for example, if necessary. When hardware resources (CPU core etc.) run out of computing capacity, as shown in FIG. 11, control information 1105 and cache data 1106 of a certain logical processor 1104 c are stored in the hypervisor 1101 b of country B via a general purpose network. Transition to Of course, other than cache data, other frequently referenced data may be included.

これにより、仮想マシン１１０３をＡ国のハイパーバイザ１１０１ａとＢ国のハイパーバイザ１１０１ｂとの間にまたがって動作させることができ、Ａ国のハイパーバイザ１１０１ａが、Ｂ国のハードウェア資源を活用することができる。換言すれば、Ｂ国は、Ａ国のハイパーバイザ１１０１ａ上で動作する論理プロセッサ１１０４の制御情報の送信先としてＢ国のハイパーバイザ１１０１ｂを指定することを契約によって許可することで、Ｂ国のハイパーバイザ（又はハードウェア資源）のアウトソーシングを可能としている。 Thus, the virtual machine 1103 can be operated across the hypervisor 1101a of country A and the hypervisor 1101b of country B, and the hypervisor 1101a of country A utilizes hardware resources of country B. Can. In other words, the country B allows the country B hyper by permitting the country B hypervisor 1101 b to be designated as a transmission destination of control information of the logical processor 1104 operating on the country A hypervisor 1101 a. It enables outsourcing of visors (or hardware resources).

なお、第４実施形態の情報処理システム１１００を構築するために、Ａ国のハイパーバイザ１１０１ａは、論理プロセッサ１１０４の制御情報の送信先として、Ｂ国のハイパーバイザ１１０１ｂのみを指定しておくことが望ましい。宛先が明示的に決まっていないと、Ｂ国以外のハイパーバイザに制御情報を送信してしまう恐れがあるからである。 In addition, in order to construct the information processing system 1100 of the fourth embodiment, the hypervisor 1101a of country A may designate only the hypervisor 1101b of country B as a transmission destination of control information of the logical processor 1104. desirable. This is because there is a risk that control information may be transmitted to hypervisors other than country B if the destination is not explicitly decided.

また、Ａ国のハイパーバイザ１１０１ａ、Ｂ国のハイパーバイザ１１０１ｂは共に、データの保存先としてＡ国のメモリ１１０２ａを指定することが望ましい。Ａ国からのデータの持ち出しが禁止されている以上、Ｂ国のメモリ１１０２ｂに処理データが保存されないようにすべきだからである。 Further, it is desirable that both the hypervisor 1101a of the country A and the hypervisor 1101b of the country B designate the memory 1102a of the country A as a data storage destination. This is because the processing data should not be stored in the memory 1102b of the country B as long as taking out the data from the country A is prohibited.

なお、厳密に言えば、Ａ国からＢ国に対してキャッシュデータ相当のデータが流れることにはなる。しかし、そもそもキャッシュデータは、データ量として極僅かであるし、その時の処理に応じて内容は異なり、参照頻度の高い断片的なデータであるにすぎない。したがって、その処理時点では断片的なデータが僅かに流れるものの、処理の進行に応じてキャッシュデータは逐次変化するため、Ａ国のデータを丸ごと国外に持ち出すのとは異なり、Ｂ国から見れば実質的にＡ国のデータを取得したことにはならないと言える。 Strictly speaking, data equivalent to cash data flows from country A to country B. However, the cache data is very small as the amount of data, and the content differs depending on the processing at that time, and it is only fragmentary data with a high reference frequency. Therefore, although a small amount of fragmented data flows at the time of processing, the cache data changes sequentially as the processing progresses, and this is different from bringing out data of Country A entirely, unlike from Country B It can be said that it does not mean that data on Country A has been acquired.

以上のように、第４実施形態の情報処理システム１１００は、第１国に存在するデータを実質的に国外に持ち出すことなく、その処理のみを第２国（他国）で処理することを可能とし、自国に処理能力の高いハードウェア資源が存在しなくとも、他国のハードウェア資源を活用することが可能である。 As described above, the information processing system 1100 according to the fourth embodiment can process only the processing in the second country (other countries) without bringing the data existing in the first country out of the country substantially. It is possible to utilize hardware resources of other countries, even if there are no high-performance hardware resources in one's own country.

（第５実施形態）
第１実施形態から第４実施形態までは、２つのハイパーバイザ間で仮想マシンを共有化する例を示したが、第５実施形態の情報処理システム１２００では、３つ以上のハイパーバイザ間で仮想マシンを共有化する例を示す。 Fifth Embodiment
In the first to fourth embodiments, an example is shown in which a virtual machine is shared between two hypervisors, but in the information processing system 1200 of the fifth embodiment, virtual machines are shared between three or more hypervisors. An example of sharing a machine is shown.

図１２は、第５実施形態の情報処理システム１２００である。情報処理システム１２００は、ハイパーバイザ１２０１ａ〜１２０１ｄの４つのハイパーバイザで構成され、それぞれのハイパーバイザが、メモリ１２０２ａ〜１２０２ｄを管理している。そして、仮想マシン（ＯＳ）１２０３が、各ハイパーバイザにまたがって動作している。 FIG. 12 shows an information processing system 1200 according to the fifth embodiment. The information processing system 1200 includes four hypervisors of hypervisors 1201 a to 1201 d, and each hypervisor manages the memories 1202 a to 1202 d. Then, a virtual machine (OS) 1203 operates across the hypervisors.

各ハイパーバイザ間においては、制御情報１２０４ａ〜１２０４ｄ及び参照頻度の高いデータ（例えばキャッシュデータ）１２０５ａ〜１２０５ｄが送受信される。これにより、各ハイパーバイザは、他のハイパーバイザのリソース（ハードウェア資源）を共用することができ、動的に仮想マシンに対して必要なリソースを与えることが可能である。 Control information 1204 a to 1204 d and data with high reference frequency (for example, cache data) 1205 a to 1205 d are transmitted and received between the hypervisors. By this, each hypervisor can share the resources (hardware resources) of other hypervisors, and can dynamically provide necessary resources to the virtual machine.

各制御情報１２０４ａ〜１２０４ｄの送受信シーケンスは、同時並行で行っても良いし、シーケンシャルに行ってもよい。同時変更に行うと、処理の待ち時間が軽減され、処理速度の向上を図ることができる。また、シーケンシャルに行った場合、接続を確立するための手続きが簡素化されるため、仮想マシンを他のハイパーバイザに拡張する際の処理が少なくて済むという利点がある。 The transmission and reception sequences of the control information 1204 a to 1204 d may be performed simultaneously or in parallel. The simultaneous change reduces the processing waiting time and can improve the processing speed. In addition, in the case of sequential processing, the procedure for establishing a connection is simplified, so that there is an advantage that processing for extending a virtual machine to another hypervisor can be reduced.

なお、本実施形態では、模式的に、上下左右のハイパーバイザ間で接続を確立する例を示したが、ハイパーバイザ１２０２ａとハイパーバイザ１２０２ｄとが直接制御情報１２０４や参照頻度の高いデータ１２０５を送受信するような態様も当然とり得る。 In the present embodiment, an example of establishing a connection between the upper, lower, left, and right hypervisors is schematically shown, but the hypervisor 1202 a and the hypervisor 1202 d directly transmit and receive the control information 1204 and the data 1205 having a high reference frequency. Naturally, it is also possible to take an aspect that

また、他のハイパーバイザを介して目的とするハイパーバイザとの間で制御情報１２０４や参照頻度の高いデータ１２０５を送受信することも可能である。例えば、ハイパーバイザ１２０２ａが、ハイパーバイザ１２０２ｄと仮想マシン１２０３を共有するにあたり、ハイパーバイザ１２０２ｂもしくはハイパーバイザ１２０２ｃを介して制御情報１２０４や参照頻度の高いデータ１２０５を送受信する場合もあり得る。 In addition, it is also possible to transmit and receive control information 1204 and data 1205 with a high frequency of reference to and from a target hypervisor via another hypervisor. For example, when the hypervisor 1202a shares the virtual machine 1203 with the hypervisor 1202d, it may be possible to transmit and receive control information 1204 and frequently referenced data 1205 via the hypervisor 1202b or the hypervisor 1202c.

さらに、本実施形態では、４つのハイパーバイザ間で仮想マシンを共有する例を示したが、５つ以上のハイパーバイザ間で仮想マシンを共有することも可能である。 Furthermore, in the present embodiment, an example in which virtual machines are shared among four hypervisors is shown, but virtual machines can be shared among five or more hypervisors.

以上のように、第５実施形態の情報処理システム１２００では、３つ以上のハイパーバイザ間にまたがって仮想マシンを動作させることにより、多くのハイパーバイザ間で仮想マシンを共有して、容易にアプリケーション性能のスケールアップ型向上を図ることができる。 As described above, in the information processing system 1200 according to the fifth embodiment, a virtual machine is shared among many hypervisors by operating the virtual machine across three or more hypervisors, thereby facilitating application. Scale-up improvement of performance can be achieved.

（第６実施形態）
本発明の第６実施形態の情報処理システム１３００について図１３を用いて説明する。
第６実施形態の情報処理システム１３００は、第１実施形態の情報処理システム１００とアドレス管理テーブルの構成が異なる。 Sixth Embodiment
An information processing system 1300 according to the sixth embodiment of the present invention will be described with reference to FIG.
The information processing system 1300 of the sixth embodiment differs from the information processing system 100 of the first embodiment in the configuration of the address management table.

図１３において、ハイパーバイザＡ１３０１ａとハイパーバイザＢ１３０１ｂは、仮想マシン（ＯＳ）１３０２を共有している。仮想マシン１３０２は、固有のアドレス管理テーブル１３０３（ＯＳ用アドレス管理テーブル」という）を有しており、このＯＳ用アドレス管理テーブル１３０３は、ハイパーバイザＡ１３０１ａを実行するＣＰＵコア内のＭＭＵ（図示せず）に格納されている。 In FIG. 13, the hypervisor A 1301 a and the hypervisor B 1301 b share a virtual machine (OS) 1302. The virtual machine 1302 has a unique address management table 1303 (referred to as an OS address management table), and the OS address management table 1303 is an MMU (not shown) in the CPU core that executes the hypervisor A 1301a. Is stored in).

ＯＳ用アドレス管理テーブル１３０３は、仮想マシン１３０２が管理する仮想メモリ空間における仮想アドレスを、仮想マシンごとに割り振られた仮想的なアドレス（ＶＭ内アドレス）に変換する機能を有している。 The OS address management table 1303 has a function of converting a virtual address in a virtual memory space managed by the virtual machine 1302 into a virtual address (in-VM address) allocated for each virtual machine.

また、各ハイパーバイザＡ１３０１ａ、ハイパーバイザＢ１３０１ｂは、それぞれハイパーバイザ用アドレス管理テーブル１３０４ａ、１３０４ｂを有している。ハイパーバイザ用アドレス管理テーブル１３０４ａ、１３０４ｂは、それぞれ仮想マシンＩＤ（ＶＭＩＤ）、仮想マシン内アドレス（ＶＭ内アドレス）、ハイパーバイザＩＤ、物理アドレス、データを保持する領域を備えている。 Each hypervisor A 1301 a and hypervisor B 1301 b has hypervisor address management tables 1304 a and 1304 b, respectively. The hypervisor address management tables 1304a and 1304b respectively include virtual machine IDs (VMIDs), virtual machine internal addresses (VM internal addresses), hypervisor IDs, physical addresses, and areas for holding data.

仮想マシンＩＤとは、ハイパーバイザ上で動作している仮想マシン１３０２に関連付けられたＩＤ（識別子）であり、どの仮想マシンに関連付けられたデータを保持しているかを示すものである。例えば、仮想マシンＩＤが「ＯＳ１」である場合、その行の各領域は、ＯＳ１に対応付けられたものであることを意味する。 The virtual machine ID is an ID (identifier) associated with the virtual machine 1302 operating on the hypervisor, and indicates which virtual machine the data associated with is held. For example, when the virtual machine ID is "OS1", it means that each area of the row is associated with the OS1.

仮想マシン内アドレスとは、仮想マシンごとに割り振られたアドレスであり、仮想マシンＩＤが示す仮想マシンが参照可能なアドレスである。 The virtual machine internal address is an address allocated to each virtual machine, and is an address that can be referred to by the virtual machine indicated by the virtual machine ID.

ハイパーバイザＩＤとは、参照先のハイパーバイザ又は参照元のハイパーバイザを指す識別子である。例えば、図１３のハイパーバイザ用アドレス管理テーブル１３０４ａにおいて、ＶＭ内アドレス「５８」に対応する「物理アドレス」や「データ」の欄には実効的なデータが存在しない。すなわち、ハイパーバイザＡ１０３１ａが管理するメモリには、目的とするデータが存在しない。 The hypervisor ID is an identifier that indicates a reference destination hypervisor or a reference source hypervisor. For example, in the hypervisor address management table 1304 a of FIG. 13, effective data does not exist in the “physical address” or “data” column corresponding to the in-VM address “58”. That is, the target data does not exist in the memory managed by the hypervisor A 1031a.

しかし、第６実施形態の情報処理システム１３００では、ハイパーバイザＩＤが参照先として「Ｂ」を示すため、ハイパーバイザＢ１３０１ｂに格納されるハイパーバイザ用アドレス管理テーブル１３０４ｂが参照され、該テーブル内のＶＭ内アドレス「５８」が参照されることにより、目的とするデータ「＆＆＆」を、ハイパーバイザＢ１３０１ｂが管理するメモリの物理アドレス「８３」に見つけることができる。 However, in the information processing system 1300 of the sixth embodiment, since the hypervisor ID indicates “B” as a reference destination, the hypervisor address management table 1304 b stored in the hypervisor B 1301 b is referred to, and VMs in the table are referred to. By referring to the internal address “58”, the target data “&&&” can be found at the physical address “83” of the memory managed by the hypervisor B 1301 b.

以上のように、第６実施形態の情報処理システム１３００では、ハイパーバイザ用アドレス管理テーブルをハイパーバイザごとに設け、該管理テーブル内に、ハイパーバイザＩＤという概念を導入することにより、自身のハイパーバイザに目的とするデータが存在しない場合においても、容易に他のハイパーバイザのメモリを参照することが可能である。 As described above, in the information processing system 1300 according to the sixth embodiment, the hypervisor address management table is provided for each hypervisor, and the concept of the hypervisor ID is introduced into the management table to allow the hypervisor itself to operate. Even when there is no target data, it is possible to easily refer to the memory of another hypervisor.

そして、目的とするデータが自身のハイパーバイザ内のメモリに存在すれば、ハイパーバイザ用アドレス管理テーブルにて、対応する物理アドレスを参照し、目的とするデータが自身のハイパーバイザ内のメモリに存在しなければ、ハイパーバイザＩＤを用いて他のハイパーバイザ用アドレス管理テーブルにて、対応する物理アドレスを参照することができる。 Then, if the target data exists in the memory in its own hypervisor, the hypervisor address management table refers to the corresponding physical address, and the target data exists in the memory in its own hypervisor. If not, the corresponding physical address can be referred to in another hypervisor address management table using the hypervisor ID.

１００：情報処理システム、１０１…汎用ネットワーク、１０２〜１０７…情報処理装置、３０１ａ〜３０１ｆ…ハイパーバイザ、３０２ａ〜３０２ｉ…仮想マシン（ＯＳ）、４０１ａ、４０１ｂ…ハイパーバイザ、４０２ａ、４０２ｂ…メモリ、４０３ａ〜４０３ｆ…論理プロセッサ、４０４ａ〜４０４ｆ…制御情報、４０５…仮想マシン（ＯＳ）、４０６…参照頻度の高いデータ、６０１…アドレス管理テーブル 100: information processing system, 101: general-purpose network, 102 to 107: information processing device, 301a to 301f, hypervisor, 302a to 302i, virtual machine (OS), 401a, 401b: hypervisor, 402a, 402b: memory, 403a To 403 f: logical processor, 404 a to 404 f: control information, 405: virtual machine (OS), 406: data with high reference frequency, 601: address management table

Claims

An information processing apparatus comprising an address management table which associates a virtual address for designating a storage area of a virtual memory space managed by an OS with a physical address for designating a storage area of a real memory space.

The information processing according to claim 1, wherein the physical address includes a first address specifying a physical address of a memory of the information processing apparatus and a second address specifying a physical address of a memory of another information processing apparatus. apparatus.

The information processing apparatus according to claim 2, wherein the second address stores an identifier specifying the other information processing apparatus on a network.

The information processing apparatus according to any one of claims 1 to 3, wherein the OS is operated across the information processing apparatus and the other information processing apparatus.