JP2018148244A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To realize power saving of an element by suppressing excessive rise in threshold voltage value of a MOSFET constituting a CMOS while increasing the threshold voltage value, and to suppress generation of performance variation between the elements.SOLUTION: A gate electrode G1 of an NMOS Q1 is composed of a p-type semiconductor film, a high dielectric constant film HK is provided in a gate insulation film GF of the NMOS Q1, and any impurity is prevented from being introduced into a channel region of the NMOS Q1. In addition, the high dielectric constant film HK is provided in a gate insulation film GF of a PMOS Q2.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板を有する半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having an SOI (Silicon On Insulator) substrate.

短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）を形成した場合、チャネル層に不純物を導入することなく短チャネル特性の抑制が可能である。結果、移動度を向上し、また、不純物ゆらぎによる素子バラツキを改善することが可能になる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ばらつき低減による動作マージンの向上が期待できる。   Currently, a semiconductor device using an SOI substrate is used as a semiconductor device capable of suppressing short channel characteristics and element variations. In the SOI substrate, a BOX (Buried Oxide) film (buried oxide film) is formed on a support substrate made of high-resistance Si (silicon) or the like, and a thin layer (silicon layer) mainly containing Si (silicon) on the BOX film. , SOI layer). When a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed on an SOI substrate, short channel characteristics can be suppressed without introducing impurities into the channel layer. As a result, it is possible to improve mobility and to improve element variation due to impurity fluctuation. For this reason, by manufacturing a semiconductor device using an SOI substrate, it is possible to improve the integration density and operation speed of the semiconductor device and improve the operation margin by reducing variations.

特許文献１（特開２００４−１４６５５０号公報）には、ＳＯＩ基板上のＮチャネル型ＭＯＳＦＥＴのゲート電極を、Ｐ型の半導体膜により構成することが記載されている。ここでは、Ｐチャネル型ＭＯＳＦＥＴについての記載はなく、また、ゲート電極の膜厚は２００ｎｍ程度であることが記載されている。   Patent Document 1 (Japanese Patent Application Laid-Open No. 2004-146550) describes that a gate electrode of an N-channel MOSFET on an SOI substrate is composed of a P-type semiconductor film. Here, there is no description about the P-channel MOSFET, and it is described that the film thickness of the gate electrode is about 200 nm.

特開２００４−１４６５５０号公報JP 2004-146550 A

Ｎチャネル型ＭＯＳＦＥＴにおいては、オフ状態でのリーク電流の発生を防ぐために、特許文献１に記載されているように、ゲート電極の導電型をＰ型とすることで、ゲートの仕事関数を上げ、しきい値電圧を上昇させることが考えられる。しかし、この場合、Ｎチャネル型ＭＯＳＦＥＴのしきい値電圧が過度に上昇するため、ＭＯＳＦＥＴを動作させるために高い電源電圧が必要となる問題がある。   In the N-channel MOSFET, in order to prevent the occurrence of leakage current in the off state, the gate work function is raised by setting the conductivity type of the gate electrode to P type, as described in Patent Document 1, It is conceivable to increase the threshold voltage. However, in this case, since the threshold voltage of the N-channel MOSFET rises excessively, there is a problem that a high power supply voltage is required to operate the MOSFET.

その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other objects and novel features will become apparent from the description of the specification and the accompanying drawings.

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the embodiments disclosed in the present application, the outline of typical ones will be briefly described as follows.

一実施の形態である半導体装置は、Ｐ型のゲート電極を有するＮＭＯＳのゲート絶縁膜内に高誘電率膜を設け、チャネル領域のＳＯＩ層を真性半導体層により構成するものである。   In a semiconductor device according to an embodiment, a high dielectric constant film is provided in an NMOS gate insulating film having a P-type gate electrode, and an SOI layer in a channel region is formed of an intrinsic semiconductor layer.

また、一実施の形態である半導体装置の製造方法は、ゲート絶縁膜内に高誘電率膜を設け、ＮＭＯＳのゲート電極をＰ型の半導体膜により形成した後、ＮＭＯＳのソース・ドレイン領域の形成工程においてゲート電極にＮ型不純物が導入されることを防ぐことで、当該ゲート電極の導電型をＰ型に保つものである。   Also, in one embodiment of the method of manufacturing a semiconductor device, a high dielectric constant film is provided in a gate insulating film, an NMOS gate electrode is formed of a P-type semiconductor film, and then an NMOS source / drain region is formed. By preventing N-type impurities from being introduced into the gate electrode in the process, the conductivity type of the gate electrode is kept P-type.

本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、ＭＯＳＦＥＴのオフ状態でのリーク電流を低減し、かつＭＯＳＦＥＴの省電力化を実現することができる。   According to one embodiment disclosed in the present application, the performance of a semiconductor device can be improved. In particular, it is possible to reduce the leakage current in the OFF state of the MOSFET and realize the power saving of the MOSFET.

本発明の一実施の形態である半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 図２に続く半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 2; 図３に続く半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 3. 図４に続く半導体装置の製造方法を示す断面図である。FIG. 5 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 4. 図５に続く半導体装置の製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 5; 図６に続く半導体装置の製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 6; 図７に続く半導体装置の製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 7; 図８に続く半導体装置の製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 8. 図９に続く半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 9; 図１０に続く半導体装置の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 10; 図１１に続く半導体装置の製造方法を示す断面図である。FIG. 12 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 11; 図１２に続く半導体装置の製造方法を示す断面図である。FIG. 13 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 12; 図１３に続く半導体装置の製造方法を示す断面図である。FIG. 14 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 13; 図１４に続く半導体装置の製造方法を示す断面図である。FIG. 15 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 14; 比較例である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is a comparative example.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、本願では、半導体基板と、その上に順に積層したＢＯＸ膜および半導体層を含む基板をＳＯＩ基板と呼ぶ。また、ＢＯＸ膜上の当該半導体層を、ＳＯＩ層と呼ぶ場合がある。また、Ｎチャネル型ＭＯＳＦＥＴ、およびＰチャネル型ＭＯＳＦＥＴを、それぞれ単にＮＭＯＳ、およびＰＭＯＳと呼ぶ場合がある。   In the present application, a substrate including a semiconductor substrate and a BOX film and a semiconductor layer sequentially stacked on the semiconductor substrate is referred to as an SOI substrate. In addition, the semiconductor layer over the BOX film may be referred to as an SOI layer. In addition, the N-channel type MOSFET and the P-channel type MOSFET may be simply referred to as NMOS and PMOS, respectively.

本実施の形態では、ＳＯＩ基板上にＣＭＯＳ（Complementary Metal Oxide Semiconductor）を形成する場合において、ＮＭＯＳのゲート電極をＰ型の半導体膜により構成し、かつ、高誘電率膜を含むゲート絶縁膜を形成することで、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の性能を向上させることについて説明する。   In this embodiment, when a CMOS (Complementary Metal Oxide Semiconductor) is formed on an SOI substrate, an NMOS gate electrode is formed of a P-type semiconductor film, and a gate insulating film including a high dielectric constant film is formed. The improvement of the performance of the MOSFET (MOS field effect transistor) will be described.

以下では、本実施の形態におけるＳＯＩ基板上のＣＭＯＳの構造を、図１を用いて説明する。図１は、本実施の形態の半導体装置を構成するＣＭＯＳの断面図である。図１では、図の左側にＮＭＯＳ領域（第１領域）１Ａを示し、図の右側にＰＭＯＳ領域（第２領域）１Ｂを示している。ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１ＢはＳＯＩ基板の主面に沿って並ぶ２つの領域である。   Hereinafter, a CMOS structure on the SOI substrate in this embodiment will be described with reference to FIG. FIG. 1 is a cross-sectional view of a CMOS constituting the semiconductor device of the present embodiment. In FIG. 1, an NMOS region (first region) 1A is shown on the left side of the drawing, and a PMOS region (second region) 1B is shown on the right side of the drawing. The NMOS region 1A and the PMOS region 1B are two regions arranged along the main surface of the SOI substrate.

図１に示すように、本実施の形態の半導体装置は、支持基板である半導体基板ＳＢ、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、およびＢＯＸ膜ＢＸ上の半導体層であるＳＯＩ層ＳＬからなるＳＯＩ基板を有している。半導体基板ＳＢは、例えば５００μｍ〜７００μｍ程度の厚さを有し、例えば７５０Ωｃｍ以上の高い抵抗を有する単結晶シリコン基板である。   As shown in FIG. 1, the semiconductor device of this embodiment includes an SOI substrate including a semiconductor substrate SB that is a support substrate, a BOX film BX on the semiconductor substrate SB, and an SOI layer SL that is a semiconductor layer on the BOX film BX. have. The semiconductor substrate SB is a single crystal silicon substrate having a thickness of about 500 μm to 700 μm, for example, and having a high resistance of, for example, 750 Ωcm or more.

ＢＯＸ膜ＢＸは、例えば酸化シリコン膜からなり、その膜厚は５〜１００ｎｍである。ここでは、ＢＯＸ膜ＢＸの膜厚は５０ｎｍである。ＳＯＩ層ＳＬは、単結晶シリコンからなる半導体層であり、その膜厚は３〜１５ｎｍである。ここでは、ＳＯＩ層ＳＬの膜厚は１５ｎｍである。半導体基板ＳＢは、グランド電位に接続されていてもよい。なお、半導体基板ＳＢには、ＮＭＯＳＱ１のソース電極またはＰＭＯＳＱ２のソース電極とは別の電位が供給される。   The BOX film BX is made of, for example, a silicon oxide film and has a thickness of 5 to 100 nm. Here, the thickness of the BOX film BX is 50 nm. The SOI layer SL is a semiconductor layer made of single crystal silicon and has a thickness of 3 to 15 nm. Here, the film thickness of the SOI layer SL is 15 nm. The semiconductor substrate SB may be connected to the ground potential. Note that a potential different from that of the source electrode of the NMOS Q1 or the source electrode of the PMOS Q2 is supplied to the semiconductor substrate SB.

ＳＯＩ基板上のＮＭＯＳ領域１ＡにはＮＭＯＳＱ１が形成されており、ＰＭＯＳ領域１ＢにはＰＭＯＳＱ２が形成されている。ＮＭＯＳ領域１ＡとＰＭＯＳ領域１Ｂとの境界のＳＯＩ基板の上面には溝が形成され、当該溝内には、ＮＭＯＳＱ１とＰＭＯＳＱ２とを電気的に分離する素子分離領域ＳＴＩが形成されている。ＮＭＯＳＱ１は、ＳＯＩ層ＳＬ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１を有している。ゲート絶縁膜ＧＦは、ＳＯＩ層ＳＬ上に順に積層された絶縁膜ＩＦおよび高誘電率膜ＨＫからなる。ゲート電極Ｇ１の両側の側壁のそれぞれは、オフセットスペーサＯＦを介して形成されたサイドウォールＳＷにより覆われている。   An NMOS Q1 is formed in the NMOS region 1A on the SOI substrate, and a PMOS Q2 is formed in the PMOS region 1B. A groove is formed on the upper surface of the SOI substrate at the boundary between the NMOS region 1A and the PMOS region 1B, and an element isolation region STI for electrically separating the NMOS Q1 and the PMOS Q2 is formed in the groove. The NMOS Q1 has a gate electrode G1 formed on the SOI layer SL via a gate insulating film GF. The gate insulating film GF includes an insulating film IF and a high dielectric constant film HK that are sequentially stacked on the SOI layer SL. Each of the side walls on both sides of the gate electrode G1 is covered with a side wall SW formed via an offset spacer OF.

絶縁膜ＩＦは、例えば酸窒化シリコン（ＳｉＯＮ）膜からなる。高誘電率膜ＨＫは、酸化シリコン（ＳｉＯ２）膜および酸窒化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えばＨｆＯ２、ＨｆＯＮまたはＨＦＳｉＯＮなどの誘電率の高い材料を含むｈｉｇｈ−ｋ膜である。高誘電率膜ＨＫの表面の単位面積当たりのＨｆ（ハフニウム）の濃度は、例えば１×１０１３〜５×１０１４／ｃｍ２である。ただし、高誘電率膜ＨＫを構成する材料は、Ｈｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物ではない。 The insulating film IF is made of, for example, a silicon oxynitride (SiON) film. The high dielectric constant film HK is an insulating film having a dielectric constant higher than that of a silicon oxide (SiO 2 ) film and a silicon oxynitride film, and includes, for example, a high-k containing a material having a high dielectric constant such as HfO 2 , HfON, or HFSiON. It is a membrane. The concentration of Hf (hafnium) per unit area on the surface of the high dielectric constant film HK is, for example, 1 × 10 13 to 5 × 10 14 / cm 2 . However, the material constituting the high dielectric constant film HK is not a compound of Hf (hafnium) and Al (aluminum).

ゲート電極Ｇ１は例えばポリシリコン（Ｓｉ）膜からなるＰ型の半導体膜により構成されている。つまり、ゲート電極Ｇ１には、Ｐ型の不純物（例えばＢ（ホウ素））が導入されている。ＳＯＩ基板の主面に対して垂直な方向におけるゲート電極Ｇ１の高さ、つまり、ゲート電極Ｇ１の膜厚は１５０ｎｍ以下である。ここでは、ゲート電極Ｇ１の高さは例えば１００ｎｍである。   The gate electrode G1 is composed of a P-type semiconductor film made of, for example, a polysilicon (Si) film. That is, a P-type impurity (for example, B (boron)) is introduced into the gate electrode G1. The height of the gate electrode G1 in the direction perpendicular to the main surface of the SOI substrate, that is, the film thickness of the gate electrode G1 is 150 nm or less. Here, the height of the gate electrode G1 is, for example, 100 nm.

オフセットスペーサＯＦはゲート絶縁膜ＧＦおよびゲート電極Ｇ１の側壁に接しており、例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。素子分離領域ＳＴＩは、例えばＳＴＩ（Shallow Trench Isolation）構造を有し、例えば主に酸化シリコン膜により構成されている。素子分離領域ＳＴＩはＳＯＩ層ＳＬの上面から半導体基板ＳＢの途中深さまで達している。なお、素子分離領域ＳＴＩのＳＯＩ層ＳＬの上面からの形成深さは、ＢＯＸ膜ＢＸの上面までであってもよい。 The offset spacer OF is in contact with the side walls of the gate insulating film GF and the gate electrode G1, and is made of, for example, a silicon nitride (Si 3 N 4 ) film. The element isolation region STI has, for example, an STI (Shallow Trench Isolation) structure, and is mainly composed of, for example, a silicon oxide film. The element isolation region STI reaches from the upper surface of the SOI layer SL to the intermediate depth of the semiconductor substrate SB. The formation depth of the element isolation region STI from the upper surface of the SOI layer SL may be up to the upper surface of the BOX film BX.

サイドウォールＳＷはゲート電極Ｇ１の横に自己整合的に形成された絶縁膜であり、例えば酸化シリコン膜Ｏ１と、その上の窒化シリコン膜Ｎ２との積層膜により構成されている。つまり、サイドウォールＳＷを構成する酸化シリコン膜Ｏ１は、オフセットスペーサＯＦの側壁とＳＯＩ層ＳＬの上面とのそれぞれに接して延在している。つまり、酸化シリコン膜Ｏ１は、オフセットスペーサＯＦの側壁に沿う部分と、ＳＯＩ層ＳＬの上面に沿う部分とが一体となった膜であり、Ｌ字型の断面を有する膜である。酸化シリコン膜Ｏ１の膜厚は例えば５ｎｍであり、ＳＯＩ基板の上面に沿う方向、つまり横方向における窒化シリコン膜Ｎ２の膜厚は例えば４０ｎｍである。つまり、横方向におけるサイドウォールＳＷの厚さは例えば４５ｎｍである。   The sidewall SW is an insulating film formed in a self-aligned manner on the side of the gate electrode G1, and is composed of, for example, a laminated film of a silicon oxide film O1 and a silicon nitride film N2 thereon. That is, the silicon oxide film O1 constituting the sidewall SW extends in contact with each of the sidewall of the offset spacer OF and the upper surface of the SOI layer SL. That is, the silicon oxide film O1 is a film in which a portion along the side wall of the offset spacer OF and a portion along the upper surface of the SOI layer SL are integrated, and has a L-shaped cross section. The film thickness of the silicon oxide film O1 is, for example, 5 nm, and the film thickness of the silicon nitride film N2 in the direction along the upper surface of the SOI substrate, that is, in the lateral direction is, for example, 40 nm. That is, the thickness of the sidewall SW in the horizontal direction is 45 nm, for example.

ゲート電極Ｇ１の直下のＳＯＩ層ＳＬ、つまりシリコン層は、ＮＭＯＳＱ１の駆動時に電流が流れるチャネル領域を含むチャネル層である。当該チャネル領域を挟むように、ゲート電極Ｇ１の横のＳＯＩ層ＳＬ内には一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、Ｎ型の半導体領域であり比較的不純物濃度が低いエクステンション領域ＥＸ１と、Ｎ型の半導体領域でありエクステンション領域ＥＸ１よりも不純物濃度が高い拡散領域Ｄ１とを有している。このようにソース・ドレイン領域は、高濃度および低濃度の不純物拡散領域を含むＬＤＤ（Lightly Doped Drain）構造を有している。   The SOI layer SL immediately below the gate electrode G1, that is, the silicon layer is a channel layer including a channel region through which a current flows when the NMOS Q1 is driven. A pair of source / drain regions are formed in the SOI layer SL beside the gate electrode G1 so as to sandwich the channel region. Each of the pair of source / drain regions has an extension region EX1 which is an N-type semiconductor region and has a relatively low impurity concentration, and a diffusion region D1 which is an N-type semiconductor region and has an impurity concentration higher than that of the extension region EX1. doing. Thus, the source / drain regions have an LDD (Lightly Doped Drain) structure including high-concentration and low-concentration impurity diffusion regions.

エクステンション領域ＥＸ１および拡散領域Ｄ１にはＮ型、つまり第２導電型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が打ち込まれている。エクステンション領域ＥＸ１は拡散領域Ｄ１よりも上記チャネル領域に近い位置に形成されている。つまり、エクステンション領域ＥＸ１の形成位置は、拡散領域Ｄ１の形成位置よりもゲート電極Ｇ１に近い。ゲート電極Ｇ１の下において、対向するエクステンション領域ＥＸ１の相互間に挟まれた領域のＳＯＩ層ＳＬ内には、Ｎ型またはＰ型の不純物は殆ど導入されてない。すなわち、ＳＯＩ層ＳＬは真性半導体層である。ＳＯＩ層ＳＬ内にＰ型の不純物が導入されていたとしても、その不純物濃度は、１×１０１７／ｃｍ３以下である。 The extension region EX1 and the diffusion region D1 are implanted with N-type, that is, second conductivity type impurities (for example, P (phosphorus) or As (arsenic)). The extension region EX1 is formed at a position closer to the channel region than the diffusion region D1. That is, the formation position of the extension region EX1 is closer to the gate electrode G1 than the formation position of the diffusion region D1. Under the gate electrode G1, almost no N-type or P-type impurity is introduced into the SOI layer SL in a region sandwiched between the opposing extension regions EX1. That is, the SOI layer SL is an intrinsic semiconductor layer. Even if a P-type impurity is introduced into the SOI layer SL, the impurity concentration is 1 × 10 17 / cm 3 or less.

なお、図１ではエクステンション領域ＥＸ１がＳＯＩ層ＳＬの上面から下面まで達して形成されている。つまり、図１に示すＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれは、完全空乏型のＭＯＳＦＥＴである。これに対し、エクステンション領域ＥＸ１の形成深さは、ＳＯＩ層ＳＬの途中深さまでであってもよい。同様に、図１では拡散領域Ｄ１がＳＯＩ層ＳＬの下面まで達して形成されているが、拡散領域Ｄ１の形成深さは、ＳＯＩ層ＳＬの途中深さまでであってもよい。   In FIG. 1, the extension region EX1 is formed from the upper surface to the lower surface of the SOI layer SL. That is, each of the NMOS Q1 and the PMOS Q2 shown in FIG. 1 is a fully depleted MOSFET. On the other hand, the formation depth of the extension region EX1 may be up to an intermediate depth of the SOI layer SL. Similarly, in FIG. 1, the diffusion region D1 is formed so as to reach the lower surface of the SOI layer SL. However, the formation depth of the diffusion region D1 may be up to an intermediate depth of the SOI layer SL.

ゲート絶縁膜ＧＦ、ゲート電極Ｇ１、オフセットスペーサＯＦ、サイドウォールＳＷおよび素子分離領域ＳＴＩから露出するＳＯＩ層ＳＬ上には、エピタキシャル成長法により積上げられたエピタキシャル層ＥＰが、ゲート電極Ｇ１を挟んで一対形成されている。エピタキシャル層ＥＰ内にも、高濃度のＮ型不純物が打ち込まれて拡散領域Ｄ１が形成されている。また、エピタキシャル層ＥＰの上面およびゲート電極Ｇ１の上面にはシリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は例えばＣｏＳｉ（コバルトシリサイド）からなる。   On the SOI layer SL exposed from the gate insulating film GF, the gate electrode G1, the offset spacer OF, the sidewall SW, and the element isolation region STI, a pair of epitaxial layers EP stacked by the epitaxial growth method are formed with the gate electrode G1 interposed therebetween. Has been. Also in the epitaxial layer EP, a high concentration N-type impurity is implanted to form a diffusion region D1. A silicide layer S1 is formed on the upper surface of the epitaxial layer EP and the upper surface of the gate electrode G1. The silicide layer S1 is made of, for example, CoSi (cobalt silicide).

つまり、エピタキシャル層ＥＰはＮＭＯＳＱ１のソース・ドレイン領域を構成している。エピタキシャル層ＥＰを形成している目的は、例えばソース・ドレイン領域の上面にシリサイド層Ｓ１を形成する際に、薄いＳＯＩ層ＳＬの全膜厚がシリサイド化されることを防ぐことにある。ＳＯＩ基板の上面に対して垂直な方向における、ＳＯＩ層ＳＬの上面からエピタキシャル層ＥＰの上面までの距離、つまりエピタキシャル層ＥＰの高さは、例えば２０〜４０ｎｍである。   That is, the epitaxial layer EP constitutes the source / drain region of the NMOS Q1. The purpose of forming the epitaxial layer EP is to prevent the entire thickness of the thin SOI layer SL from being silicided when the silicide layer S1 is formed on the upper surface of the source / drain region, for example. The distance from the upper surface of the SOI layer SL to the upper surface of the epitaxial layer EP in the direction perpendicular to the upper surface of the SOI substrate, that is, the height of the epitaxial layer EP is, for example, 20 to 40 nm.

ＮＭＯＳ領域１Ａにおいて、高誘電率膜ＨＫを含むゲート絶縁膜ＧＦと、ゲート電極と、上記ソース・ドレイン領域と、チャンネル領域となるＳＯＩ層ＳＬとは、Ｎチャネル型のＭＯＳＦＥＴ、つまりＮＭＯＳＱ１を構成している。   In the NMOS region 1A, the gate insulating film GF including the high dielectric constant film HK, the gate electrode, the source / drain regions, and the SOI layer SL serving as the channel region constitute an N-channel MOSFET, that is, NMOS Q1. ing.

また、ＰＭＯＳ領域１Ｂに形成されたＰチャネル型のＭＯＳＦＥＴ、つまりＰＭＯＳＱ２も、上記ＮＭＯＳＱ１とほぼ同様の構造を有している。ただし、ＰＭＯＳＱ２はＮ型とは異なるＰ型のＭＯＳＦＥＴであるから、そのソース・ドレイン領域はＰ型、つまり第１導電型の半導体領域により構成されている。   Also, the P-channel MOSFET formed in the PMOS region 1B, that is, the PMOS Q2, has a structure substantially similar to the NMOS Q1. However, since the PMOS Q2 is a P-type MOSFET different from the N-type, its source / drain region is constituted by a P-type, that is, a first conductivity type semiconductor region.

つまり、ＰＭＯＳ領域１Ｂにおいては、真性半導体層であるＳＯＩ層ＳＬ上に、高誘電率膜ＨＫを含むゲート絶縁膜ＧＦが形成されており、ゲート絶縁膜ＧＦ上には、Ｐ型の不純物（例えばＢ（ホウ素））が導入された半導体膜であるゲート電極Ｇ２が形成されている。ゲート電極Ｇ２の膜厚は１５０ｎｍ以下であり、ゲート電極Ｇ２は、例えば１００ｎｍの膜厚を有している。   That is, in the PMOS region 1B, the gate insulating film GF including the high dielectric constant film HK is formed on the SOI layer SL that is an intrinsic semiconductor layer, and a P-type impurity (for example, A gate electrode G2 which is a semiconductor film into which (B (boron)) is introduced is formed. The film thickness of the gate electrode G2 is 150 nm or less, and the gate electrode G2 has a film thickness of 100 nm, for example.

ゲート電極Ｇ２の両側のそれぞれには、順にオフセットスペーサＯＦおよびサイドウォールＳＷが形成されている。また、ゲート電極Ｇ２の下のＳＯＩ層ＳＬ内には、ゲート電極Ｇ２の直下のＳＯＩ層ＳＬ内の領域、つまりチャネル領域を挟むように、一対のＰ型の半導体領域であるエクステンション領域ＥＸ２が形成されている。また、ＰＭＯＳ領域１Ｂにおいて、ゲート絶縁膜ＧＦ、オフセットスペーサＯＦ、サイドウォールＳＷおよび素子分離領域ＳＴＩから露出するＳＯＩ層ＳＬ上にはエピタキシャル層ＥＰが、ゲート電極Ｇ２を挟んで一対形成されている。エピタキシャル層ＥＰ内およびその直下のＳＯＩ層ＳＬ内には、Ｐ型の半導体領域である拡散領域Ｄ２が形成されている。   Offset spacers OF and sidewalls SW are sequentially formed on both sides of the gate electrode G2. In addition, in the SOI layer SL below the gate electrode G2, an extension region EX2 that is a pair of P-type semiconductor regions is formed so as to sandwich a region in the SOI layer SL immediately below the gate electrode G2, that is, a channel region. Has been. In the PMOS region 1B, a pair of epitaxial layers EP are formed on the SOI layer SL exposed from the gate insulating film GF, the offset spacer OF, the sidewall SW, and the element isolation region STI with the gate electrode G2 interposed therebetween. A diffusion region D2, which is a P-type semiconductor region, is formed in the epitaxial layer EP and in the SOI layer SL immediately below the epitaxial layer EP.

つまり、ＰＭＯＳＱ２は一対のエクステンション領域ＥＸ２と、Ｐ型の不純物濃度がエクステンション領域ＥＸ２より大きい一対の拡散領域Ｄ２とを含むＬＤＤ構造を有している。なお、拡散領域Ｄ１、Ｄ２は、エピタキシャル層ＥＰ内のみに形成され、その直下のＳＯＩ層ＳＬ内に形成されていなくてもよい。また、エピタキシャル層ＥＰの上面およびゲート電極Ｇ２の上面には、シリサイド層Ｓ１が形成されている。   That is, the PMOS Q2 has an LDD structure including a pair of extension regions EX2 and a pair of diffusion regions D2 having a P-type impurity concentration larger than the extension region EX2. Note that the diffusion regions D1 and D2 are formed only in the epitaxial layer EP, and may not be formed in the SOI layer SL immediately below the epitaxial layer EP. A silicide layer S1 is formed on the upper surface of the epitaxial layer EP and the upper surface of the gate electrode G2.

上記のように、ＮＭＯＳＱ１とＰＭＯＳＱ２とは、ゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを含んでいる点を含めて、同じ形状を有している。また、ゲート電極Ｇ１、Ｇ２のそれぞれは、同じくＰ型の半導体膜からなる。つまり、エピタキシャル層ＥＰおよび拡散領域Ｄ１にＮ型不純物が導入され、エピタキシャル層ＥＰおよび拡散領域Ｄ２にＰ型不純物が導入されている点で、ＰＭＯＳＱ２はＮＭＯＳＱ１と相違する。   As described above, the NMOS Q1 and the PMOS Q2 have the same shape including the point that the high dielectric constant film HK is included in the gate insulating film GF. Each of the gate electrodes G1 and G2 is also made of a P-type semiconductor film. That is, the PMOS Q2 is different from the NMOS Q1 in that an N-type impurity is introduced into the epitaxial layer EP and the diffusion region D1, and a P-type impurity is introduced into the epitaxial layer EP and the diffusion region D2.

ＮＭＯＳＱ１およびＰＭＯＳＱ２を覆うように、ＳＯＩ基板上には、層間絶縁膜ＣＬが形成されている。また、層間絶縁膜ＣＬを貫通するように、複数のコンタクトホールが形成され、当該複数のコンタクトホールのそれぞれの内側には、コンタクトプラグＣＰが埋め込まれている。層間絶縁膜ＣＬは例えば酸化シリコン膜からなり、その上面はコンタクトプラグＣＰの上面と同じ高さにおいて平坦化されている。   An interlayer insulating film CL is formed on the SOI substrate so as to cover the NMOS Q1 and the PMOS Q2. A plurality of contact holes are formed so as to penetrate the interlayer insulating film CL, and a contact plug CP is embedded inside each of the plurality of contact holes. The interlayer insulating film CL is made of, for example, a silicon oxide film, and the upper surface thereof is planarized at the same height as the upper surface of the contact plug CP.

コンタクトプラグＣＰは柱状の導体膜であり、例えば、コンタクトホール内の側壁および底面を覆うバリア導体膜と、コンタクトホール内に当該バリア導体膜を介して形成され、コンタクトホールを完全に埋め込む主導体膜とからなる。バリア導体膜は例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含み、主導体膜は例えばＷ（タングステン）からなる。図１では、コンタクトプラグＣＰを構成するバリア導体膜と主導体膜とを区別して示していない。図１に示すように、コンタクトプラグＣＰはいずれもシリサイド層Ｓ１を介して各ＭＯＳＦＥＴのソース・ドレイン領域に接続されている。なお、図示していない領域において、ゲート電極Ｇ１、Ｇ２のそれぞれの上面にも、シリサイド層Ｓ１を介して他のコンタクトプラグが接続されている。   The contact plug CP is a columnar conductor film, for example, a barrier conductor film that covers the side walls and bottom surface in the contact hole, and a main conductor film that is formed in the contact hole via the barrier conductor film and completely embeds the contact hole. It consists of. The barrier conductor film includes, for example, Ti (titanium) or TiN (titanium nitride), and the main conductor film is made of, for example, W (tungsten). In FIG. 1, the barrier conductor film and the main conductor film constituting the contact plug CP are not shown separately. As shown in FIG. 1, each contact plug CP is connected to the source / drain region of each MOSFET via a silicide layer S1. In a region not shown, other contact plugs are also connected to the upper surfaces of the gate electrodes G1 and G2 via the silicide layer S1.

層間絶縁膜ＣＬおよびコンタクトプラグＣＰの上には、例えばＳｉＯＣからなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、複数のコンタクトプラグＣＰのそれぞれの上面を露出する複数の配線溝が形成されており、各配線溝内には配線Ｍ１が形成されている。配線Ｍ１は例えば配線溝内の側壁および底面を覆うバリア導体膜と、配線溝内に当該バリア導体膜を介して形成され、配線溝を完全に埋め込む主導体膜とからなる。このバリア導体膜は例えばＴａ（タンタル）またはＴａＮ（窒化タンタル）を含み、主導体膜は例えばＣｕ（銅）からなる。配線Ｍ１はコンタクトプラグＣＰに接続されている。図１では、配線Ｍ１を構成するバリア導体膜と主導体膜とを区別して示していない。配線Ｍ１の上面と層間絶縁膜ＩＬの上面とは同じ高さで平坦化されている。   On the interlayer insulating film CL and the contact plug CP, an interlayer insulating film IL made of, for example, SiOC is formed. In the interlayer insulating film IL, a plurality of wiring grooves that expose the upper surfaces of the plurality of contact plugs CP are formed, and a wiring M1 is formed in each wiring groove. The wiring M1 includes, for example, a barrier conductor film that covers a side wall and a bottom surface in the wiring groove, and a main conductor film that is formed in the wiring groove via the barrier conductor film and completely fills the wiring groove. The barrier conductor film includes, for example, Ta (tantalum) or TaN (tantalum nitride), and the main conductor film is made of, for example, Cu (copper). The wiring M1 is connected to the contact plug CP. In FIG. 1, the barrier conductor film and the main conductor film constituting the wiring M1 are not shown separately. The upper surface of the wiring M1 and the upper surface of the interlayer insulating film IL are planarized at the same height.

ここで、本実施の形態の半導体装置の特徴は、主に、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのゲート電極Ｇ１、Ｇ２がともにＰ型の半導体膜からなること、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのゲート絶縁膜ＧＦが高誘電率膜ＨＫを含むこと、および、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのチャネル領域を構成するＳＯＩ層ＳＬが真性半導体層であることにある。   Here, the semiconductor device of the present embodiment is mainly characterized in that the gate electrodes G1 and G2 of the NMOS Q1 and the PMOS Q2 are both made of a P-type semiconductor film, and that the gate insulating films GF of the NMOS Q1 and the PMOS Q2 are The high dielectric constant film HK is included, and the SOI layer SL constituting the channel regions of the NMOS Q1 and the PMOS Q2 is an intrinsic semiconductor layer.

以下では、図１６に示す比較例の半導体装置と比較して、本実施の形態の半導体装置の効果について説明する。図１６は、比較例として示す半導体装置であるＣＭＯＳの断面図である。   Hereinafter, the effects of the semiconductor device of the present embodiment will be described in comparison with the semiconductor device of the comparative example shown in FIG. FIG. 16 is a cross-sectional view of a CMOS which is a semiconductor device shown as a comparative example.

図１６に示すように、比較例の半導体装置であるＣＭＯＳは、図１に示す本実施の形態の半導体装置と似た構造を有する。つまり、当該ＣＭＯＳはＳＯＩ基板上のＮＭＯＳ領域１Ａに形成されたＮＭＯＳＱ３と、ＰＭＯＳ領域１Ｂに形成されたＰＭＯＳＱ４とからなる。ただし、比較例の半導体装置は、ＮＭＯＳＱ３のゲート電極ＧＮが、Ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を含むＮ型の半導体膜により構成されている点と、ＮＭＯＳＱ３およびＰＭＯＳＱ４のそれぞれのゲート絶縁膜ＧＦＳとが高誘電率膜ＨＫを含んでいない点とにおいて、本実施の形態の半導体装置と差異がある。   As shown in FIG. 16, the CMOS which is the semiconductor device of the comparative example has a structure similar to that of the semiconductor device of the present embodiment shown in FIG. That is, the CMOS includes an NMOS Q3 formed in the NMOS region 1A on the SOI substrate and a PMOS Q4 formed in the PMOS region 1B. However, in the semiconductor device of the comparative example, the gate electrode GN of the NMOS Q3 is composed of an N-type semiconductor film containing an N-type impurity (for example, P (phosphorus) or As (arsenic)), and the NMOS Q3 and the PMOS Q4. Each of the gate insulating films GFS is different from the semiconductor device of the present embodiment in that it does not include the high dielectric constant film HK.

つまり、比較例のＮＭＯＳＱ３のゲート電極ＧＮは、ＮＭＯＳＱ３のソース・ドレイン領域と同じ導電型を有するＮ型のポリシリコン膜からなる。また、ゲート絶縁膜ＧＦＳは、酸窒化シリコン（ＳｉＯＮ）膜により構成されている。なお、比較例のＰＭＯＳＱ４のゲート電極ＧＰは、Ｐ型のポリシリコン膜からなる。ここでＮＭＯＳＱ３のゲート電極ＧＮがＮＭＯＳＱ３のソース・ドレイン領域と同じ導電型を有しているのは、ＮＭＯＳＱ３の製造中の当該ソース・ドレイン領域の形成工程においてイオン注入を行う際に、ゲート電極ＧＮにもＮ型不純物が導入されたためである。   That is, the gate electrode GN of the NMOS Q3 of the comparative example is made of an N type polysilicon film having the same conductivity type as the source / drain region of the NMOS Q3. The gate insulating film GFS is composed of a silicon oxynitride (SiON) film. The gate electrode GP of the PMOS Q4 of the comparative example is made of a P-type polysilicon film. Here, the gate electrode GN of the NMOS Q3 has the same conductivity type as that of the source / drain region of the NMOS Q3. This is because the gate electrode GN is formed during ion implantation in the process of forming the source / drain region during the manufacture of the NMOS Q3. This is because an N-type impurity was also introduced.

ここで、ＢＯＸ膜を含まないシリコン基板、つまりバルクシリコン基板上にＭＯＳＦＥＴを形成する場合において、ＭＯＳＦＥＴの微細化を進めると、短チャネル特性が悪化し、パンチスルーが起こる問題がある。この場合、ソース領域とドレイン領域との間の空乏層が繋がることで、ソース領域とドレイン領域との間は導通状態となり、ＮＭＯＳはスイッチング素子としての機能を果たさなくなる。これに対し、上記比較例の半導体装置は、ＳＯＩ基板上にＭＯＳＦＥＴを形成することで、ＭＯＳＦＥＴの微細化を実現し、かつ、パンチスルーを防ぎ、短チャネル特性を改善することを可能としている。   Here, in the case of forming a MOSFET on a silicon substrate that does not include a BOX film, that is, a bulk silicon substrate, there is a problem that if the miniaturization of the MOSFET is advanced, the short channel characteristics deteriorate and punch-through occurs. In this case, since the depletion layer between the source region and the drain region is connected, the source region and the drain region are brought into conduction, and the NMOS does not function as a switching element. On the other hand, in the semiconductor device of the comparative example, by forming the MOSFET on the SOI substrate, the MOSFET can be miniaturized, punch-through can be prevented, and the short channel characteristics can be improved.

ただし、比較例のＳＯＩ基板上に形成したＣＭＯＳを構成するＮＭＯＳＱ３には、ＭＯＳＦＥＴのオフ状態において、ソース領域とドレイン領域との間のリーク電流、つまりオフリーク電流が流れやすい問題がある。これに対しては、ＮＭＯＳのゲート電極を、Ｐ型の半導体膜により構成することで、ゲート電極の仕事関数を増大させることが考えられる。これにより、ＮＭＯＳのしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことが考えられる。これは、ＮＭＯＳにおいてゲート電極の仕事関数が大きくなると、ＮＭＯＳのしきい値電圧が大きくなり、オフ状態においてＮＭＯＳのソース領域とドレイン領域との間で電流が流れにくくなるためである。   However, the NMOS Q3 constituting the CMOS formed on the SOI substrate of the comparative example has a problem that a leakage current between the source region and the drain region, that is, an off-leakage current easily flows when the MOSFET is off. To cope with this, it is conceivable to increase the work function of the gate electrode by configuring the NMOS gate electrode with a P-type semiconductor film. As a result, the threshold voltage of the NMOS rises, and it is conceivable to prevent the occurrence of off-leakage current. This is because when the work function of the gate electrode in NMOS increases, the threshold voltage of NMOS increases and current hardly flows between the source region and drain region of NMOS in the off state.

しかし、上記のようにＮＭＯＳのゲート電極がＰ型半導体膜からなる場合は、ＮＭＯＳのゲート電極がＮ型半導体膜からなる場合に比べて、ＮＭＯＳのしきい値電圧が約１Ｖ程度上昇する。このように過度にしきい値電圧が上がると、ＮＭＯＳを駆動するために高い電源電圧が必要になるため、半導体装置の消費電力が増大する。これを解決するために、ＮＭＯＳのチャネル領域にＮ型不純物を導入してしきい値電圧を適正な値に調整することも考えられるが、このようにチャネル領域に不純物を導入すると、複数の素子同士の間において、素子の性能のばらつきが増大する。このため、ＭＯＳＦＥＴが正常に動作しなくなる問題が生じる。   However, when the NMOS gate electrode is formed of a P-type semiconductor film as described above, the NMOS threshold voltage is increased by about 1 V compared to the case where the NMOS gate electrode is formed of an N-type semiconductor film. When the threshold voltage rises excessively in this way, a high power supply voltage is required to drive the NMOS, and the power consumption of the semiconductor device increases. In order to solve this, it is conceivable to introduce an N-type impurity into the channel region of the NMOS and adjust the threshold voltage to an appropriate value. Variations in device performance increase between the two. This causes a problem that the MOSFET does not operate normally.

また、ＣＭＯＳにおいては、ソース領域とドレイン領域との間のオフリーク電流の発生を防ぐため、ＮＭＯＳのみならずＰＭＯＳについても、高いしきい値電圧を得ることが必要となる。   In CMOS, it is necessary to obtain a high threshold voltage not only for NMOS but also for PMOS in order to prevent the occurrence of off-leakage current between the source region and the drain region.

そこで、本実施の形態の半導体装置では、図１に示すように、ＳＯＩ基板上のＮＭＯＳＱ１のゲート電極Ｇ１をＰ型の半導体膜により構成し、かつ、ゲート絶縁膜ＧＦの一部として高誘電率膜ＨＫを設けており、また、チャネル領域を真性半導体により構成している。したがって、ＳＯＩ基板上のＮＭＯＳＱ１のゲート電極Ｇ１をＰ型の半導体膜により構成することで、ゲート電極Ｇ１の仕事関数を増大し、ゲート電極Ｇ１、Ｇ２のそれぞれの仕事関数は同じになる。このようにして、ゲート電極Ｇ１の仕事関数を大きくすることで、ＮＭＯＳＱ１のしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことが可能となる。   Therefore, in the semiconductor device of the present embodiment, as shown in FIG. 1, the gate electrode G1 of the NMOS Q1 on the SOI substrate is made of a P-type semiconductor film, and a high dielectric constant is used as a part of the gate insulating film GF. A film HK is provided, and the channel region is formed of an intrinsic semiconductor. Therefore, by configuring the gate electrode G1 of the NMOS Q1 on the SOI substrate with a P-type semiconductor film, the work function of the gate electrode G1 is increased, and the work functions of the gate electrodes G1 and G2 are the same. In this way, by increasing the work function of the gate electrode G1, the threshold voltage of the NMOS Q1 rises, so that it is possible to prevent the occurrence of off-leakage current.

また、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを設けている。これにより、Ｐ型のゲート電極であるＮＭＯＳＱ１のゲート電極Ｇ１およびＰＭＯＳＱ２のゲート電極Ｇ２のそれぞれの仕事関数は小さくなる。ＮＭＯＳのしきい値電圧は、ＮＭＯＳのゲート電極の仕事関数が低下することで小さくなる特性を有し、ＰＭＯＳのしきい値電圧は、ＰＭＯＳのゲート電極の仕事関数が低下することで大きくなる特性を有している。したがって、各ＭＯＳＦＥＴに高誘電率膜ＨＫを設けることにより、ＮＭＯＳＱ１のしきい値電圧を小さくし、ＰＭＯＳＱ２のしきい値電圧を大きくすることができる。   A high dielectric constant film HK is provided in each gate insulating film GF of the NMOS Q1 and the PMOS Q2. Thereby, the work functions of the gate electrode G1 of the NMOS Q1 and the gate electrode G2 of the PMOS Q2 which are P-type gate electrodes are reduced. The NMOS threshold voltage has a characteristic that decreases as the work function of the NMOS gate electrode decreases, and the PMOS threshold voltage increases as the work function of the PMOS gate electrode decreases. have. Therefore, by providing the high dielectric constant film HK in each MOSFET, the threshold voltage of the NMOS Q1 can be reduced and the threshold voltage of the PMOS Q2 can be increased.

具体的には、高誘電率膜ＨＫを設けることで、Ｐ型のゲート電極Ｇ１、Ｇ２のそれぞれの仕事関数は０．３Ｖ程度小さくなる。上記比較例のように、Ｐ型のゲート電極を有し、高誘電率膜を備えないＰＭＯＳＱ４では、しきい値電圧が０．２Ｖ程度であり、オフリーク電流の発生を防ぐことが困難であるが、図１に示す本実施の形態の半導体装置のように、高誘電率膜ＨＫを設けることで、チャネル領域に不純物を導入することなく、ＰＭＯＳＱ２のしきい値電圧を０．５Ｖ程度に大きくすることができる。これにより、ＮＭＯＳＱ１およびＰＭＯＳＱ２について、適正なしきい値電圧を得ることができる。   Specifically, by providing the high dielectric constant film HK, the work functions of the P-type gate electrodes G1 and G2 are each reduced by about 0.3V. As in the comparative example, in the PMOS Q4 having a P-type gate electrode and not having a high dielectric constant film, the threshold voltage is about 0.2 V, and it is difficult to prevent the occurrence of off-leakage current. As in the semiconductor device of the present embodiment shown in FIG. 1, by providing the high dielectric constant film HK, the threshold voltage of the PMOS Q2 is increased to about 0.5 V without introducing impurities into the channel region. be able to. Thereby, an appropriate threshold voltage can be obtained for the NMOS Q1 and the PMOS Q2.

すなわち、ＰＭＯＳＱ２においては、高誘電率膜ＨＫを形成することでＰＭＯＳＱ２のしきい値電圧を大きくし、これによりオフリーク電流の発生を防ぐことができる。また、ＮＭＯＳＱ１においては高誘電率膜ＨＫを形成することで、ＮＭＯＳＱ１のしきい値電圧を適切な値に下げることができる。したがって、ＮＭＯＳＱ１のしきい値電圧の過度な増大に起因して、半導体装置の消費電力が増大することを防ぐことができる。   That is, in the PMOS Q2, by forming the high dielectric constant film HK, the threshold voltage of the PMOS Q2 can be increased, thereby preventing the occurrence of off-leakage current. In addition, by forming the high dielectric constant film HK in the NMOS Q1, the threshold voltage of the NMOS Q1 can be lowered to an appropriate value. Therefore, it is possible to prevent an increase in power consumption of the semiconductor device due to an excessive increase in the threshold voltage of the NMOS Q1.

つまり、ＮＭＯＳＱ１のゲート電極Ｇ１をＰ型半導体膜により形成すると、ゲート電極Ｇ１の仕事関数が大きくなる結果、ＮＭＯＳＱ１のしきい値電圧が過度に大きくなる虞があるが、上記のように高誘電率膜ＨＫを設けることで、ＮＭＯＳＱ１のしきい値電圧を適度に低減することができる。   In other words, when the gate electrode G1 of the NMOS Q1 is formed of a P-type semiconductor film, the work function of the gate electrode G1 is increased. As a result, the threshold voltage of the NMOS Q1 may be excessively increased. By providing the film HK, the threshold voltage of the NMOS Q1 can be appropriately reduced.

よって、ＮＭＯＳＱ１の仕事関数が過度に大きくなることに起因してＮＭＯＳＱ１のしきい値電圧が増大することを抑制する目的で、ＳＯＩ基板上のＮＭＯＳＱ１のチャネル領域に、例えばＰ型の不純物（例えばＢ（ホウ素））を導入する必要がない。このため、ＮＭＯＳＱ１のチャネル領域が形成されるＳＯＩ層ＳＬ内に不純物を導入することに起因して、複数の素子同士の間で性能のばらつきが生じることを防ぐことができる。また、ここではＳＯＩ基板上にＣＭＯＳを設けているため、チャネル領域に不純物を導入することなく短チャネル特性の抑制が可能である。   Therefore, in order to suppress an increase in the threshold voltage of the NMOS Q1 due to an excessive increase in the work function of the NMOS Q1, for example, a P-type impurity (for example, B-type) is added to the channel region of the NMOS Q1 on the SOI substrate. There is no need to introduce (boron)). For this reason, it is possible to prevent variation in performance among a plurality of elements due to introduction of impurities into the SOI layer SL in which the channel region of the NMOS Q1 is formed. In addition, since the CMOS is provided over the SOI substrate here, short channel characteristics can be suppressed without introducing impurities into the channel region.

ここで、本発明者は、ＰＭＯＳＱ２のゲート絶縁膜ＧＦの一部として形成する高誘電率膜ＨＫの材料にＨｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物を用いた場合、Ｐ型のゲート電極Ｇ２の仕事関数が大きくなることを見出した。ゲート電極Ｇ２の仕事関数が大きくなる場合、ＰＭＯＳＱ２のしきい値電圧は低下する。したがって、ＰＭＯＳＱ２の高誘電率膜ＨＫの材料にＨｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物を用いることは、ＰＭＯＳＱ２のしきい値電圧を高める観点から好ましくない。   Here, when the compound of Hf (hafnium) and Al (aluminum) is used as the material of the high dielectric constant film HK formed as a part of the gate insulating film GF of the PMOS Q2, the present inventor uses the P-type gate electrode G2 I found that the work function of became larger. When the work function of the gate electrode G2 increases, the threshold voltage of the PMOS Q2 decreases. Therefore, it is not preferable to use a compound of Hf (hafnium) and Al (aluminum) as the material of the high dielectric constant film HK of the PMOS Q2 from the viewpoint of increasing the threshold voltage of the PMOS Q2.

また、ゲート電極Ｇ１の仕事関数を大きくし、かつ、ゲート電極Ｇ２の仕事関数を小さくする観点から、各ゲート電極の下の高誘電率膜ＨＫを構成するＨｆ（ハフニウム）の濃度は高い方が好ましい。本発明者は、実験により、高誘電率膜ＨＫの表面の単位面積当たりのＨｆ（ハフニウム）の濃度が１×１０１３以上であれば、Ｐ型半導体膜からなるゲート電極の仕事関数を小さくできることを見出した。 Further, from the viewpoint of increasing the work function of the gate electrode G1 and decreasing the work function of the gate electrode G2, the higher the concentration of Hf (hafnium) constituting the high dielectric constant film HK below each gate electrode is, preferable. The present inventor can reduce the work function of a gate electrode made of a P-type semiconductor film if the concentration of Hf (hafnium) per unit area of the surface of the high dielectric constant film HK is 1 × 10 13 or more by experiment. I found.

次に、本実施の形態の半導体装置の製造方法について、図２〜図１５を用いて説明する。図２〜図１５は本実施の形態の半導体装置の製造方法を示す断面図であり、図１と同じ位置の断面を示すものである。図２〜図１５では、図の左側にＮＭＯＳ領域（第１領域）１Ａを示し、図の右側にＰＭＯＳ領域（第２領域）１Ｂを示している。ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１ＢはＳＯＩ基板の主面に沿って並ぶ２つの領域である。ＮＭＯＳ領域１ＡはＮチャネル型のＭＯＳＦＥＴを形成する領域であり、ＰＭＯＳ領域１ＢはＰチャネル型のＭＯＳＦＥＴを形成する領域である。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 2 to 15 are cross-sectional views showing the method of manufacturing the semiconductor device of the present embodiment, and show a cross-section at the same position as in FIG. 2 to 15, an NMOS region (first region) 1A is shown on the left side of the drawing, and a PMOS region (second region) 1B is shown on the right side of the drawing. The NMOS region 1A and the PMOS region 1B are two regions arranged along the main surface of the SOI substrate. The NMOS region 1A is a region for forming an N channel type MOSFET, and the PMOS region 1B is a region for forming a P channel type MOSFET.

まず、図２に示すように、上方にＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬが順に積層された半導体基板ＳＢを準備する。半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸは酸化シリコン膜であり、ＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬは単結晶シリコンからなる層である。ＢＯＸ膜ＢＸの膜厚は５〜１００ｎｍである。ここでは、ＢＯＸ膜ＢＸの膜厚は例えば５０ｎｍである。ＳＯＩ層ＳＬは、Ｐ型またはＮ型の不純物が殆ど導入されていない真性半導体層である。ＳＯＩ層ＳＬ内にＰ型の不純物が導入されていたとしても、その不純物濃度は、１×１０１７／ｃｍ３以下である。ＳＯＩ層ＳＬの膜厚は、３〜１５ｎｍである。ここでは、ＳＯＩ層ＳＬの膜厚は１５ｎｍである。 First, as shown in FIG. 2, a semiconductor substrate SB is prepared in which a BOX film BX and an SOI layer SL are sequentially stacked. The semiconductor substrate SB is a support substrate made of Si (silicon), the BOX film BX on the semiconductor substrate SB is a silicon oxide film, and the SOI layer SL on the BOX film BX is a layer made of single crystal silicon. The thickness of the BOX film BX is 5 to 100 nm. Here, the film thickness of the BOX film BX is, for example, 50 nm. The SOI layer SL is an intrinsic semiconductor layer into which almost no P-type or N-type impurities are introduced. Even if a P-type impurity is introduced into the SOI layer SL, the impurity concentration is 1 × 10 17 / cm 3 or less. The film thickness of the SOI layer SL is 3 to 15 nm. Here, the film thickness of the SOI layer SL is 15 nm.

半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなるＳＯＩ基板はＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。つまり、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成することで、ＳＯＩ基板を形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。 The SOI substrate including the semiconductor substrate SB, the BOX film BX, and the SOI layer SL can be formed by a SIMOX (Silicon Implanted Oxide) method. In other words, O 2 (oxygen) is ion-implanted with high energy into the main surface of the semiconductor substrate SB made of Si (silicon), and Si (silicon) and oxygen are combined in a subsequent heat treatment, so that the surface is slightly smaller than the surface of the semiconductor substrate. An SOI substrate can be formed by forming a buried oxide film (BOX film) at a deep position. In addition, the SOI substrate is formed by bonding a semiconductor substrate SB having an oxide film formed thereon and another semiconductor substrate made of Si (silicon) by applying high heat and pressure, and then bonding the silicon substrate on one side. It can also be formed by polishing and thinning the layer.

次に、図３に示すように、周知の方法を用いて素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、ＳＯＩ基板の上面を開口する溝であって、ＢＯＸ膜ＢＸの上面または半導体基板ＳＢの途中深さまで達する溝内に埋め込まれた絶縁膜からなる。素子分離領域ＳＴＩは、例えばＳＴＩ構造を有し、主に酸化シリコン（ＳｉＯ２）膜により構成される。素子分離領域ＳＴＩは、ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１Ｂの境界においてＳＯＩ基板の上面に形成されている。 Next, as shown in FIG. 3, the element isolation region STI is formed by using a known method. The element isolation region STI is a trench opening in the upper surface of the SOI substrate, and is made of an insulating film embedded in the trench reaching the upper surface of the BOX film BX or the intermediate depth of the semiconductor substrate SB. The element isolation region STI has, for example, an STI structure and is mainly composed of a silicon oxide (SiO 2 ) film. The element isolation region STI is formed on the upper surface of the SOI substrate at the boundary between the NMOS region 1A and the PMOS region 1B.

続いて、フォトリソグラフィ技術を用い、ＮＭＯＳ領域１Ａの半導体基板ＳＢにＰ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的低い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的深い領域に亘ってＰウエル（図示しない）を形成する。ここでは、ＰＭＯＳ領域１Ｂの半導体基板ＳＢ内にはＰウエルを形成しない。続いて、フォトリソグラフィ技術を用い、ＰＭＯＳ領域１Ｂの半導体基板ＳＢ内にＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を低濃度で打ち込むことで、Ｎウエル（図示しない）を形成する。上記のＰウエルおよびＮウエルの形成工程では、ＳＯＩ層ＳＬに極力不純物が導入されないようにイオン注入を行う。   Subsequently, by using a photolithography technique, a P-type impurity (for example, B (boron)) is implanted into the semiconductor substrate SB in the NMOS region 1A at a relatively low concentration by an ion implantation method. A P-well (not shown) is formed over a relatively deep region of SB. Here, no P-well is formed in the semiconductor substrate SB in the PMOS region 1B. Subsequently, an N well (not shown) is formed by implanting N-type impurities (for example, P (phosphorus) or As (arsenic)) at a low concentration into the semiconductor substrate SB in the PMOS region 1B using photolithography technology. To do. In the formation process of the P well and the N well, ion implantation is performed so that impurities are not introduced into the SOI layer SL as much as possible.

続いて、ＳＯＩ層ＳＬ上に例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて、酸窒化シリコン（ＳｉＯＮ）膜からなる絶縁膜ＩＦを形成する。その後、前記絶縁膜ＩＦ上に、ＣＶＤ法などを用いて、高誘電率膜ＨＫおよびポリシリコン膜ＰＳを順次形成する。高誘電率膜ＨＫは、酸化シリコン（ＳｉＯ２）膜および酸窒化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えばＨｆＯ２、ＨｆＯＮまたはＨＦＳｉＯＮなどの誘電率の高い材料を含むｈｉｇｈ−ｋ膜である。高誘電率膜ＨＫの表面の単位面積当たりのＨｆ（ハフニウム）の濃度は、例えば１×１０１３〜５×１０１４／ｃｍ２である。ただし、高誘電率膜ＨＫを構成する材料は、Ｈｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物ではない。これは、上述したように、ＰＭＯＳのゲート電極の仕事関数を小さくするためである。 Subsequently, an insulating film IF made of a silicon oxynitride (SiON) film is formed on the SOI layer SL by using, for example, a CVD (Chemical Vapor Deposition) method. Thereafter, a high dielectric constant film HK and a polysilicon film PS are sequentially formed on the insulating film IF using a CVD method or the like. The high dielectric constant film HK is an insulating film having a dielectric constant higher than that of a silicon oxide (SiO 2 ) film and a silicon oxynitride film, and includes, for example, a high-k containing a material having a high dielectric constant such as HfO 2 , HfON, or HFSiON. It is a membrane. The concentration of Hf (hafnium) per unit area on the surface of the high dielectric constant film HK is, for example, 1 × 10 13 to 5 × 10 14 / cm 2 . However, the material constituting the high dielectric constant film HK is not a compound of Hf (hafnium) and Al (aluminum). This is to reduce the work function of the PMOS gate electrode as described above.

ポリシリコン膜ＰＳの膜厚は１５０ｎｍ以下である。ここでは、ポリシリコン膜ＰＳの膜厚は例えば１００ｎｍである。ポリシリコン膜ＰＳは、成膜時に既に結晶質を有していてもよく、または、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により結晶化して形成してもよい。   The thickness of the polysilicon film PS is 150 nm or less. Here, the thickness of the polysilicon film PS is, for example, 100 nm. The polysilicon film PS may already have crystallinity at the time of film formation, or may be formed by crystallizing an amorphous silicon film at the time of film formation by heat treatment after film formation (after ion implantation). May be.

次に、図４に示すように、例えばイオン注入法を用いて、ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１Ｂの両方のポリシリコン膜ＰＳに対しＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で打ち込む。これにより、ポリシリコン膜ＰＳをＰ型の半導体膜にする。また、上記イオン注入工程を行わず、図３を用いて説明した成膜工程において、ポリシリコン膜ＰＳの成膜時にポリシリコン膜ＰＳ内にＰ型の不純物（例えばＢ（ホウ素））を導入してもよい。   Next, as shown in FIG. 4, a relatively high concentration of P-type impurities (for example, B (boron)) is added to the polysilicon films PS in both the NMOS region 1A and the PMOS region 1B by using, for example, an ion implantation method. Type in. Thereby, the polysilicon film PS is changed to a P-type semiconductor film. Further, in the film forming process described with reference to FIG. 3 without performing the ion implantation process, a P-type impurity (for example, B (boron)) is introduced into the polysilicon film PS at the time of forming the polysilicon film PS. May be.

次に、図５に示すように、ポリシリコン膜ＰＳ上に例えばＣＶＤ法を用いて絶縁膜ＨＭを形成する。絶縁膜ＨＭは例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。絶縁膜ＨＭの膜厚は例えば４０ｎｍである。 Next, as shown in FIG. 5, an insulating film HM is formed on the polysilicon film PS by using, for example, a CVD method. The insulating film HM is made of, for example, a silicon nitride (Si 3 N 4 ) film. The film thickness of the insulating film HM is 40 nm, for example.

次に、図６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて絶縁膜ＨＭをパターニングする。続いて、絶縁膜ＨＭをハードマスクとして用い、ドライエッチング法によりポリシリコン膜ＰＳ、高誘電率膜ＨＫおよび絶縁膜ＩＦをパターニングする。これにより、ＮＭＯＳ領域１ＡのＳＯＩ層ＳＬ上に、高誘電率膜ＨＫおよび絶縁膜ＩＦからなるゲート絶縁膜ＧＦを形成し、当該ゲート絶縁膜ＧＦ上にポリシリコン膜ＰＳからなるゲート電極Ｇ１を形成する。また、絶縁膜ＨＭをハードマスクとして用いた上記パターニング工程により、ＰＭＯＳ領域１ＢのＳＯＩ層ＳＬ上に、高誘電率膜ＨＫおよび絶縁膜ＩＦからなるゲート絶縁膜ＧＦを形成し、当該ゲート絶縁膜ＧＦ上にポリシリコン膜ＰＳからなるゲート電極Ｇ２を形成する。   Next, as shown in FIG. 6, the insulating film HM is patterned by using a photolithography technique and a dry etching method. Subsequently, using the insulating film HM as a hard mask, the polysilicon film PS, the high dielectric constant film HK, and the insulating film IF are patterned by a dry etching method. Thus, the gate insulating film GF made of the high dielectric constant film HK and the insulating film IF is formed on the SOI layer SL in the NMOS region 1A, and the gate electrode G1 made of the polysilicon film PS is formed on the gate insulating film GF. To do. Further, by the patterning process using the insulating film HM as a hard mask, the gate insulating film GF made of the high dielectric constant film HK and the insulating film IF is formed on the SOI layer SL in the PMOS region 1B, and the gate insulating film GF A gate electrode G2 made of a polysilicon film PS is formed thereon.

次に、図７に示すように、ゲート電極Ｇ１、Ｇ２のそれぞれの側壁を覆う薄い絶縁膜からなるオフセットスペーサＯＦを形成する。オフセットスペーサＯＦは、例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。ここでは、例えばＣＶＤ法を用いてＳＯＩ基板上に窒化シリコン膜を堆積した後、ドライエッチング法を用いて当該窒化シリコン膜の一部を除去し、ＳＯＩ層ＳＬの上面を露出させることで、ゲート電極Ｇ１、Ｇ２のそれぞれの両側の側壁に接する当該窒化シリコン膜からなるオフセットスペーサＯＦを形成する。 Next, as shown in FIG. 7, an offset spacer OF made of a thin insulating film that covers the side walls of the gate electrodes G1 and G2 is formed. The offset spacer OF is made of, for example, a silicon nitride (Si 3 N 4 ) film. Here, for example, after depositing a silicon nitride film on an SOI substrate by using a CVD method, a part of the silicon nitride film is removed by using a dry etching method, and the upper surface of the SOI layer SL is exposed to form a gate. An offset spacer OF made of the silicon nitride film in contact with the side walls on both sides of the electrodes G1 and G2 is formed.

続いて、フォトリソグラフィ技術を用いて、ＮＭＯＳ領域１Ａを露出し、ＰＭＯＳ領域１Ｂを覆うフォトレジスト膜ＰＲ１を形成する。つまりフォトレジスト膜ＰＲ１はＰＭＯＳ領域１ＢのＳＯＩ層ＳＬの上面を覆っている。   Subsequently, using the photolithography technique, a photoresist film PR1 that exposes the NMOS region 1A and covers the PMOS region 1B is formed. That is, the photoresist film PR1 covers the upper surface of the SOI layer SL in the PMOS region 1B.

その後、フォトレジスト膜ＰＲ１と、ＮＭＯＳ領域１ＡのオフセットスペーサＯＦおよび絶縁膜ＨＭとをマスクとして用い、イオン注入法を用いてＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的低い濃度でＳＯＩ層ＳＬに打ち込む。これにより、ゲート電極Ｇ１およびゲート絶縁膜ＧＦの横に露出しているＳＯＩ層ＳＬの上面にエクステンション領域ＥＸ１を形成する。エクステンション領域ＥＸ１はゲート電極Ｇ１の直下のＳＯＩ層ＳＬの上面の一部には形成されない。エクステンション領域ＥＸ１は、ＳＯＩ層ＳＬの下面に達していても達していなくてもよい。   Thereafter, using the photoresist film PR1, the offset spacer OF of the NMOS region 1A and the insulating film HM as a mask, an N-type impurity (for example, P (phosphorus) or As (arsenic)) is relatively removed by ion implantation. Implant the SOI layer SL at a low concentration. As a result, the extension region EX1 is formed on the upper surface of the SOI layer SL exposed beside the gate electrode G1 and the gate insulating film GF. The extension region EX1 is not formed on a part of the upper surface of the SOI layer SL immediately below the gate electrode G1. The extension region EX1 may or may not reach the lower surface of the SOI layer SL.

次に、図８に示すように、フォトレジスト膜ＰＲ１を除去した後、ＳＯＩ層ＳＬの上面、絶縁膜ＨＭ、オフセットスペーサＯＦ、ゲート電極Ｇ１、Ｇ２を覆うように、例えばＣＶＤ法を用いて、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１を順に堆積して積層膜を形成する。その後、ＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングを行うことで酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなる当該積層膜を一部除去し、ＳＯＩ層ＳＬの上面および絶縁膜ＨＭの上面を露出させる。これにより、ゲート電極Ｇ１、Ｇ２のそれぞれの側壁には、オフセットスペーサＯＦを介して、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなるサイドウォールＤＳＷが自己整合的に形成される。   Next, as shown in FIG. 8, after removing the photoresist film PR1, using, for example, a CVD method so as to cover the upper surface of the SOI layer SL, the insulating film HM, the offset spacer OF, and the gate electrodes G1 and G2, A silicon oxide film O1 and a silicon nitride film N1 are sequentially deposited to form a laminated film. Thereafter, anisotropic etching is performed by an RIE (Reactive Ion Etching) method or the like to remove a part of the stacked film including the silicon oxide film O1 and the silicon nitride film N1, and to remove the upper surface of the SOI layer SL and the upper surface of the insulating film HM. To expose. Thereby, a sidewall DSW made of the silicon oxide film O1 and the silicon nitride film N1 is formed in a self-aligned manner on the respective sidewalls of the gate electrodes G1 and G2 via the offset spacers OF.

ここで、窒化シリコン膜Ｎ１は、後の工程でゲート電極から離間した位置にエピタキシャル層、つまり選択成長層を形成するために用いられるダミーのサイドウォールを構成する絶縁膜である。酸化シリコン膜Ｏ１は、後の工程で窒化シリコン膜Ｎ１を除去する際のエッチングストッパ膜としての役割を有する。なお、酸化シリコン膜Ｏ１の膜厚は５ｎｍであり、窒化シリコン膜Ｎ１の膜厚は４０ｎｍである。   Here, the silicon nitride film N1 is an insulating film that forms a dummy sidewall used for forming an epitaxial layer, that is, a selective growth layer, at a position separated from the gate electrode in a later step. The silicon oxide film O1 serves as an etching stopper film when the silicon nitride film N1 is removed in a later step. The film thickness of the silicon oxide film O1 is 5 nm, and the film thickness of the silicon nitride film N1 is 40 nm.

次に、図９に示すように、ゲート絶縁膜ＧＦ、オフセットスペーサＯＦおよびサイドウォールＤＳＷから露出しているＳＯＩ層ＳＬの上面に、エピタキシャル成長法を用いて、主にＳｉ（シリコン）からなるエピタキシャル層ＥＰを形成する。これにより、ゲート電極Ｇ１、Ｇ２のそれぞれの横の領域には、ＳＯＩ層ＳＬよりも上面の高さが高いシリコン層であるエピタキシャル層ＥＰが形成される。エピタキシャル層ＥＰは、不純物を含まない半導体層である。   Next, as shown in FIG. 9, an epitaxial layer mainly made of Si (silicon) is formed on the upper surface of the SOI layer SL exposed from the gate insulating film GF, the offset spacer OF, and the sidewall DSW by using an epitaxial growth method. EP is formed. As a result, an epitaxial layer EP, which is a silicon layer whose upper surface is higher than the SOI layer SL, is formed in a lateral region of each of the gate electrodes G1 and G2. The epitaxial layer EP is a semiconductor layer that does not contain impurities.

この工程において、ＮＭＯＳ領域１Ａでは、ゲート電極Ｇ１を挟むように、ゲート電極Ｇ１の両側の側壁から離間した位置において、ＳＯＩ層ＳＬ上に２０〜４０ｎｍの膜厚で一対のエピタキシャル層ＥＰが形成される。また、ＰＭＯＳ領域１Ｂでは、ゲート電極Ｇ２を挟むように、ゲート電極Ｇ２の両側の側壁から離間した位置において、ＳＯＩ層ＳＬ上に２０〜４０ｎｍの膜厚で一対のエピタキシャル層ＥＰが形成される。   In this step, in the NMOS region 1A, a pair of epitaxial layers EP with a thickness of 20 to 40 nm is formed on the SOI layer SL at positions spaced from the side walls on both sides of the gate electrode G1 so as to sandwich the gate electrode G1. The In the PMOS region 1B, a pair of epitaxial layers EP with a film thickness of 20 to 40 nm is formed on the SOI layer SL at positions spaced from the side walls on both sides of the gate electrode G2 so as to sandwich the gate electrode G2.

なお、ゲート電極Ｇ１の横にエピタキシャル層ＥＰを形成するのは、ＳＯＩ層ＳＬの膜厚が極端に薄いことに起因している。つまり、エピタキシャル層ＥＰを形成する理由の一つは、シリサイド層を形成する際に、ソース・ドレイン領域を構成するＳＯＩ層ＳＬの膜厚を補う必要があることにある。当該エピタキシャル成長工程において、絶縁膜ＨＭは、ゲート電極Ｇ１、Ｇ２のそれぞれの上部にエピタキシャル層が形成されることを防ぐ役割を有する。   The epitaxial layer EP is formed beside the gate electrode G1 because the SOI layer SL is extremely thin. That is, one of the reasons for forming the epitaxial layer EP is that it is necessary to supplement the film thickness of the SOI layer SL constituting the source / drain regions when forming the silicide layer. In the epitaxial growth step, the insulating film HM has a role of preventing an epitaxial layer from being formed on each of the gate electrodes G1 and G2.

次に、図１０に示すように、フォトリソグラフィ技術を用いて、ＮＭＯＳ領域１Ａを露出し、ＰＭＯＳ領域１Ｂを覆うフォトレジスト膜ＰＲ２を形成する。つまりフォトレジスト膜ＰＲ２はＰＭＯＳ領域１Ｂのエピタキシャル層ＥＰを覆っている。   Next, as shown in FIG. 10, a photoresist film PR2 that exposes the NMOS region 1A and covers the PMOS region 1B is formed by photolithography. That is, the photoresist film PR2 covers the epitaxial layer EP in the PMOS region 1B.

その後、フォトレジスト膜ＰＲ２と、ＮＭＯＳ領域１ＡのオフセットスペーサＯＦ、絶縁膜ＨＭおよびサイドウォールＤＳＷとをマスクとして用い、イオン注入法を用いてＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度で、ＳＯＩ層ＳＬの上方からＳＯＩ層ＳＬに向かって打ち込む。これにより、ゲート電極Ｇ１の横に露出しているエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下のＳＯＩ層ＳＬ内に拡散領域Ｄ１を形成する。なお、拡散領域Ｄ１はエピタキシャル層ＥＰ内のみに形成され、その直下のＳＯＩ層ＳＬ内に形成されていなくてもよい。   Thereafter, using the photoresist film PR2, the offset spacer OF of the NMOS region 1A, the insulating film HM, and the sidewall DSW as a mask, an N-type impurity (for example, P (phosphorus) or As (arsenic)) is used by an ion implantation method. ) At a relatively high concentration from above the SOI layer SL toward the SOI layer SL. Thus, the diffusion region D1 is formed in the epitaxial layer EP exposed beside the gate electrode G1 and in the SOI layer SL immediately below the epitaxial layer EP. Note that the diffusion region D1 is formed only in the epitaxial layer EP, and may not be formed in the SOI layer SL immediately below it.

エクステンション領域ＥＸ１および拡散領域Ｄ１はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散領域Ｄ１とゲート電極Ｇ１の直下のチャネル領域となるＳＯＩ層ＳＬとの間に、低濃度の不純物を含むエクステンション領域ＥＸ１が設けられたＬＤＤ構造を有している。つまり、拡散領域Ｄ１の不純物濃度は、エクステンション領域ＥＸ１の不純物濃度よりも高い。このとき、ゲート電極Ｇ１の上面は絶縁膜ＨＭにより覆われているため、上記イオン注入工程によりゲート電極Ｇ１にＮ型不純物は導入されない。よって、ゲート電極Ｇ１はＰ型の半導体膜のままである。   The extension region EX1 and the diffusion region D1 are semiconductor regions constituting source / drain regions. In the source / drain region, an extension region EX1 containing a low-concentration impurity is provided between the diffusion region D1 into which the impurity is introduced at a high concentration and the SOI layer SL serving as a channel region immediately below the gate electrode G1. It has an LDD structure. That is, the impurity concentration of the diffusion region D1 is higher than the impurity concentration of the extension region EX1. At this time, since the upper surface of the gate electrode G1 is covered with the insulating film HM, N-type impurities are not introduced into the gate electrode G1 by the ion implantation process. Therefore, the gate electrode G1 remains a P-type semiconductor film.

以上により、ゲート電極Ｇ１と、エクステンション領域ＥＸ１および拡散領域Ｄ１からなるソース・ドレイン領域とを含むＮチャネル型のＭＯＳＦＥＴであるＮＭＯＳＱ１をＮＭＯＳ領域１Ａに形成する。   As described above, the NMOS Q1 that is an N-channel MOSFET including the gate electrode G1 and the source / drain region including the extension region EX1 and the diffusion region D1 is formed in the NMOS region 1A.

次に、図１１に示すようにフォトレジスト膜ＰＲ２を除去した後、ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１Ｂにおいて露出している窒化シリコン膜を除去する。すなわち、サイドウォールＤＳＷを構成する窒化シリコン膜Ｎ１と、ゲート電極Ｇ１、Ｇ２の上面よりも上に形成されたオフセットスペーサＯＦおよび絶縁膜ＨＭを除去する。これにより、酸化シリコン膜Ｏ１が露出し、また、ゲート電極Ｇ１、Ｇ２のそれぞれの上面が露出する。なお、ここではエクステンション領域ＥＸ１を、窒化シリコン膜Ｎ１の除去前に形成する製造方法について説明するが、エクステンション領域ＥＸ１は窒化シリコン膜Ｎ１の除去後に形成しても構わない。   Next, as shown in FIG. 11, after removing the photoresist film PR2, the silicon nitride film exposed in the NMOS region 1A and the PMOS region 1B is removed. That is, the silicon nitride film N1 constituting the sidewall DSW and the offset spacers OF and the insulating film HM formed above the upper surfaces of the gate electrodes G1 and G2 are removed. As a result, the silicon oxide film O1 is exposed, and the upper surfaces of the gate electrodes G1 and G2 are exposed. Here, a manufacturing method in which the extension region EX1 is formed before the removal of the silicon nitride film N1 will be described. However, the extension region EX1 may be formed after the removal of the silicon nitride film N1.

続いて、フォトリソグラフィ技術を用いて、ＰＭＯＳ領域１Ｂを露出し、ＮＭＯＳ領域１Ａを覆うフォトレジスト膜ＰＲ３を形成する。   Subsequently, a photoresist film PR3 that exposes the PMOS region 1B and covers the NMOS region 1A is formed by using a photolithography technique.

その後、フォトレジスト膜ＰＲ３と、ＰＭＯＳ領域１ＢのオフセットスペーサＯＦおよびゲート電極Ｇ２とをマスクとして用い、イオン注入法を用いてＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度でＳＯＩ層ＳＬに打ち込む。これにより、ゲート電極Ｇ２およびゲート絶縁膜ＧＦの横のＳＯＩ層ＳＬの上面にエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ２はゲート電極Ｇ２の直下のＳＯＩ層ＳＬの上面の一部には形成されない。エクステンション領域ＥＸ２は、ＳＯＩ層ＳＬの下面に達していても達していなくてもよい。   Thereafter, using the photoresist film PR3, the offset spacer OF of the PMOS region 1B, and the gate electrode G2 as a mask, an SOI layer with a relatively high concentration of P-type impurities (for example, B (boron)) is used by ion implantation. Type in SL. Thus, the extension region EX2 is formed on the upper surface of the SOI layer SL next to the gate electrode G2 and the gate insulating film GF. The extension region EX2 is not formed on a part of the upper surface of the SOI layer SL immediately below the gate electrode G2. The extension region EX2 may or may not reach the lower surface of the SOI layer SL.

この工程では、打ち込まれたＰ型不純物イオンは、酸化シリコン膜Ｏ１を貫通してＳＯＩ層ＳＬ内に達する。ここでは、エピタキシャル層ＥＰ内にも当該不純物が導入されるが、それによりエピタキシャル層ＥＰ内に形成されるＰ型半導体領域の図示は省略している。   In this step, the implanted P-type impurity ions penetrate through the silicon oxide film O1 and reach the SOI layer SL. Here, the impurity is also introduced into the epitaxial layer EP, but the illustration of the P-type semiconductor region formed in the epitaxial layer EP is omitted.

次に、図１２に示すように、フォトレジスト膜ＰＲ３を除去した後、例えばＣＶＤ法を用いて、ゲート電極Ｇ１、Ｇ２、酸化シリコン膜Ｏ１およびエピタキシャル層ＥＰのそれぞれを覆うように、窒化シリコン膜Ｎ２を形成する。その後、ＲＩＥ法などにより異方性エッチングを行うことで窒化シリコン膜Ｎ２を一部除去し、ゲート電極Ｇ１、Ｇ２およびエピタキシャル層ＥＰのそれぞれの上面を露出させる。これにより、ゲート電極Ｇ１の両側の側壁およびゲート電極Ｇ２の両側の側壁には、オフセットスペーサＯＦおよび酸化シリコン膜Ｏ１を介して、窒化シリコン膜Ｎ２が自己整合的に形成される。よって、オフセットスペーサＯＦの側壁に接して、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ２からなるサイドウォールＳＷが形成される。   Next, as shown in FIG. 12, after removing the photoresist film PR3, a silicon nitride film is formed so as to cover each of the gate electrodes G1, G2, the silicon oxide film O1, and the epitaxial layer EP by using, for example, a CVD method. N2 is formed. Thereafter, the silicon nitride film N2 is partially removed by performing anisotropic etching by the RIE method or the like, and the upper surfaces of the gate electrodes G1 and G2 and the epitaxial layer EP are exposed. As a result, the silicon nitride film N2 is formed in a self-aligned manner on the sidewalls on both sides of the gate electrode G1 and the sidewalls on both sides of the gate electrode G2 via the offset spacers OF and the silicon oxide film O1. Therefore, a sidewall SW composed of the silicon oxide film O1 and the silicon nitride film N2 is formed in contact with the sidewall of the offset spacer OF.

続いて、フォトリソグラフィ技術を用いて、ＰＭＯＳ領域１Ｂを露出し、ＮＭＯＳ領域１Ａを覆うフォトレジスト膜ＰＲ４を形成する。   Subsequently, a photoresist film PR4 that exposes the PMOS region 1B and covers the NMOS region 1A is formed by using a photolithography technique.

その後、フォトレジスト膜ＰＲ４と、ＰＭＯＳ領域１ＢのオフセットスペーサＯＦ、ゲート電極Ｇ２およびサイドウォールＳＷとをマスクとして用い、イオン注入法を用いてＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で、ＳＯＩ層ＳＬの上方からＳＯＩ層ＳＬに向かって打ち込む。これにより、ゲート電極Ｇ２の横に露出しているエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下のＳＯＩ層ＳＬ内に拡散領域Ｄ２を形成する。なお、拡散領域Ｄ２はエピタキシャル層ＥＰ内のみに形成され、その直下のＳＯＩ層ＳＬ内に形成されていなくてもよい。   Thereafter, using the photoresist film PR4, the offset spacer OF of the PMOS region 1B, the gate electrode G2, and the sidewall SW as a mask, a P-type impurity (for example, B (boron)) is relatively high using an ion implantation method. The concentration is implanted from above the SOI layer SL toward the SOI layer SL. Thereby, the diffusion region D2 is formed in the epitaxial layer EP exposed beside the gate electrode G2 and in the SOI layer SL immediately below the epitaxial layer EP. Note that the diffusion region D2 is formed only in the epitaxial layer EP, and may not be formed in the SOI layer SL immediately below it.

拡散領域Ｄ２の形成工程は、上記のように絶縁膜ＨＭの除去工程（図１１参照）の後であって、窒化シリコン膜Ｎ２を形成する工程、つまりサイドウォールＳＷのつけ直し工程（図１２参照）の後に行ってもよい。これに対し、拡散領域Ｄ２の形成工程は、エピタキシャル層ＥＰの形成工程（図９参照）の後であって、ハードマスクである絶縁膜ＨＭの除去工程（図１１参照）の前に行ってもよい。ＰＭＯＳのソース・ドレイン領域を形成するイオン注入工程において、ハードマスクに覆われていないゲート電極Ｇ２にＰ型不純物が導入されても問題ないためである。   The step of forming the diffusion region D2 is after the step of removing the insulating film HM (see FIG. 11) as described above, and the step of forming the silicon nitride film N2, that is, the step of reattaching the sidewall SW (see FIG. 12). ) May be followed. On the other hand, the step of forming the diffusion region D2 may be performed after the step of forming the epitaxial layer EP (see FIG. 9) and before the step of removing the insulating film HM that is a hard mask (see FIG. 11). Good. This is because there is no problem even if a P-type impurity is introduced into the gate electrode G2 not covered with the hard mask in the ion implantation process for forming the source / drain regions of the PMOS.

エクステンション領域ＥＸ２および拡散領域Ｄ２はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散領域Ｄ２とゲート電極Ｇ２の直下のチャネル領域となるＳＯＩ層ＳＬとの間に、低濃度の不純物を含むエクステンション領域ＥＸ２が設けられたＬＤＤ構造を有している。つまり、拡散領域Ｄ２の不純物濃度は、エクステンション領域ＥＸ２の不純物濃度よりも高い。このとき、ゲート電極Ｇ２の上面は露出しているため、上記イオン注入工程によりゲート電極Ｇ２にＰ型不純物が導入される。よって、ゲート電極Ｇ２はＰ型の半導体膜のままである。   The extension region EX2 and the diffusion region D2 are semiconductor regions constituting source / drain regions. In the source / drain region, an extension region EX2 including a low concentration impurity is provided between the diffusion region D2 into which the impurity is introduced at a high concentration and the SOI layer SL serving as a channel region immediately below the gate electrode G2. It has an LDD structure. That is, the impurity concentration of the diffusion region D2 is higher than the impurity concentration of the extension region EX2. At this time, since the upper surface of the gate electrode G2 is exposed, a P-type impurity is introduced into the gate electrode G2 by the ion implantation process. Therefore, the gate electrode G2 remains a P-type semiconductor film.

以上により、ゲート電極Ｇ２と、エクステンション領域ＥＸ２および拡散領域Ｄ２からなるソース・ドレイン領域とを含むＰチャネル型のＭＯＳＦＥＴであるＰＭＯＳＱ２をＰＭＯＳ領域１Ｂに形成する。   As described above, the PMOS Q2 which is a P-channel type MOSFET including the gate electrode G2 and the source / drain region including the extension region EX2 and the diffusion region D2 is formed in the PMOS region 1B.

次に、図１３に示すように、フォトレジスト膜ＰＲ４を除去した後、ゲート電極Ｇ１、Ｇ２およびエピタキシャル層ＥＰ上に、周知のサリサイド技術を用いてシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は例えばＣｏＳｉ（コバルトシリサイド）からなる。   Next, as shown in FIG. 13, after removing the photoresist film PR4, a silicide layer S1 is formed on the gate electrodes G1, G2 and the epitaxial layer EP using a known salicide technique. The silicide layer S1 is made of, for example, CoSi (cobalt silicide).

次に、図１４に示すように、ゲート電極Ｇ１、Ｇ２およびエピタキシャル層ＥＰ上に、例えばＣＶＤ法などを用いて層間絶縁膜ＣＬを形成する。層間絶縁膜ＣＬは、例えば酸化シリコン膜からなる。その後、層間絶縁膜ＣＬの上面を例えばＣＭＰ（Chemical Mechanical Polishing）法などにより研磨して平坦化する。これにより、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれを層間絶縁膜ＣＬにより覆う。   Next, as shown in FIG. 14, an interlayer insulating film CL is formed on the gate electrodes G1, G2 and the epitaxial layer EP by using, for example, a CVD method. The interlayer insulating film CL is made of, for example, a silicon oxide film. Thereafter, the upper surface of the interlayer insulating film CL is polished and planarized by, for example, a CMP (Chemical Mechanical Polishing) method. Thereby, each of the NMOS Q1 and the PMOS Q2 is covered with the interlayer insulating film CL.

続いて、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＣＬを開口することで、シリサイド層Ｓ１の上面を露出する複数のコンタクトホールを形成する。その後、例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含むバリア導体膜と、例えばＷ（タングステン）からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各コンタクトホールを完全に埋め込む。続いて、例えばＣＭＰ法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ＣＬの上面を露出させることで、複数のコンタクトホールのそれぞれの内側に埋め込まれたバリア導体膜および主導体膜からなるコンタクトプラグＣＰを形成する。   Subsequently, a plurality of contact holes exposing the upper surface of the silicide layer S1 are formed by opening the interlayer insulating film CL using a photolithography technique and a dry etching method. Thereafter, a barrier conductor film containing, for example, Ti (titanium) or TiN (titanium nitride) and a main conductor film made of, for example, W (tungsten) are sequentially formed by using, for example, a sputtering method to completely form each contact hole. Embed in. Subsequently, the barrier conductor film and the main conductor film are polished by, for example, CMP to expose the upper surface of the interlayer insulating film CL, so that the barrier conductor film and the main conductor film embedded inside each of the plurality of contact holes A contact plug CP made of is formed.

ＮＭＯＳＱ１の一対のソース・ドレイン領域を構成する拡散領域Ｄ１には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続され、ＰＭＯＳＱ２の一対のソース・ドレイン領域を構成する拡散領域Ｄ２には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続される。また、図示していない領域において、ゲート電極Ｇ１、Ｇ２のそれぞれの上面にも、シリサイド層Ｓ１を介して他のコンタクトプラグが接続される。   A contact plug CP is connected to the diffusion region D1 constituting the pair of source / drain regions of the NMOS Q1 via the silicide layer S1, and the silicide layer S1 is connected to the diffusion region D2 constituting the pair of source / drain regions of the PMOS Q2. The contact plug CP is connected via Further, in a region not shown, other contact plugs are also connected to the upper surfaces of the gate electrodes G1 and G2 via the silicide layer S1.

次に、図１５に示すように、層間絶縁膜ＣＬ上に層間絶縁膜ＩＬおよび配線Ｍ１を形成する。層間絶縁膜ＩＬは例えばＳｉＯＣからなり、例えばＣＶＤ法により形成される。配線Ｍ１を形成する際には、まず層間絶縁膜ＩＬをフォトリソグラフィ技術およびドライエッチング法を用いて開口することで、複数のコンタクトプラグＣＰの上面を露出する複数の配線溝を形成する。その後、例えばＴａ（タンタル）またはＴａＮ（窒化タンタル）を含むバリア導体膜と、例えばＣｕ（銅）からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各配線溝を完全に埋め込む。   Next, as shown in FIG. 15, an interlayer insulating film IL and a wiring M1 are formed on the interlayer insulating film CL. The interlayer insulating film IL is made of, for example, SiOC, and is formed by, for example, a CVD method. When forming the wiring M1, first, the interlayer insulating film IL is opened by using a photolithography technique and a dry etching method, thereby forming a plurality of wiring grooves exposing the top surfaces of the plurality of contact plugs CP. Thereafter, a barrier conductor film containing, for example, Ta (tantalum) or TaN (tantalum nitride) and a main conductor film made of, for example, Cu (copper) are sequentially formed by using, for example, a sputtering method to completely form each wiring groove. Embed in.

その後、例えばＣＭＰ法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ＩＬの上面を露出させることで、複数の配線溝内に埋め込まれたバリア導体膜および主導体膜からなる配線Ｍ１を形成する。以上の工程により、ＮＭＯＳＱ１およびＰＭＯＳＱ２を含むＣＭＯＳを有する本実施の形態の半導体装置が完成する。   Thereafter, the barrier conductor film and the main conductor film are polished by, for example, a CMP method to expose the upper surface of the interlayer insulating film IL, whereby the wiring M1 including the barrier conductor film and the main conductor film embedded in the plurality of wiring grooves. Form. Through the above steps, the semiconductor device of the present embodiment having a CMOS including NMOS Q1 and PMOS Q2 is completed.

本実施の形態の半導体装置は、図１および図１６を用いて説明したように、Ｐ型のゲート電極Ｇ１を有するＮＭＯＳＱ１のゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを設けることで、ＳＯＩ層ＳＬ内のチャネル領域に不純物を導入することなく、ＮＭＯＳＱ１のしきい値電圧の過度な増大を抑制し、適正なしきい値電圧を得ることを可能とするものである。   As described with reference to FIGS. 1 and 16, the semiconductor device according to the present embodiment provides an SOI layer by providing the high dielectric constant film HK in the gate insulating film GF of the NMOS Q1 having the P-type gate electrode G1. It is possible to obtain an appropriate threshold voltage by suppressing an excessive increase in the threshold voltage of the NMOS Q1 without introducing impurities into the channel region in the SL.

ここで、図１６を用いて説明した比較例の半導体装置の製造工程においては、ゲート電極ＧＮ、ＧＰを形成する加工工程で、図６に示すように、ハードマスクとして絶縁膜ＨＭを用いることが考えられる。しかし、このハードマスクはゲート電極Ｇ１、Ｇ２およびゲート絶縁膜ＧＦＳを加工すること、およびエピタキシャル層ＥＰの形成工程において、ゲート電極ＧＮ、ＧＰのそれぞれの上部にエピタキシャル層が形成されることを防ぐ目的で形成されているものである。このため、比較例の製造工程においては、当該ハードマスクはエピタキシャル層ＥＰの形成工程、つまり図９に対応する工程の直後に除去される。   Here, in the manufacturing process of the semiconductor device of the comparative example described with reference to FIG. 16, the insulating film HM is used as a hard mask in the processing process for forming the gate electrodes GN and GP as shown in FIG. Conceivable. However, the purpose of this hard mask is to process the gate electrodes G1 and G2 and the gate insulating film GFS, and to prevent an epitaxial layer from being formed on the gate electrodes GN and GP in the process of forming the epitaxial layer EP. It is formed by. For this reason, in the manufacturing process of the comparative example, the hard mask is removed immediately after the process of forming the epitaxial layer EP, that is, the process corresponding to FIG.

比較例ではその後、ＮＭＯＳＱ３のソース・ドレイン領域を構成する拡散領域Ｄ１を形成するためのイオン注入工程を行う。このとき、ゲート電極ＧＮの上面は上記ハードマスクにより覆われていないため、ゲート電極ＧＮにも当該イオン注入工程によりＮ型不純物が打ち込まれる。したがって、比較例のゲート電極ＧＮはＮ型の半導体膜となる。   In the comparative example, thereafter, an ion implantation process is performed to form the diffusion region D1 constituting the source / drain region of the NMOS Q3. At this time, since the upper surface of the gate electrode GN is not covered with the hard mask, an N-type impurity is also implanted into the gate electrode GN by the ion implantation process. Therefore, the gate electrode GN of the comparative example is an N-type semiconductor film.

ＭＯＳＦＥＴの微細化を進めた場合、ゲート電極ＧＮの高さは低くなることが考えられる。特に、ゲート電極ＧＮの高さが２００ｎｍよりも低くなると、ソース・ドレイン領域を形成するための上記イオン注入工程により、ゲート電極ＧＮ内の下部までＮ型不純物イオンが達しやすくなるため、上記比較例の製造方法では、ゲート電極ＧＮの導電型をＰ型に保つことは困難となる。   When the miniaturization of the MOSFET is advanced, it is conceivable that the height of the gate electrode GN decreases. In particular, when the height of the gate electrode GN is lower than 200 nm, the ion implantation process for forming the source / drain regions makes it easier for N-type impurity ions to reach the lower part in the gate electrode GN. In this manufacturing method, it is difficult to keep the conductivity type of the gate electrode GN at P type.

上記のような理由により、比較例のようにＮＭＯＳＱ３のゲート電極ＧＮがＮ型半導体膜により構成されている場合、ＮＭＯＳＱ３のしきい値電圧が低いため、オフリーク電流が流れやすい問題がある。これに対し、本実施の形態の半導体装置の製造方法では、図９を用いて説明したエピタキシャル層ＥＰの形成工程の後も、ハードマスクである絶縁膜ＨＭを残し、その状態でＮＭＯＳ領域１Ａにおけるエクステンション領域ＥＸ１の形成工程（図７参照）および拡散領域Ｄ１の形成工程（図１０参照）を行っている。これにより、絶縁膜ＨＭに覆われたゲート電極Ｇ１の導電型をＰ型に保つことができるため、ゲート電極Ｇ１の仕事関数を増大させることができる。したがって、ＮＭＯＳＱ１のしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことができる。   For the reasons described above, when the gate electrode GN of the NMOS Q3 is formed of an N-type semiconductor film as in the comparative example, the threshold voltage of the NMOS Q3 is low, so that there is a problem that off-leakage current easily flows. On the other hand, in the manufacturing method of the semiconductor device of the present embodiment, the insulating film HM that is a hard mask is left after the step of forming the epitaxial layer EP described with reference to FIG. A process for forming the extension region EX1 (see FIG. 7) and a process for forming the diffusion region D1 (see FIG. 10) are performed. Thereby, the conductivity type of the gate electrode G1 covered with the insulating film HM can be kept P-type, so that the work function of the gate electrode G1 can be increased. Therefore, the threshold voltage of the NMOS Q1 rises, and it is possible to prevent the occurrence of off-leak current.

また、ゲート絶縁膜ＧＦの一部として高誘電率膜ＨＫを設けているため、Ｐ型のゲート電極Ｇ１の仕事関数は、高誘電率膜ＨＫを形成しない場合に比べて低下し、これによりＮＭＯＳＱ１のしきい値電圧は低下する。これにより、ＮＭＯＳのチャネル領域にＮ型不純物を導入することなく、ＮＭＯＳＱ１のしきい値電圧の過度な増大を防ぎ、ＮＭＯＳＱ１のしきい値電圧を適正な値に調整することができる。よって、ＮＭＯＳのチャネル領域にＮ型不純物を導入することに起因して、複数の素子同士の間での素子の性能にばらつきが生じることを防ぎつつ、ＮＭＯＳＱ１のしきい値電圧を抑えてＮＭＯＳＱ１の省電力化を可能としている。また、ここではＳＯＩ基板上にＣＭＯＳを設けているため、チャネル領域に不純物を導入することなく短チャネル特性の抑制が可能である。   Further, since the high dielectric constant film HK is provided as a part of the gate insulating film GF, the work function of the P-type gate electrode G1 is lower than that in the case where the high dielectric constant film HK is not formed. The threshold voltage of decreases. Thereby, without introducing an N-type impurity into the NMOS channel region, an excessive increase in the threshold voltage of the NMOS Q1 can be prevented, and the threshold voltage of the NMOS Q1 can be adjusted to an appropriate value. Therefore, the threshold voltage of the NMOS Q1 can be suppressed by suppressing the threshold voltage of the NMOS Q1, while preventing variations in the performance of the elements among a plurality of elements due to the introduction of the N-type impurity into the NMOS channel region. Power saving is possible. In addition, since the CMOS is provided over the SOI substrate here, short channel characteristics can be suppressed without introducing impurities into the channel region.

また、ＰＭＯＳＱ２においても、ゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを設けることで、ゲート電極Ｇ２の仕事関数を小さくしている。これにより、ＰＭＯＳＱ２はより高いしきい値電圧を得ることができるため、ＰＭＯＳＱ２におけるオフリーク電流の発生を防ぐことができる。   Also in the PMOS Q2, the work function of the gate electrode G2 is reduced by providing the high dielectric constant film HK in the gate insulating film GF. Thereby, since the PMOS Q2 can obtain a higher threshold voltage, it is possible to prevent the occurrence of an off-leak current in the PMOS Q2.

また、本実施の形態の半導体装置の製造方法では、エクステンション領域ＥＸ１の形成工程（図７参照）および拡散領域Ｄ１の形成工程（図１０参照）において、ゲート電極Ｇ１の上面を絶縁膜ＨＭにより覆っている。このため、ＭＯＳＦＥＴの微細化が進み、ゲート電極Ｇ１の高さが２００ｎｍよりも低くなった場合であっても、ソース・ドレイン領域を形成するための上記イオン注入工程によりゲート電極Ｇ１にＮ型不純物が導入されることを防ぐことができる。したがって、ゲート電極Ｇ１の導電型をＰ型に保つことが容易となるため、ＮＭＯＳＱ１のしきい値電圧を高め、かつ、半導体装置を微細化することが可能となる。   In the method for manufacturing the semiconductor device of the present embodiment, the upper surface of the gate electrode G1 is covered with the insulating film HM in the extension region EX1 formation step (see FIG. 7) and the diffusion region D1 formation step (see FIG. 10). ing. For this reason, even if the miniaturization of the MOSFET advances and the height of the gate electrode G1 becomes lower than 200 nm, the N-type impurity is added to the gate electrode G1 by the ion implantation process for forming the source / drain regions. Can be prevented from being introduced. Therefore, it becomes easy to keep the conductivity type of the gate electrode G1 at P-type, so that the threshold voltage of the NMOS Q1 can be increased and the semiconductor device can be miniaturized.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

１Ａ ＮＭＯＳ領域
１Ｂ ＰＭＯＳ領域
ＢＸ ＢＯＸ膜
ＣＬ 層間絶縁膜
ＣＰ コンタクトプラグ
Ｄ１、Ｄ２ 拡散領域
ＥＰ エピタキシャル層
ＥＸ１、ＥＸ２ エクステンション領域
Ｇ１、Ｇ２、ＧＮ、ＧＰ ゲート電極
ＧＦ ゲート絶縁膜
ＨＫ 高誘電率膜
ＨＭ 絶縁膜
ＩＦ 絶縁膜
ＩＬ 層間絶縁膜
Ｍ１ 配線
Ｎ１、Ｎ２ 窒化シリコン膜
Ｏ１ 酸化シリコン膜
ＯＦ オフセットスペーサ
ＰＲ１〜ＰＲ４ フォトレジスト膜
ＰＳ ポリシリコン膜
Ｑ１ ＮＭＯＳ
Ｑ２ ＰＭＯＳ
Ｓ１ シリサイド層
ＳＢ 半導体基板
ＳＬ ＳＯＩ層
ＳＴＩ 素子分離領域
ＳＷ サイドウォール 1A NMOS region 1B PMOS region BX BOX film CL Interlayer insulating film CP Contact plug D1, D2 Diffusion region EP Epitaxial layer EX1, EX2 Extension regions G1, G2, GN, GP Gate electrode GF Gate insulating film HK High dielectric constant film HM Insulating film IF insulating film IL interlayer insulating film M1 wiring N1, N2 silicon nitride film O1 silicon oxide film OF offset spacers PR1 to PR4 photoresist film PS polysilicon film Q1 NMOS
Q2 PMOS
S1 Silicide layer SB Semiconductor substrate SL SOI layer STI Element isolation region SW Side wall

Claims (20)

基板と、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
第１ゲート絶縁膜を介して前記半導体層上に形成された第１ゲート電極と、
前記半導体層のうち、断面視において前記第１ゲート電極の直下に位置する第１チャネル領域と、
断面視において、前記第１チャネル領域を挟むように前記半導体層に形成された一対の第１ソース領域および第１ドレイン領域と、
を含み、
前記第１チャネル領域におけるＰ型の不純物の濃度は、１×１０１７／ｃｍ３以下であり、
前記一対の第１ソース領域および第１ドレイン領域は、Ｐ型の半導体領域であり、
前記第１ゲート絶縁膜は、ハフニウムから成る材料を有しており、
前記第１ゲート絶縁膜の表面の単位面積当たりの前記ハフニウムの濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２である、半導体装置。 A substrate,
An insulating layer formed on the substrate;
A semiconductor layer formed on the insulating layer;
A first gate electrode formed on the semiconductor layer via a first gate insulating film;
Of the semiconductor layer, a first channel region located immediately below the first gate electrode in a sectional view;
In a cross-sectional view, a pair of first source region and first drain region formed in the semiconductor layer so as to sandwich the first channel region;
Including
The concentration of the P-type impurity in the first channel region is 1 × 10 17 / cm 3 or less,
The pair of first source region and first drain region are P-type semiconductor regions,
The first gate insulating film has a material made of hafnium,
The concentration of the hafnium per unit area on the surface of the first gate insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 . 請求項１記載の半導体装置において、
前記第１ゲート絶縁膜は、第１絶縁膜と、前記ハフニウムを含み、かつ、前記第１絶縁膜上に積層された第２絶縁膜と、
を有しており、
前記第２絶縁膜の表面の単位面積当たりの前記ハフニウムの濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２である、半導体装置。 The semiconductor device according to claim 1,
The first gate insulating film includes a first insulating film, a second insulating film containing the hafnium and stacked on the first insulating film,
Have
The concentration of the hafnium per unit area on the surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 . 請求項２記載の半導体装置において、
前記第２絶縁膜は、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。 The semiconductor device according to claim 2,
The semiconductor device, wherein the second insulating film is not a compound of the hafnium and aluminum. 請求項１記載の半導体装置において、
前記第１ゲート絶縁膜は、前記ハフニウムを含む第２絶縁膜を有しており、
前記第２絶縁膜の表面の単位面積当たりの前記ハフニウムの濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２である、半導体装置。 The semiconductor device according to claim 1,
The first gate insulating film has a second insulating film containing hafnium,
The concentration of the hafnium per unit area on the surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 . 請求項４記載の半導体装置において、
前記第２絶縁膜は、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。 The semiconductor device according to claim 4.
The semiconductor device, wherein the second insulating film is not a compound of the hafnium and aluminum. 請求項１記載の半導体装置において、
前記半導体層の膜厚は、３ｎｍ〜１５ｎｍであり、
前記絶縁層の膜厚は、５ｎｍ〜１００ｎｍである、半導体装置。 The semiconductor device according to claim 1,
The thickness of the semiconductor layer is 3 nm to 15 nm,
The semiconductor device, wherein the insulating layer has a thickness of 5 nm to 100 nm. 請求項６記載の半導体装置において、
断面視において、前記第１ゲート電極の両側壁には、第１オフセットスペーサを介して第１サイドウォールがそれぞれ形成されており、
前記半導体層のうち、前記第１ゲート電極、前記第１オフセットスペーサおよび前記第１サイドウォールから露出する部分には、一対の第１エピタキシャル層が形成されており、
前記第１ゲート電極を備えたＰ型電界効果トランジスタの一対のソースおよびドレインは、前記一対の第１ソース領域および第１ドレイン領域と、断面視において前記第１ゲート電極の両側に形成された前記一対の第１エピタキシャル層と、から成る、半導体装置。 The semiconductor device according to claim 6.
In cross-sectional view, first sidewalls are formed on both side walls of the first gate electrode via first offset spacers, respectively.
Of the semiconductor layer, a pair of first epitaxial layers is formed in a portion exposed from the first gate electrode, the first offset spacer, and the first sidewall,
A pair of source and drain of a P-type field effect transistor including the first gate electrode is formed on both sides of the first gate electrode in a cross-sectional view with the pair of first source region and first drain region. A semiconductor device comprising a pair of first epitaxial layers. 請求項７記載の半導体装置において、
前記第１チャネル領域は、真性半導体層である、半導体装置。 The semiconductor device according to claim 7.
The semiconductor device, wherein the first channel region is an intrinsic semiconductor layer. 請求項１記載の半導体装置において、
前記第１ゲート電極は、Ｐ型の不純物が導入された半導体膜である、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the first gate electrode is a semiconductor film into which a P-type impurity is introduced. 請求項９記載の半導体装置において、
前記第１ゲート電極の上面には、第１シリサイド層が形成されている、半導体装置。 The semiconductor device according to claim 9.
A semiconductor device, wherein a first silicide layer is formed on an upper surface of the first gate electrode. 基板と、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
第１ゲート絶縁膜を介して前記半導体層上に形成された第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層上に形成された第２ゲート電極と、
前記半導体層のうち、断面視において前記第１ゲート電極の直下に位置する第１チャネル領域と、
前記半導体層のうち、断面視において前記第２ゲート電極の直下に位置する第２チャネル領域と、
断面視において、前記第１チャネル領域を挟むように前記半導体層に形成された一対の第１ソース領域および第１ドレイン領域と、
断面視において、前記第２チャネル領域を挟むように前記半導体層に形成された一対の第２ソース領域および第２ドレイン領域と、
を含み、
前記第１チャネル領域および前記第２チャネル領域のそれぞれにおけるＰ型の不純物の濃度は、１×１０１７／ｃｍ３以下であり、
前記一対の第１ソース領域および第１ドレイン領域は、Ｐ型の半導体領域であり、
前記一対の第２ソース領域および第２ドレイン領域は、Ｎ型の半導体領域であり、
前記第１ゲート絶縁膜は、酸化シリコン膜および酸窒化シリコン膜よりも高い誘電率を有する第１材料を有しており、
前記第１材料は、ハフニウムから成り、
前記第１ゲート絶縁膜の表面の単位面積当たりの前記第１材料の濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２であり、
前記第２ゲート絶縁膜は、酸化シリコン膜および酸窒化シリコン膜よりも高い誘電率を有する第２材料を有しており、
前記第２材料は、ハフニウムから成り、
前記第２ゲート絶縁膜の表面の単位面積当たりの前記第２材料の濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２である、半導体装置。 A substrate,
An insulating layer formed on the substrate;
A semiconductor layer formed on the insulating layer;
A first gate electrode formed on the semiconductor layer via a first gate insulating film;
A second gate electrode formed on the semiconductor layer via a second gate insulating film;
Of the semiconductor layer, a first channel region located immediately below the first gate electrode in a sectional view;
Of the semiconductor layer, a second channel region located immediately below the second gate electrode in a sectional view;
In a cross-sectional view, a pair of first source region and first drain region formed in the semiconductor layer so as to sandwich the first channel region;
In cross-sectional view, a pair of second source region and second drain region formed in the semiconductor layer so as to sandwich the second channel region;
Including
The concentration of the P-type impurity in each of the first channel region and the second channel region is 1 × 10 17 / cm 3 or less,
The pair of first source region and first drain region are P-type semiconductor regions,
The pair of second source region and second drain region are N-type semiconductor regions,
The first gate insulating film includes a first material having a dielectric constant higher than that of the silicon oxide film and the silicon oxynitride film,
The first material is made of hafnium,
The concentration of the first material per unit area of the surface of the first gate insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 ,
The second gate insulating film includes a second material having a dielectric constant higher than that of the silicon oxide film and the silicon oxynitride film,
The second material is made of hafnium,
The semiconductor device, wherein the concentration of the second material per unit area of the surface of the second gate insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 . 請求項１１記載の半導体装置において、
前記第１ゲート絶縁膜は、第１絶縁膜と、前記第１材料を含み、かつ、前記第１絶縁膜上に積層された第２絶縁膜と、を有しており、
前記第２絶縁膜の表面の単位面積当たりの前記第１材料の濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２であり、
前記第２ゲート絶縁膜は、第３絶縁膜と、前記第２材料を含み、かつ、前記第３絶縁膜上に積層された第４絶縁膜と、を有しており、
前記第４絶縁膜の表面の単位面積当たりの前記第２材料の濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２である、半導体装置。 The semiconductor device according to claim 11.
The first gate insulating film includes a first insulating film and a second insulating film that includes the first material and is stacked on the first insulating film,
The concentration of the first material per unit area of the surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 ,
The second gate insulating film includes a third insulating film and a fourth insulating film that includes the second material and is stacked on the third insulating film,
The semiconductor device, wherein the concentration of the second material per unit area of the surface of the fourth insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 . 請求項１２記載の半導体装置において、
前記第２絶縁膜および前記第４絶縁膜のそれぞれは、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。 The semiconductor device according to claim 12, wherein
Each of the second insulating film and the fourth insulating film is a semiconductor device that is not a compound of the hafnium and aluminum. 請求項１１記載の半導体装置において、
前記第１ゲート絶縁膜は、前記第１材料を含む第２絶縁膜を有しており、
前記第２絶縁膜の表面の単位面積当たりの前記第１材料の濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２であり、
前記第２ゲート絶縁膜は、前記第２材料を含む第４絶縁膜を有しており、
前記第４絶縁膜の表面の単位面積当たりの前記第２材料の濃度は、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２である、半導体装置。 The semiconductor device according to claim 11.
The first gate insulating film has a second insulating film containing the first material,
The concentration of the first material per unit area of the surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 ,
The second gate insulating film has a fourth insulating film containing the second material,
The semiconductor device, wherein the concentration of the second material per unit area of the surface of the fourth insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 . 請求項１４記載の半導体装置において、
前記第２絶縁膜および前記第４絶縁膜のそれぞれは、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。 The semiconductor device according to claim 14.
Each of the second insulating film and the fourth insulating film is a semiconductor device that is not a compound of the hafnium and aluminum. 請求項１１記載の半導体装置において、
前記半導体層の膜厚は、３ｎｍ〜１５ｎｍであり、
前記絶縁層の膜厚は、５ｎｍ〜１００ｎｍである、半導体装置。 The semiconductor device according to claim 11.
The thickness of the semiconductor layer is 3 nm to 15 nm,
The semiconductor device, wherein the insulating layer has a thickness of 5 nm to 100 nm. 請求項１６記載の半導体装置において、
断面視において、前記第１ゲート電極の両側壁には、第１オフセットスペーサを介して第１サイドウォールがそれぞれ形成されており、
前記半導体層のうち、前記第１ゲート電極、前記第１オフセットスペーサおよび前記第１サイドウォールから露出する部分には、一対の第１エピタキシャル層が形成されており、
断面視において、前記第２ゲート電極の両側壁には、第２オフセットスペーサを介して第２サイドウォールがそれぞれ形成されており、
前記半導体層のうち、前記第２ゲート電極、前記第２オフセットスペーサおよび前記第２サイドウォールから露出する部分には、一対の第２エピタキシャル層が形成されており、
前記第１ゲート電極を備えたＰ型電界効果トランジスタの一対のソースおよびドレインは、前記一対の第１ソース領域および第１ドレイン領域と、断面視において前記第１ゲート電極の両側に形成された前記一対の第１エピタキシャル層と、から成り、
前記第２ゲート電極を備えたＮ型電界効果トランジスタの一対のソースおよびドレインは、前記一対の第２ソース領域および第２ドレイン領域と、断面視において前記第２ゲート電極の両側に形成された前記一対の第２エピタキシャル層と、から成る、半導体装置。 The semiconductor device according to claim 16.
In cross-sectional view, first sidewalls are formed on both side walls of the first gate electrode via first offset spacers, respectively.
Of the semiconductor layer, a pair of first epitaxial layers is formed in a portion exposed from the first gate electrode, the first offset spacer, and the first sidewall,
In cross-sectional view, second side walls are formed on both side walls of the second gate electrode via second offset spacers, respectively.
Of the semiconductor layer, a pair of second epitaxial layers is formed in a portion exposed from the second gate electrode, the second offset spacer, and the second sidewall,
A pair of source and drain of a P-type field effect transistor including the first gate electrode is formed on both sides of the first gate electrode in a cross-sectional view with the pair of first source region and first drain region. A pair of first epitaxial layers,
A pair of source and drain of an N-type field effect transistor having the second gate electrode is formed on both sides of the pair of second source region and second drain region and the second gate electrode in a sectional view. A semiconductor device comprising a pair of second epitaxial layers. 請求項１７記載の半導体装置において、
前記第１チャネル領域および前記第２チャネル領域のそれぞれは、真性半導体層である、半導体装置。 The semiconductor device according to claim 17.
The semiconductor device, wherein each of the first channel region and the second channel region is an intrinsic semiconductor layer. 請求項１１記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極のそれぞれは、Ｐ型の不純物が導入された半導体膜である、半導体装置。 The semiconductor device according to claim 11.
Each of the first gate electrode and the second gate electrode is a semiconductor device into which a P-type impurity is introduced. 請求項１９記載の半導体装置において、
前記第１ゲート電極の上面には、第１シリサイド層が形成されており、
前記第２ゲート電極の上面には、第２シリサイド層が形成されている、半導体装置。 The semiconductor device according to claim 19, wherein
A first silicide layer is formed on the upper surface of the first gate electrode,
A semiconductor device, wherein a second silicide layer is formed on an upper surface of the second gate electrode.
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