JP2018106472A - 制御装置 - Google Patents
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Abstract
【解決手段】動作状況管理部32は、コア121〜124への複数のタスクの配置状況を検出する。複数種類の同期機構35(35−1〜35−m)は、複数のタスクの間の同期をとる。同期機構選択ルール50は、コア121〜124への複数のタスクの配置状況と、同期機構35を使用する第1処理又は同期機構35を使用しない第2処理を示す識別子と、を対応づけて記憶する。実行部40は、動作状況管理部32によって検出された複数のタスクの配置状況に対応する識別子が示す第1処理又は第2処理を実行する。
【選択図】図3
Description
図1は本発明を適用した制御システムのハードウェア構成例を示している。コントローラ101はセンサ102、アクチュエータ103と接続しており、センサ102から得られる情報を入力として、アクチュエータ103に制御信号を出力している。センサ102の例としてホール素子、アクチュエータ103の例としてブラシレスDCモータがある。センサ102やアクチュエータ103はそれぞれ複数あってもよい。
最初に、システムの制御モードが「通常」のときの動作を説明する。図6は、制御モードが「通常」のときの、タスクのコアへの配置例を示している。コア121にタスクAとタスクBが、コア122にタスクCとタスクEが、コア123にタスクDが配置されている。タスクの優先度はAがBより、CがEより高く設定されている。これらのタスク配置や優先度設定は、動作単位制御部31が行う。
次に、システムが制御モードを「通常」から「低消費電力1」に変更したときのシステムの動作を説明する。図8は、制御モードが「低消費電力1」のときの、タスクのコアへの配置例を示している。コア121にタスクAとタスクDが、コア122にタスクCとタスクEが配置されている。タスクBは配置されておらず、動作しない。サブタスクa2は、データd1とd3を利用し、d2は利用しない。タスクの優先度は、AがDより、CがEより高く設定されている。コア123とコア124は休止する。
次に、システムが制御モードを「低消費電力1」から「低消費電力2」に変更したときのシステムの動作を説明する。図10は、制御モードが「低消費電力2」の、タスクのコアへの配置例を示している。コア121にタスクAとタスクCが配置されている。タスクB,D,Eは配置されておらず、動作しない。サブタスクa2は、データd1とd3を利用し、d2は利用しない。タスクの優先度は、AがCより高く設定されている。コア122〜124は休止する。
上記ではOSがAMPであることを前提としたが、以下ではOSがSMPとAMPとでモード切り替えをできるものであると想定する。動作状況管理部32がOSのモード情報(AMP/SMP)を同期機構選択部34に提供し、同期機構選択部34がそのモード情報に応じて、利用する同期機構選択ルールを切り替える。この場合、図5Aの同期機構選択ルール50は、OSがAMPで動作するときに利用される。
以下では、図12を用いて、データ授受部36、データアクセス制御部37の動作例を説明する。タスク配置は当初、図6の制御モードが「通常」の状況とする。
32…動作状況管理部
33…同期機構利用部
34…同期機構選択部
35…同期機構
36…データ授受部
37…データアクセス制御部
40…実行部
50…同期機構選択ルール
51…処理ルーチン選択ルール
101…コントローラ
102…センサ
103…アクチュエータ
110…マイクロコンピュータ
111…入力回路
112…出力回路
113…電源回路
120…データバッファ
121〜124…プロセッサコア
130…入出力回路
140…RAM
150…ROM
160…不揮発メモリ
Claims (8)
- 複数のプロセッサと、
前記複数のプロセッサへの複数の処理の配置状況を検出する検出部と、
前記複数の処理の間の同期をとる複数種類の同期機構と、
前記配置状況と、前記同期機構を使用する第1処理又は前記同期機構を使用しない第2処理を示す識別子と、を対応づけて記憶するメモリと、
前記検出部によって検出された前記配置状況に対応する前記識別子が示す前記第1処理又は前記第2処理を実行する実行部と、
を備えることを特徴とする制御装置。 - 請求項1に記載の制御装置であって、
前記検出部は、
前記制御装置の消費電力を示す制御モードを検出し、
前記メモリは、
前記制御モードと、前記配置状況と、を対応づけて記憶し、
前記制御装置は、
前記検出部によって検出される前記制御モードに対応する前記配置状況に基づいて、前記複数の処理を前記複数のプロセッサへ配置する動作単位制御部を備える
ことを特徴とする制御装置。 - 請求項2に記載の制御装置であって、
前記動作単位制御部は、
前記検出部によって検出される前記制御モードが前記制御装置の最小の消費電力を示す場合、前記複数の処理を前記複数のプロセッサのうちの1つに配置し、
前記実行部は、
前記複数の処理が前記複数のプロセッサのうちの1つのみに配置される場合、前記第2処理を実行する
ことを特徴とする制御装置。 - 請求項3に記載の制御装置であって、
前記実行部は、
前記第2処理として、前記複数の処理を1つに統合し、統合された1つの処理を実行する
ことを特徴とする制御装置。 - 請求項2に記載の制御装置であって、
前記検出部は、
前記制御装置にインストールされるオペレーションシステムが対称型であるか又は非対称型であるかを示すOSモードを検出し、
前記メモリは、
前記OSモード及び前記配置状況の組合せと、前記識別子とを対応づけて記憶し、
前記実行部は、
前記検出部によって検出された前記OSモード及び前記配置状況の組合せに対応する前記識別子が示す前記第1処理又は前記第2処理を実行する
ことを特徴とする制御装置。 - 請求項2に記載の制御装置であって、
第1バッファと第2バッファを備え、
前記実行部は、
前記第2処理を実行する場合、第1期間において、前記複数の処理の書き込みに前記第1バッファを用い、前記複数の処理の読み込みに前記第2バッファを用い、前記第1期間の後の第2期間において、前記複数の処理の書き込みに前記第2バッファを用い、前記複数の処理の読み込みに前記第1バッファを用いる
ことを特徴とする制御装置。 - 請求項2に記載の制御装置であって、
前記動作単位制御部は、
前記検出部によって検出される前記制御モードが示す前記制御装置の消費電力が小さくなるにつれて、前記複数の処理の数を減らす
ことを特徴とする制御装置。 - 請求項7に記載の制御装置であって、
前記動作単位制御部は、
前記検出部によって検出される前記制御モードが示す前記制御装置の消費電力が小さくなるにつれて、使用するプロセッサの数を減らす
ことを特徴とする制御装置。
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---|---|---|---|
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Applications Claiming Priority (1)
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JP2016252912A JP6774147B2 (ja) | 2016-12-27 | 2016-12-27 | 制御装置 |
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Family Applications (1)
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WO (1) | WO2018123707A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021026613A (ja) * | 2019-08-07 | 2021-02-22 | 株式会社デンソーテン | 演算装置、演算方法およびプログラム |
JP7476638B2 (ja) | 2020-04-15 | 2024-05-01 | 株式会社デンソー | マルチプロセッサシステム |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003084990A (ja) * | 2001-09-12 | 2003-03-20 | Chuo Electronics Co Ltd | タスク間における汎用通信方法 |
JP2005100264A (ja) * | 2003-09-26 | 2005-04-14 | Toshiba Corp | スケジューリング方法および情報処理システム |
JP2011198063A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Ltd | データ入出力制御方法,データ入出力制御プログラムおよびデータ入出力制御装置 |
WO2012105230A1 (ja) * | 2011-02-02 | 2012-08-09 | 日本電気株式会社 | 分散システム、装置、方法及びプログラム |
JP2016110240A (ja) * | 2014-12-03 | 2016-06-20 | 日本電信電話株式会社 | 電源制御装置、サーバ仮想化システム、および、電源制御方法 |
-
2016
- 2016-12-27 JP JP2016252912A patent/JP6774147B2/ja active Active
-
2017
- 2017-12-19 WO PCT/JP2017/045437 patent/WO2018123707A1/ja active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003084990A (ja) * | 2001-09-12 | 2003-03-20 | Chuo Electronics Co Ltd | タスク間における汎用通信方法 |
JP2005100264A (ja) * | 2003-09-26 | 2005-04-14 | Toshiba Corp | スケジューリング方法および情報処理システム |
JP2011198063A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Ltd | データ入出力制御方法,データ入出力制御プログラムおよびデータ入出力制御装置 |
WO2012105230A1 (ja) * | 2011-02-02 | 2012-08-09 | 日本電気株式会社 | 分散システム、装置、方法及びプログラム |
JP2016110240A (ja) * | 2014-12-03 | 2016-06-20 | 日本電信電話株式会社 | 電源制御装置、サーバ仮想化システム、および、電源制御方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021026613A (ja) * | 2019-08-07 | 2021-02-22 | 株式会社デンソーテン | 演算装置、演算方法およびプログラム |
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