JP2018101882A - Output driver circuit - Google Patents
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Abstract
Description
本発明は出力ドライバ回路に関し、更に詳しくは、負荷に対する電源供給を制御するトランジスタを有する出力ドライバ回路に関する。 The present invention relates to an output driver circuit, and more particularly to an output driver circuit having a transistor for controlling power supply to a load.
電界効果トランジスタ(FET:Field Effect Transistor)を含み、負荷への直流電源の印加を制御する駆動回路(出力ドライバ回路)の1つが、特許文献1に開示されている。特許文献1に記載の駆動回路において、FETのソース及びドレインは、直流電源と負荷との間に挿入されており、FETのゲートに印加される電圧に応じて負荷に対する電源の供給及び停止が制御される。一般に、駆動回路において、エネルギーの効率化を図るために、FETのON抵抗を減らしたいという要望がある。この要望のため、ゲートに印加される電圧は、しきい値電圧Vthに対して十分に高く設定される。
One drive circuit (output driver circuit) that includes a field effect transistor (FET) and controls application of a DC power supply to a load is disclosed in
駆動回路に関し、過大電流が生じた際の出力用トランジスタ(パワーFET)の負担をなくすことを目的とした駆動回路が特許文献2に記載されている。特許文献2に記載の駆動回路は、パワーFETのソースと直流電源との間に電流検出用の抵抗(電流検出抵抗)を有する。加えて、この駆動回路は、パワーFETのゲートとソースの間に2つのバイポーラトランジスタを有する。 Regarding the drive circuit, Patent Document 2 discloses a drive circuit for the purpose of eliminating a burden on an output transistor (power FET) when an excessive current occurs. The drive circuit described in Patent Document 2 has a current detection resistor (current detection resistor) between the source of the power FET and the DC power supply. In addition, this drive circuit has two bipolar transistors between the gate and source of the power FET.
特許文献2に記載の駆動回路において、負荷抵抗の短絡などが生じてパワーFETのドレイン電流が増加すると、電流検出抵抗の電圧降下が大きくなる。電流検出抵抗の電圧降下が大きくなると、2つのバイポーラトランジスタは、速やかにパワーFETのゲート電圧を引き下げ、パワーFETをオフにする。このようにすることで、短絡時に過大なドレイン電流が流れることを抑制でき、過大電流が生じた際のパワーFETの負担をなくすことができる。パワーFETなどの電流駆動素子を過電流から保護するための機能を備える駆動回路は、例えば特許文献3にも記載されている。 In the drive circuit described in Patent Document 2, when the drain resistance of the power FET increases due to a short circuit of the load resistance, the voltage drop of the current detection resistor increases. When the voltage drop across the current detection resistor increases, the two bipolar transistors quickly lower the gate voltage of the power FET and turn off the power FET. By doing in this way, it can suppress that an excessive drain current flows at the time of a short circuit, and the burden of power FET at the time of an excessive current can be eliminated. A drive circuit having a function for protecting a current drive element such as a power FET from an overcurrent is also described in Patent Document 3, for example.
特許文献1に記載の駆動回路において、FETのソースは直流電源に直接接続される。FETのソースが直流電源に直接に接続されることで、負荷に電源が供給されるまでの間の電圧降下を最小化できる。FETのソースが直流電源に直接に接続される方式は、エネルギーの使い方として無駄なく負荷に電力を供給するために考えられた一般的な方式である。
In the drive circuit described in
しかしながら、特許文献1に記載の駆動回路では、短絡などが生じた場合にFETに過大電流が流れることは考慮されていない。例えば、特許文献1の駆動回路を車載用途に適用し、駆動回路と負荷との間がワイヤーハーネスを用いて接続される場合を考える。駆動回路においてFETがONしている場合に、ワイヤーハーネスが破損し、ワイヤーハーネスが、出力電位と異なる側の他の配線材又は車両のボディに短絡すると、FETやワイヤーハーネスに大電流が流れる。一般に、車両のバッテリは大電流の供給が可能であり、短絡時には、FETにその絶対最大規格電流以上の電流が流れることとなる。その場合、大電流が流れることで、ワイヤーハーネス及びFETが損傷することがある。
However, in the drive circuit described in
特許文献2に記載の駆動回路では、短絡などが生じて過大電流が流れる事態になった場合においても、パワーFETの負担をなくすことが可能である。しかしながら、特許文献2においては、過大電流が生じた際にパワーFETのゲートとソースとの間の電位差Vgsを変化させるために、2つのバイポーラトランジスタが用いられている。特許文献2では、パワーFETのオン領域とオフ領域とを切り替えるために2つのバイポーラトランジスタが必要であり、部品点数が多いという問題がある。 In the drive circuit described in Patent Document 2, even when a short circuit occurs and an excessive current flows, it is possible to eliminate the burden on the power FET. However, in Patent Document 2, two bipolar transistors are used to change the potential difference Vgs between the gate and source of the power FET when an excessive current occurs. In Patent Document 2, two bipolar transistors are required to switch between the ON region and the OFF region of the power FET, and there is a problem that the number of parts is large.
また、特許文献3に記載の負荷駆動装置では、過電流が検出されたときに、電流駆動素子を停止させることができる。しかしながら、特許文献3では、制御にCPU(Central Processing Unit)が用いられており、過大電流に対する保護がソフトウェアを用いて実施される。短絡などが生じた場合は、迅速に電流駆動素子を停止することが望まれるのに対し、特許文献3に記載の負荷駆動装置においては、ソフトウェアの処理に要する時間が比較的に長く、短絡などの事象に対する対処は困難である。 Moreover, in the load drive device described in Patent Document 3, when an overcurrent is detected, the current drive element can be stopped. However, in Patent Document 3, a CPU (Central Processing Unit) is used for control, and protection against excessive current is implemented using software. When a short circuit or the like occurs, it is desired to stop the current driving element quickly. On the other hand, in the load driving device described in Patent Document 3, the time required for software processing is relatively long, and the short circuit or the like. It is difficult to deal with this event.
本発明は、上記事情に鑑み、部品点数の増加を抑えつつ、短絡などの事象にも対処可能な出力ドライバ回路を提供することを目的とする。 In view of the above circumstances, an object of the present invention is to provide an output driver circuit that can cope with an event such as a short circuit while suppressing an increase in the number of components.
上記目的を達成するために、本発明は、ソースが電源の一方の端子に接続され、及びドレインが負荷を介して前記電源の他方の端子に接続される電界効果トランジスタと、前記ソースと前記電源の一方の端子との間に直列に挿入される直列抵抗と、前記電界効果トランジスタのゲートに所定の電圧を印加するゲート電圧生成回路とを備え、前記所定の電圧をVGとし、前記電源の一方の端子の電圧をVとし、前記負荷の定格電流をIrとし、該定格電流Irよりも大きい短絡発生時の過大電流をIoとし、前記直列抵抗の抵抗値をRとし、前記電界効果トランジスタがオンとなる第1のしきい値電圧をVth1としたとき、下記式、
|Vth1|+Ir×R≦|V−VG|<|Vth1|+Io×R
を満たす出力ドライバ回路を提供する。
To achieve the above object, the present invention provides a field effect transistor having a source connected to one terminal of a power source and a drain connected to the other terminal of the power source via a load, the source and the power source. And a gate voltage generation circuit for applying a predetermined voltage to the gate of the field effect transistor, wherein the predetermined voltage is V G , a voltage of one terminal and is V, a rated current of the load and I r, the excessive current when a short circuit occurs greater than the constant rated current I r and I o, the resistance value of the series resistor and R, the electric field When the first threshold voltage at which the effect transistor is turned on is V th1 ,
| V th1 | + I r × R ≦ | V−V G | <| V th1 | + I o × R
An output driver circuit that satisfies the above requirements is provided.
本発明の出力ドライバ回路は、部品点数の増加を抑えつつ、短絡などの事象にも対処することが可能である。 The output driver circuit of the present invention can cope with an event such as a short circuit while suppressing an increase in the number of components.
以下、図面を参照しつつ、本発明の実施の形態を詳細に説明する。図1は、本発明の第1実施形態に係る出力ドライバ回路を示す。出力ドライバ回路10は、トランジスタQ1、直列抵抗R1、分圧回路15、及びスイッチ回路22を有する。出力ドライバ回路10は、例えば車載向けの出力ドライバ回路として使用される。出力ドライバ回路10は、例えばバッテリなどの直流電源に接続されており、ワイヤーハーネス17を介して負荷RLに電源(負荷電流)を供給する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows an output driver circuit according to a first embodiment of the present invention. The
本実施形態において、トランジスタQ1には、pチャネル型の電界効果トランジスタが用いられる。トランジスタQ1のソースSは、直列抵抗R1を介して、例えば直流12Vの直流電源が接続される第1の電源端子13に接続される。トランジスタQ1のドレインDは、ワイヤーハーネス17を介して負荷RLに接続され、更に負荷RLを介して、接地電位が与えられる第2の電源端子20に接続される。トランジスタQ1がONのとき、第1の電源端子13から供給される直流電源がワイヤーハーネス17を通じて負荷RLに供給される。トランジスタQ1がOFFのとき、負荷RLには直流電源が供給されない。
In the present embodiment, a p-channel field effect transistor is used as the transistor Q1. The source S of the transistor Q1 is connected via a series resistor R1 to a first
分圧回路15は、分圧抵抗R3と分圧抵抗R5とを含む。分圧回路15は、トランジスタQ1のゲートGに印加される所定の電圧を生成する。分圧回路15は、スイッチ回路22を介して第2の電源端子20に接続される。スイッチ回路22は、例えば抵抗R4とトランジスタQ2とを含む。トランジスタQ2は、バイポーラトランジスタであり、そのベースは、抵抗R4を介して制御信号Sinが入力される制御信号端子14に接続されている。分圧回路15及びスイッチ回路22は、ゲート電圧生成回路を構成する。
The voltage dividing
トランジスタQ2は、制御信号端子14に十分高い電圧、例えば12Vが印加されている場合にON状態となり、分圧回路15と第2の電源端子20との間を接続する。トランジスタQ2がON状態のとき、分圧回路15において、分圧抵抗R3及び分圧抵抗R5を通じて、第1の電源端子13側から第2の電源端子20側に電流が流れる。トランジスタQ2は、制御信号端子14に低い電圧、例えば0Vが印加されている場合はOFF状態であり、分圧回路15と第2の電源端子20との間を接続しない。トランジスタQ2がOFF状態のとき、分圧回路15において、第1の電源端子13側から第2の電源端子20側に電流は流れない。
The transistor Q <b> 2 is turned on when a sufficiently high voltage, for example, 12 V is applied to the
分圧回路15は、スイッチ回路22においてトランジスタQ2がON状態のとき、第1の電源端子13から入力される電源電圧を、分圧抵抗R3の抵抗値と分圧抵抗R5の抵抗値との比で定まる所定の分圧比で分圧する。分圧抵抗R3と抵抗R5の接続ノードは、トランジスタQ1のゲートGに接続されており、ゲートGには、分圧回路15で分圧された所定の電圧(VG)が印加される。
When the transistor Q2 in the
分圧回路15における分圧比は、通常使用時、つまりワイヤーハーネス17などに短絡などが生じていない状態で使用されているときに、トランジスタQ1のゲートGとソースSとの間の電位差Vgs(その絶対値)が、トランジスタQ1のON時のしきい値電圧(第1のしきい値電圧Vth1)よりも少し高くなるように設定されている。電位差Vgsがしきい値電圧Vth1より大きいことで、トランジスタQ1はONとなる飽和領域で動作する。この場合、トランジスタQ1のソースSとドレインDとの間を流れる電流(ドレイン電流)Idsが、ワイヤーハーネス17を介して負荷RLに負荷電流として供給される。
The voltage dividing ratio in the
一方、スイッチ回路22においてトランジスタQ2がOFF状態のとき、分圧回路15の一端側が解放される。この場合、分圧回路15は、第1の電源端子13から入力される電源電圧を所定の分圧比で分圧しない。トランジスタQ2がOFF状態のとき、トランジスタQ1のゲートGには電源電圧と等しい電圧が印加され、トランジスタQ1のゲートGとソースSとの間の電位差Vgsはほぼ0になる。電位差Vgsがほぼ0Vとなることで、トランジスタQ1はOFFとなる。この状態は、トランジスタQ1におけるソースSとドレインDの間の抵抗Rdsの抵抗値が大きくなった状態である。この場合、トランジスタQ1のドレイン電流は0又はほぼ0であり、負荷RLには負荷電流が供給されない。
On the other hand, when the transistor Q2 is in the OFF state in the
本実施形態では、トランジスタQ1のソースSには、直列抵抗R1が直列に接続されており、トランジスタQ1がONの状態で負荷RLに負荷電流が流れると、直列抵抗R1において電圧降下が発生する。直列抵抗R1における電圧降下VR1は、負荷電流(ドレイン電流)をIとしてVR1=R1×Iで表される。トランジスタQ1のゲートGとソースSとの間の電位差Vgsは、電源電圧をVccとしたとき、Vgs=VG−(Vcc−R1×I)で表される。 In the present embodiment, a series resistor R1 is connected in series to the source S of the transistor Q1, and when a load current flows through the load RL while the transistor Q1 is ON, a voltage drop occurs in the series resistor R1. The voltage drop V R1 in the series resistor R1 is the load current (drain current) expressed as V R1 = R1 × I as I. The potential difference Vgs between the gate G and the source S of the transistor Q1 is expressed by Vgs = V G − (Vcc−R1 × I) when the power supply voltage is Vcc.
本実施形態において、直列抵抗R1の抵抗値と、分圧回路15における分圧抵抗R3の抵抗値及び分圧抵抗R5の抵抗値とは、短絡などが生じていない通常の状態における負荷電流、例えば負荷RLの定格電流Irに対して、電位差Vgsが、トランジスタQ1のONのしきい値電圧Vth1以上となるように設定されている。具体的には、ゲート電圧VGは、|Vcc−VG|≧|Vth1|+Ir×R1が満たされる電圧に設定される。トランジスタQ1のドレイン電流は、ゲートGとソースSとの間の電位差Vgsに対して指数関数的に変化する。上記のように電位差Vgsがしきい値電圧Vth1よりも少し高い電圧となるように設定されていることで、通常時における発熱を低減できる。
In the present embodiment, the resistance value of the series resistor R1, the resistance value of the voltage dividing resistor R3 in the
ここで、一般に、トランジスタQ1のしきい値電圧Vth1は、ドレイン電流が流れはじめるときのゲートGとソースSとの間の電位差Vgsとして定義される。例えば、しきい値電圧Vth1は、電位差Vgs(その絶対値)を増加させてドレイン電流を増やしていくときに、ドレイン電流が所定の基準電流に等しくなったときの電位差Vgsとして定義される。トランジスタQ1において、電位差Vgsがしきい値電圧Vth1以上のとき、ドレイン電流は、ソースとドレインとの間の電位差Vdsに依存せずに一定となる。しきい値電圧Vth1は、複数の電位差Vgsについてドレイン電圧とドレイン電流との関係を求め、飽和領域において、ドレイン電圧を固定してドレイン電流の1/2乗とVgsとの関係を求め、その関係におけるX軸の切片の電圧(ドレイン電流の1/2乗が0となるVgs)を求めることで得られた電圧としても定義され得る。 Here, generally, the threshold voltage V th1 of the transistor Q1 is defined as a potential difference Vgs between the gate G and the source S when the drain current starts to flow. For example, the threshold voltage V th1 is defined as the potential difference Vgs when the drain current becomes equal to a predetermined reference current when the drain current is increased by increasing the potential difference Vgs (its absolute value). In the transistor Q1, when the potential difference Vgs is equal to or higher than the threshold voltage Vth1 , the drain current is constant without depending on the potential difference Vds between the source and the drain. For the threshold voltage V th1 , the relationship between the drain voltage and the drain current is obtained for a plurality of potential differences Vgs, and in the saturation region, the drain voltage is fixed and the relationship between the drain power ½ power and Vgs is obtained. It can also be defined as a voltage obtained by obtaining the voltage of the intercept of the X axis in the relationship (Vgs at which the drain current half power is 0).
ワイヤーハーネス17において破損などが生じ、供給側のワイヤーハーネス17の配線が直接に第2の電源端子20に接続された箇所に接触した場合、第1の電源端子13から供給される電流は、直列抵抗R1及びトランジスタQ1を通じて、負荷RLを通らずに第2の電源端子20に流れ込むことになる。この場合、トランジスタQ1のドレイン電流は通常時よりも大きくなり、直列抵抗R1における電圧降下VR1は、通常時のものに比べてドレイン電流が大きくなった分だけ大きくなる。
When damage or the like occurs in the
分圧回路15が生成するゲート電圧VGは、ドレイン電流が大きくなっても変化しない。つまり、トランジスタQ1のゲートGに印加される電圧は変化しない。ドレイン電流の増加に伴って直列抵抗R1における電圧降下VR1が大きくなると、トランジスタQ1のゲートGとソースSとの間の電位差Vgs(その絶対値)は、電圧降下VR1が増加した分だけ減少する。電位差Vgsが、トランジスタQ1のONのしきい値電圧Vth1よりも小さくなると、トランジスタQ1は非飽和領域で動作し、ドレイン電流が低下する。
Gate voltage V G of the
本実施形態では、分圧回路15が生成するゲート電圧VGは、短絡などが生じて過大電流が生じたときに、その過大電流に対して、電位差Vgsが、トランジスタQ1のONのしきい値電圧Vth1よりも低くなるように設定されている。具体的には、過大電流をIoとしたとき、ゲート電圧VGは、|Vcc−VG|<|Vth1|+Io×R1が満たされる電圧に設定される。本実施形態において、トランジスタQ1がOFFするときのしきい値電圧(第2のしきい値電圧)をVth2としたとき、|V−VG|>|Vth2|+Io×R1が満たされることが好ましい。OFFのしきい値電圧Vth2は、例えば、ゲートGとソースSとの間の電位差Vgs(その絶対値)を低下させてドレイン電流を減少させていったときに、ドレイン電流が0になるときの電位差Vgsとして定義される。この場合、過大電流が生じたとき、トランジスタQ1を完全にOFFにしない範囲において動作させることができる。
In the present embodiment, the gate voltage V G of the
出力ドライバ回路10において、トランジスタQ1のゲートGとソースSとの間の電位差Vgsがしきい値電圧Vth1を下回り、トランジスタQ1のドレイン電流が低下すると、それに伴い、直列抵抗R1における電圧降下VR1は低下する。電位差Vgs及びドレイン電流は、直列抵抗R1の抵抗値で規定される定数に依存して収束し、ドレイン電流は、あらかじめ設定された電流値を超えない。その結果、ワイヤーハーネス17が破損して電流が増加しても、電流制限がかかることになる。その際、電位差Vgsは、トランジスタQ1のONのしきい値Vth1とOFFのしきい値Vth2との間の値を取る。別の言い方をすれば、トランジスタQ1は、ONの領域とOFFの領域との間で動作する。
In the
本実施形態では、出力ドライバ回路10は、第1の電源端子13とトランジスタQ1のソースSとの間に直列抵抗R1を有する。また、トランジスタQ1のON時に、トランジスタQ1のゲートGには、分圧回路15を用いて、通常時におけるゲートGとソースSとの間の電位差Vgsがしきい値電圧Vth1よりも少し高い電圧となるように設定された電圧が印加される。出力ドライバ回路10において、短絡などが生じてトランジスタQ1のドレイン電流が増加すると、その分だけ直列抵抗R1の電圧降下が増加し、ソースSの電位がゲートGの電位に近づく。電位差Vgsがしきい値電圧Vth1を下回ると、トランジスタQ1はON状態を維持できず、ドレイン電流が減少する。トランジスタQ1と直列抵抗R1と分圧回路15の分圧抵抗R3及びR5とを、あらかじめ部品定格内でトランジスタQ1のONを維持できない定数を選定して実装しておけば、回路部品が破損するのを防止できる。このため、信頼性を向上することができ、また、保守性を改善することができる。本実施形態では、例えばワイヤーハーネス17が短絡しても、回路部品の破損が防止できるため、発煙又は発火に至る事故を未然に防止でき、出力ドライバ回路10が搭載される車両などの延焼を防止できる。
In the present embodiment, the
また、本実施形態において、トランジスタQ1は、通常のONの際は、飽和領域で使用される。トランジスタQ1は、非常時のワイヤーハーネス17などの短絡時は、非飽和領域で動作する。本実施形態では、通常時と非常時の動作を、1つのトランジスタQ1を使用して機能実現できるため、部品点数が少なくて済み、出力ドライバ回路10を安価に製造可能である。さらに、本実施形態では、ワイヤーハーネス17の破損時にトランジスタQ1の保護が可能であるため、ワイヤーハーネス自身の特別な保護を行う必要がない。例えば、ワイヤーハーネス17に2重絶縁ワイヤーハーネスを使用し、或いは電気配管を使用する必要はない。本実施形態では、この点においても費用の削減が可能である。
In the present embodiment, the transistor Q1 is used in the saturation region when normally ON. The transistor Q1 operates in a non-saturated region when the
以下、数値例を用いて説明する。まず、トランジスタQ1のしきい値電圧Vth1及びVth2について説明する。図2は、トランジスタの動作のトランジェント解析に用いた回路モデルを示す。本発明者は、図2に示される回路モデルを用いて、トランジスタQ1の動作を、Spiceを用いてトランジェント解析した。トランジェント解析において、トランジスタQ1には、pチャネル型のFETであるIRF9510を用いた。図2に示される回路モデルにおいて、トランジスタQ1のゲートには抵抗R4を介して可変電圧電源が接続されている。トランジェント解析では、可変電圧電源が出力する電圧を、0Vから12Vまでの範囲で徐々に変化させた。 Hereinafter, description will be made using numerical examples. First, the threshold voltages V th1 and V th2 of the transistor Q1 will be described. FIG. 2 shows a circuit model used for transient analysis of transistor operation. The present inventor conducted a transient analysis of the operation of the transistor Q1 using Spice using the circuit model shown in FIG. In the transient analysis, IRF9510, which is a p-channel FET, was used as the transistor Q1. In the circuit model shown in FIG. 2, a variable voltage power supply is connected to the gate of the transistor Q1 via a resistor R4. In the transient analysis, the voltage output from the variable voltage power supply was gradually changed in the range from 0V to 12V.
以下の数値例において、設計目標として、負荷RLの負荷電流は1A以上であるとする。しきい値電圧Vth及びソースとドレインとの間の抵抗Rdsは、トランジスタQ1のドレイン電流に依存して変化する。本発明者は、ドレイン電流は設計目標として1.2A程度の電流とし、シミュレーションを用いてしきい値電圧Vthの確認を行った。抵抗R4の抵抗値は10kΩとし、負荷RLの抵抗値は8.2Ωとした。なお、図2に示されるように、トランジスタQ1の動作の解析に用いられる回路モデルにおいて、直列抵抗R1は省略されている。 In the following numerical examples, it is assumed that the load current of the load RL is 1 A or more as a design target. The threshold voltage Vth and the resistance Rds between the source and the drain vary depending on the drain current of the transistor Q1. The inventors set the drain current to a current of about 1.2 A as a design target, and confirmed the threshold voltage Vth using simulation. The resistance value of the resistor R4 was 10 kΩ, and the resistance value of the load RL was 8.2Ω. As shown in FIG. 2, the series resistor R1 is omitted in the circuit model used for analyzing the operation of the transistor Q1.
図3は、トランジスタQ1の動作時のトランジェント波形を示す。図3において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、ゲート電圧を12Vから0Vまで徐々に変化させつつ、図2のA点の電圧(VA)、B点の電圧(VB)、C点を流れる電流(IC)、及びD点の電圧(VD)を求めた。A点の電圧VAはトランジスタQ1のゲート電圧に相当し、B点の電圧はソース電圧に相当する。電圧VAと電圧VBとの差は、トランジスタQ1におけるゲートとソースとの間の電位差Vgsに相当する。また、C点を流れる電流ICはトランジスタQ1のドレイン電流(負荷電流)に相当し、D点の電圧VDは負荷に供給される電圧に相当する。 FIG. 3 shows a transient waveform during the operation of the transistor Q1. In FIG. 3, the vertical axis represents voltage or current, and the horizontal axis represents time. In the transient analysis, while gradually changing the gate voltage from 12V to 0V, the voltage at point A (VA), voltage at point B (VB), current flowing through point C (IC), and voltage at point D in FIG. (VD) was determined. The voltage VA at the point A corresponds to the gate voltage of the transistor Q1, and the voltage at the point B corresponds to the source voltage. The difference between the voltage VA and the voltage VB corresponds to the potential difference Vgs between the gate and the source in the transistor Q1. The current IC flowing through the point C corresponds to the drain current (load current) of the transistor Q1, and the voltage VD at the point D corresponds to the voltage supplied to the load.
電圧VAが12Vのとき、ゲートとソースとの間の電位差Vgsは0Vであり、電流ICは0である。電圧VAを12Vから徐々に低下させていくと、時刻t11で電流ICが流れ始めた。このときの電圧VAは8.866Vであった。時刻t11における電圧VAと電圧VB(電源電圧)との差を、トランジスタQ1のOFFのしきい値電圧Vth2と定義すると、しきい値電圧Vth2は、VA−VB=8.866−12≒−3.1Vとなる。 When the voltage VA is 12V, the potential difference Vgs between the gate and the source is 0V, and the current IC is 0. When the voltage VA was gradually decreased from 12V, the current IC began to flow at time t11. The voltage VA at this time was 8.866V. When the difference between the voltage VA and the voltage VB (power supply voltage) at time t11 is defined as the threshold voltage V th2 of the transistor Q1 being OFF, the threshold voltage V th2 is VA−VB = 8.866-12≈ -3.1V.
電圧VAを更に低下させていくと、ゲートとソースとの間の電位差Vgsが増加するに連れて、ドレイン電流である電流ICは増加していった。電位差Vgsが十分に大きくなると、トランジスタQ1はONとなり、電圧VAを変化させても、電流ICの大きさはほぼ一定となった。 As the voltage VA was further lowered, the current IC as the drain current increased as the potential difference Vgs between the gate and the source increased. When the potential difference Vgs becomes sufficiently large, the transistor Q1 is turned on, and the magnitude of the current IC becomes almost constant even when the voltage VA is changed.
図3を参照すると、電流ICは、時刻t12以降、ほぼ一定となっていることがわかる。電流ICが一定になり始める時刻t12における電圧VAは4.817Vであった。時刻t12における電圧VAと電圧VBとの差を、トランジスタQ1のONのしきい値電圧Vth1と定義すると、しきい値電圧Vth1は、VA−VB=4.817−12≒−7.2Vとなる。ゲートとソースとの間の電位差Vgsがしきい値電圧Vth1以上となっている時刻t12以降において、電圧VDで示されるように、負荷RLには十分な大きさの電圧が供給された。 Referring to FIG. 3, it can be seen that the current IC is substantially constant after time t12. The voltage VA at time t12 when the current IC starts to be constant was 4.817V. When the difference between the voltage VA and the voltage VB at time t12 is defined as the threshold voltage V th1 of the transistor Q1 being ON, the threshold voltage V th1 is VA−VB = 4.817−12≈−7.2V. It becomes. After time t12 when the potential difference Vgs between the gate and the source is equal to or higher than the threshold voltage Vth1 , a sufficiently large voltage is supplied to the load RL as indicated by the voltage VD.
次いで、出力ドライバ回路10の通常動作時の動作について説明する。図4は、出力ドライバ回路の通常動作時のトランジェント解析に用いた回路モデルを示す。本発明者は、図4に示される回路モデルを用いて、出力ドライバ回路の通常動作時の動作を、Spiceを用いてトランジェント解析した。
Next, the operation of the
トランジェント解析において、図2の回路モデルと同様に、トランジスタQ1には、pチャネル型のFETであるIRF9510を用いた。また、負荷RLの抵抗値は8.2Ωとした。直列抵抗R1には2W品の抵抗を用い、直列抵抗R1の抵抗値は、正常動作時に1V未満の電圧降下とすることを見込んで、E24系列から0.74Ωとした。分圧回路15(図1を参照)の分圧抵抗R3及びR5の抵抗値は、設計目標としてゲートとソースとの間の電位差Vgsが8V程度となるように、E24系列からそれぞれ82kΩ及び39kΩとした。スイッチ回路22(図1を参照)を構成するトランジスタQ2には、npn型のバイポーラトランジスタ2N2484を用い、抵抗R4の抵抗値は3kΩとした。 In the transient analysis, the IRF9510, which is a p-channel FET, was used as the transistor Q1 as in the circuit model of FIG. The resistance value of the load RL was set to 8.2Ω. The series resistor R1 is a 2W resistor, and the resistance value of the series resistor R1 is 0.74Ω from the E24 series in anticipation of a voltage drop of less than 1V during normal operation. The resistance values of the voltage dividing resistors R3 and R5 of the voltage dividing circuit 15 (see FIG. 1) are 82 kΩ and 39 kΩ, respectively, from the E24 series so that the potential difference Vgs between the gate and the source is about 8 V as a design target. did. An npn bipolar transistor 2N2484 is used as the transistor Q2 constituting the switch circuit 22 (see FIG. 1), and the resistance value of the resistor R4 is 3 kΩ.
図5は、出力ドライバ回路の通常動作時におけるトランジェント波形を示す。図5において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、制御信号端子14に入力する制御信号Sinを高電圧と低電圧との間で切り替えつつ、図4のA点の電圧(VA)、B点の電圧(VB)、C点を流れる電流(IC)、及びD点の電圧(VD)を求めた。A点の電圧VAはトランジスタQ1のゲート電圧に相当し、B点の電圧はソース電圧に相当し、C点を流れる電流ICはトランジスタQ1のドレイン電流(負荷電流)に相当し、D点の電圧VDは負荷に供給される電圧に相当する。電源電圧と電圧VBとの差は直列抵抗R1における電圧降下に相当する。
FIG. 5 shows a transient waveform during normal operation of the output driver circuit. In FIG. 5, the vertical axis represents voltage or current, and the horizontal axis represents time. In the transient analysis, the control signal Sin input to the
時刻t21でトランジスタQ2がONすると、分圧抵抗R3と分圧抵抗R5との接続ノードの電圧は3.84Vとなり、トランジスタQ1のゲート電圧である電圧VAは約3.84Vになった。このとき、トランジスタQ1のゲートとソースとの間の電位差Vgsはしきい値電圧Vth1よりも大きく、トランジスタQ1がONすることで、負荷電流でもある電流ICが流れ始めた。 When the transistor Q2 is turned on at time t21, the voltage at the connection node between the voltage dividing resistor R3 and the voltage dividing resistor R5 becomes 3.84V, and the voltage VA that is the gate voltage of the transistor Q1 becomes about 3.84V. At this time, the potential difference Vgs between the gate and the source of the transistor Q1 is larger than the threshold voltage Vth1 , and when the transistor Q1 is turned on, a current IC that is also a load current starts to flow.
時刻21でトランジスタQ1がONした後、電流ICは1.19Aであった。電流ICが流れることで、トランジスタQ1のソース電圧である電圧VBは11.12V程度となった。別の言い方をすると、電流ICに伴う直列抵抗R1の電圧降下は0.88V程度であった。電圧VAは、例えば異常時の負荷電流に対して、電流ICがその異常時の負荷電流になった場合にゲートとソースとの電位差Vgsがしきい値電圧Vth1よりも低くなるように設定されているものとする。電圧VAは、通常動作時に直列抵抗R1に電圧降下が生じてもゲートとソースとの電位差Vgsがしきい値電圧Vth1以下とならないように設定されており、トランジスタQ1はONを維持できた。 After the transistor Q1 was turned on at time 21, the current IC was 1.19A. As the current IC flows, the voltage VB, which is the source voltage of the transistor Q1, is about 11.12V. In other words, the voltage drop of the series resistor R1 accompanying the current IC was about 0.88V. The voltage VA is set such that the potential difference Vgs between the gate and the source becomes lower than the threshold voltage V th1 when the current IC becomes the load current at the time of abnormality with respect to the load current at the time of abnormality, for example. It shall be. The voltage VA is set so that the potential difference Vgs between the gate and the source does not become the threshold voltage Vth1 or less even when a voltage drop occurs in the series resistor R1 during normal operation, and the transistor Q1 can be kept ON.
トランジスタQ1がONのとき、負荷に供給される電圧である電圧VDは、9.75V程度であり、負荷RLに十分な大きさの電圧が供給されることが確認できた。時刻t22でスイッチ回路22のトランジスタQ2がOFFし、電圧VAが電源電圧12Vになると、トランジスタQ1はOFFした。このとき、電流ICは0になり、電圧VBは12Vになり、電圧VDは0Vとなった。
When the transistor Q1 is ON, the voltage VD that is a voltage supplied to the load is about 9.75 V, and it was confirmed that a sufficiently large voltage was supplied to the load RL. When the transistor Q2 of the
続いて、短絡などが生じた場合の出力ドライバ回路10の動作について説明する。図6は、出力ドライバ回路の短絡故障時のトランジェント解析に用いた回路モデルを示す。図6に示される回路モデルは、トランジスタQ1のドレインと負荷RLとの間においてワイヤーハーネス17に破損などが生じて、トランジスタQ1のドレインが低抵抗な短絡抵抗R6を介して第2の電源端子20に接続されている点で、図4に示される回路モデルと異なる。短絡抵抗R6の抵抗値は0.001Ωとした。本発明者は、図6に示される回路モデルを用いて、出力ドライバ回路の短絡(地絡)故障発生時の動作を、Spiceを用いてトランジェント解析した。
Next, the operation of the
図7は、出力ドライバ回路の短絡故障発生時におけるトランジェント波形を示す。図7において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、通常動作時の解析と同様に、制御信号端子14に入力する制御信号Sinを高電圧と低電圧との間で切り替えつつ、図6のA点の電圧(VA)、B点の電圧(VB)、C点を流れる電流(IC)、及びD点の電圧(VD)を求めた。A点の電圧VAはトランジスタQ1のゲート電圧に相当し、B点の電圧はソース電圧に相当し、C点を流れる電流ICはトランジスタQ1のドレイン電流(負荷電流)に相当し、D点の電圧VDは負荷に供給される電圧に相当する。
FIG. 7 shows a transient waveform when a short circuit fault occurs in the output driver circuit. In FIG. 7, the vertical axis represents voltage or current, and the horizontal axis represents time. In the transient analysis, the control signal Sin input to the
時刻t31でトランジスタQ2がONすると、分圧抵抗R3と分圧抵抗R5との接続ノードの電圧は3.84Vとなり、トランジスタQ1のゲート電圧である電圧VAは約3.84Vになった。この点は、図5に示されるものと同様である。トランジスタQ1のゲートとソースとの間の電位差Vgsがしきい値電圧Vth1よりも大きくなると、トランジスタQ1がONし、負荷電流でもある電流ICが流れ始める。このとき、トランジスタQ1のドレインは短絡抵抗R6を通じて接地されており、通常時よりも大きな電流が電流ICとして流れ始める。 When the transistor Q2 is turned on at time t31, the voltage at the connection node between the voltage dividing resistor R3 and the voltage dividing resistor R5 becomes 3.84V, and the voltage VA that is the gate voltage of the transistor Q1 becomes about 3.84V. This is the same as that shown in FIG. When the potential difference Vgs between the gate and the source of the transistor Q1 becomes larger than the threshold voltage Vth1 , the transistor Q1 is turned on and a current IC that is also a load current starts to flow. At this time, the drain of the transistor Q1 is grounded through the short-circuit resistor R6, and a larger current than usual starts to flow as the current IC.
電流ICとして通常時よりも大きい電流が流れ始めると、電流が増加した分だけ直列抵抗R1の電圧降下が大きくなり、その分だけトランジスタQ1のソース電圧である電圧VBが低下する。電圧VBが低下すると、電圧VAと電圧VBとの差が小さくなる。ゲートとソースとの間の電位差Vgsがしきい値電圧Vth1よりも小さくなると、トランジスタQ1がONを維持できなくなる。トランジスタQ1がONを維持できないことで、電流ICが減少して電圧VBは上昇し、電位差Vgsは大きくなる。このような動作の結果、電流ICは1.6Aとなり、電圧VBは10.8Vになった。電位差Vgsは、3.84V−10.8V=−6.96Vであり、この電位差(その絶対値)は、上記したしきい値電圧Vth1の絶対値(7.2V)よりも低い。 When a current larger than the normal time starts to flow as the current IC, the voltage drop of the series resistor R1 increases as the current increases, and the voltage VB that is the source voltage of the transistor Q1 decreases accordingly. When the voltage VB decreases, the difference between the voltage VA and the voltage VB decreases. When the potential difference Vgs between the gate and the source becomes smaller than the threshold voltage Vth1 , the transistor Q1 cannot be kept ON. Since the transistor Q1 cannot be kept ON, the current IC decreases, the voltage VB increases, and the potential difference Vgs increases. As a result of such an operation, the current IC was 1.6 A, and the voltage VB was 10.8 V. Potential difference Vgs is the 3.84V-10.8V = -6.96V, this potential difference (absolute value thereof), the absolute value of the threshold voltage V th1 described above is lower than (7.2V).
トランジスタQ1のドレインは低抵抗の短絡抵抗R6を通じて接地されているため、電圧VDはほぼ0のまま変化しない。トランジスタQ1は、電位差Vgsがしきい値電圧Vth1よりも低い状態で動作を続け、出力ドライバ回路10において、電流ICを1.6Aに制限できることが確認された。時刻t32でスイッチ回路22のトランジスタQ2がOFFし、電圧VAが電源電圧12Vになると、トランジスタQ1はOFFし、電流ICは0になり、電圧VBは12Vになった。
Since the drain of the transistor Q1 is grounded through the low-resistance short-circuit resistor R6, the voltage VD remains almost zero. Transistor Q1, the potential difference Vgs continues to operate in lower than the threshold voltage V th1, the
以上の具体的な数値例からも理解されるように、本実施形態に係る出力ドライバ回路10は、特許文献2とは異なり、ゲートとソースの間にバイポーラトランジスタを設けることなく出力電流の制限が可能である。従って、本実施形態に係る出力ドライバ回路10は、部品点数の増加を抑えつつ、短絡などの事象にも対処することが可能である。
As can be understood from the above specific numerical examples, the
引き続き、本発明の第2実施形態を説明する。図8は、本発明の第2実施形態に係る出力ドライバ回路を示す。出力ドライバ回路10aは、トランジスタQ1、直列抵抗R1、及びロジックゲート16を有する。ロジックゲート(ロジック回路)16は、例えばTTL(Transistor-transistor logic)回路、又はCMOS(Complementary Metal Oxide Semiconductor)回路で構成される。
Next, a second embodiment of the present invention will be described. FIG. 8 shows an output driver circuit according to the second embodiment of the present invention. The
本実施形態では、トランジスタQ1には、nチャネル型の電界効果トランジスタが用いられる。トランジスタQ1のドレインDは、ワイヤーハーネス17を介して負荷RLに接続され、更に負荷RLを介して、例えば+12Vの直流電源が接続される第1の電源端子13に接続される。トランジスタQ1のソースSは、直列抵抗R1を介して、接地電位が与えられる第2の電源端子20に接続される。トランジスタQ1がONのとき、ワイヤーハーネス17が第2の電源端子20に接続され、負荷RLに電流が供給される。トランジスタQ1がOFFのとき、負荷RLには電流が供給されない。
In the present embodiment, an n-channel field effect transistor is used as the transistor Q1. The drain D of the transistor Q1 is connected to the load RL via the
本実施形態では、分圧回路15及びスイッチ回路22(図1を参照)に代えて、ロジックゲート16が用いられる。ロジックゲート16は、ゲート電圧生成回路を構成し、トランジスタQ1のゲートに所定の電圧を出力する。ロジックゲート16は、制御信号端子14に接続されており、制御信号端子14から入力される制御信号Sinに応じて、トランジスタQ1のゲートGに出力する電圧(ゲート電圧)を、所定の電圧と0Vとの間で切り替える。
In this embodiment, a
制御信号Sinは、例えば0Vと5Vの論理レベルを有している。ロジックゲート16は、制御信号Sinが0V(Lowレベル)のときゲート電圧を0Vとし、制御信号Sinが5V(Highレベル)のときゲート電圧を所定の電圧とする。一般には、ロジックゲート16の出力電圧は5V以下である。本実施形態において、トランジスタQ1にnチャネル型のFETが用いられる場合は、接地電位が基準の電位であるため、トランジスタQ1のゲートGにロジックゲート16を直接に接続して使用できる。
The control signal Sin has logic levels of 0V and 5V, for example. The
ロジックゲート16が出力する所定の電圧は、通常使用時、つまりワイヤーハーネス17などに短絡などが生じていない状態で使用されているときに、トランジスタQ1のゲートとソースとの間の電位差Vgsが、トランジスタQ1のON時のしきい値電圧Vth1よりも少し高くなるように設定されている。電位差Vgsがしきい値電圧Vth1より大きいことで、トランジスタQ1はONとなる飽和領域で動作する。この場合、トランジスタQ1のソースSとドレインDとの間に電流(ドレイン電流)が流れ、負荷RLに負荷電流が流れる。
The predetermined voltage output from the
本実施形態においても、トランジスタQ1のソースSには、直列抵抗R1が直列に接続されており、トランジスタQ1がONの状態で負荷RLに負荷電流が流れると、直列抵抗R1において電圧降下が発生する。トランジスタQ1のゲートGとソースSとの間の電位差Vgsは、ロジックゲート16が出力する所定の電圧(ゲート電圧)をVGとしたとき、Vgs=VG−R1×Iで表される。つまり、電位差Vgsは、ゲート電圧VGに対して、直列抵抗R1の電圧降下分だけ低くなる。
Also in this embodiment, the series resistor R1 is connected in series to the source S of the transistor Q1, and when a load current flows through the load RL while the transistor Q1 is ON, a voltage drop occurs in the series resistor R1. . Potential difference Vgs between the gate G and the source S of the transistor Q1, when a predetermined
本実施形態において、直列抵抗R1の抵抗値とロジックゲート16が出力するゲート電圧VGとは、短絡などが生じていない通常の状態における負荷電流、例えば負荷RLの定格電流Irに対して、電位差Vgsが、トランジスタQ1のONのしきい値電圧Vth1以上となるように設定されている。具体的には、ゲート電圧VGは、VG≧Vth1+Ir×R1が満たされる電圧に設定される。
In the present embodiment, the gate voltage V G of the resistance value and the
ワイヤーハーネス17において破損などが生じ、ワイヤーハーネス17の配線が直接に第1の電源端子13に接続された箇所に接触した場合、その接触箇所を通じて負荷RLを通らずにトランジスタQ1に向けて電流がながれ、その電流が、トランジスタQ1から直列抵抗R1を通じて第2の電源端子20に流れ込むことになる。この場合、トランジスタQ1のドレイン電流は通常時よりも大きくなり、直列抵抗R1における電圧降下VR1は、通常時のものに比べてドレイン電流が大きくなった分だけ大きくなる。
When damage or the like occurs in the
ロジックゲート16が出力するゲート電圧VGは、ドレイン電流が大きくなっても変化しない。つまり、トランジスタQ1のゲートGに印加される電圧は変化しない。ドレイン電流の増加に伴って直列抵抗R1における電圧降下VR1が大きくなると、トランジスタQ1のゲートGとソースSとの間の電位差Vgsは、電圧降下VR1が増加した分だけ減少する。電位差Vgsが、トランジスタQ1のONのしきい値電圧Vth1よりも小さくなると、トランジスタQ1は非飽和領域で動作し、ドレイン電流が低下する。
Gate voltage V G of
本実施形態では、ロジックゲート16が出力するゲート電圧VGは、短絡などが生じて過大電流が生じたときに、その過大電流に対して、電位差Vgsが、トランジスタQ1のONのしきい値電圧Vth1よりも低くなるように設定されている。具体的には、過大電流をIoとしたとき、電圧VGは、VG<Vth1+Io×R1が満たされる電圧に設定される。本実施形態において、トランジスタQ1がOFFするときのしきい値電圧をVth2としたとき、VG>Vth2+Io×R1が満たされることが好ましい。この場合、過大電流が生じたとき、トランジスタQ1を完全にOFFにしない範囲において動作させることができる。
In the present embodiment, the gate voltage V G output from the
以下、数値例を用いて説明する。まず、出力ドライバ回路10aの通常動作時の動作について説明する。図9は、出力ドライバ回路の通常動作時のトランジェント解析に用いた回路モデルを示す。本発明者は、図9に示される回路モデルを用いて、出力ドライバ回路の通常動作時の動作を、Spiceを用いてトランジェント解析した。トランジェント解析において、トランジスタQ1には、nチャネル型のFETであるIRF1010Gを用いた。また、直列抵抗R1の抵抗値は0.47Ωとし、負荷RLの抵抗値は8Ωとした。
Hereinafter, description will be made using numerical examples. First, the operation during normal operation of the
図10は、出力ドライバ回路10aの通常動作時におけるトランジェント波形を示す。図10において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、制御信号端子14に入力する制御信号Sinを高電圧と低電圧との間で切り替えつつ、図9のA点の電圧(VA)、B点の電圧(VB)、C点の電圧(VC)、及びD点を流れる電流(ID)を求めた。A点の電圧VAはトランジスタQ1のソース電圧に相当し、B点の電圧は負荷RLの電源端子13とは反対側の電圧に相当し、C点の電圧はトランジスタQ1のゲート電圧に相当し、D点を流れる電流IDはトランジスタQ1のドレイン電流(負荷電流)に相当する。電圧VCと電圧VAとの差は、トランジスタQ1におけるゲートとソースとの間の電位差Vgsに相当し、電源電圧と電圧VBとの差は負荷RLの電圧降下(印加電圧)に相当する。
FIG. 10 shows a transient waveform during normal operation of the
時刻t21でロジックゲート16がゲート電圧VGを出力すると、電圧VCは4.96Vとなった。このとき、トランジスタQ1のゲートとソースとの間の電位差Vgsはしきい値電圧Vth1よりも大きく、トランジスタQ1がONすることで、負荷電流である電流IDが流れ始めた。電流IDは1.4Aであった。電流IDが流れ、直列抵抗R1に電圧降下が生じることで、トランジスタQ1のソース電圧である電圧VAは0.66Vとなった。電圧VCは、通常動作時に直列抵抗R1に電圧降下が生じてもゲートとソースとの電位差Vgsがしきい値電圧Vth1以下とならないように設定されており、トランジスタQ1はONを維持できた。
If a
トランジスタQ1がONのとき、負荷RLの他端側の電圧VBは0.79Vとなり、負荷RLに印加される電圧は11.21Vであった。時刻t42でロジックゲート16が出力する電圧が0Vとなると、ゲート電圧である電圧VCは0Vになり、トランジスタQ1はOFFした。このとき、電流IDは0になり、電圧VAは0Vになり、電圧VBは12Vとなった。時刻t43でロジックゲート16が電圧VGを出力するとトランジスタQ1がONし、時刻t44でロジックゲート16が0Vを出力するとトランジスタQ1がOFFして、同様な動作が繰り返された。
When the transistor Q1 was ON, the voltage VB on the other end side of the load RL was 0.79V, and the voltage applied to the load RL was 11.21V. When the voltage output from the
次いで、短絡などが生じた場合の出力ドライバ回路10aの動作について説明する。図11は、出力ドライバ回路10aの短絡故障時のトランジェント解析に用いた回路モデルを示す。図11に示される回路モデルは、トランジスタQ1のドレインと負荷RLとの間においてワイヤーハーネス17に破損などが生じて、トランジスタQ1のドレインが低抵抗な短絡抵抗R7を介して第1の電源端子13に接続されている点で、図9に示される回路モデルと異なる。短絡抵抗R7の抵抗値は0.001Ωとした。本発明者は、図11に示される回路モデルを用いて、出力ドライバ回路の短絡(天絡)故障発生時の動作を、Spiceを用いてトランジェント解析した。
Next, the operation of the
図12は、出力ドライバ回路の短絡故障発生時におけるトランジェント波形を示す。図12において、縦軸は電圧又は電流を表し、横軸は時間を表している。トランジェント解析では、制御信号端子14に入力する制御信号Sinを高電圧と低電圧との間で切り替えつつ、図11のA点の電圧(VA)、B点の電圧(VB)、C点の電圧(VC)、及びD点を流れる電流(ID)を求めた。A点の電圧VAはトランジスタQ1のソース電圧に相当し、B点の電圧はワイヤーハーネス17の一端側の電圧に相当し、C点の電圧はトランジスタQ1のゲート電圧に相当し、電流IDはトランジスタQ1のドレイン電流(負荷電流)に相当する。
FIG. 12 shows a transient waveform when a short circuit fault occurs in the output driver circuit. In FIG. 12, the vertical axis represents voltage or current, and the horizontal axis represents time. In the transient analysis, the control signal Sin input to the
時刻t51で、ロジックゲート16がゲート電圧VGを出力すると、トランジスタQ1のゲート電圧である電圧VCは4.96Vとなり、トランジスタQ1がONした。この点は、図10に示されるものと同様である。トランジスタQ1がONすると、トランジスタQ1のドレイン電流でもある電流IDが流れ始める。このとき、トランジスタQ1のドレインは短絡抵抗R7を通じて+12Vの電源端子に接地されており、通常時よりも大きな電流が電流IDとして流れ始める。
At time t51, the
電流IDとして通常時よりも大きい電流が流れ始めると、電流が増加した分だけ直列抵抗R1の電圧降下が大きくなり、その分だけトランジスタQ1のソース電圧である電圧VAが上昇する。電圧VAが上昇すると、電圧VCと電圧VAとの差が小さくなる。ゲートとソースとの間の電位差Vgsがしきい値電圧Vth1よりも小さくなると、トランジスタQ1がONを維持できなくなる。トランジスタQ1がONを維持できないことで、電流IDが減少して電圧VAは減少し、電位差Vgsは大きくなる。このような動作の結果、電流IDは2.8Aとなり、電圧VAは1.31Vになった。 When a current larger than the normal current starts to flow as the current ID, the voltage drop of the series resistor R1 increases as the current increases, and the voltage VA that is the source voltage of the transistor Q1 increases correspondingly. When the voltage VA increases, the difference between the voltage VC and the voltage VA decreases. When the potential difference Vgs between the gate and the source becomes smaller than the threshold voltage Vth1 , the transistor Q1 cannot be kept ON. Since the transistor Q1 cannot be kept ON, the current ID decreases, the voltage VA decreases, and the potential difference Vgs increases. As a result of such an operation, the current ID was 2.8 A, and the voltage VA was 1.31 V.
トランジスタQ1のドレインは低抵抗の短絡抵抗R6を通じて+12V側の電源に接続されているため、電圧VBはほぼ12Vのまま変化しない。トランジスタQ1は、電位差Vgsがしきい値電圧Vth1よりも低い状態で動作を続け、出力ドライバ回路10aにおいて、電流IDを2.8Aに制限できることが確認された。
Since the drain of the transistor Q1 is connected to the power supply on the + 12V side through the low-resistance short-circuit resistor R6, the voltage VB remains almost 12V. Transistor Q1, the potential difference Vgs continues to operate in lower than the threshold voltage V th1, the
時刻t52でロジックゲート16が出力する電圧が0Vとなると、電圧VCは0Vになり、トランジスタQ1はOFFした。このとき、電流IDは0になり、電圧VAは0Vになった。時刻t53でロジックゲート16が電圧VGを出力するとトランジスタQ1がONし、時刻t54でロジックゲート16が0Vを出力するとトランジスタQ1がOFFして、同様な動作が繰り返された。
When the voltage output from the
以上の具体的な数値例からも理解されるように、本実施形態に係る出力ドライバ回路10aにおいても、第1実施形態と同様に、ゲートとソースの間にバイポーラトランジスタを設けることなく出力電流の制限が可能である。従って、本実施形態に係る出力ドライバ回路10aにおいても、部品点数の増加を抑えつつ、短絡などの事象にも対処することが可能である。他の効果も、第1実施形態と同様である。
As can be understood from the above specific numerical examples, in the
なお、第1実施形態ではトランジスタQ1にpチャネル型のFETを用い、第2実施形態ではトランジスタQ1にnチャネル型のFETを用いる例を示したが、これら実施形態において、FETのタイプは特に限定されない。分圧回路15及びスイッチ回路22(図1を参照)が用いられる第1実施形態において、トランジスタQ1にnチャネル型のFETを用いることしてもよい。また、ロジックゲート16が用いられる第2実施形態において、トランジスタQ1にpチャネル型のFETを用いることとしてもよい。pチャネル型のFETが用いる場合は、第1実施形態において説明したものと同様に、負荷RLの高電位側にFETが配置されればよく、nチャネル型のFETが用いられる場合は、第2実施形態において説明したものと同様に、負荷RLの低電位側にFETが配置されればよい。
In the first embodiment, a p-channel FET is used for the transistor Q1, and an n-channel FET is used for the transistor Q1 in the second embodiment. However, in these embodiments, the FET type is particularly limited. Not. In the first embodiment in which the
また、第1実施形態ではゲート電圧生成回路が分圧回路15を含み、第2実施形態ではゲート電圧生成回路がロジックゲート16を含む例を説明したが、これらには限定されない。ゲート電圧生成回路は、トランジスタQ1のゲートに所望の電圧を印加できる任意の回路で構成でき、回路のタイプや構成などは特に限定されない。また、上記各実施形態では、トランジスタQ1と負荷RLとがワイヤーハーネス17を用いて接続される例を示したが、これには限定されない。トランジスタQ1と負荷RLとの接続には、任意の配線材料を用いることが可能である。
In the first embodiment, the gate voltage generation circuit includes the
以上、本発明の実施形態を詳細に説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で上記実施形態に対して変更や修正を加えたものも、本発明に含まれる。 As mentioned above, although embodiment of this invention was described in detail, this invention is not limited to above-described embodiment, A change and correction are added with respect to the said embodiment in the range which does not deviate from the meaning of this invention. Also included in the present invention.
10:出力ドライバ回路
13、20:電源端子
14:制御信号端子
15:分圧回路
16:ロジックゲート
17:ワイヤーハーネス
22:スイッチ回路
Q1、Q2:トランジスタ
R1:直列抵抗
R3、R5:分圧抵抗
R4:抵抗
R6、R7:短絡抵抗
10:
Claims (10)
前記ソースと前記電源の一方の端子との間に直列に挿入される直列抵抗と、
前記電界効果トランジスタのゲートに所定の電圧を印加するゲート電圧生成回路とを備え、
前記所定の電圧をVGとし、前記電源の一方の端子の電圧をVとし、前記負荷の定格電流をIrとし、該定格電流Irよりも大きい短絡発生時の過大電流をIoとし、前記直列抵抗の抵抗値をRとし、前記電界効果トランジスタがオンとなる第1のしきい値電圧をVth1としたとき、下記式、
|Vth1|+Ir×R≦|V−VG|<|Vth1|+Io×R
を満たす出力ドライバ回路。 A field effect transistor having a source connected to one terminal of the power supply and a drain connected to the other terminal of the power supply via a load;
A series resistor inserted in series between the source and one terminal of the power source;
A gate voltage generation circuit for applying a predetermined voltage to the gate of the field effect transistor,
Wherein a predetermined voltage is V G, the voltage of one terminal of the power source and is V, a rated current of the load and I r, the excessive current during short-circuit occurs greater than the constant rated current I r and I o, When the resistance value of the series resistor is R and the first threshold voltage at which the field effect transistor is turned on is V th1 ,
| V th1 | + I r × R ≦ | V−V G | <| V th1 | + I o × R
Output driver circuit that satisfies
|V−VG|>|Vth2|+Io×R
を更に満たす請求項1に記載の出力ドライバ回路。 When the second threshold voltage at which the drain current of the field effect transistor is 0 is V th2 ,
| V−V G |> | V th2 | + I o × R
The output driver circuit according to claim 1, further satisfying:
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