JP2018101808A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can achieve reduction in area while maintaining ESD resistance.SOLUTION: A semiconductor device comprises a power source interconnection, a ground interconnection and a protection circuit. The protection circuit includes: a first transistor connected between the power source interconnection and the ground interconnection; a first resistive element connected with the first transistor in series between the power source interconnection and the ground interconnection; a second transistor connected with the first transistor in parallel between the power source interconnection and the ground interconnection so as to form a current mirror circuit with the first transistor with a gate being connected with a first connection node between the first transistor and the first resistive element; a first capacitive element connected with the second transistor in series between the power source interconnection and the ground interconnection; a first inverter; and a protective transistor which is connected between the power source interconnection and the ground interconnection and as a gate which receives an output of the first inverter. A gate width of the second transistor is smaller than a gate width of the first transistor.SELECTED DRAWING: Figure 3

Description

本開示は、半導体装置に関し、特に、ＥＳＤ（Electro Static Discharge：静電気放電）保護素子を備えた半導体装置に関する。   The present disclosure relates to a semiconductor device, and more particularly, to a semiconductor device including an ESD (Electro Static Discharge) protection element.

近時、半導体装置の高機能化及び高性能化に伴い、Ｉ／Ｏピン（入出力ピン）が数千を超えるような多ピン化の半導体装置が要求されている。このため、一つひとつのＩ／Ｏブロックの面積が、半導体装置全体のサイズ及び価格の低減に大きな影響を及ぼすようになってきている。Ｉ／Ｏブロックの面積に占める割合が大きな素子は、静電気放電保護素子（ＥＳＤ保護素子）及び高駆動力のドライバ素子である。   In recent years, as semiconductor devices have higher functionality and higher performance, semiconductor devices with a multi-pin configuration in which I / O pins (input / output pins) exceed several thousand have been demanded. For this reason, the area of each I / O block has a great influence on the size and price reduction of the entire semiconductor device. Elements having a large proportion of the area of the I / O block are an electrostatic discharge protection element (ESD protection element) and a driver element having a high driving force.

また、プロセス世代が進み、面積縮小化が進むに従ってデバイス耐性が低下するため静電気保護素子（ＥＳＤ保護素子）の性能向上が重要となっており、種々の方式が提案されている（特許文献１）。   Further, as the process generation progresses and the area shrinks, the device resistance decreases. Therefore, it is important to improve the performance of the electrostatic protection element (ESD protection element), and various methods have been proposed (Patent Document 1). .

特開２００６−１２１００７号公報JP 2006-121007 A

しかしながら、上記公報に示される技術は、ＲＣ時定数とインバータとで構成されるＥＳＤ保護素子について開示されているが、ＥＳＤ電流を逃がす間、インバータを駆動させるために抵抗素子Ｒと容量素子Ｃの値を比較的高く設定する必要があった。その結果、面積縮小化させる点で課題となっていた。   However, although the technology disclosed in the above publication is disclosed for an ESD protection element including an RC time constant and an inverter, the resistance element R and the capacitive element C are used to drive the inverter while the ESD current is released. The value had to be set relatively high. As a result, it has been a problem in terms of area reduction.

本開示は、上記の課題を解決するためになされたものであって、ＥＳＤ耐性を維持しつつ面積縮小化を図ることが可能な半導体装置を提供することを目的とする。   The present disclosure has been made to solve the above-described problem, and an object thereof is to provide a semiconductor device capable of reducing the area while maintaining ESD resistance.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施例によれば、半導体装置は、電源配線と、接地配線と、電源配線と接地配線との間に設けられる静電気放電に対する保護回路とを備える。保護回路は、電源配線と接地配線との間に接続された第１のトランジスタと、電源配線と接地配線との間に第１のトランジスタと直列に接続された第１の抵抗素子と、第１のトランジスタと第１の抵抗素子との間の第１の接続ノードがゲートと接続された第１のトランジスタとカレントミラー回路を形成するように、第１のトランジスタと並列に電源配線と接地配線との間に接続された第２のトランジスタと、電源配線と接地配線との間に第２のトランジスタと直列に接続された第１の容量素子と、第２のトランジスタと第１の容量素子との間の第２の接続ノードが入力として接続された第１のインバータと、電源配線と、接地配線との間に接続され、ゲートが第１のインバータの出力を受ける保護トランジスタとを含む。第２のトランジスタのゲート幅は、第１のトランジスタのゲート幅よりも小さい。   According to one embodiment, the semiconductor device includes a power supply wiring, a ground wiring, and a protection circuit against electrostatic discharge provided between the power supply wiring and the ground wiring. The protection circuit includes: a first transistor connected between the power supply wiring and the ground wiring; a first resistance element connected in series with the first transistor between the power supply wiring and the ground wiring; A power supply line and a ground line in parallel with the first transistor so as to form a current mirror circuit with the first transistor in which the first connection node between the first transistor and the first resistance element is connected to the gate. A second transistor connected between the first transistor, a first capacitor connected in series with the second transistor between the power supply wiring and the ground wiring, and a second transistor and a first capacitor. A first inverter having a second connection node therebetween as an input, a power supply wiring, and a protection transistor connected between a ground wiring and a gate receiving an output of the first inverter. The gate width of the second transistor is smaller than the gate width of the first transistor.

一実施例によれば、ＥＳＤ耐性を維持しつつ、面積縮小化を図ることが可能である。   According to one embodiment, it is possible to reduce the area while maintaining ESD resistance.

実施形態１に基づく半導体装置１の全体を説明する図である。1 is a diagram illustrating an entire semiconductor device 1 based on Embodiment 1. FIG. 実施形態１に基づくＩ／Ｏセル５００の回路構成を説明する図である。2 is a diagram illustrating a circuit configuration of an I / O cell 500 based on Embodiment 1. FIG. 実施形態１に基づく電源セル６００の回路構成を説明する図である。It is a figure explaining the circuit structure of the power supply cell 600 based on Embodiment 1. FIG. ＥＳＤ電流が流入された場合の各ノードおよび電源線ＶＭの遷移を説明する図である。It is a figure explaining the transition of each node and power supply line VM when an ESD current flows in. 比較例となる保護回路の構成を説明する図である。It is a figure explaining the structure of the protection circuit used as a comparative example. 比較例の保護回路と実施形態１に従う電源セル６００のレイアウトを比較する図である。It is a figure which compares the protection circuit of a comparative example, and the layout of the power supply cell 600 according to Embodiment 1. FIG. 実施形態１に従う電源セル６００のカレントミラー回路のレイアウト構成を説明する図である。It is a figure explaining the layout structure of the current mirror circuit of the power supply cell 600 according to Embodiment 1. FIG. 実施形態１に従う電源セル６００の抵抗素子のレイアウト構成を説明する図である。It is a figure explaining the layout structure of the resistive element of the power supply cell 600 according to Embodiment 1. FIG. 実施形態１の変形例に基づく電源セル６００Ａの回路構成を説明する図である。It is a figure explaining the circuit structure of the power supply cell 600A based on the modification of Embodiment 1. FIG. 実施形態２に基づく電源セル６００Ｂを説明する図である。It is a figure explaining the power supply cell 600B based on Embodiment 2. FIG. 実施形態２の変形例に基づく電源セルの回路構成を説明する図である。It is a figure explaining the circuit structure of the power cell based on the modification of Embodiment 2. FIG. 実施形態３に基づく電源セルの回路構成を説明する図である。It is a figure explaining the circuit structure of the power cell based on Embodiment 3. FIG.

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。また、本実施形態において半導体装置とは、電子回路が集積して形成された半導体ウェハ、それを個片化した半導体チップ個々、及び、単一または複数の半導体チップが樹脂等でパッケージされたもの、のいずれをも指す。   The present embodiment will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated. In this embodiment, the semiconductor device is a semiconductor wafer formed by integrating electronic circuits, individual semiconductor chips obtained by dividing the semiconductor wafer, and single or plural semiconductor chips packaged with a resin or the like. Or any of them.

［実施形態１］
図１は、実施形態１に基づく半導体装置１の全体を説明する図である。 [Embodiment 1]
FIG. 1 is a diagram illustrating an entire semiconductor device 1 according to the first embodiment.

図１に示されるように、半導体装置１は、外周領域に設けられる周回Ｉ／Ｏ領域４と、内側領域に配置され、所定の機能を有するＡＳＩＣ（application specific integrated circuit）として構成されるコアロジック領域２とを備える。   As shown in FIG. 1, a semiconductor device 1 includes a core I / O region 4 provided in an outer peripheral region and a core logic arranged as an ASIC (Application Specific Integrated Circuit) disposed in an inner region and having a predetermined function. Region 2 is provided.

周回Ｉ／Ｏ領域４は、信号の入出力インターフェイスとなるＩ／Ｏセル５００と、外部電源の入力を受ける電源セル６００とが設けられる。ここでは、電源線ＶＭおよび接地線ＧＭが外周領域に配置される場合が示されている。パッドＶＰ，ＧＰが電源用パッド、接地用パッドであり、電源セル６００と接続される。パッドＳＰは、信号用パッドであり、Ｉ／Ｏセル５００と接続される。なお、パッドＶＰ，ＧＰ，ＳＰは、図１の半導体装置１の外周辺に沿って設けられる。   The circular I / O region 4 is provided with an I / O cell 500 serving as a signal input / output interface and a power supply cell 600 that receives an input of an external power supply. Here, a case where the power supply line VM and the ground line GM are arranged in the outer peripheral region is shown. Pads VP and GP are a power supply pad and a grounding pad, and are connected to the power supply cell 600. The pad SP is a signal pad and is connected to the I / O cell 500. The pads VP, GP, and SP are provided along the outer periphery of the semiconductor device 1 in FIG.

図２は、実施形態１に基づくＩ／Ｏセル５００の回路構成を説明する図である。
図２に示されるようにＩ／Ｏセル５００は、保護ダイオードＤ１，Ｄ２と、ＰチャネルＭＯＳトランジスタ５０２と、ＮチャネルＭＯＳトランジスタ５０６と、ドライバ５０４，５０８と、抵抗５１０と、入出力回路５２０とを含む。 FIG. 2 is a diagram illustrating a circuit configuration of the I / O cell 500 based on the first embodiment.
As shown in FIG. 2, the I / O cell 500 includes protection diodes D1 and D2, a P-channel MOS transistor 502, an N-channel MOS transistor 506, drivers 504 and 508, a resistor 510, and an input / output circuit 520. including.

信号パッドＳＰは、ノードＮ４と接続される。ノードＮ４と電源線ＶＭとの間には、保護ダイオードＤ１が設けられ、アノード側がノードＮ４と接続され、カソード側が電源線ＶＭと接続される。ここで、信号パッドＳＰは、入出力用パッドであり、入力信号を受けることが可能であるとともに、出力信号を出力する。   Signal pad SP is connected to node N4. A protection diode D1 is provided between the node N4 and the power supply line VM, the anode side is connected to the node N4, and the cathode side is connected to the power supply line VM. Here, the signal pad SP is an input / output pad, which can receive an input signal and outputs an output signal.

ノードＮ４と接地線ＧＭとの間には、保護ダイオードＤ２が設けられ、アノード側が接地線ＧＭと接続され、カソード側がノードＮ４と接続される。抵抗５１０は、ノードＮ４と入力回路５２２との間に設けられる。   A protection diode D2 is provided between the node N4 and the ground line GM, the anode side is connected to the ground line GM, and the cathode side is connected to the node N4. The resistor 510 is provided between the node N4 and the input circuit 522.

ＰチャネルＭＯＳトランジスタ５０２は、保護ダイオードＤ１と並列に設けられ、ノードＮ４と電源線ＶＭとの間に抵抗５１０を介して直列に接続される。ＰチャネルＭＯＳトランジスタ５０２は、ドライバ５０４の信号の入力を受ける。なお、ドライバ５０４、５０８は、後述するインバータを偶数個備えたものであり、電源はそれぞれ電源線ＶＭ、接地線ＧＭから供給されている。   P-channel MOS transistor 502 is provided in parallel with protection diode D1, and is connected in series via node 510 between node N4 and power supply line VM. P-channel MOS transistor 502 receives a signal input from driver 504. The drivers 504 and 508 are provided with an even number of inverters to be described later, and power is supplied from the power supply line VM and the ground line GM, respectively.

ＮチャネルＭＯＳトランジスタ５０６は、保護ダイオードＤ２と並列に設けられ、ノードＮ４と接地線ＧＭとの間に抵抗５１０を介して直列に接続される。ＮチャネルＭＯＳトランジスタ５０６は、ドライバ５０８の入力を受ける。   N-channel MOS transistor 506 is provided in parallel with protection diode D2, and is connected in series via node 510 between node N4 and ground line GM. N-channel MOS transistor 506 receives an input from driver 508.

入出力回路５２０は、電源線ＶＭと接地線ＧＭとの間に設けられる。
入出力回路５２０は、ドライバ５０４，５０８を駆動する出力論理５２１と、パッドＳＰからの抵抗５１０を介する入力信号を処理する入力回路５２２と、信号レベルを昇圧／降圧するレベルシフタ５２３とを含む。 The input / output circuit 520 is provided between the power supply line VM and the ground line GM.
The input / output circuit 520 includes output logic 521 for driving the drivers 504 and 508, an input circuit 522 for processing an input signal from the pad SP via the resistor 510, and a level shifter 523 for stepping up / stepping down the signal level.

出力論理５２１からの信号に従ってドライバ５０４，５０８のいずれか一方が動作する。そして、ＰチャネルＭＯＳトランジスタ５０２あるいはＮチャネルＭＯＳトランジスタ５０６が導通して信号パッドＳＰから信号を出力する。   One of the drivers 504 and 508 operates according to the signal from the output logic 521. Then, P channel MOS transistor 502 or N channel MOS transistor 506 conducts and outputs a signal from signal pad SP.

図３は、実施形態１に基づく電源セル６００の回路構成を説明する図である。
図３に示されるように、電源セル６００は、パワークランプ回路（保護回路）を構成するＮチャネルＭＯＳトランジスタ６０４と、インバータ６０３と、抵抗素子６０２，６０９と、容量素子６１０と、ＰチャネルＭＯＳトランジスタ６０６，６０７，６０８と、ＮチャネルＭＯＳトランジスタ６１１とを含む。ダイオード６０１は、ＮチャネルＭＯＳトランジスタ６０４の寄生ダイオードである。 FIG. 3 is a diagram illustrating a circuit configuration of the power cell 600 according to the first embodiment.
As shown in FIG. 3, the power supply cell 600 includes an N channel MOS transistor 604, an inverter 603, resistance elements 602 and 609, a capacitor element 610, and a P channel MOS transistor constituting a power clamp circuit (protection circuit). 606, 607, 608 and an N channel MOS transistor 611 are included. Diode 601 is a parasitic diode of N-channel MOS transistor 604.

ダイオード６０１は、アノード側が接地線ＧＭと接続され、カソード側が電源線ＶＭと接続される。   The diode 601 has an anode connected to the ground line GM and a cathode connected to the power supply line VM.

ＮチャネルＭＯＳトランジスタ６０４は、電源線ＶＭと接地線ＧＭとの間に接続され、そのゲートはインバータ６０３の出力ノードＮ２と接続される。   N channel MOS transistor 604 is connected between power supply line VM and ground line GM, and its gate is connected to output node N 2 of inverter 603.

ＰチャネルＭＯＳトランジスタ６０６は、抵抗素子６０９およびＮチャネルＭＯＳトランジスタ６１１と、電源線ＶＭと接地線ＧＭとの間に直列に接続される。   P-channel MOS transistor 606 is connected in series between resistance element 609 and N-channel MOS transistor 611, and power supply line VM and ground line GM.

ＰチャネルＭＯＳトランジスタ６０６は、電源線ＶＭとノードＮ０との間に設けられ、そのゲートは、ノードＮ０と接続される。抵抗素子６０９は、ＰチャネルＭＯＳトランジスタ６０６と直列に接続され、一端側はノードＮ０と接続される。他端側はＮチャネルＭＯＳトランジスタ６１１と接続される。ＮチャネルＭＯＳトランジスタ６１１は、抵抗素子６０９と接地線ＧＭとの間に接続され、そのゲートは出力ノードＮ２と接続される。   P-channel MOS transistor 606 is provided between power supply line VM and node N0, and has its gate connected to node N0. Resistance element 609 is connected in series with P-channel MOS transistor 606, and one end side is connected to node N0. The other end is connected to N channel MOS transistor 611. N channel MOS transistor 611 is connected between resistance element 609 and ground line GM, and has its gate connected to output node N2.

ＰチャネルＭＯＳトランジスタ６０７は、ＰチャネルＭＯＳトランジスタ６０６とカレントミラー回路を形成するように電源線ＶＭとノードＮ１との間に設けられ、そのゲートはノードＮ０と接続される。容量素子６１０は、ノードＮ１を介してＰチャネルＭＯＳトランジスタ６０７と直列に電源線ＶＭと接地線ＧＭとの間に接続される。   P-channel MOS transistor 607 is provided between power supply line VM and node N1 so as to form a current mirror circuit with P-channel MOS transistor 606, and has its gate connected to node N0. Capacitance element 610 is connected between power supply line VM and ground line GM in series with P-channel MOS transistor 607 via node N1.

インバータ６０３は、ノードＮ１を入力側として出力ノードＮ２にノードＮ１の反転信号を出力する。なお、インバータ６０３の電源は図示していないが、電源線ＶＭ及び接地線ＧＭから供給されており、他の実施形態でも同様である。   The inverter 603 outputs the inverted signal of the node N1 to the output node N2 with the node N1 as an input side. In addition, although the power supply of the inverter 603 is not illustrated, it is supplied from the power supply line VM and the ground line GM, and the same applies to other embodiments.

抵抗素子６０２は、ノードＮ２と接地線ＧＭとの間に接続される。インバータ６０３の出力は、抵抗素子６０２を介して接地線ＧＭにプルダウンされているため、インバータ６０３の出力が不所望に変動した際にＮチャネルＭＯＳトランジスタ６０４のゲート入力が変動することを抑制することが可能である。   Resistance element 602 is connected between node N2 and ground line GM. Since the output of the inverter 603 is pulled down to the ground line GM via the resistance element 602, the gate input of the N-channel MOS transistor 604 is suppressed from fluctuating when the output of the inverter 603 fluctuates undesirably. Is possible.

ＮチャネルＭＯＳトランジスタ６１１は、ＰチャネルＭＯＳトランジスタ６０６，６０７および抵抗素子６０９で構成されるカレントミラー回路を活性化する素子として機能する。ＮチャネルＭＯＳトランジスタ６１１がオンすることによりカレントミラー回路が活性化する。一方、ＮチャネルＭＯＳトランジスタ６１１がオフしている場合にはカレントミラー回路は非活性化されている。ここで、カレントミラー回路の活性化とは、カレントミラー回路を構成するトランジスタに電流を流し動作させることであり、他の実施形態でも同様である。ここで、カレントミラー回路の活性化とは、カレントミラー回路を構成するトランジスタに電流を流し動作させることであり、他の実施形態でも同様である。   N-channel MOS transistor 611 functions as an element that activates a current mirror circuit formed of P-channel MOS transistors 606 and 607 and resistance element 609. When the N channel MOS transistor 611 is turned on, the current mirror circuit is activated. On the other hand, when N channel MOS transistor 611 is off, the current mirror circuit is inactivated. Here, the activation of the current mirror circuit means that an operation is performed by passing a current through a transistor constituting the current mirror circuit, and the same applies to other embodiments. Here, the activation of the current mirror circuit means that an operation is performed by passing a current through a transistor constituting the current mirror circuit, and the same applies to other embodiments.

ＰチャネルＭＯＳトランジスタ６０８は、ＰチャネルＭＯＳトランジスタ６０７と並列に電源線ＶＭとノードＮ１との間に接続され、そのゲートは出力ノードＮ２と接続される。当該ＰチャネルＭＯＳトランジスタ６０８は、ＮチャネルＭＯＳトランジスタ６１１と相補的に動作する。すなわち、ＮチャネルＭＯＳトランジスタ６１１がオンしている場合には、ＰチャネルＭＯＳトランジスタ６０８はオフする。一方、ＮチャネルＭＯＳトランジスタ６１１がオフしている定常状態の場合には、ＰチャネルＭＯＳトランジスタ６０８はオンし、電源線ＶＭとノードＮ１とを接続して、ノードＮ１が不所望に変動することを抑制することが可能である。   P-channel MOS transistor 608 is connected between power supply line VM and node N1 in parallel with P-channel MOS transistor 607, and has its gate connected to output node N2. The P channel MOS transistor 608 operates complementarily to the N channel MOS transistor 611. That is, when N channel MOS transistor 611 is on, P channel MOS transistor 608 is off. On the other hand, when the N channel MOS transistor 611 is in the steady state, the P channel MOS transistor 608 is turned on, the power supply line VM and the node N1 are connected, and the node N1 fluctuates undesirably. It is possible to suppress.

なお、ここでは、電源セル６００の一例として、パワークランプ回路の構成について説明したが特にこれに限られず他の回路を構成しても良い。   Although the configuration of the power clamp circuit has been described as an example of the power cell 600 here, the present invention is not limited to this, and another circuit may be configured.

ここで、パッドＶＰにＥＳＤ電流が流入（印加）される場合について説明する。
定常状態において、インバータ６０３の出力ノードＮ２は「Ｌ」レベルに設定されている。従って、ＮチャネルＭＯＳトランジスタ６０４はオフしている。また、ＰチャネルＭＯＳトランジスタ６０８はオンしている。出力ノードＮ２は「Ｌ」レベルであるためＮチャネルＭＯＳトランジスタ６１１はオフしており、カレントミラー回路は非活性化されている。 Here, a case where an ESD current flows into (applies to) the pad VP will be described.
In the steady state, the output node N2 of the inverter 603 is set to the “L” level. Therefore, the N channel MOS transistor 604 is off. Further, the P channel MOS transistor 608 is on. Since output node N2 is at "L" level, N-channel MOS transistor 611 is off, and the current mirror circuit is inactivated.

一方、ＥＳＤ電流による高電圧がパッドＶＰに印加されると、それに追従して電源線ＶＭのレベルは直接的に変化する。これに伴いインバータ６０３を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間に一時的に電位差（Ｖｇｓ）を生じ、ＰチャネルＭＯＳトランジスタがオンする。これにより、出力ノードＮ２のレベルは一時的に「Ｌ」レベルから「Ｈ」レベルに変化する。   On the other hand, when a high voltage due to the ESD current is applied to the pad VP, the level of the power supply line VM changes directly following that. Along with this, a potential difference (Vgs) is temporarily generated between the gate and source of the P-channel MOS transistor constituting inverter 603, and the P-channel MOS transistor is turned on. As a result, the level of the output node N2 temporarily changes from the “L” level to the “H” level.

出力ノードＮ２のゲート電位の変化に伴って、ＮチャネルＭＯＳトランジスタ６０４がオン状態にされ、電源線ＶＭの高電圧が接地線ＧＭに逃がされることになる。   As the gate potential of output node N2 changes, N channel MOS transistor 604 is turned on, and the high voltage of power supply line VM is released to ground line GM.

また、出力ノードＮ２のレベルが「Ｈ」レベルに変化することに伴い、ＰチャネルＭＯＳトランジスタ６０８がオフする。また、ＮチャネルＭＯＳトランジスタ６１１がオンとなり、カレントミラー回路が動作する。   As the level of output node N2 changes to “H” level, P channel MOS transistor 608 is turned off. Further, the N channel MOS transistor 611 is turned on, and the current mirror circuit operates.

カレントミラー回路の活性化に伴い、ＰチャネルＭＯＳトランジスタ６０７を介して電源線ＶＭからノードＮ１と接続される容量素子６１０に対して電流が流入する。その際、ノードＮ１のレベル変化が時定数に従って遅延しながら上昇する。そして、ノードＮ１の電位がインバータ６０３の閾値を超えた場合にインバータ６０３のＮチャネルＭＯＳトランジスタがオンする。これにより、出力ノードＮ２のレベルは再び「Ｌ」レベルに遷移する。   Along with the activation of the current mirror circuit, a current flows from the power supply line VM to the capacitive element 610 connected to the node N1 via the P-channel MOS transistor 607. At that time, the level change of the node N1 rises with a delay according to the time constant. When the potential of node N1 exceeds the threshold value of inverter 603, the N-channel MOS transistor of inverter 603 is turned on. As a result, the level of the output node N2 again transitions to the “L” level.

出力ノードＮ２のゲート電位の変化に伴って、ＮチャネルＭＯＳトランジスタ６０４がオフ状態にされ、電源線ＶＭから接地線ＧＭへの電流の流出が停止する。また、ＮチャネルＭＯＳトランジスタ６１１がオフされ、カレントミラー回路が非活性化される。また、ＰチャネルＭＯＳトランジスタ６０８がオンし、ノードＮ１と電源線ＶＭとが電気的に接続される。これにより、再び定常状態に戻る。   As the gate potential of output node N2 changes, N-channel MOS transistor 604 is turned off, and the outflow of current from power supply line VM to ground line GM stops. Further, N channel MOS transistor 611 is turned off, and the current mirror circuit is deactivated. Also, P channel MOS transistor 608 is turned on, and node N1 and power supply line VM are electrically connected. Thereby, it returns to a steady state again.

図４は、ＥＳＤ電流が流入された場合の各ノードおよび電源線ＶＭの遷移を説明する図である。   FIG. 4 is a diagram for explaining the transition of each node and the power supply line VM when an ESD current flows.

図４に示されるように、出力ノードＮ２のレベルは、一時的に「Ｌ」レベルから「Ｈ」レベルに変化する。これにより、ＮチャネルＭＯＳトランジスタ６０４がオンし、ＥＳＤ電流が接地線ＧＭ側に流れる。   As shown in FIG. 4, the level of output node N2 temporarily changes from “L” level to “H” level. As a result, N channel MOS transistor 604 is turned on, and an ESD current flows to the ground line GM side.

タイミングＰＡに、ＰチャネルＭＯＳトランジスタ６０８がオンし始めることによりノードＮ１の電位が徐々に上昇し始める。   At timing PA, the P-channel MOS transistor 608 starts to turn on, and the potential of the node N1 begins to gradually increase.

そして、出力ノードＮ２のレベルが「Ｌ」レベルとなることにより、再びＮチャネルＭＯＳトランジスタ６０４がオフする。これにより、電源線ＶＭから接地線ＧＭへの電流経路が遮断される。   Then, when the level of output node N2 becomes “L” level, N-channel MOS transistor 604 is turned off again. As a result, the current path from the power supply line VM to the ground line GM is interrupted.

本実施形態１における電源セル６００の保護回路は、カレントミラー回路によりＰチャネルＭＯＳトランジスタ６０７に流れる電流量を調整する方式である。具体的には、抵抗素子６０９およびＰチャネルＭＯＳトランジスタ６０７のゲート幅を調整する。一例として、ＰチャネルＭＯＳトランジスタ６０７のゲート幅をＰチャネルＭＯＳトランジスタ６０６のゲート幅の１／Ｎ（Ｎ：２以上）に設定する。ゲート幅を１／Ｎに設定することによりＰチャネルＭＯＳトランジスタ６０７に流れる電流をＰチャネルＭＯＳトランジスタ６０６に流れる電流の１／Ｎに設定することが可能である。   The protection circuit for the power supply cell 600 in the first embodiment is a method of adjusting the amount of current flowing through the P-channel MOS transistor 607 by a current mirror circuit. Specifically, the gate widths of resistance element 609 and P channel MOS transistor 607 are adjusted. As an example, the gate width of the P channel MOS transistor 607 is set to 1 / N (N: 2 or more) of the gate width of the P channel MOS transistor 606. By setting the gate width to 1 / N, the current flowing through P channel MOS transistor 607 can be set to 1 / N of the current flowing through P channel MOS transistor 606.

本例においては、抵抗素子６０９に基づいてカレントミラー回路のＰチャネルＭＯＳトランジスタ６０６を流れる電流量を調整するとともに、ＰチャネルＭＯＳトランジスタ６０７のゲート幅を調整することにより、ＰチャネルＭＯＳトランジスタ６０７に流れる電流を調整する。これにより抵抗素子６０９の抵抗値を小さく設定することが可能となる。抵抗素子６０９の抵抗値を小さく設定することにより、回路面積を縮小することが可能となる。以下、その点について説明する。   In this example, the amount of current flowing through the P-channel MOS transistor 606 of the current mirror circuit is adjusted based on the resistance element 609 and the gate width of the P-channel MOS transistor 607 is adjusted to flow into the P-channel MOS transistor 607. Adjust the current. As a result, the resistance value of the resistance element 609 can be set small. By setting the resistance value of the resistance element 609 small, the circuit area can be reduced. This will be described below.

図５は、比較例となる保護回路の構成を説明する図である。
図５（Ａ）は、保護回路の構成を説明する図である。当該図に示されるように、パワークランプ回路（保護回路）は、ＮチャネルＭＯＳトランジスタ６０４＃と、インバータ６０３＃と、抵抗素子６０２＃，６０９＃と、容量素子６１０＃とを含む。ダイオード６０１＃は、ＮチャネルＭＯＳトランジスタ６０４＃の寄生ダイオードである。また、電源線ＶＭおよびＧＭには、それぞれ電源パッドＶＰ＃，ＧＰ＃が接続されている。 FIG. 5 is a diagram illustrating a configuration of a protection circuit as a comparative example.
FIG. 5A illustrates a structure of the protection circuit. As shown in the figure, the power clamp circuit (protection circuit) includes an N-channel MOS transistor 604 #, an inverter 603 #, resistance elements 602 # and 609 #, and a capacitance element 610 #. Diode 601 # is a parasitic diode of N-channel MOS transistor 604 #. Further, power supply pads VP # and GP # are connected to the power supply lines VM and GM, respectively.

ここで、パッドＶＰ＃にＥＳＤ電流が流入（印加）される場合について説明する。
定常状態において、インバータ６０３＃の出力ノードＮ２は「Ｌ」レベルに設定されている。従って、ＮチャネルＭＯＳトランジスタ６０４＃はオフしている。 Here, a case where an ESD current flows into (applies to) pad VP # will be described.
In the steady state, output node N2 of inverter 603 # is set to the “L” level. Therefore, N channel MOS transistor 604 # is off.

一方、ＥＳＤ電流による高電圧がパッドＶＰ＃に印加されると、それに追従して電源線ＶＭのレベルは直接的に変化する。これに伴いインバータ６０３＃を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間に一時的に電位差（Ｖｇｓ）を生じ、ＰチャネルＭＯＳトランジスタがオンする。これにより、出力ノードＮ２＃のレベルは一時的に「Ｌ」レベルから「Ｈ」レベルに変化する。   On the other hand, when a high voltage due to the ESD current is applied to the pad VP #, the level of the power supply line VM changes directly following that. Accordingly, a potential difference (Vgs) is temporarily generated between the gate and the source of the P channel MOS transistor constituting inverter 603 #, and the P channel MOS transistor is turned on. As a result, the level of output node N2 # temporarily changes from "L" level to "H" level.

出力ノードＮ２＃のゲート電位の変化に伴って、ＮチャネルＭＯＳトランジスタ６０４がオン状態にされ、電源線ＶＭの高電圧が接地線ＧＭに逃がされることになる。   As the gate potential of output node N2 # changes, N channel MOS transistor 604 is turned on, and the high voltage of power supply line VM is released to ground line GM.

一方で、抵抗素子６０９＃を介してノードＮ１＃と接続される容量素子６１０＃に対して電流が流入する。その際、ノードＮ１＃は、抵抗素子６０９＃と容量素子６１０＃のＲＣ時定数に従って遅延しながら上昇する。そして、ノードＮ１＃の電位がインバータ６０３＃の閾値を超えた場合にインバータ６０３＃のＮチャネルＭＯＳトランジスタがオンする。これにより、出力ノードＮ２＃のレベルは再び「Ｌ」レベルに遷移する。   On the other hand, current flows into capacitive element 610 # connected to node N1 # via resistance element 609 #. At that time, the node N1 # rises with a delay according to the RC time constant of the resistance element 609 # and the capacitance element 610 #. When the potential of node N1 # exceeds the threshold value of inverter 603 #, the N-channel MOS transistor of inverter 603 # is turned on. As a result, the level of the output node N2 # again transitions to the “L” level.

これにより、再び定常状態に戻る。
図５（Ｂ）は、ＲＣ時定数の変化を説明する図である。 Thereby, it returns to a steady state again.
FIG. 5B is a diagram for explaining a change in the RC time constant.

図５（Ｂ）に示されるように、容量素子６１０＃に電荷を充電する際の波形が示されている。   As shown in FIG. 5B, a waveform when the capacitor 610 # is charged is shown.

ここで、電圧Ｖ＝ＶＣＣＱ（１−e-t/RC）で表わされる。
変形すると、ｔ＝−loge(V/VCCQ)*ＲＣとなる。そして、ＲＣ＝−ｔ／loge(V/VCCQ)となる。 Here, the voltage V = VCCQ (1-e- t / RC ).
When deformed, t = −loge (V / VCCQ) * RC. RC = −t / loge (V / VCCQ) .

ここで、ＲＣ時定数回路に接続するインバータ６０３＃の閾値を０．５＊ＶＣＣＱ（Ｖ／ＶＣＣＱ＝０．５）とし、必要な時間ｔを０．５μｓとする。   Here, the threshold value of the inverter 603 # connected to the RC time constant circuit is set to 0.5 * VCCQ (V / VCCQ = 0.5), and the necessary time t is set to 0.5 μs.

ＲＣ＝−１μｓ／loge(0.5)＝０．７７＊１０-6となる。容量素子６１０＃の容量値Ｃを１ｐＦとすると、抵抗素子６０９＃の抵抗値Ｒは、７７０ｋΩが必要となる。 RC = -1 μs / loge (0.5) = 0.77 * 10 −6 When the capacitance value C of the capacitive element 610 # is 1 pF, the resistance value R of the resistive element 609 # needs to be 770 kΩ.

したがって、容量素子６１０＃の容量値Ｃおよび抵抗素子６０９＃の抵抗値Ｒがかなり高い値となるため当該容量素子６１０＃および抵抗素子６０９＃を設計する際のレイアウト面積が大きくなる。   Accordingly, since the capacitance value C of the capacitive element 610 # and the resistance value R of the resistive element 609 # are considerably high, the layout area when designing the capacitive element 610 # and the resistive element 609 # is increased.

図５（Ｃ）には、保護回路をレイアウトする際の占める面積割合を模式的に示したものである。   FIG. 5C schematically shows the area ratio occupied when the protection circuit is laid out.

ここで、容量値Ｃ＝１ｐＦの容量素子６１０＃をＭＯＳ容量で設計する場合には、ゲート幅Ｗ、ゲート長Ｌがそれぞれ５μｍ、０．５５μｍのＭＯＳトランジスタでは６０個以上必要となる。   Here, when the capacitor element 610 # having the capacitance value C = 1 pF is designed with a MOS capacitor, 60 or more MOS transistors having a gate width W and a gate length L of 5 μm and 0.55 μm are required.

また、抵抗値Ｒ＝７７０ｋΩの抵抗素子６０９＃をポリシリコン抵抗で設計する場合には、ゲート幅Ｗ、ゲート長Ｌがそれぞれ０．４μｍ、２４μｍのポリシリコン抵抗では２５個以上直列で接続することが必要となる。   When the resistance element 609 # having a resistance value R = 770 kΩ is designed with a polysilicon resistor, 25 or more polysilicon resistors having a gate width W and a gate length L of 0.4 μm and 24 μm, respectively, are connected in series. Is required.

したがって、当該図に示されるように、容量素子６１０＃および抵抗素子６０９＃の占める面積割合がかなり高くなる。   Therefore, as shown in the drawing, the area ratio occupied by the capacitive element 610 # and the resistive element 609 # is considerably high.

一方で、本実施形態１における電源セル６００の保護回路は、上記したように、カレントミラー回路によりＰチャネルＭＯＳトランジスタ６０７に流れる電流量を調整する方式である。   On the other hand, the protection circuit for the power cell 600 according to the first embodiment is a method of adjusting the amount of current flowing through the P-channel MOS transistor 607 by the current mirror circuit as described above.

ここで、仮に容量素子６１０を容量素子６１０＃と同じ容量値で設計する場合について考える。そして、容量素子に対して同じ電流量を供給する場合について考える。   Here, consider a case where the capacitive element 610 is designed with the same capacitance value as that of the capacitive element 610 #. A case where the same amount of current is supplied to the capacitive element is considered.

比較例となる保護回路の構成では、抵抗素子６０９＃の抵抗値を高く設定して電流量を小さくする必要があったが、本実施形態１に従う方式では、ＰチャネルＭＯＳトランジスタ６０７のゲート幅を調整することにより電流量を小さくすることが可能である。   In the configuration of the protection circuit as a comparative example, it is necessary to set the resistance value of the resistance element 609 # high to reduce the current amount. However, in the method according to the first embodiment, the gate width of the P-channel MOS transistor 607 is set to be small. It is possible to reduce the amount of current by adjusting.

具体的には、ＰチャネルＭＯＳトランジスタ６０７のゲート幅をＰチャネルＭＯＳトランジスタ６０６のゲート幅の１／Ｎ（Ｎ：２以上）に設定する。   Specifically, the gate width of P channel MOS transistor 607 is set to 1 / N (N: 2 or more) of the gate width of P channel MOS transistor 606.

したがって、カレントミラー回路のＰチャネルＭＯＳトランジスタ６０６に流れる電流は、ＰチャネルＭＯＳトランジスタ６０７に流れる電流のＮ倍に設定される。   Therefore, the current flowing through P channel MOS transistor 606 of the current mirror circuit is set to N times the current flowing through P channel MOS transistor 607.

これにより、ＰチャネルＭＯＳトランジスタ６０７に接続される抵抗素子６０９の抵抗値は、抵抗素子６０９＃の抵抗値Ｒの１／Ｎに設定することが可能である。   Thereby, the resistance value of resistance element 609 connected to P channel MOS transistor 607 can be set to 1 / N of resistance value R of resistance element 609 #.

図６は、比較例の保護回路と実施形態１に従う電源セル６００のレイアウトを比較する図である。   FIG. 6 is a diagram comparing the layout of the protection circuit of the comparative example and the power cell 600 according to the first embodiment.

図６に示されるように、上記構成により、抵抗素子６０９の抵抗値を小さくすることが可能となるため、抵抗素子６０９を形成するポリシリコン抵抗のレイアウト面積を縮小し、保護回路全体のレイアウト面積を比較例の構成よりも縮小することが可能となる。   As shown in FIG. 6, since the resistance value of the resistance element 609 can be reduced with the above configuration, the layout area of the polysilicon resistor forming the resistance element 609 is reduced, and the layout area of the entire protection circuit is reduced. Can be reduced as compared with the configuration of the comparative example.

図７は、実施形態１に従う電源セル６００のカレントミラー回路のレイアウト構成を説明する図である。   FIG. 7 is a diagram illustrating the layout configuration of the current mirror circuit of power supply cell 600 according to the first embodiment.

図７には、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタ６０７が１個に対して、ＰチャネルＭＯＳトランジスタ６０６がＮ個隣接して設けられている場合が示されている。   FIG. 7 shows a case where N P-channel MOS transistors 606 are provided adjacent to one P-channel MOS transistor 607 constituting the current mirror circuit.

各トランジスタは、ゲート電極、ソース電極、ドレイン電極及び拡散層ＤＦからなる。
また、ソース電極およびドレイン電極の間にはゲート電極が設けられる。 Each transistor includes a gate electrode, a source electrode, a drain electrode, and a diffusion layer DF.
A gate electrode is provided between the source electrode and the drain electrode.

各トランジスタのソース電極は、電源線ＶＭに、ドレイン電極は抵抗６０９に接続されている。   The source electrode of each transistor is connected to the power supply line VM, and the drain electrode is connected to the resistor 609.

各トランジスタのソース電極およびドレイン電極は、トランジスタを構成する２層目の金属層Ｍ２に形成されている。金属層Ｍ２と拡散層ＤＦはコンタクトホールＣＴを介して接続されている。   The source electrode and the drain electrode of each transistor are formed on the second metal layer M2 constituting the transistor. The metal layer M2 and the diffusion layer DF are connected via the contact hole CT.

各トランジスタのゲート電極は、１層目の金属層Ｍ１に共通に接続されている。両端のゲートはダミーゲートであり、ダミーゲートはトランジスタ形成に用いられていない。   The gate electrodes of the transistors are commonly connected to the first metal layer M1. The gates at both ends are dummy gates, and the dummy gates are not used for transistor formation.

トランジスタ６０７を形成するゲートと、ダミーゲートの間にあるドレイン電極を形成する金属層Ｍ２は、容量６１０に接続されている。ダミーゲートもコンタクトホールＣＴを介して、電源線ＶＭに接続されている。   A metal layer M2 forming a drain electrode between the gate forming the transistor 607 and the dummy gate is connected to the capacitor 610. The dummy gate is also connected to the power supply line VM through the contact hole CT.

また、ゲート電極と接続される金属層Ｍ１は、ドレイン電極を形成する金属層Ｍ２とコンタクトホールＣＴを介して接続される。なお、コンタクトホールＣＴは各電極に複数存在するが、図７では１個または２個に省略している。   Further, the metal layer M1 connected to the gate electrode is connected to the metal layer M2 forming the drain electrode via the contact hole CT. Note that a plurality of contact holes CT exist in each electrode, but are omitted from one or two in FIG.

図８は、実施形態１に従う電源セル６００の抵抗素子のレイアウト構成を説明する図である。   FIG. 8 is a diagram illustrating the layout configuration of the resistance elements of power supply cell 600 according to the first embodiment.

図８には、抵抗素子６０９（ポリ抵抗）のレイアウト構成として、折り返した形でコンタクトホールＣＴおよび金属層Ｍ１を介して直列に接続されている。ここで、上記で説明したゲート幅Ｗおよびゲート長Ｌが示されている。   In FIG. 8, the layout configuration of the resistance element 609 (poly resistor) is connected in series via the contact hole CT and the metal layer M1 in a folded shape. Here, the gate width W and the gate length L described above are shown.

なお、本例においては、一例として容量素子６１０を容量素子６１０＃と同じ容量値で設計する場合について説明したが、特にこれに限られず、ＰチャネルＭＯＳトランジスタ６０７のゲート幅を調整して電流量を少なくすることにより、容量素子６１０の容量値をさらに小さくするようにしても良い。これにより容量素子６１０のＭＯＳ容量が占める割合をさらに小さくして、保護回路全体のレイアウト面積をさらに縮小することが可能である。なお、以下の実施形態についても同様である。   In this example, the case where the capacitive element 610 is designed with the same capacitance value as that of the capacitive element 610 # has been described as an example. However, the present invention is not limited to this, and the amount of current is adjusted by adjusting the gate width of the P-channel MOS transistor 607. The capacitance value of the capacitor 610 may be further reduced by reducing the value of. Accordingly, it is possible to further reduce the layout area of the entire protection circuit by further reducing the proportion of the capacitance element 610 occupied by the MOS capacitance. The same applies to the following embodiments.

なお、本例においては、ＰチャネルＭＯＳトランジスタ６０７のサイズとしてゲート幅を調整して電流量を少なくする構成について説明したが、サイズとして特にゲート幅に限られずゲート長を調整して電流量を少なくするようにしても良い。たとえば、一例として、ＰチャネルＭＯＳトランジスタ６０７のゲート長をＰチャネルＭＯＳトランジスタ６０６のゲート長よりも長く設定する。ゲート長を長く設定することによりＰチャネルＭＯＳトランジスタ６０７に流れる電流をＰチャネルＭＯＳトランジスタ６０６に流れる電流量よりも少なくすることが可能である。   In this example, the configuration in which the gate width is adjusted to reduce the amount of current as the size of the P-channel MOS transistor 607 has been described. However, the size is not limited to the gate width, and the gate length is adjusted to reduce the amount of current. You may make it do. For example, as an example, the gate length of P channel MOS transistor 607 is set longer than the gate length of P channel MOS transistor 606. By setting the gate length to be long, the current flowing through P channel MOS transistor 607 can be made smaller than the amount of current flowing through P channel MOS transistor 606.

（変形例）
図９は、実施形態１の変形例に基づく電源セル６００Ａの回路構成を説明する図である。 (Modification)
FIG. 9 is a diagram illustrating a circuit configuration of a power cell 600A based on a modification of the first embodiment.

図９に示されるように、電源セル６００Ａは、電源セル６００と比較して、ＮチャネルＭＯＳトランジスタ６０４のバックゲートを制御する機能を付加した構成である。   As shown in FIG. 9, power supply cell 600 </ b> A has a configuration in which a function of controlling the back gate of N-channel MOS transistor 604 is added as compared with power supply cell 600.

具体的には、ノードＮ１とＮチャネルＭＯＳトランジスタ６０４のバックゲートとの間にインバータ６０３Ａを設けるとともに、インバータ６０３Ａの出力ノードと接地線ＧＭとの間に抵抗素子６０２Ａを付加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。   Specifically, an inverter 603A is provided between the node N1 and the back gate of the N-channel MOS transistor 604, and a resistance element 602A is added between the output node of the inverter 603A and the ground line GM. Since other configurations are the same, detailed description thereof will not be repeated.

抵抗素子６０２Ａは、インバータ６０３Ａの出力と接地線ＧＭとの間に接続される。インバータ６０３Ａの出力は、抵抗素子６０２Ａを介して接地線ＧＭにプルダウンされているため、インバータ６０３Ａの出力が不所望に変動した際にバックゲート領域（ウェル領域）の入力が変動することを抑制することが可能である。   Resistance element 602A is connected between the output of inverter 603A and ground line GM. Since the output of the inverter 603A is pulled down to the ground line GM via the resistance element 602A, the input of the back gate region (well region) is prevented from changing when the output of the inverter 603A changes undesirably. It is possible.

ＮチャネルＭＯＳトランジスタ６０４のバックゲート領域（ウェル領域）とソースとの接合部分には、寄生ダイオード６０５が形成される。当該寄生ダイオード６０５の作用により、ＮチャネルＭＯＳトランジスタ６０４をオン動作させるときのゲート入力がその寄生ダイオード６０５の順方向電圧（ＶＦ）分だけレベル低下して、当該ＮチャネルＭＯＳトランジスタ６０４のゲート入力をフルスイングすることができない可能性がある。   A parasitic diode 605 is formed at the junction between the back gate region (well region) and the source of the N-channel MOS transistor 604. Due to the action of the parasitic diode 605, the gate input when turning on the N-channel MOS transistor 604 is lowered by the forward voltage (VF) of the parasitic diode 605, and the gate input of the N-channel MOS transistor 604 is changed. There is a possibility that a full swing cannot be performed.

したがって、ＮチャネルＭＯＳトランジスタ６０４に対するゲート入力とそのバックゲート領域（ウェル領域）のバイアスとを相互に異なるインバータ６０３，６０３Ａにより行うことにより、ＮチャネルＭＯＳトランジスタ６０４をオン動作させるときのゲート入力をフルスイングさせることが可能である。これにより、ＮチャネルＭＯＳトランジスタ６０４のＥＳＤ電流放電の高速化を図ることが可能である。   Therefore, the gate input for turning on the N channel MOS transistor 604 is made full by performing the gate input to the N channel MOS transistor 604 and the bias of the back gate region (well region) by mutually different inverters 603 and 603A. It is possible to swing. Thereby, it is possible to speed up ESD current discharge of N channel MOS transistor 604.

なお、本例においては、カレントミラー回路を活性化させるＮチャネルＭＯＳトランジスタ６１１および相補的に動作するＰチャネルＭＯＳトランジスタ６０８を用いた構成について説明したが、当該構成を設けない構成とすることも可能である。   In this example, the configuration using the N-channel MOS transistor 611 for activating the current mirror circuit and the P-channel MOS transistor 608 operating in a complementary manner has been described. However, a configuration in which the configuration is not provided is also possible. It is.

［実施形態２］
実施形態２においては、ＥＳＤ放電特性をさらに向上させる方式について説明する。 [Embodiment 2]
In the second embodiment, a method for further improving the ESD discharge characteristics will be described.

図１０は、実施形態２に基づく電源セル６００Ｂを説明する図である。
図１０（Ａ）は、電源セル６００Ｂの回路構成を説明する図である。 FIG. 10 is a diagram illustrating a power cell 600B based on the second embodiment.
FIG. 10A illustrates a circuit configuration of the power supply cell 600B.

図１０（Ａ）に示されるように、電源セル６００Ｂは、電源セル６００Ａと比較して、インバータ６２０と、抵抗素子６２１をさらに設けた点が異なる。   As shown in FIG. 10A, the power cell 600B is different from the power cell 600A in that an inverter 620 and a resistance element 621 are further provided.

インバータ６２０は、ノードＮ１を入力としてノードＮ３に出力する。
ＰチャネルＭＯＳトランジスタ６０８のゲートは、ノードＮ３と接続される。また、ＮチャネルＭＯＳトランジスタ６１１は、ノードＮ３と接続される。 Inverter 620 receives node N1 as an input and outputs it to node N3.
P channel MOS transistor 608 has its gate connected to node N3. N channel MOS transistor 611 is connected to node N3.

抵抗素子６２１は、ノードＮ３と接地線ＧＭとの間に接続される。
ＰチャネルＭＯＳトランジスタ６０８およびＮチャネルＭＯＳトランジスタ６１１のゲートに関して、インバータ６０３の出力ではなく、インバータ６２０の出力を受ける点で異なる。 Resistance element 621 is connected between node N3 and ground line GM.
The gates of P channel MOS transistor 608 and N channel MOS transistor 611 are different in that they receive the output of inverter 620 instead of the output of inverter 603.

他の構成および動作については同様であるのでその詳細な説明は繰り返さない。
図１０（Ｂ）は、ＥＳＤ電流が流入された場合の各ノードおよび電源線ＶＭの遷移を説明する図である。 Since other configurations and operations are the same, detailed description thereof will not be repeated.
FIG. 10B is a diagram for explaining the transition of each node and the power supply line VM when an ESD current flows.

図１０（Ｂ）に示されるように、出力ノードＮ２のレベルは、一時的に「Ｌ」レベルから「Ｈ」レベルに変化する。これにより、ＮチャネルＭＯＳトランジスタ６０４がオンし、ＥＳＤ電流が接地線ＧＭ側に流れる。   As shown in FIG. 10B, the level of the output node N2 temporarily changes from the “L” level to the “H” level. As a result, N channel MOS transistor 604 is turned on, and an ESD current flows to the ground line GM side.

タイミングＰＡに、ＰチャネルＭＯＳトランジスタ６０８がオンし始めるすることによりノードＮ１の電位が徐々に上昇し始める。   At timing PA, the P-channel MOS transistor 608 starts to turn on, so that the potential of the node N1 starts to gradually increase.

そして、出力ノードＮ２のレベルが「Ｌ」レベルとなることにより、再びＮチャネルＭＯＳトランジスタ６０４がオフする。これにより、電源線ＶＭから接地線ＧＭへの電流経路が遮断される。   Then, when the level of output node N2 becomes “L” level, N-channel MOS transistor 604 is turned off again. As a result, the current path from the power supply line VM to the ground line GM is interrupted.

図４では、インバータ６０３の出力ノードＮ２がＰチャネルＭＯＳトランジスタ６０８のゲートに接続されているためタイミングＰＡから徐々にＰチャネルＭＯＳトランジスタ６０８がＯＮし始める。これにより、ノードＮ１の電位の上昇が加速する。   In FIG. 4, since the output node N2 of the inverter 603 is connected to the gate of the P-channel MOS transistor 608, the P-channel MOS transistor 608 gradually starts to turn on from the timing PA. As a result, the increase in the potential of the node N1 is accelerated.

一方で、本例においては、ノードＮ１の電位が十分に上昇したタイミングＰＢにＰチャネルＭＯＳトランジスタ６０８がオンする。   On the other hand, in this example, the P-channel MOS transistor 608 is turned on at timing PB when the potential of the node N1 is sufficiently increased.

したがって、ＰチャネルＭＯＳトランジスタ６０８がオンするタイミングを遅らせることにより、ノードＮ１の電位が早期に上昇することを抑制してＮチャネルＭＯＳトランジスタ６０４のゲート電位が「Ｌ」レベルとなる期間を遅らせることが可能である。これにより、抵抗素子６０９および容量素子６１０の値を大きくすることなく、ＮチャネルＭＯＳトランジスタ６０４のオン時間を長くして、ＥＳＤ放電特性をさらに向上させることが可能となるとともに、レイアウト面積を縮小することが可能である。   Therefore, by delaying the turn-on timing of P channel MOS transistor 608, it is possible to suppress the potential of node N1 from rising early and delay the period during which the gate potential of N channel MOS transistor 604 is at "L" level. Is possible. As a result, the ON time of the N-channel MOS transistor 604 can be lengthened without increasing the values of the resistance element 609 and the capacitance element 610 to further improve the ESD discharge characteristics, and the layout area can be reduced. It is possible.

［実施形態２の変形例］
図１１は、実施形態２の変形例に基づく電源セルの回路構成を説明する図である。 [Modification of Embodiment 2]
FIG. 11 is a diagram illustrating a circuit configuration of a power cell based on a modification of the second embodiment.

図１１（Ａ）は、電源セル６００Ｃの回路構成を説明する図である。
図１１（Ａ）に示されるように、電源セル６００Ｃは、電源セル６００Ｂと比較して、インバータ６２０の代わりに、ＰチャネルＭＯＳトランジスタ６３０を設けた点が異なる。その他の構成については同様である。 FIG. 11A illustrates a circuit configuration of the power supply cell 600C.
As shown in FIG. 11A, the power cell 600C is different from the power cell 600B in that a P-channel MOS transistor 630 is provided instead of the inverter 620. Other configurations are the same.

すなわち、インバータ６２０を構成するＮチャネルＭＯＳトランジスタを削除した構成である。当該構成は、ＮチャネルＭＯＳトランジスタによるノードＮ３の電位の引き下げをなくした構成である。これにより、ノードＮ３の電位を下がりにくくしたことにより、ＰチャネルＭＯＳトランジスタ６０８がオンするタイミングを遅らせることが可能である。   That is, the N channel MOS transistor constituting the inverter 620 is omitted. This configuration is a configuration in which the potential of the node N3 is not lowered by the N-channel MOS transistor. As a result, it is possible to delay the timing at which P-channel MOS transistor 608 is turned on by making it difficult to lower the potential of node N3.

これにより、ノードＮ１の電位が早期に上昇することを抑制してＮチャネルＭＯＳトランジスタ６０４のゲート電位が「Ｌ」レベルとなる期間を遅らせることが可能である。これにより、抵抗素子６０９および容量素子６１０の値を大きくすることなく、ＮチャネルＭＯＳトランジスタ６０４のオン時間を長くして、ＥＳＤ放電特性をさらに向上させることが可能となるとともに、レイアウト面積を縮小することが可能である。   Thereby, it is possible to delay the period in which the gate potential of N channel MOS transistor 604 is at “L” level by suppressing the potential of node N1 from rising early. As a result, the ON time of the N-channel MOS transistor 604 can be lengthened without increasing the values of the resistance element 609 and the capacitance element 610 to further improve the ESD discharge characteristics, and the layout area can be reduced. It is possible.

図１１（Ｂ）は、電源セル６００Ｄの回路構成を説明する図である。
図１１（Ｂ）に示されるように、電源セル６００Ｄは、電源セル６００Ｂと比較して、抵抗素子６２１を削除した点が異なる。その他の構成については同様である。 FIG. 11B is a diagram illustrating a circuit configuration of the power supply cell 600D.
As shown in FIG. 11B, the power cell 600D is different from the power cell 600B in that the resistance element 621 is omitted. Other configurations are the same.

すなわち、抵抗素子６２１を削除してノードＮ３の電位を下がりにくくしたことにより、ＰチャネルＭＯＳトランジスタ６０８がオンするタイミングを遅らせることが可能である。   That is, by removing the resistance element 621 and making it difficult to lower the potential of the node N3, the timing at which the P-channel MOS transistor 608 is turned on can be delayed.

これにより、ノードＮ１の電位が早期に上昇することを抑制してＮチャネルＭＯＳトランジスタ６０４のゲート電位が「Ｌ」レベルとなる期間を遅らせることが可能である。これにより、抵抗素子６０９および容量素子６１０の値を大きくすることなく、ＮチャネルＭＯＳトランジスタ６０４のオン時間を長くして、ＥＳＤ放電特性をさらに向上させることが可能となるとともに、レイアウト面積を縮小することが可能である。   Thereby, it is possible to delay the period in which the gate potential of N channel MOS transistor 604 is at “L” level by suppressing the potential of node N1 from rising early. As a result, the ON time of the N-channel MOS transistor 604 can be lengthened without increasing the values of the resistance element 609 and the capacitance element 610 to further improve the ESD discharge characteristics, and the layout area can be reduced. It is possible.

［実施形態３］
図１２は、実施形態３に基づく電源セルの回路構成を説明する図である。 [Embodiment 3]
FIG. 12 is a diagram for explaining a circuit configuration of a power cell according to the third embodiment.

図１２（Ａ）は、電源セル７００の回路構成を説明する図である。
図１２（Ａ）に示されるように、電源セル７００は、電源セル６００と比較して、カレントミラー回路をＮチャネルＭＯＳトランジスタで形成している点が異なる。 12A illustrates a circuit configuration of the power supply cell 700. FIG.
As shown in FIG. 12A, the power cell 700 is different from the power cell 600 in that the current mirror circuit is formed of an N-channel MOS transistor.

具体的には、ＰチャネルＭＯＳトランジスタ６０６，６０７，６０８の代わりにＮチャネルＭＯＳトランジスタ７０６，７０７，７０８を設けるとともに、ＮチャネルＭＯＳトランジスタ６１１の代わりに、ＰチャネルＭＯＳトランジスタ７１１を設け、インバータ７１２をさらに追加した点が異なる。   Specifically, N-channel MOS transistors 706, 707, and 708 are provided in place of P-channel MOS transistors 606, 607, and 608, a P-channel MOS transistor 711 is provided in place of N-channel MOS transistor 611, and inverter 712 is provided. Furthermore, the added point is different.

具体的には、ＮチャネルＭＯＳトランジスタ７０６は、抵抗素子６０９およびＰチャネルＭＯＳトランジスタ７１１と、電源線ＶＭと接地線ＧＭとの間に直列に接続される。   Specifically, N channel MOS transistor 706 is connected in series between resistance element 609 and P channel MOS transistor 711, and power supply line VM and ground line GM.

ＮチャネルＭＯＳトランジスタ７０６は、接地線ＧＭとノードＮ３との間に設けられ、ゲートは、ノードＮ３と接続される。抵抗素子６０９は、ＮチャネルＭＯＳトランジスタ７０６と直列に接続され、一端側はノードＮ３と接続される。他端側はＰチャネルＭＯＳトランジスタ７１１と接続される。ＰチャネルＭＯＳトランジスタ７１１は、抵抗素子６０９と電源線ＶＭとの間に接続され、そのゲートはノードＮ５と接続される。   N-channel MOS transistor 706 is provided between ground line GM and node N3, and has its gate connected to node N3. Resistance element 609 is connected in series with N-channel MOS transistor 706, and one end side is connected to node N3. The other end is connected to P channel MOS transistor 711. P-channel MOS transistor 711 is connected between resistance element 609 and power supply line VM, and its gate is connected to node N5.

インバータ７１２は、入力側がノードＮ４と接続され、ノードＮ５に出力する。
ＮチャネルＭＯＳトランジスタ７０７は、ＮチャネルＭＯＳトランジスタ７０６とカレントミラー回路を形成するように接地線ＧＭとノードＮ４との間に設けられ、そのゲートはノードＮ３と接続される。 The inverter 712 has an input side connected to the node N4 and outputs to the node N5.
N-channel MOS transistor 707 is provided between ground line GM and node N4 so as to form a current mirror circuit with N-channel MOS transistor 706, and its gate is connected to node N3.

容量素子６１０は、ノードＮ４を介してＮチャネルＭＯＳトランジスタ７０７と直列に電源線ＶＭと接地線ＧＭとの間に接続される。   Capacitance element 610 is connected between power supply line VM and ground line GM in series with N-channel MOS transistor 707 via node N4.

インバータ６０３は、ノードＮ５を入力側として出力ノードＮ２にノードＮ５の反転信号を出力する。   Inverter 603 receives node N5 as an input side and outputs an inverted signal of node N5 to output node N2.

ＰチャネルＭＯＳトランジスタ７１１は、ＮチャネルＭＯＳトランジスタ７０６，７０７および抵抗素子６０９で構成されるカレントミラー回路を活性化する素子として機能する。ＰチャネルＭＯＳトランジスタ７１１がオンすることによりカレントミラー回路が活性化する。一方、ＰチャネルＭＯＳトランジスタ７１１がオフしている場合にはカレントミラー回路は非活性化されている。   P channel MOS transistor 711 functions as an element that activates a current mirror circuit formed of N channel MOS transistors 706 and 707 and resistance element 609. When the P channel MOS transistor 711 is turned on, the current mirror circuit is activated. On the other hand, when the P-channel MOS transistor 711 is off, the current mirror circuit is inactivated.

ＮチャネルＭＯＳトランジスタ７０８は、ＮチャネルＭＯＳトランジスタ７０７と並列に接地線ＧＭとノードＮ４との間に接続され、そのゲートはノードＮ５と接続される。当該ＮチャネルＭＯＳトランジスタ７０８は、ＰチャネルＭＯＳトランジスタ７１１と相補的に動作する。すなわち、ＰチャネルＭＯＳトランジスタ７１１がオンしている場合には、ＮチャネルＭＯＳトランジスタ７０８はオフする。一方、ＰチャネルＭＯＳトランジスタ７１１がオフしている定常状態の場合には、ＮチャネルＭＯＳトランジスタ７０８はオンし、接地線ＧＭとノードＮ４とを接続して、ノードＮ４が不所望に変動することを抑制することが可能である。   N channel MOS transistor 708 is connected between ground line GM and node N4 in parallel with N channel MOS transistor 707, and has its gate connected to node N5. The N channel MOS transistor 708 operates complementarily to the P channel MOS transistor 711. That is, when the P channel MOS transistor 711 is on, the N channel MOS transistor 708 is off. On the other hand, when the P channel MOS transistor 711 is in a steady state, the N channel MOS transistor 708 is turned on, connects the ground line GM and the node N4, and the node N4 fluctuates undesirably. It is possible to suppress.

なお、ここでは、電源セル７００の一例として、パワークランプ回路の構成について説明したが特にこれに限られず他の回路を構成しても良い。   Although the configuration of the power clamp circuit has been described here as an example of the power cell 700, the present invention is not limited to this, and another circuit may be configured.

ここで、パッドＶＰにＥＳＤ電流が流入（印加）される場合について説明する。
定常状態において、ノードＮ４は、「Ｌ」レベルに設定されている。インバータ７１２を介するノードＮ５は「Ｈ」レベルに設定されている。したがって、ＮチャネルＭＯＳトランジスタ７０８はオンしている。また、ノードＮ５は「Ｈ」レベルに設定されているためインバータ６０３の出力ノードＮ２は「Ｌ」レベルに設定されている。従って、ＮチャネルＭＯＳトランジスタ６０４はオフしている。 Here, a case where an ESD current flows into (applies to) the pad VP will be described.
In the steady state, the node N4 is set to the “L” level. Node N5 via inverter 712 is set to “H” level. Therefore, N channel MOS transistor 708 is on. Since node N5 is set at “H” level, output node N2 of inverter 603 is set at “L” level. Therefore, the N channel MOS transistor 604 is off.

ノードＮ５は「Ｈ」レベルであるため、ＰチャネルＭＯＳトランジスタ７１１はオフしており、カレントミラー回路は非活性化されている。   Since node N5 is at "H" level, P channel MOS transistor 711 is off and the current mirror circuit is inactivated.

一方、ＥＳＤ電流による高電圧がパッドＶＰに印加されると、それに追従して電源線ＶＭのレベルは高電圧の印加に追従して直接的に変化する。これに伴いインバータ６０３を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間に一時的に電位差（Ｖｇｓ）を生じ、ＰチャネルＭＯＳトランジスタがオンする。これにより、出力ノードＮ２のレベルは一時的に「Ｌ」レベルから「Ｈ」レベルに変化する。出力ノードＮ２のゲート電位の変化に伴って、ＮチャネルＭＯＳトランジスタ６０４がオン状態にされ、電源線ＶＭの高電圧が接地線ＧＭに逃がされることになる。   On the other hand, when a high voltage due to the ESD current is applied to the pad VP, the level of the power supply line VM changes directly following the application of the high voltage. Along with this, a potential difference (Vgs) is temporarily generated between the gate and source of the P-channel MOS transistor constituting inverter 603, and the P-channel MOS transistor is turned on. As a result, the level of the output node N2 temporarily changes from the “L” level to the “H” level. As the gate potential of output node N2 changes, N channel MOS transistor 604 is turned on, and the high voltage of power supply line VM is released to ground line GM.

また、ノードＮ５は、「Ｈ」レベルから「Ｌ」レベルに変化することに伴い、ＮチャネルＭＯＳトランジスタ７０８がオフする。また、ＰチャネルＭＯＳトランジスタ７１１がオンとなり、カレントミラー回路が動作する。   Further, the N-channel MOS transistor 708 is turned off at the node N5 as it changes from the “H” level to the “L” level. Further, the P channel MOS transistor 711 is turned on, and the current mirror circuit operates.

カレントミラー回路の活性化に伴い、ＮチャネルＭＯＳトランジスタ７０７を介してノードＮ４から接地線ＧＭに対して電流が流れる。その際、ノードＮ４のレベル変化が時定数に従って遅延しながら下降する。そして、ノードＮ４の電位がインバータ７１２の閾値を超えた場合にノードＮ５が「Ｈ」レベルとなり、インバータ６０３のＮチャネルＭＯＳトランジスタがオンする。これにより、出力ノードＮ２のレベルは再び「Ｌ」レベルに遷移する。   Along with the activation of the current mirror circuit, a current flows from the node N4 to the ground line GM via the N-channel MOS transistor 707. At that time, the level change of the node N4 falls while being delayed according to the time constant. When the potential of node N4 exceeds the threshold value of inverter 712, node N5 becomes “H” level, and the N-channel MOS transistor of inverter 603 is turned on. As a result, the level of the output node N2 again transitions to the “L” level.

出力ノードＮ２のゲート電位の変化に伴って、ＮチャネルＭＯＳトランジスタ６０４がオフ状態にされ、電源線ＶＭから接地線ＧＭへの電流の流出が停止する。また、ＰチャネルＭＯＳトランジスタ７１１がオフされ、カレントミラー回路が非活性化される。また、ＮチャネルＭＯＳトランジスタ７０８がオンし、ノードＮ４と接地線ＧＭとが電気的に接続される。これにより、再び定常状態に戻る。   As the gate potential of output node N2 changes, N-channel MOS transistor 604 is turned off, and the outflow of current from power supply line VM to ground line GM stops. In addition, P channel MOS transistor 711 is turned off and the current mirror circuit is deactivated. In addition, N channel MOS transistor 708 is turned on, and node N4 and ground line GM are electrically connected. Thereby, it returns to a steady state again.

本例においては、抵抗素子６０９に基づいてカレントミラー回路のＮチャネルＭＯＳトランジスタ７０６を流れる電流量を調整するとともに、ＮチャネルＭＯＳトランジスタ７０７のゲート幅を調整することにより、ＮチャネルＭＯＳトランジスタ７０７に流れる電流を調整する。これにより実施形態１で説明したように抵抗素子６０９の抵抗値を小さく設定することが可能となる。抵抗素子６０９の抵抗値を小さく設定することにより、回路面積を縮小することが可能となる。   In this example, the amount of current flowing through the N-channel MOS transistor 706 of the current mirror circuit is adjusted based on the resistance element 609 and the gate width of the N-channel MOS transistor 707 is adjusted to flow into the N-channel MOS transistor 707. Adjust the current. As a result, as described in the first embodiment, the resistance value of the resistance element 609 can be set small. By setting the resistance value of the resistance element 609 small, the circuit area can be reduced.

図１２（Ｂ）は、実施形態３の変形例に基づく電源セル７００Ａの回路構成を説明する図である。   FIG. 12B is a diagram illustrating a circuit configuration of a power cell 700A based on a modification of the third embodiment.

図１２（Ｂ）に示されるように、電源セル７００Ａは、電源セル７００と比較して、ＮチャネルＭＯＳトランジスタ６０４のバックゲートを制御する機能を付加した構成である。   As shown in FIG. 12B, the power supply cell 700A has a structure in which a function of controlling the back gate of the N-channel MOS transistor 604 is added as compared with the power supply cell 700.

具体的には、ノードＮ５とＮチャネルＭＯＳトランジスタ６０４のバックゲートとの間にインバータ６０３Ａを設けるとともに、インバータ６０３Ａの出力ノードと接地線ＧＭとの間に抵抗素子６０２Ａを付加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。   Specifically, an inverter 603A is provided between the node N5 and the back gate of the N-channel MOS transistor 604, and a resistance element 602A is added between the output node of the inverter 603A and the ground line GM. Since other configurations are the same, detailed description thereof will not be repeated.

抵抗素子６０２Ａは、インバータ６０３Ａの出力と接地線ＧＭとの間に接続される。インバータ６０３Ａの出力は、抵抗素子６０２Ａを介して接地線ＧＭにプルダウンされているため、インバータ６０３Ａの出力が不所望に変動した際にバックゲート領域（ウェル領域）の入力が変動することを抑制することが可能である。   Resistance element 602A is connected between the output of inverter 603A and ground line GM. Since the output of the inverter 603A is pulled down to the ground line GM via the resistance element 602A, the input of the back gate region (well region) is prevented from changing when the output of the inverter 603A changes undesirably. It is possible.

ＮチャネルＭＯＳトランジスタ６０４のバックゲート領域（ウェル領域）とソースとの接合部分には、寄生ダイオード６０５が形成される。当該寄生ダイオード６０５の作用により、ＮチャネルＭＯＳトランジスタ６０４をオン動作させるときのゲート入力がその寄生ダイオード６０５の順方向電圧（ＶＦ）分だけレベル低下して、当該ＮチャネルＭＯＳトランジスタ６０４のゲート入力をフルスイングすることができない可能性がある。   A parasitic diode 605 is formed at the junction between the back gate region (well region) and the source of the N-channel MOS transistor 604. Due to the action of the parasitic diode 605, the gate input when turning on the N-channel MOS transistor 604 is lowered by the forward voltage (VF) of the parasitic diode 605, and the gate input of the N-channel MOS transistor 604 is changed. There is a possibility that a full swing cannot be performed.

したがって、ＮチャネルＭＯＳトランジスタ６０４に対するゲート入力とそのバックゲート領域（ウェル領域）のバイアスとを相互に異なるインバータ６０３，６０３Ａにより行うことにより、ＮチャネルＭＯＳトランジスタ６０４をオン動作させるときのゲート入力をフルスイングさせることが可能である。これにより、ＮチャネルＭＯＳトランジスタ６０４のＥＳＤ電流放電の高速化を図ることが可能である。   Therefore, the gate input for turning on the N channel MOS transistor 604 is made full by performing the gate input to the N channel MOS transistor 604 and the bias of the back gate region (well region) by mutually different inverters 603 and 603A. It is possible to swing. Thereby, it is possible to speed up ESD current discharge of N channel MOS transistor 604.

カレントミラー回路をＮチャネルＭＯＳトランジスタで構成する場合においても、実施形態１と同様に抵抗素子６０９の抵抗値を小さくすることが可能となるため、抵抗素子６０９を形成するポリシリコン抵抗のレイアウト面積を縮小し、保護回路全体のレイアウト面積を比較例の構成よりも縮小することが可能となる。   Even when the current mirror circuit is composed of an N-channel MOS transistor, the resistance value of the resistance element 609 can be reduced as in the first embodiment, so that the layout area of the polysilicon resistor forming the resistance element 609 can be reduced. Thus, the layout area of the entire protection circuit can be reduced as compared with the configuration of the comparative example.

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, although this indication was concretely demonstrated based on embodiment, it cannot be overemphasized that this indication is not limited to embodiment, and can be variously changed in the range which does not deviate from the summary.

１ 半導体装置、２ コアロジック領域、４ Ｉ／Ｏ領域、５０４，５０８ ドライバ、５２０ 入出力回路、５２１ 出力論理、５２２ 入力回路、５２３ レベルシフタ、６００，６００Ａ，６００Ｂ，６００Ｃ，６００Ｄ，７００，７００Ａ 電源セル、６０１ 寄生ダイオード、６０２，６０２Ａ，６０９，６２１ 抵抗素子、６０３，６０３Ａ，６２０，７１２ インバータ、６０４，６１１，７０６〜７０８ ＮチャネルＭＯＳトランジスタ、６０６〜６０８，６３０，７１１ ＰチャネルＭＯＳトランジスタ、６１０ 容量素子、Ｄ１，Ｄ２ 保護ダイオード、ＧＭ 接地線、ＶＭ 電源線、ＳＰ 信号パッド、ＶＰ，ＧＰ 電源パッド。   1 semiconductor device, 2 core logic area, 4 I / O area, 504, 508 driver, 520 input / output circuit, 521 output logic, 522 input circuit, 523 level shifter, 600, 600A, 600B, 600C, 600D, 700, 700A power supply Cell, 601 parasitic diode, 602, 602A, 609, 621 resistance element, 603, 603A, 620, 712 inverter, 604, 611, 706 to 708 N channel MOS transistor, 606 to 608, 630, 711 P channel MOS transistor, 610 Capacitance element, D1, D2 protection diode, GM ground line, VM power line, SP signal pad, VP, GP power pad.

Claims (14)

所定の機能を有するコアロジック領域と、
前記コアロジック領域の外周領域に設けられ、前記コアロジック領域に対する入出力インタフェースとなるインタフェース回路領域とを備え、
前記インタフェース回路領域は、
電源配線と、
接地配線と、
前記電源配線と前記接地配線との間に設けられた保護回路とを含み、
前記保護回路は、
前記電源配線と前記接地配線との間に接続された第１のカレントミラー回路と、
前記電源配線と前記接地配線との間に前記第１のカレントミラー回路と直列に接続された第１の容量素子と、
前記第１のカレントミラー回路と前記第１の容量素子との間の第１の接続ノードが入力ノードとして接続されている第１のインバータと、
前記電源配線と前記接地配線との間に接続され、ゲートが前記第１のインバータの出力を受ける、保護トランジスタとを含む、半導体装置。 A core logic area having a predetermined function;
Provided in an outer peripheral area of the core logic area, and an interface circuit area serving as an input / output interface to the core logic area,
The interface circuit area is
Power wiring,
Ground wiring,
Including a protection circuit provided between the power supply wiring and the ground wiring,
The protection circuit is
A first current mirror circuit connected between the power supply wiring and the ground wiring;
A first capacitive element connected in series with the first current mirror circuit between the power supply wiring and the ground wiring;
A first inverter in which a first connection node between the first current mirror circuit and the first capacitor is connected as an input node;
A semiconductor device including a protection transistor connected between the power supply wiring and the ground wiring and having a gate receiving the output of the first inverter. 前記第１のカレントミラー回路は、
前記電源配線と前記接地配線との間に接続された第１のトランジスタと、
前記第１のトランジスタとカレントミラー回路を形成するように、前記第１のトランジスタと並列に前記電源配線と前記接地配線との間に接続された第２のトランジスタとを含み、
前記第１の接続ノードは、前記第２のトランジスタと前記第１の容量素子とに接続されている、請求項１に記載の半導体装置。 The first current mirror circuit includes:
A first transistor connected between the power supply wiring and the ground wiring;
A second transistor connected between the power supply wiring and the ground wiring in parallel with the first transistor so as to form a current mirror circuit with the first transistor;
The semiconductor device according to claim 1, wherein the first connection node is connected to the second transistor and the first capacitor. 前記保護回路は、前記電源配線と前記第１の接続ノードとの間に前記第２のトランジスタと並列に接続された第３のトランジスタをさらに含む、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the protection circuit further includes a third transistor connected in parallel with the second transistor between the power supply wiring and the first connection node. 前記保護回路は、前記電源配線と前記接地配線との間に前記第１のトランジスタと直列に接続された第１の抵抗素子をさらに含む、請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the protection circuit further includes a first resistance element connected in series with the first transistor between the power supply wiring and the ground wiring. 前記保護回路は、前記電源配線と前記接地配線との間に前記第１の抵抗素子と直列に接続された第４のトランジスタをさらに含む、請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the protection circuit further includes a fourth transistor connected in series with the first resistance element between the power supply wiring and the ground wiring. 前記第４のトランジスタのゲートは、前記保護トランジスタのゲートに接続され、前記第１のインバータの出力に従って前記第１のカレントミラー回路を動作させる、請求項５に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein a gate of the fourth transistor is connected to a gate of the protection transistor, and operates the first current mirror circuit in accordance with an output of the first inverter. 前記第４のトランジスタは前記第３のトランジスタと相補的に動作する、請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein the fourth transistor operates complementarily to the third transistor. 前記保護回路は、前記第３のトランジスタのゲートと前記接地配線との間に接続された第２の抵抗素子をさらに含む、請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the protection circuit further includes a second resistance element connected between a gate of the third transistor and the ground wiring. 前記保護回路は、
前記電源配線と前記第３のトランジスタのゲートとの間に接続され、ゲートが第２の接続ノードと接続された第５のトランジスタと、
前記第３のトランジスタのゲートと前記接地配線との間に接続された第２の抵抗素子とをさらに含む、請求項３に記載の半導体装置。 The protection circuit is
A fifth transistor connected between the power supply line and the gate of the third transistor, the gate of which is connected to a second connection node;
The semiconductor device according to claim 3, further comprising a second resistance element connected between the gate of the third transistor and the ground wiring. 前記第１の抵抗素子はポリシリコン抵抗である、請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the first resistance element is a polysilicon resistor. 前記電源配線および前記接地配線の少なくとも一方はパッドと接続される、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein at least one of the power supply wiring and the ground wiring is connected to a pad. 前記電源配線と前記接地配線との間に前記保護回路と並列に接続された入出力回路をさらに備える、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, further comprising an input / output circuit connected in parallel with the protection circuit between the power supply wiring and the ground wiring. 前記保護回路は、前記第１のインバータと並列に設けられ、前記第１の接続ノードを入力として用いて前記保護トランジスタのバックゲートを制御するための第２のインバータをさらに含む、請求項１に記載の半導体装置。   The protection circuit further includes a second inverter that is provided in parallel with the first inverter and controls a back gate of the protection transistor using the first connection node as an input. The semiconductor device described. 前記保護回路は、前記保護トランジスタのバックゲートと前記接地配線との間に接続された第３の抵抗素子をさらに含む、請求項１３に記載の半導体装置。   The semiconductor device according to claim 13, wherein the protection circuit further includes a third resistance element connected between a back gate of the protection transistor and the ground wiring.
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