JP2018067621A

JP2018067621A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2018067621A
Application number: JP2016205002A
Authority: JP
Inventors: 通彦内藤; Michihiko Naito
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2016-10-19
Filing date: 2016-10-19
Publication date: 2018-04-26

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that has element regions with different threshold voltages in the same semiconductor substrate, and to provide a method of manufacturing the same.SOLUTION: In a semiconductor device, a first element region 10A and a second element region 10B are formed on the same semiconductor substrate. The semiconductor device has: a first gate electrode 44A formed in the first element region; a second gate electrode 44B formed in the second element region; and a gate pad arranged on an upper surface of the semiconductor substrate, and connected with the first gate electrode and the second gate electrode via gate wiring. A portion for connecting between the second gate electrode and the gate pad, of the gate wiring is provided with a high-resistance part.SELECTED DRAWING: Figure 4

Description

本明細書に開示の技術は、半導体装置およびその製造方法に関する。 The technology disclosed in this specification relates to a semiconductor device and a manufacturing method thereof.

特許文献１に、同一の半導体基板にメイン素子領域とセンス素子領域が設けられている半導体装置が開示されている。その半導体装置では、センス素子領域内に形成するエミッタ領域またはボディコンタクト領域の面積を、メイン素子領域内に形成するエミッタ領域またはボディコンタクト領域の面積から変化させることによって、センス素子領域での閾値電圧をメイン素子領域での閾値電圧よりも高くしている。 Patent Document 1 discloses a semiconductor device in which a main element region and a sense element region are provided on the same semiconductor substrate. In the semiconductor device, the threshold voltage in the sense element region is changed by changing the area of the emitter region or body contact region formed in the sense element region from the area of the emitter region or body contact region formed in the main element region. Is higher than the threshold voltage in the main element region.

国際公開第２０１４／０１３６１８号公報International Publication No. 2014/013618

従来技術では、エミッタ領域またはボディコンタクト領域の面積を変化させることによって、同一の半導体基板内に閾値電圧が異なる素子領域を作り分ける。種々の事情によって、エミッタ領域またはボディコンタクト領域の面積を変化させることが難しい場合がある。本発明者らは、上記手法とは異なる新たな手法によって、同一の半導体基板内に閾値電圧が異なる素子領域を作り分ける技術を検討した。 In the prior art, by changing the area of the emitter region or the body contact region, element regions having different threshold voltages are created in the same semiconductor substrate. Depending on various circumstances, it may be difficult to change the area of the emitter region or the body contact region. The inventors of the present invention have studied a technique for creating element regions having different threshold voltages in the same semiconductor substrate by a new technique different from the above technique.

本明細書では、同一の半導体基板に閾値電圧が異なる素子領域を有する半導体装置を開示する。 In this specification, a semiconductor device having element regions having different threshold voltages on the same semiconductor substrate is disclosed.

本明細書に開示する半導体装置は、第１素子領域と第２素子領域とが同一の半導体基板に形成されている。第１素子領域に形成された第１ゲート電極と、第２素子領域に形成された第２ゲート電極と、半導体基板の上面に配置されると共に、ゲート配線を介して、第１ゲート電極及び第２ゲート電極と接続されたゲートパッドと、を有する。ゲート配線の第２ゲート電極とゲートパッドを接続する部分には、高抵抗部が設けられている。 In the semiconductor device disclosed in this specification, the first element region and the second element region are formed on the same semiconductor substrate. The first gate electrode formed in the first element region, the second gate electrode formed in the second element region, and the first gate electrode and the second gate electrode are disposed on the upper surface of the semiconductor substrate and via the gate wiring. And a gate pad connected to the two gate electrodes. A high resistance portion is provided at a portion connecting the second gate electrode and the gate pad of the gate wiring.

なお、上記の「高抵抗部」は、ｎ型層及びｐ型層から形成されるダイオードであってもよいし、高抵抗部以外のゲート配線を構成する部材よりも高抵抗の金属層であってもよい。 The “high resistance portion” may be a diode formed from an n-type layer and a p-type layer, or may be a metal layer having a higher resistance than members constituting the gate wiring other than the high resistance portion. May be.

上記の半導体装置では、第２素子領域において、第２ゲート電極とゲートパッドを接続するゲート配線には、高抵抗部が設けられる。そのため、第２素子領域のゲート抵抗値は、第１素子領域のゲート抵抗値よりも大きい。すなわち、第２素子領域の閾値電圧が、第１素子領域の閾値電圧よりも大きい。 In the semiconductor device described above, the high resistance portion is provided in the gate wiring connecting the second gate electrode and the gate pad in the second element region. Therefore, the gate resistance value of the second element region is larger than the gate resistance value of the first element region. That is, the threshold voltage of the second element region is larger than the threshold voltage of the first element region.

上記の半導体装置によると、素子領域毎にエミッタ領域またはボディコンタクト領域の面積を変えることが困難な場合でも、同一の半導体基板に閾値電圧が異なる素子領域を作り分けることが可能となる。なお本構造は、エミッタ領域またはボディコンタクト領域の面積を変えることが困難な場合にのみ有用性を持つものでなく、エミッタ領域またはボディコンタクト領域の面積を変えるのに代えて、あるいはエミッタ領域またはボディコンタクト領域の面積を変えるのに加えて実施する場合にも有用である。 According to the semiconductor device described above, even when it is difficult to change the area of the emitter region or the body contact region for each element region, it is possible to create element regions having different threshold voltages on the same semiconductor substrate. This structure is not useful only when it is difficult to change the area of the emitter region or the body contact region. Instead of changing the area of the emitter region or the body contact region, or the emitter region or the body It is also useful when implemented in addition to changing the area of the contact region.

実施形態に係る半導体装置の回路図である。1 is a circuit diagram of a semiconductor device according to an embodiment. 実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning an embodiment. 実施形態に係る半導体装置の断面図であり、図２のＩＩＩ−ＩＩＩ線に対応する。FIG. 3 is a cross-sectional view of the semiconductor device according to the embodiment, corresponding to the line III-III in FIG. 2. 実施形態に係る半導体装置の平面図の拡大図であり、図２の領域ＩＶに対応する。FIG. 4 is an enlarged view of a plan view of the semiconductor device according to the embodiment and corresponds to a region IV in FIG. 2. 実施形態に係る半導体装置の平面の拡大図であり、図３の領域Ｖに対応する。FIG. 4 is an enlarged plan view of the semiconductor device according to the embodiment and corresponds to a region V in FIG. 3.

図１は、実施形態に係る半導体装置１の回路図の概略を示す。図１に示すように、半導体装置１は、メインスイッチング素子ＳＷ１及びセンススイッチング素子ＳＷ２から構成される半導体素子２０、メインエミッタ電極２２、センスエミッタ電極２４、コレクタ電極２８及びゲートパッド２６を有する。メインエミッタ電極２２は、外部電源４４に接続される。センスエミッタ電極２４は、センス抵抗Ｒ１を介して外部電源４４に接続される。 FIG. 1 is a schematic circuit diagram of a semiconductor device 1 according to the embodiment. As shown in FIG. 1, the semiconductor device 1 includes a semiconductor element 20 including a main switching element SW1 and a sense switching element SW2, a main emitter electrode 22, a sense emitter electrode 24, a collector electrode 28, and a gate pad 26. The main emitter electrode 22 is connected to an external power source 44. The sense emitter electrode 24 is connected to the external power supply 44 via the sense resistor R1.

図２は、実施形態に係る半導体装置１の平面図を示す。図２に示すように、半導体装置１は、半導体基板１０を有する。半導体基板１０の上面には、複数のメインエミッタ電極２２、センスエミッタ電極２４及びゲートパッド２６が形成されている。半導体基板１０の下面には、コレクタ電極２８が形成されている。メインエミッタ電極２２が形成されている範囲が、メイン素子領域１０Ａに対応し、センスエミッタ電極２４が形成されている範囲が、センス素子領域１０Ｂに対応する。センス素子領域１０Ｂの面積は、メイン素子領域の面積１０Ａよりも小さい。 FIG. 2 is a plan view of the semiconductor device 1 according to the embodiment. As shown in FIG. 2, the semiconductor device 1 has a semiconductor substrate 10. A plurality of main emitter electrodes 22, sense emitter electrodes 24, and gate pads 26 are formed on the upper surface of the semiconductor substrate 10. A collector electrode 28 is formed on the lower surface of the semiconductor substrate 10. A range where the main emitter electrode 22 is formed corresponds to the main element region 10A, and a range where the sense emitter electrode 24 is formed corresponds to the sense element region 10B. The area of the sense element region 10B is smaller than the area 10A of the main element region.

図３は、図２のＩＩＩ−ＩＩＩ線に対応した断面図である。図４は、図２の領域ＩＶに対応した拡大平面図である。図３に示すように、メインエミッタ電極２２が形成されているメイン素子領域１０Ａに対応する範囲の半導体基板１０にメインスイッチング素子ＳＷ１が形成されており、センスエミッタ電極２４が形成されているセンス素子領域１０Ｂに対応する範囲の半導体基板１０にセンススイッチング素子ＳＷ２が形成されている。メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２は、半導体素子２０を構成する。メイン素子領域１０Ａとセンス素子領域１０Ｂの間には、スイッチング素子が形成されていない分離領域１０Ｃが存在する。 3 is a cross-sectional view corresponding to line III-III in FIG. FIG. 4 is an enlarged plan view corresponding to region IV in FIG. As shown in FIG. 3, the main switching element SW1 is formed in the semiconductor substrate 10 in the range corresponding to the main element region 10A in which the main emitter electrode 22 is formed, and the sense element in which the sense emitter electrode 24 is formed. Sense switching element SW2 is formed on semiconductor substrate 10 in a range corresponding to region 10B. The main switching element SW1 and the sense switching element SW2 constitute the semiconductor element 20. An isolation region 10C in which no switching element is formed exists between the main element region 10A and the sense element region 10B.

図３に示すように、半導体基板１０の上面には、メイン素子領域１０Ａにおいて、複数のトレンチ４０Ａが凹状に形成されている。図４に示すように、各トレンチ４０Ａは、互いに平行に伸びている。各トレンチ４０Ａの内面は、ゲート絶縁膜４２Ａに覆われている。各トレンチ４０Ａの内部には、ゲート電極４４Ａが配置されている。ゲート電極４４Ａは、ゲート絶縁膜４２Ａによって半導体基板１０から絶縁されている。ゲート電極４４Ａの上面には、キャップ絶縁膜４６Ａに覆われている。また、キャップ絶縁膜４６Ａの上には、層間絶縁膜４７Ａが形成されている。ゲート電極４４Ａは、ゲートパッド２６に接続可能とされている。ゲート絶縁膜４２Ａ、ゲート電極４４Ａ、キャップ絶縁膜４６Ａ及び層間絶縁膜４７Ａを総称し、絶縁トレンチゲート１４０Ａと称する。
同様に、センス素子領域１０Ｂにおいて、複数のトレンチ４０Ｂが凹状に形成されている。図４に示すように、各トレンチ４０Ｂは、互いに平行に伸びている。各トレンチ４０Ｂの内面は、ゲート絶縁膜４２Ｂに覆われている。各トレンチ４０Ｂの内部には、ゲート電極４４Ｂが配置されている。ゲート電極４４Ｂは、ゲート絶縁膜４２Ｂによって半導体基板１０から絶縁されている。ゲート電極４４Ｂの上面には、キャップ絶縁膜４６Ｂに覆われている。また、キャップ絶縁膜４６Ｂの上には、層間絶縁膜４７Ｂが形成されている。ゲート電極４４Ｂは、ゲートパッド２６に接続可能とされている。ゲート絶縁膜４２Ｂ、ゲート電極４４Ｂ、キャップ絶縁膜４６Ｂ及び層間絶縁膜４７Ｂを総称し、絶縁トレンチゲート１４０Ｂと称する。 As shown in FIG. 3, a plurality of trenches 40A are formed in a concave shape on the upper surface of the semiconductor substrate 10 in the main element region 10A. As shown in FIG. 4, the trenches 40 A extend in parallel to each other. The inner surface of each trench 40A is covered with a gate insulating film 42A. A gate electrode 44A is disposed inside each trench 40A. The gate electrode 44A is insulated from the semiconductor substrate 10 by the gate insulating film 42A. The upper surface of the gate electrode 44A is covered with a cap insulating film 46A. An interlayer insulating film 47A is formed on the cap insulating film 46A. The gate electrode 44A can be connected to the gate pad 26. The gate insulating film 42A, the gate electrode 44A, the cap insulating film 46A, and the interlayer insulating film 47A are collectively referred to as an insulating trench gate 140A.
Similarly, in the sense element region 10B, a plurality of trenches 40B are formed in a concave shape. As shown in FIG. 4, the trenches 40 B extend in parallel to each other. The inner surface of each trench 40B is covered with a gate insulating film 42B. A gate electrode 44B is disposed inside each trench 40B. The gate electrode 44B is insulated from the semiconductor substrate 10 by the gate insulating film 42B. The upper surface of the gate electrode 44B is covered with a cap insulating film 46B. An interlayer insulating film 47B is formed on the cap insulating film 46B. The gate electrode 44B can be connected to the gate pad 26. The gate insulating film 42B, the gate electrode 44B, the cap insulating film 46B, and the interlayer insulating film 47B are collectively referred to as an insulating trench gate 140B.

半導体基板１０の上面には、メイン素子領域１０Ａにおいて、メインエミッタ電極２２が形成されている。メインエミッタ電極２２は、キャップ絶縁膜４６Ａと層間絶縁膜４７Ａによってゲート電極４４Ａから絶縁されている。同様に、センス素子領域１０Ｂにおいて、センスエミッタ電極２４が形成されている。センスエミッタ電極２４は、キャップ絶縁膜４６Ｂと層間絶縁膜４７Ｂによってゲート電極４４Ｂから絶縁されている。半導体基板１０の下面には、コレクタ電極２８が形成されている。 On the upper surface of the semiconductor substrate 10, a main emitter electrode 22 is formed in the main element region 10A. The main emitter electrode 22 is insulated from the gate electrode 44A by the cap insulating film 46A and the interlayer insulating film 47A. Similarly, a sense emitter electrode 24 is formed in the sense element region 10B. The sense emitter electrode 24 is insulated from the gate electrode 44B by the cap insulating film 46B and the interlayer insulating film 47B. A collector electrode 28 is formed on the lower surface of the semiconductor substrate 10.

半導体基板１０の内部には、メイン素子領域１０Ａにおいて、エミッタ領域１２Ａ、ボディコンタクト領域１５Ａ、ボディ層１４Ａが形成されている。同様に、センス素子領域１０Ｂにおいて、エミッタ領域１２Ｂ、ボディコンタクト領域１５Ｂ、ボディ層１４Ｂ、が形成されている。また、メイン素子領域１０Ａとセンス素子領域１０Ｂの両方に跨って、バッファ層３２、ドリフト層３４及びコレクタ層３６が形成されている。 Inside the semiconductor substrate 10, an emitter region 12A, a body contact region 15A, and a body layer 14A are formed in the main element region 10A. Similarly, an emitter region 12B, a body contact region 15B, and a body layer 14B are formed in the sense element region 10B. A buffer layer 32, a drift layer 34, and a collector layer 36 are formed across both the main element region 10A and the sense element region 10B.

図３に示すように、エミッタ領域１２Ａ及びエミッタ領域１２Ｂは、ｎ型であり、半導体基板１０の上面に露出する範囲に形成されている。エミッタ領域１２Ａは、メインエミッタ電極２２に接続されている。エミッタ領域１２Ｂは、センスエミッタ電極２４に接続されている。図４に示すように、エミッタ領域１２Ａは、ゲート電極４４Ａに直交する方向に長く延びている。エミッタ領域１２Ａはゲート絶縁膜４２Ａと接している。同様に、エミッタ領域１２Ｂは、ゲート電極４４Ｂに直交する方向に長く延びている。エミッタ領域１２Ｂはゲート絶縁膜４２Ｂと接している。 As shown in FIG. 3, the emitter region 12 A and the emitter region 12 B are n-type and are formed in a range exposed on the upper surface of the semiconductor substrate 10. The emitter region 12 A is connected to the main emitter electrode 22. The emitter region 12B is connected to the sense emitter electrode 24. As shown in FIG. 4, the emitter region 12A extends long in the direction perpendicular to the gate electrode 44A. The emitter region 12A is in contact with the gate insulating film 42A. Similarly, the emitter region 12B extends long in the direction orthogonal to the gate electrode 44B. The emitter region 12B is in contact with the gate insulating film 42B.

図３に示すように、ボディコンタクト領域１５Ａ及びボディコンタクト領域１５Ｂは、高濃度のｐ型不純物を有するｐ型領域であり、半導体基板１０の上面に露出する範囲に形成されている。図４に示すように、ボディコンタクト領域１５Ａは、ゲート電極４４Ａに直交する方向に長く伸びている。ボディコンタクト領域１５Ａは、エミッタ領域１２Ａに接している。ボディコンタクト領域１５Ａは、メインエミッタ電極２２に接続されている。同様に、ボディコンタクト領域１５Ｂは、ゲート電極４４Ｂに直交する方向に長く伸びている。ボディコンタクト領域１５Ｂは、エミッタ領域１２Ｂに接している。ボディコンタクト領域１５Ｂは、センスエミッタ電極２４に接続されている。 As shown in FIG. 3, the body contact region 15 A and the body contact region 15 B are p-type regions having high-concentration p-type impurities, and are formed in a range exposed on the upper surface of the semiconductor substrate 10. As shown in FIG. 4, the body contact region 15A extends long in a direction orthogonal to the gate electrode 44A. Body contact region 15A is in contact with emitter region 12A. Body contact region 15 A is connected to main emitter electrode 22. Similarly, the body contact region 15B extends long in the direction orthogonal to the gate electrode 44B. Body contact region 15B is in contact with emitter region 12B. The body contact region 15B is connected to the sense emitter electrode 24.

ボディ層１４Ａ及びボディ層１４Ｂは、ボディコンタクト領域１５Ａ及びボディコンタクト領域１５Ｂよりもｐ型不純物濃度が低いｐ型領域である。図３に示すように、ボディ層１４Ａは、エミッタ領域１２Ａとボディコンタクト領域１５Ａの下側に形成されており、エミッタ領域１２Ａの下側において、ゲート絶縁膜４２Ａに接している。同様に、ボディ層１４Ｂは、エミッタ領域１２Ｂとボディコンタクト領域１５Ｂの下側に形成されており、エミッタ領域１２Ｂの下側において、ゲート絶縁膜４２Ｂに接している。 The body layer 14A and the body layer 14B are p-type regions having a lower p-type impurity concentration than the body contact region 15A and the body contact region 15B. As shown in FIG. 3, the body layer 14A is formed below the emitter region 12A and the body contact region 15A, and is in contact with the gate insulating film 42A below the emitter region 12A. Similarly, the body layer 14B is formed below the emitter region 12B and the body contact region 15B, and is in contact with the gate insulating film 42B below the emitter region 12B.

ドリフト層３２は、低濃度のｎ型不純物を含有するｎ型領域である。ドリフト層３２は、ボディ層１４Ａの下側に形成されている。ドリフト層３２は、トレンチ４０Ａの下端に位置するゲート酸化膜４２Ａと接している。同様に、ドリフト領域３２は、ボディ層１４Ｂの下側に形成されいる。ドリフト領域３２は、トレンチ４０Ｂの下端に位置するゲート酸化膜４２Ｂと接している。 The drift layer 32 is an n-type region containing a low-concentration n-type impurity. The drift layer 32 is formed below the body layer 14A. Drift layer 32 is in contact with gate oxide film 42A located at the lower end of trench 40A. Similarly, the drift region 32 is formed below the body layer 14B. Drift region 32 is in contact with gate oxide film 42B located at the lower end of trench 40B.

バッファ層３４は、高濃度のｎ型不純物を含有するｎ型領域である。バッファ層３４は、ドリフト層３２の下側に形成されている。 The buffer layer 34 is an n-type region containing a high concentration of n-type impurities. The buffer layer 34 is formed below the drift layer 32.

コレクタ層３６は、高濃度のｐ型不純物を含有するｐ型領域である。コレクタ層３６は、バッファ層３４の下側に形成されている。コレクタ層３６は、半導体基板１０の下面に臨む範囲の全面に形成されている。コレクタ層３２は、コレクタ電極２８に接続されている。 The collector layer 36 is a p-type region containing a high concentration of p-type impurities. The collector layer 36 is formed below the buffer layer 34. The collector layer 36 is formed on the entire surface facing the lower surface of the semiconductor substrate 10. The collector layer 32 is connected to the collector electrode 28.

図５は、図２の領域Ｖに対応しており、センス素子領域１０Ｂの拡大図である。但し、図５では、センスエミッタ電極２４の図示を省略している。図５に示すように、ゲート電極４４Ｂは、ゲート配線１４２に接続されている。ゲート配線１４２は、ゲートパッド２６に接続されている（図示省略）。ゲート配線１４２Ｂは、配線部１４３、ｎ型層１４４及びｐ型層１４５を有する。配線部１４３は、ｎ型不純物がドープされたｎ型ポリシリコンからなる。ｎ型層１４４は、ｎ型不純物が配線部１４３よりも高濃度にドープされたｎ型ポリシリコンからなる。ｐ型層１４５は、ｐ型不純物が高濃度にドープされたｐ型ポリシリコンからなる。すなわち、配線部１４３は、ｎ型層１４４及びｐ型層からなるダイオード１４６を有する。ダイオード１４６は、ゲート配線１４２のゲート電極と接続する部分と、ゲート配線１４２のゲートパッド２６と接続する部分の間に配置される。なお、メイン素子領域１０Ａにおいて、ゲート電極４４Ａとゲートパッドを接続するゲート配線は、配線部１４３と同様の部材からなり、ｎ型層およびｐ型層からなるダイオードは有さない。 FIG. 5 corresponds to the region V of FIG. 2 and is an enlarged view of the sense element region 10B. However, in FIG. 5, the sense emitter electrode 24 is not shown. As shown in FIG. 5, the gate electrode 44 B is connected to the gate wiring 142. The gate wiring 142 is connected to the gate pad 26 (not shown). The gate wiring 142B includes a wiring portion 143, an n-type layer 144, and a p-type layer 145. The wiring part 143 is made of n-type polysilicon doped with n-type impurities. The n-type layer 144 is made of n-type polysilicon doped with n-type impurities at a higher concentration than the wiring portion 143. The p-type layer 145 is made of p-type polysilicon doped with a high concentration of p-type impurities. That is, the wiring part 143 includes a diode 146 composed of an n-type layer 144 and a p-type layer. The diode 146 is disposed between a portion connected to the gate electrode of the gate wiring 142 and a portion connected to the gate pad 26 of the gate wiring 142. In the main element region 10A, the gate wiring connecting the gate electrode 44A and the gate pad is made of the same member as the wiring portion 143, and does not have a diode made of an n-type layer and a p-type layer.

センス素子領域１０Ｂにおいて、ゲート電極４４Ｂとゲートパッド２６を接続するゲート配線１４２には、ダイオード１４６が設けられる。そのため、センス素子領域１０Ｂのゲート抵抗値は、メイン素子領域１０Ａのゲート抵抗値よりも大きい。 In the sense element region 10B, the gate wiring 142 connecting the gate electrode 44B and the gate pad 26 is provided with a diode 146. Therefore, the gate resistance value of the sense element region 10B is larger than the gate resistance value of the main element region 10A.

上記したように、メインスイッチング素子ＳＷ１は、メインエミッタ電極２２、エミッタ領域１２Ａ、ボディコンタクト領域１５Ａ、ボディ層１４Ａ、絶縁トレンチゲート１４０Ａ、ドリフト層３２、バッファ層３４、コレクタ層３６及びコレクタ電極２８によって構成されている。センススイッチング素子ＳＷ２は、センスエミッタ電極２４、エミッタ領域１２Ｂ、ボディコンタクト領域１５Ｂ、ボディ層１４Ｂ、絶縁トレンチゲート１４０Ｂ、ドリフト層３２、バッファ層３４、コレクタ層３６及びコレクタ電極２８によって構成されている。メインスイッチング素子ＳＷ１は、ゲート電極４４Ａに印加されるゲート電極に基づいて、コレクタ電極２８とメインエミッタ電極２２の間を流れる電流をスイッチングする。センススイッチング素子ＳＷ２は、ゲート電極４４Ｂに印加されるゲート電極に基づいて、コレクタ電極２８とセンスエミッタ電極２４の間を流れる電流をスイッチングする。 As described above, the main switching element SW1 includes the main emitter electrode 22, the emitter region 12A, the body contact region 15A, the body layer 14A, the insulating trench gate 140A, the drift layer 32, the buffer layer 34, the collector layer 36, and the collector electrode 28. It is configured. The sense switching element SW2 includes a sense emitter electrode 24, an emitter region 12B, a body contact region 15B, a body layer 14B, an insulating trench gate 140B, a drift layer 32, a buffer layer 34, a collector layer 36, and a collector electrode 28. The main switching element SW1 switches a current flowing between the collector electrode 28 and the main emitter electrode 22 based on the gate electrode applied to the gate electrode 44A. The sense switching element SW2 switches a current flowing between the collector electrode 28 and the sense emitter electrode 24 based on the gate electrode applied to the gate electrode 44B.

次に半導体装置１の動作について説明する。メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２を同時にオンさせると、コレクタ電極２８から外部電極４４（図１参照）に向かって電流が流れる。電流の大部分は、メインスイッチング素子ＳＷ１（すなわち、メインエミッタ電極２２）を経由して流れる。電流の一部は、センススイッチング素子ＳＷ２（すなわち、センスエミッタ電極２４）を経由して流れる。センススイッチング素子ＳＷ２に流れる電流は、センス抵抗Ｒ１の両端の電位差によって測定することができる。また、メインスイッチング素子ＳＷ１に流れる電流とセンススイッチング素子ＳＷ２に流れる電流の比は、メイン素子領域１０Ａとセンス素子領域１０Ｂにそれぞれ形成される総チャネル長と略等しい。したがって、センススイッチング素子ＳＷ２の電流を検出することで、メインスイッチング素子ＳＷ１の電流を検出することができる。 Next, the operation of the semiconductor device 1 will be described. When the main switching element SW1 and the sense switching element SW2 are turned on simultaneously, a current flows from the collector electrode 28 toward the external electrode 44 (see FIG. 1). Most of the current flows through the main switching element SW1 (that is, the main emitter electrode 22). A part of the current flows through the sense switching element SW2 (that is, the sense emitter electrode 24). The current flowing through the sense switching element SW2 can be measured by the potential difference between both ends of the sense resistor R1. The ratio of the current flowing through the main switching element SW1 and the current flowing through the sense switching element SW2 is substantially equal to the total channel length formed in each of the main element region 10A and the sense element region 10B. Therefore, the current of the main switching element SW1 can be detected by detecting the current of the sense switching element SW2.

半導体装置１では、センス素子領域１０Ｂにおいて、ゲート電極４４Ｂとゲートパッド２６を接続するゲート配線１４２には、ダイオード１４６が設けられる。そのため、センス素子領域１０Ｂのゲート抵抗値は、メイン素子領域１０Ａのゲート抵抗値よりも大きい。すなわち、センススイッチング素子ＳＷ２の閾値電圧が、メインスイッチング素子ＳＷ１の閾値電圧よりも大きい。これにより、センススイッチング素子ＳＷ２よりもメインスイッチング素子ＳＷ１が早期にターンオンする。従って、センススイッチング素子ＳＷ２への電流集中を抑制できる。よって、メインスイッチング素子ＳＷ１に流れる電流が過大であると誤検出することを防止できる。 In the semiconductor device 1, a diode 146 is provided in the gate wiring 142 that connects the gate electrode 44B and the gate pad 26 in the sense element region 10B. Therefore, the gate resistance value of the sense element region 10B is larger than the gate resistance value of the main element region 10A. That is, the threshold voltage of the sense switching element SW2 is larger than the threshold voltage of the main switching element SW1. As a result, the main switching element SW1 is turned on earlier than the sense switching element SW2. Therefore, current concentration on the sense switching element SW2 can be suppressed. Therefore, erroneous detection that the current flowing through the main switching element SW1 is excessive can be prevented.

なお、上記の実施形態では、ゲート配線１４２にダイオード１４６が設けられている構成について説明したが、ダイオード１４６に代わり、高抵抗金属層を設けてもよい。高抵抗金属層は、配線部１４３よりも高抵抗の金属からなる。例えば、配線部１４３はアルミニウム（Ａｌ）からなり、高抵抗金属層はチタン（Ｔｉ）からなる。このような構成によれば、選択する金属により、センススイッチング素子ＳＷ２の閾値電圧を任意の値に調整することができる。 In the above embodiment, the configuration in which the diode 146 is provided in the gate wiring 142 has been described, but a high-resistance metal layer may be provided instead of the diode 146. The high resistance metal layer is made of a metal having a higher resistance than the wiring part 143. For example, the wiring part 143 is made of aluminum (Al), and the high resistance metal layer is made of titanium (Ti). According to such a configuration, the threshold voltage of the sense switching element SW2 can be adjusted to an arbitrary value depending on the metal to be selected.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 The embodiments have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical usefulness by achieving one of them.

１：半導体装置
１０：半導体基板
１０Ａ：メイン素子領域（第１素子領域）
１０Ｂ：センス素子領域（第２素子領域）
１０Ｃ：分離領域
１２Ａ：エミッタ領域
１２Ｂ：エミッタ領域
１４Ａ：ボディ層
１４Ｂ：ボディ層
２０：半導体素子
２２：メインエミッタ電極
２４：センスエミッタ電極
２６：ゲートパッド
２８：コレクタ電極
３２：ドリフト層
３４：バッファ層
３６：コレクタ層
４０Ａ：トレンチ
４０Ｂ：トレンチ
４２Ａ：ゲート絶縁膜
４２Ｂ：ゲート絶縁膜
４４Ａ：ゲート電極（第１ゲート電極）
４４Ｂ：ゲート電極（第２ゲート電極）
４６Ａ：キャップ絶縁膜
４６Ｂ：キャップ絶縁膜
４７Ａ：層間絶縁膜
４７Ｂ：層間絶縁膜
１４０Ａ：絶縁トレンチゲート
１４０Ｂ：絶縁トレンチゲート
１４２：ゲート配線
１４３：配線部
１４４：ｎ型層
１４５：ｐ型層
１４６：ダイオード
ＳＷ１：メインスイッチング素子
ＳＷ２：センススイッチング素子
Ｒ１：外部抵抗 1: Semiconductor device 10: Semiconductor substrate 10A: Main element region (first element region)
10B: sense element region (second element region)
10C: isolation region 12A: emitter region 12B: emitter region 14A: body layer 14B: body layer 20: semiconductor element 22: main emitter electrode 24: sense emitter electrode 26: gate pad 28: collector electrode 32: drift layer 34: buffer layer 36: Collector layer 40A: Trench 40B: Trench 42A: Gate insulating film 42B: Gate insulating film 44A: Gate electrode (first gate electrode)
44B: Gate electrode (second gate electrode)
46A: cap insulating film 46B: cap insulating film 47A: interlayer insulating film 47B: interlayer insulating film 140A: insulating trench gate 140B: insulating trench gate 142: gate wiring 143: wiring portion 144: n-type layer 145: p-type layer 146: Diode SW1: Main switching element SW2: Sense switching element R1: External resistance

Claims

A semiconductor device in which a first element region and a second element region are formed on the same semiconductor substrate,

A first gate electrode formed in the first element region;
A second gate electrode formed in the second element region;
A gate pad disposed on the upper surface of the semiconductor substrate and connected to the first gate electrode and the second gate electrode via a gate wiring;
With
A semiconductor device, wherein a high resistance portion is provided in a portion connecting the second gate electrode and the gate pad of the gate wiring.