JP2018037567A

JP2018037567A - Method of manufacturing semiconductor device, and semiconductor device

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Publication number: JP2018037567A
Application number: JP2016170621A
Authority: JP
Inventors: 拓嗣山村; Takuji Yamamura
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2016-09-01
Filing date: 2016-09-01
Publication date: 2018-03-08

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device, and a semiconductor device that can achieve increase in frequency.SOLUTION: A method of manufacturing a semiconductor device 1A includes: a gate electrode formation step of forming a gate electrode 41 on a surface of a semiconductor layer 20; and an injection layer formation step of injecting impurity atoms to the semiconductor layer 20 formed with the gate electrode 41, and forming an injection layer 23 having the injected impurity atoms, in a region adjacent to a region corresponding to the gate electrode 41 above the semiconductor layer 20. The injection layer 23 is formed so that an end part at the gate electrode 41 side is located on a boundary line of the region corresponding to the gate electrode 41.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、半導体装置の製造方法、及び半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device manufacturing method and a semiconductor device.

半導体装置は半導体スイッチを有する。半導体スイッチには、多くの場合、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が使用される。電界効果トランジスタは、ゲート電極、ソース電極、及びドレイン電極を備える。これらの電極は基体となる半導体層に配置される。半導体層は、ソース電極が配置されるソース領域、及びドレイン電極が配置されるドレイン領域を備える。 The semiconductor device has a semiconductor switch. In many cases, a field effect transistor (FET) is used for a semiconductor switch. The field effect transistor includes a gate electrode, a source electrode, and a drain electrode. These electrodes are disposed on a semiconductor layer serving as a base. The semiconductor layer includes a source region in which a source electrode is disposed and a drain region in which a drain electrode is disposed.

ソース領域及びドレイン領域は、半導体層にイオンを注入することにより形成される（以下、半導体層のイオンが注入された領域をイオン注入層という）。一般的に、イオン注入層は、フォトレジストでイオンを注入しない領域（例えば、ゲート電極配置予定の領域）をマスクし、マスクされていない領域に不純物イオンを注入することにより形成される。 The source region and the drain region are formed by implanting ions into the semiconductor layer (hereinafter, a region into which ions in the semiconductor layer are implanted is referred to as an ion implanted layer). In general, the ion implantation layer is formed by masking a region where ions are not implanted with a photoresist (for example, a region where a gate electrode is to be arranged) and implanting impurity ions into an unmasked region.

特開２０１３−５８６６２号公報JP 2013-58662 A 特開２００７−１８９２１３号公報JP 2007-189213 A 特開２００９−２８３９１５号公報JP 2009-283915 A

半導体装置の高周波化には電界効果トランジスタの高周波化が必要となる。電界効果トランジスタの高周波化のためには、電界効果トランジスタを低オン抵抗化することが望ましい。しかしながら、従来の電界効果トランジスタは、高いレベルでの低オン抵抗化が実現されていないので、半導体装置を高周波化することが困難となっている。 To increase the frequency of a semiconductor device, it is necessary to increase the frequency of a field effect transistor. In order to increase the frequency of the field effect transistor, it is desirable to reduce the on-resistance of the field effect transistor. However, since the conventional field effect transistor does not realize a low on-resistance at a high level, it is difficult to increase the frequency of the semiconductor device.

本発明が解決しようとする課題は、半導体装置の高周波化を実現することである。 The problem to be solved by the present invention is to realize a high frequency semiconductor device.

実施形態の半導体装置の製造方法は、
半導体層の表面にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極が形成された前記半導体層に不純物原子を注入し、前記半導体層の上部の前記ゲート電極に対応する領域に隣接する領域に前記注入された不純物原子を有する注入層を形成する注入層形成工程と、を有する。
また実施形態の半導体装置は、
半導体層と、
前記半導体層の表面に形成されたゲート電極と、
前記半導体層の上部の前記ゲート電極に対応する領域に隣接する領域に形成され、不純物原子が注入された注入層と、を備える。 The manufacturing method of the semiconductor device of the embodiment is as follows:
Forming a gate electrode on the surface of the semiconductor layer; and
An implantation layer that implants impurity atoms into the semiconductor layer in which the gate electrode is formed and forms an implantation layer having the implanted impurity atoms in a region adjacent to the region corresponding to the gate electrode above the semiconductor layer Forming step.
The semiconductor device of the embodiment is
A semiconductor layer;
A gate electrode formed on the surface of the semiconductor layer;
And an injection layer formed in a region adjacent to the region corresponding to the gate electrode above the semiconductor layer and into which impurity atoms are implanted.

実施形態の半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device of embodiment. 図１に示す半導体装置のゲート電極付近の拡大図である。FIG. 2 is an enlarged view near a gate electrode of the semiconductor device shown in FIG. 1. 実施形態の半導体装置の製造方法を示すフローチャートである。3 is a flowchart illustrating a method for manufacturing a semiconductor device according to an embodiment. 実施形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of embodiment. 実施形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of embodiment. 実施形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of embodiment. 実施形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of embodiment. 実施形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of embodiment. 実施形態の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of embodiment. 第１の変形例の半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device of a 1st modification. 第２の変形例の半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device of a 2nd modification. 第２の変形例の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of a 2nd modification. 第２の変形例の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of a 2nd modification. 第２の変形例の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of a 2nd modification. 第２の変形例の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of a 2nd modification. 第２の変形例の半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device of a 2nd modification.

以下、発明を実施するための形態について図面を参照しながら説明する。なお、図中、同一または同等の部分には同一の符号を付す。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In the drawings, the same or equivalent parts are denoted by the same reference numerals.

半導体装置１Ａは、例えばＨＥＭＴ（High Electron Mobility Transistor：光電子移動度トランジスタ）構造の電力増幅器である。半導体装置１Ａは、図１に示すように、基板１０と、半導体層２０と、誘電体層３０と、ゲート電極４１と、ソース電極４２と、ドレイン電極４３と、を備える。 The semiconductor device 1A is, for example, a power amplifier having a HEMT (High Electron Mobility Transistor) structure. As shown in FIG. 1, the semiconductor device 1 </ b> A includes a substrate 10, a semiconductor layer 20, a dielectric layer 30, a gate electrode 41, a source electrode 42, and a drain electrode 43.

基板１０は、半導体層２０を積層するための基板である。基板１０は、例えば、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、窒化ガリウム、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、ガリウムヒ素（ＧａＡｓ）等の半絶縁性材料から構成される。 The substrate 10 is a substrate for stacking the semiconductor layers 20. The substrate 10 is made of, for example, a semi-insulating material such as silicon carbide (SiC), silicon (Si), gallium nitride, aluminum nitride (AlN), aluminum gallium nitride (AlGaN), or gallium arsenide (GaAs).

半導体層２０は、電子走行層２１とバリア層２２とを備える。電子走行層２１は、ガリウムナイトライド（ＧａＮ）等から構成され、基板１０の表面に積層される。バリア層２２は、または窒化アルミニウムガリウム（ＡｌＧａＮ）等から構成され、電子走行層２１の表面に積層される。なお、電子走行層２１、バリア層２２は、多層構造であってもよい。 The semiconductor layer 20 includes an electron transit layer 21 and a barrier layer 22. The electron transit layer 21 is made of gallium nitride (GaN) or the like and is laminated on the surface of the substrate 10. The barrier layer 22 is made of aluminum gallium nitride (AlGaN) or the like, and is laminated on the surface of the electron transit layer 21. The electron transit layer 21 and the barrier layer 22 may have a multilayer structure.

バリア層２２は、電子走行層２１よりもバンドギャップが大きく、電子走行層２１とともにヘテロ接合構造を形成する。また、電子走行層２１の一部（バリア層２２との界面付近）およびバリア層２２は、不純物原子（ドーパント）が注入された注入層２３を有する。 The barrier layer 22 has a larger band gap than the electron transit layer 21 and forms a heterojunction structure with the electron transit layer 21. Further, a part of the electron transit layer 21 (near the interface with the barrier layer 22) and the barrier layer 22 have an injection layer 23 into which impurity atoms (dopant) are injected.

注入層２３は、図２に示すように、電子走行層２１におけるバリア層２２との界面付近とバリア層２２とにおいて、ゲート電極４１に対応する領域Ｒ１に隣接する領域に形成される。ゲート電極４１に対応する領域Ｒ１とは、ゲート電極４１が積層される方向Ｘにゲート電極４１と対向して重なる領域を指す。また、注入層２３は、ゲート電極４１側の端部Ｅ３，Ｅ４が、領域Ｒ１の端部（境界線）Ｅ１，Ｅ２上に位置するように形成される。つまり、注入層２３は、電子走行層２１のバリア層２２との界面付近とバリア層２２とにおいて領域Ｒ１を除く領域（領域Ｒ１の外側）に形成される。なお、半導体層２０（電子走行層２１、バリア層２２）への不純物原子の注入は、イオン注入法またはプラズマドーピング法によって行われる。また、注入層２３は、電子走行層２１とバリア層２２の界面付近に不純物原子の濃度のピークがくるように形成されるのが好ましい。 As shown in FIG. 2, the injection layer 23 is formed in a region adjacent to the region R <b> 1 corresponding to the gate electrode 41 in the vicinity of the interface between the electron transit layer 21 and the barrier layer 22 and in the barrier layer 22. The region R1 corresponding to the gate electrode 41 refers to a region that is opposed to and overlaps the gate electrode 41 in the direction X in which the gate electrode 41 is stacked. The injection layer 23 is formed so that the end portions E3 and E4 on the gate electrode 41 side are located on the end portions (boundary lines) E1 and E2 of the region R1. That is, the injection layer 23 is formed near the interface between the electron transit layer 21 and the barrier layer 22 and in the barrier layer 22 except for the region R1 (outside the region R1). The impurity atoms are implanted into the semiconductor layer 20 (the electron transit layer 21 and the barrier layer 22) by an ion implantation method or a plasma doping method. In addition, the injection layer 23 is preferably formed so that the concentration peak of impurity atoms is near the interface between the electron transit layer 21 and the barrier layer 22.

電子走行層２１とバリア層２２とによってヘテロ接合構造が形成されることにより、電子走行層２１とバリア層２２との界面には２ＤＥＧ（2 Dimensional Electron Gas：二次元電子ガス）が発生する領域（以下、２ＤＥＧチャネルと称する）が設けられる。また、バンドギャップの大きいバリア層２２に注入層２３が形成されることにより、高いチャネル移動度および低オン抵抗が両立される。 A region in which 2DEG (2 Dimensional Electron Gas) is generated at the interface between the electron transit layer 21 and the barrier layer 22 by forming a heterojunction structure with the electron transit layer 21 and the barrier layer 22 ( (Hereinafter referred to as 2DEG channel). In addition, since the injection layer 23 is formed in the barrier layer 22 having a large band gap, both high channel mobility and low on-resistance can be achieved.

誘電体層３０は、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ_２）、シリコン窒化アルミニウム（ＡｌＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の絶縁膜から構成される。誘電体層３０は、バリア層２２、ゲート電極４１、ソース電極４２、およびドレイン電極４３を覆って保護する。 The dielectric layer 30 is made of an insulating film such as silicon nitride (SiN), silicon dioxide (SiO ₂ ), silicon aluminum nitride (AlSiN), or silicon oxynitride (SiON). The dielectric layer 30 covers and protects the barrier layer 22, the gate electrode 41, the source electrode 42, and the drain electrode 43.

ゲート電極４１は、バリア層２２の表面に形成される。また、ゲート電極４１は、接触基部４１ａと、フィールドプレート４１ｂとを備える。 The gate electrode 41 is formed on the surface of the barrier layer 22. The gate electrode 41 includes a contact base 41a and a field plate 41b.

接触基部４１ａは、ゲート電極４１の底部中央に形成される。接触基部４１ａは、誘電体層３０に形成された開口部３１を通ってバリア層２２の表面に接触するように形成され、バリア層２２との間でショットキー接合を形成する。接触基部４１ａは、電子走行層２１とバリア層２２との界面に設けられた２ＤＥＧチャネルを制御することにより、ソース電極４２とドレイン電極４３の間の電子の流れを制御する。 The contact base 41 a is formed at the center of the bottom of the gate electrode 41. The contact base 41 a is formed so as to contact the surface of the barrier layer 22 through the opening 31 formed in the dielectric layer 30, and forms a Schottky junction with the barrier layer 22. The contact base 41 a controls the flow of electrons between the source electrode 42 and the drain electrode 43 by controlling the 2DEG channel provided at the interface between the electron transit layer 21 and the barrier layer 22.

フィールドプレート４１ｂは、接触基部４１ａからソース電極４２側またはドレイン電極４３側にひさし状にせり出されて設けられている。フィールドプレート４１ｂは、バリア層２２との間に誘電体層３０が介設され、接触基部４１ａの電界集中を緩和する。 The field plate 41b is provided so as to protrude from the contact base 41a to the source electrode 42 side or the drain electrode 43 side. In the field plate 41b, the dielectric layer 30 is interposed between the field plate 41b and the barrier layer 22, and the electric field concentration of the contact base 41a is reduced.

ソース電極４２およびドレイン電極４３は、ゲート電極４１を間に挟んで、バリア層２２の表面左右の位置に形成される。ソース電極４２およびドレイン電極４３は、電流の出入口となる電極であり、ＴｉＡｌ（チタンアルミニウム）等の金属から構成される。また、ソース電極４２およびドレイン電極４３は、２ＤＥＧチャネルとの間でオーミック接触が得られるように形成される。 The source electrode 42 and the drain electrode 43 are formed on the left and right positions of the surface of the barrier layer 22 with the gate electrode 41 interposed therebetween. The source electrode 42 and the drain electrode 43 are electrodes serving as a current inlet / outlet, and are made of a metal such as TiAl (titanium aluminum). The source electrode 42 and the drain electrode 43 are formed so as to obtain ohmic contact with the 2DEG channel.

ソース電極４２は、ゲート電極４１と間隔を空けて設けられ、ドレイン電極４３は、ソース電極４２と反対側でゲート電極４１と間隔を空けて設けられる。ソース電極４２およびドレイン電極４３は、それぞれゲート電極４１との間に誘電体層３０が設けられる。 The source electrode 42 is provided with a gap from the gate electrode 41, and the drain electrode 43 is provided with a gap from the gate electrode 41 on the side opposite to the source electrode 42. Dielectric layer 30 is provided between source electrode 42 and drain electrode 43, respectively, and gate electrode 41.

以上のように構成された半導体装置１Ａの製造工程について、以下、図３および図４Ａ〜図４Ｆを参照して説明する。 A manufacturing process of the semiconductor device 1A configured as described above will be described below with reference to FIGS. 3 and 4A to 4F.

はじめに、図４Ａに示すように、基板１０の上には、電子走行層２１、バリア層２２が順次積層され、さらにバリア層２２の表面には誘電体層３０Ａが形成される（ステップＳ１０１）。電子走行層２１、バリア層２２は、例えばエピタキシャル成長等の結晶成長法により基板１０の上に積層され、誘電体層３０Ａは、例えば化学気相蒸着（ＣＶＤ：Chemical Vapor Deposition）によりバリア層２２の上に積層される（ステップＳ１０１）。 First, as shown in FIG. 4A, an electron transit layer 21 and a barrier layer 22 are sequentially stacked on the substrate 10, and a dielectric layer 30A is formed on the surface of the barrier layer 22 (step S101). The electron transit layer 21 and the barrier layer 22 are stacked on the substrate 10 by a crystal growth method such as epitaxial growth, and the dielectric layer 30A is formed on the barrier layer 22 by, for example, chemical vapor deposition (CVD). (Step S101).

次に、誘電体層３０Ａの表面にはフォトレジストＭが被覆される。そして、図４Ｂに示すように、ゲート電極４１が形成される部分は、フォトレジストＭに転写されたマスクパターンに従って除去される。さらに、誘電体層３０Ａにおいて、ゲート電極４１の接触基部４１ａが形成される部分には開口部３１が形成される。開口部３１はエッチング等によって形成される。このようにして、ゲート電極４１が設けられる領域ＧＲ（ゲート領域）が形成される（ステップＳ１０２）。 Next, a photoresist M is coated on the surface of the dielectric layer 30A. Then, as shown in FIG. 4B, the portion where the gate electrode 41 is formed is removed according to the mask pattern transferred to the photoresist M. Further, in the dielectric layer 30A, an opening 31 is formed in a portion where the contact base 41a of the gate electrode 41 is formed. The opening 31 is formed by etching or the like. In this way, a region GR (gate region) where the gate electrode 41 is provided is formed (step S102).

ゲート領域ＧＲおよびフォトレジストＭには、図４Ｃに示すように、ゲート電極４１を構成する金属が蒸着等される。これにより、接触基部４１ａおよびフィールドプレート４１ｂを有するゲート電極４１がバリア層２２の上に形成される（ステップＳ１０３）。ゲート電極４１が形成された後、フォトレジストＭはリフトオフ（除去）される。 In the gate region GR and the photoresist M, as shown in FIG. 4C, the metal constituting the gate electrode 41 is vapor deposited. Thereby, the gate electrode 41 having the contact base portion 41a and the field plate 41b is formed on the barrier layer 22 (step S103). After the gate electrode 41 is formed, the photoresist M is lifted off (removed).

つづいて、図４Ｄに示すように、半導体層２０の上部にはイオン注入法等によって不純物原子が注入される（ステップＳ１０４）。これにより、バリア層２２の表面から電子走行層２１とバリア層２２との界面付近（電子走行層２１の上部）まで注入層２３が形成される。 Subsequently, as shown in FIG. 4D, impurity atoms are implanted into the upper portion of the semiconductor layer 20 by ion implantation or the like (step S104). Thereby, the injection layer 23 is formed from the surface of the barrier layer 22 to the vicinity of the interface between the electron transit layer 21 and the barrier layer 22 (above the electron transit layer 21).

より具体的には、不純物原子の注入はゲート電極４１がバリア層２２の上に形成された状態で行われるので、ゲート電極４１をマスクとして注入層２３が形成される。つまり、注入層２３は、ゲート電極４１の位置に応じて、その領域が決定され、セルフアライメントによって形成される。 More specifically, since the impurity atoms are implanted with the gate electrode 41 formed on the barrier layer 22, the implantation layer 23 is formed using the gate electrode 41 as a mask. That is, the region of the injection layer 23 is determined according to the position of the gate electrode 41 and is formed by self-alignment.

これにより、図２に示したように、注入層２３は、ゲート電極４１に対応する領域Ｒ１に隣接する領域に形成される。また、注入層２３は、ゲート電極４１側の端部Ｅ３，Ｅ４が、領域Ｒ１の端部（境界線）Ｅ１，Ｅ２上に位置するように形成される。つまり、注入層２３は、ゲート電極４１側の端部Ｅ３，Ｅ４が、フィールドプレート４１ｂの端部の直下に位置するように設けられる。 As a result, as shown in FIG. 2, the injection layer 23 is formed in a region adjacent to the region R <b> 1 corresponding to the gate electrode 41. The injection layer 23 is formed so that the end portions E3 and E4 on the gate electrode 41 side are located on the end portions (boundary lines) E1 and E2 of the region R1. That is, the injection layer 23 is provided so that the end portions E3 and E4 on the gate electrode 41 side are located immediately below the end portion of the field plate 41b.

注入層２３が形成された後はアニール処理が施される。アニール処理は、例えば、１０００〜１５００℃の範囲で行われる。アニール処理が施されることにより、不純物原子の注入によって生じた半導体層２０の損傷が回復され、不純物原子がドーパントとして活性化される。 After the injection layer 23 is formed, an annealing process is performed. Annealing treatment is performed in the range of 1000-1500 degreeC, for example. By performing the annealing treatment, damage to the semiconductor layer 20 caused by the implantation of impurity atoms is recovered, and the impurity atoms are activated as a dopant.

その後、半導体層２０の上にはソース電極４２およびドレイン電極４３が形成される（ステップＳ１０５）。図４Ｅに示すように、誘電体層３０Ａにおいて、ソース電極４２およびドレイン電極４３が形成される部分はエッチング等によって除去され、当該除去された部分にソース電極４２およびドレイン電極４３が蒸着等されて形成される。 Thereafter, the source electrode 42 and the drain electrode 43 are formed on the semiconductor layer 20 (step S105). As shown in FIG. 4E, in the dielectric layer 30A, the portions where the source electrode 42 and the drain electrode 43 are formed are removed by etching or the like, and the source electrode 42 and the drain electrode 43 are deposited on the removed portions. It is formed.

そして最後に、図４Ｆに示すように、バリア層２２、ゲート電極４１、ソース電極４２、およびドレイン電極４３には、誘電体層３０が覆われ、表面が全体にわたって誘電体層３０によって保護される。
以上のステップＳ１０１〜Ｓ１０６によって、図１に示した半導体装置１Ａが製造される。 Finally, as shown in FIG. 4F, the barrier layer 22, the gate electrode 41, the source electrode 42, and the drain electrode 43 are covered with the dielectric layer 30, and the entire surface is protected by the dielectric layer 30. .
Through the above steps S101 to S106, the semiconductor device 1A shown in FIG. 1 is manufactured.

以上、説明したように、本実施形態によれば、半導体層２０の上にゲート電極４１が形成された状態で不純物原子が注入されるので、注入層２３をセルフアライメントによって形成できる。特に、注入層２３は、半導体層２０において、図２に示したように、ゲート電極４１に対応するＲ１に隣接する領域に形成され、ゲート電極４１側の端部Ｅ３，Ｅ４が、領域Ｒ１の端部（境界線）Ｅ１，Ｅ２上に位置するように形成されるので、半導体装置１Ａの低オン抵抗化を図ることができ、これにより、半導体装置１Ａの高周波性能を向上させることができる。 As described above, according to this embodiment, since the impurity atoms are implanted with the gate electrode 41 formed on the semiconductor layer 20, the implanted layer 23 can be formed by self-alignment. In particular, the injection layer 23 is formed in the semiconductor layer 20 in a region adjacent to R1 corresponding to the gate electrode 41 as shown in FIG. 2, and the end portions E3 and E4 on the gate electrode 41 side are formed in the region R1. Since the semiconductor device 1A is formed so as to be positioned on the end portions (boundary lines) E1 and E2, the on-resistance of the semiconductor device 1A can be reduced, thereby improving the high-frequency performance of the semiconductor device 1A.

（変形例１）
なお、上記実施形態のゲート電極４１の接触基部４１ａは、図１に示したように、ソース電極４２とドレイン電極４３との中央に位置し、ソース電極４２、ドレイン電極４３の各端部との間隔は等しい。一方、図５に示すように、半導体装置１Ｂの接触基部４１ａは、ドレイン電極４３との距離がソース電極４２との距離よりも長く、フィールドプレート４１ｂは、ソース電極４２側よりもドレイン電極４３側の長さが長くなるように、非対称に形成されてもよい。 (Modification 1)
In addition, the contact base 41a of the gate electrode 41 of the above embodiment is located at the center of the source electrode 42 and the drain electrode 43 as shown in FIG. The intervals are equal. On the other hand, as shown in FIG. 5, the contact base 41a of the semiconductor device 1B has a distance from the drain electrode 43 longer than the distance from the source electrode 42, and the field plate 41b has a drain electrode 43 side rather than the source electrode 42 side. It may be formed asymmetrically so as to increase the length.

このようなゲート電極４１が半導体層２０（バリア層２２）の表面に形成された状態で不純物原子が注入されることにより、注入層２３は、ソース電極４２側の領域Ｒ２１よりもドレイン電極４３側の領域Ｒ２２がゲート電極４１の接触基部４１ａから離れて形成される。つまり、ゲート電極４１（Ｇ）のドレイン電極４３（Ｄ）側には不純物原子が注入されていない領域（イオン非注入領域）を広くとる。このように、領域Ｒ２２（高電位側の領域）がゲート電極４１の接触基部４１ａから離れた位置に形成される構造とすることにより、ゲート電極４１とドレイン電極４３との間の耐圧性が向上する。 By implanting impurity atoms in a state where such a gate electrode 41 is formed on the surface of the semiconductor layer 20 (barrier layer 22), the injection layer 23 is closer to the drain electrode 43 than the region R21 on the source electrode 42 side. The region R22 is formed away from the contact base 41a of the gate electrode 41. In other words, a region where no impurity atoms are implanted (ion non-implanted region) is widened on the drain electrode 43 (D) side of the gate electrode 41 (G). As described above, by forming the region R22 (region on the high potential side) at a position away from the contact base portion 41a of the gate electrode 41, the pressure resistance between the gate electrode 41 and the drain electrode 43 is improved. To do.

（変形例２）
また、半導体装置１Ｃは、図６に示すように、ゲート電極４１が傾斜部４１ｃを有するように形成されてもよい。傾斜部４１ｃは、ドレイン電極４３側に上方に向けて斜めに延び、半導体層２０（バリア層２２）との間に空間Ｓを設ける。このようなゲート電極４１が半導体層２０（バリア層２２）の表面に形成された状態で不純物原子が注入されることにより、注入層２３は、ソース電極４２側の領域Ｒ２１よりもドレイン電極４３側の領域Ｒ２２がゲート電極４１の接触基部４１ａから離れて形成される。つまり、ゲート電極４１（Ｇ）のドレイン電極４３（Ｄ）側には不純物原子が注入されていない領域（イオン非注入領域）を広くとる。このように、領域Ｒ２２（高電位側の領域）がゲート電極４１の接触基部４１ａから離れた位置に形成される構造とすることにより、ゲート電極４１とドレイン電極４３との間の耐圧性が向上する。また、半導体層２０（バリア層２２）との間に空間Ｓを設けることにより、半導体層２０（バリア層２２）との間に生じ得る寄生容量が抑制される。 (Modification 2)
Further, the semiconductor device 1C may be formed such that the gate electrode 41 has an inclined portion 41c as shown in FIG. The inclined portion 41c extends obliquely upward toward the drain electrode 43, and provides a space S between the semiconductor layer 20 (barrier layer 22). By implanting impurity atoms in a state where such a gate electrode 41 is formed on the surface of the semiconductor layer 20 (barrier layer 22), the injection layer 23 is closer to the drain electrode 43 than the region R21 on the source electrode 42 side. The region R22 is formed away from the contact base 41a of the gate electrode 41. In other words, a region where no impurity atoms are implanted (ion non-implanted region) is widened on the drain electrode 43 (D) side of the gate electrode 41 (G). As described above, by forming the region R22 (region on the high potential side) at a position away from the contact base portion 41a of the gate electrode 41, the pressure resistance between the gate electrode 41 and the drain electrode 43 is improved. To do. Further, by providing the space S with the semiconductor layer 20 (barrier layer 22), parasitic capacitance that can occur between the semiconductor layer 20 (barrier layer 22) and the semiconductor layer 20 (barrier layer 22) is suppressed.

このようなゲート電極４１を半導体層２０の表面に形成する場合、例えば、図７Ａに示すように、誘電体層３０Ａの表面に被覆されたフォトレジストＭのうち、ゲート電極４１が形成される部分がフォトレジストＭに転写されたマスクパターンによって除去される。これにより、除去された後のフォトレジストＭには、傾斜部４１ｃが形成される部分に上方に傾斜する傾斜面が形成される。その後は、図７Ｂ〜図７Ｅに示すように、上記実施形態で説明した工程と同様の工程を経ることにより、図６に示した半導体装置１Ｃが製造される。 When such a gate electrode 41 is formed on the surface of the semiconductor layer 20, for example, as shown in FIG. 7A, a portion of the photoresist M coated on the surface of the dielectric layer 30A where the gate electrode 41 is formed. Are removed by the mask pattern transferred to the photoresist M. Thus, an inclined surface that is inclined upward is formed in the portion where the inclined portion 41c is formed in the photoresist M after being removed. Thereafter, as shown in FIGS. 7B to 7E, the semiconductor device 1 </ b> C shown in FIG. 6 is manufactured through steps similar to those described in the above embodiment.

その他、これまでの説明において、半導体装置１Ａ〜１Ｃは、ＨＥＭＴ構造の電力増幅器を例に説明したが、半導体層２０の上にゲート電極４１を形成する構造を有するものであれば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を有する他の半導体装置においても適用可能である。他の半導体装置としては、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）等がある。なお、半導体層２０とゲート電極４１との間には絶縁膜が介設されてもよい。 In addition, in the above description, the semiconductor devices 1A to 1C have been described by taking the HEMT structure power amplifier as an example. The present invention can also be applied to other semiconductor devices having (FET: Field Effect Transistor). Examples of other semiconductor devices include MOSFETs (Metal Oxide Semiconductor FETs), MESFETs (Metal Semiconductor FETs), and the like. An insulating film may be interposed between the semiconductor layer 20 and the gate electrode 41.

以上、いくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although some embodiments have been described above, these embodiments are presented as examples and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the invention described in the claims and equivalents thereof as well as included in the scope and gist of the invention.

１Ａ、１Ｂ、１Ｃ…半導体装置
１０…基板
２０…半導体層
２１…電子走行層
２２…バリア層
２３…注入層
３０，３０Ａ…誘電体層（絶縁膜）
３１…開口部
４１…ゲート電極
４１ａ…接触基部
４１ｂ…フィールドプレート
４１ｃ…傾斜部
４２…ソース電極
４３…ドレイン電極
Ｓ…空間
Ｍ…フォトレジスト
Ｅ１、Ｅ２、Ｅ３、Ｅ４…端部 DESCRIPTION OF SYMBOLS 1A, 1B, 1C ... Semiconductor device 10 ... Substrate 20 ... Semiconductor layer 21 ... Electron travel layer 22 ... Barrier layer 23 ... Injection layer 30, 30A ... Dielectric layer (insulating film)
DESCRIPTION OF SYMBOLS 31 ... Opening part 41 ... Gate electrode 41a ... Contact base 41b ... Field plate 41c ... Inclined part 42 ... Source electrode 43 ... Drain electrode S ... Space M ... Photoresist E1, E2, E3, E4 ... End part

Claims

Forming a gate electrode on the surface of the semiconductor layer; and
An implantation layer that implants impurity atoms into the semiconductor layer in which the gate electrode is formed and forms an implantation layer having the implanted impurity atoms in a region adjacent to the region corresponding to the gate electrode above the semiconductor layer A forming step,
A method for manufacturing a semiconductor device.

In the injection layer forming step, the injection layer is formed such that an end portion on the gate electrode side is located on a boundary line of a region corresponding to the gate electrode.
A method for manufacturing a semiconductor device according to claim 1.

In the gate electrode forming step, the gate electrode is formed to have a contact base that contacts the surface of the semiconductor layer, and a field plate having a dielectric layer interposed between the semiconductor layer,
A method for manufacturing a semiconductor device according to claim 1.

Forming a source electrode at a distance from the gate electrode on the surface of the semiconductor layer; and
Forming a drain electrode spaced apart from the gate electrode on the opposite side of the source electrode on the surface of the semiconductor layer; and
In the gate electrode forming step, the distance between the contact base and the drain electrode is longer than the distance between the source electrode and the field plate is longer on the drain electrode side than on the source electrode side. As asymmetrically formed,
A method for manufacturing a semiconductor device according to claim 3.

In the gate electrode forming step, the gate electrode has an inclined portion extending obliquely upward toward the high potential electrode side, and is formed to have a space between the inclined portion and the semiconductor layer. ,
A method for manufacturing a semiconductor device according to claim 4.

In the implantation layer forming step, the impurity atoms are implanted into the semiconductor layer by an ion implantation method or a plasma doping method.
The method for manufacturing a semiconductor device according to claim 1.

A semiconductor layer;
A gate electrode formed on the surface of the semiconductor layer;
An injection layer formed in a region adjacent to the region corresponding to the gate electrode above the semiconductor layer and implanted with impurity atoms.
Semiconductor device.

The gate electrode has a contact base that contacts the surface of the semiconductor layer, and a field plate in which a dielectric layer is interposed between the semiconductor layer,
The injection layer is provided so that an end portion on the gate electrode side is located immediately below an end portion of the field plate,
The semiconductor device according to claim 7.

A source electrode formed on the surface of the semiconductor layer and spaced from the gate electrode;
A drain electrode formed on the surface of the semiconductor layer, spaced apart from the gate electrode, on the opposite side of the source electrode;
The contact base is formed asymmetrically such that the distance to the drain electrode is longer than the distance to the source electrode, and the field plate is longer on the drain electrode side than on the source electrode side. The
The semiconductor device according to claim 8.

The gate electrode has an inclined portion extending obliquely upward toward the high potential electrode side, and is formed to have a space between the inclined portion and the semiconductor layer.
The semiconductor device according to claim 9.