JP2018031675A - Current interface circuit - Google Patents
Current interface circuit Download PDFInfo
- Publication number
- JP2018031675A JP2018031675A JP2016164080A JP2016164080A JP2018031675A JP 2018031675 A JP2018031675 A JP 2018031675A JP 2016164080 A JP2016164080 A JP 2016164080A JP 2016164080 A JP2016164080 A JP 2016164080A JP 2018031675 A JP2018031675 A JP 2018031675A
- Authority
- JP
- Japan
- Prior art keywords
- potential side
- circuit
- short
- state
- abnormality detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
本発明は、出力端子の短絡状態と開放状態を検出する機能を有する電流インターフェース回路に関する。 The present invention relates to a current interface circuit having a function of detecting a short circuit state and an open state of an output terminal.
送信ケーブルが備える信号伝送路の開放状態（オープン）及び短絡状態（ショート）を検出するための技術としては、例えば、特許文献１に記載されている技術がある。
特許文献１に記載されている技術では、信号伝送路（差動信号伝送路）に接続した検出ユニットにより、差動信号伝送路の電位をモニタリングすることで、差動出力の開放状態及び短絡状態を検出する。
As a technique for detecting an open state (open) and a short circuit state (short) of a signal transmission path included in a transmission cable, for example, there is a technique described in
In the technique described in
特許文献１に記載されている技術では、差動信号伝送路に接続した検出ユニットによって発生する寄生容量により、差動信号伝送路に加わる負荷が増加し、差動信号伝送路を介して送信する信号の波形の品質が劣化するという問題点が発生する。
本発明は、上記のような問題点に着目してなされたもので、差動信号伝送路を介して送信する信号の波形の品質が劣化することを抑制することが可能な、電流インターフェース回路を提供することを目的とする。
In the technique described in
The present invention has been made paying attention to the above-described problems, and provides a current interface circuit capable of suppressing deterioration of the waveform quality of a signal transmitted through a differential signal transmission path. The purpose is to provide.
上記課題を解決するために、本発明の一態様は、アンプを含む電流源と、電流源から出力端子に電流が供給される差動信号伝送路と、を備える電流インターフェース回路である。これに加え、アンプの出力電圧に基づいて差動信号伝送路の開放状態及び短絡状態のうち少なくとも一方を検出する異常検出部を設ける。 In order to solve the above problems, one embodiment of the present invention is a current interface circuit including a current source including an amplifier and a differential signal transmission path through which current is supplied from the current source to an output terminal. In addition, an abnormality detection unit is provided for detecting at least one of an open state and a short circuit state of the differential signal transmission line based on the output voltage of the amplifier.
本発明の一態様によれば、アンプの出力電圧に基づいて、差動信号伝送路の開放状態及び短絡状態を検出するため、差動信号伝送路を介して送信する信号の波形の品質が劣化することを抑制することが可能となる。 According to one aspect of the present invention, since the open state and the short circuit state of the differential signal transmission line are detected based on the output voltage of the amplifier, the quality of the waveform of the signal transmitted through the differential signal transmission line is deteriorated. It is possible to suppress this.
以下の詳細な説明では、本発明の実施形態について、完全な理解を提供するように、特定の細部について記載する。しかしながら、かかる特定の細部が無くとも、一つ以上の実施形態が実施可能であることは明確である。また、図面を簡潔なものとするために、周知の構造及び装置を、略図で表す場合がある。
（第一実施形態）
以下、本発明の第一実施形態について、図面を参照しつつ説明する。
In the following detailed description, specific details are set forth in order to provide a thorough understanding of the embodiments of the invention. However, it will be apparent that one or more embodiments may be practiced without such specific details. In other instances, well-known structures and devices are schematically shown in order to simplify the drawing.
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
（構成）
図１及び図２を用いて、第一実施形態の構成を説明する。
図１中に表すように、電流インターフェース回路１は、例えば、プリント基板等に用いられており、出力制御部１０と、差動信号伝送路２０と、高電位側電流回路３０と、低電位側電流回路４０と、異常検出部５０と、を備える。
(Constitution)
The configuration of the first embodiment will be described with reference to FIGS. 1 and 2.
As shown in FIG. 1, the
出力制御部１０は、Ｈレベル信号ＳＨ、または、Ｌレベル信号ＳＬを、差動信号伝送路２０へ出力する。
Ｈレベル信号ＳＨは、グラウンド（０Ｖ）を基準として、比較的高い値に設定した電圧レベルを含む信号である。
Ｌレベル信号ＳＬは、Ｈレベル信号ＳＨが含む電圧レベルよりも低い値に設定した電圧レベルを含む信号である。
The
The H level signal SH is a signal including a voltage level set to a relatively high value with respect to the ground (0 V).
The L level signal SL is a signal including a voltage level set to a value lower than the voltage level included in the H level signal SH.
差動信号伝送路２０は、高電位側電流回路３０及び低電位側電流回路４０に接続されており、画像信号や音声信号等の情報信号を、差動伝送する経路を形成している。
また、差動信号伝送路２０は、第一スイッチ部ＳＷ１と、第二スイッチ部ＳＷ２と、第三スイッチ部ＳＷ３と、第四スイッチ部ＳＷ４と、からなる、公知のＨ型ブリッジ回路を含む。
The differential
The differential
第一スイッチ部ＳＷ１、第二スイッチ部ＳＷ２、第三スイッチ部ＳＷ３、第四スイッチ部ＳＷ４は、それぞれ、Ｈレベル信号ＳＨの入力を受けると短絡状態に切り替わり、Ｌレベル信号ＳＬの入力を受けると開放状態に切り替わる。
なお、図１中には、第一スイッチ部ＳＷ１、第二スイッチ部ＳＷ２、第三スイッチ部ＳＷ３、第四スイッチ部ＳＷ４が、出力制御部１０からＨレベル信号ＳＨの入力を受けた状態を表す。
When the first switch unit SW1, the second switch unit SW2, the third switch unit SW3, and the fourth switch unit SW4 receive the input of the H level signal SH, the first switch unit SW1, the second switch unit SW2, the third switch unit SW3, and the fourth switch unit SW4 switch to the short circuit state. Switch to the open state.
1 shows a state in which the first switch unit SW1, the second switch unit SW2, the third switch unit SW3, and the fourth switch unit SW4 receive the input of the H level signal SH from the
第一スイッチ部ＳＷ１と第二スイッチ部ＳＷ２は、並列に接続されている。
第一スイッチ部ＳＷ１と第二スイッチ部ＳＷ２との間には、高電位側第一ノードＣＰが配置されている。
高電位側第一ノードＣＰは、高電位側電流回路３０が含む高電位側電流源３０Ｅに接続されている。
The first switch unit SW1 and the second switch unit SW2 are connected in parallel.
A high potential side first node CP is disposed between the first switch unit SW1 and the second switch unit SW2.
The high potential side first node CP is connected to a high potential side
第三スイッチ部ＳＷ３は、第一スイッチ部ＳＷ１と直列に接続されている。
第一スイッチ部ＳＷ１と第三スイッチ部ＳＷ３との間には、第一伝送路端子ＯＰが配置されている。
第四スイッチ部ＳＷ４は、第三スイッチ部ＳＷ３と直列に接続されており、第二スイッチ部ＳＷ２と直列に接続されている。
The third switch unit SW3 is connected in series with the first switch unit SW1.
A first transmission line terminal OP is disposed between the first switch unit SW1 and the third switch unit SW3.
The fourth switch unit SW4 is connected in series with the third switch unit SW3, and is connected in series with the second switch unit SW2.
第二スイッチ部ＳＷ２と第四スイッチ部ＳＷ４との間には、第二伝送路端子ＯＮが配置されている。
第三スイッチ部ＳＷ３と第四スイッチ部ＳＷ４との間には、低電位側第一ノードＣＮが配置されている。
低電位側第一ノードＣＮは、低電位側電流回路４０が含む低電位側電流源４０Ｅに接続されている。
A second transmission line terminal ON is disposed between the second switch unit SW2 and the fourth switch unit SW4.
A low potential side first node CN is disposed between the third switch unit SW3 and the fourth switch unit SW4.
The low potential side first node CN is connected to a low potential side
第一伝送路端子ＯＰには、第一出力端子２２が接続されている。
第一出力端子２２は、第一伝送路端子ＯＰから第一出力端子２２に接続された外部の構成へ、電流の出力が可能である。
第二伝送路端子ＯＮには、第二出力端子２４が接続されている。
第二出力端子２４は、第二伝送路端子ＯＮから第二出力端子２４に接続された外部の構成へ、電流の出力が可能である。
A
The
A
The
後述するように、高電位側電流回路３０には、低電位側電流回路４０よりも高い電圧が印加されている。したがって、第一出力端子２２及び第二出力端子２４は、差動出力端子２６を形成している。
なお、図１中には、第一出力端子２２及び第二出力端子２４に外部の構成が接続された状態を、第一出力端子２２及び第二出力端子２４に終端抵抗ＥＲが接続された状態として表している。
As will be described later, a voltage higher than that of the low potential side
In FIG. 1, a state in which an external configuration is connected to the
第一実施形態では、一例として、終端抵抗ＥＲの抵抗値が、１００［Ω］である場合について説明する。
高電位側電流回路３０は、高電位側レプリカ回路３０Ｒと、高電位側電流源３０Ｅと、を含む。
高電位側レプリカ回路３０Ｒは、高電位側差動アンプＰＤＡＭＰと、高電位側第一トランジスタＭＰＲと、第五スイッチ部ＳＷ５と、低電位側設定電流源ＩＳＮと、を含む。
In the first embodiment, a case where the resistance value of the termination resistor ER is 100 [Ω] will be described as an example.
The high potential side
The high potential
高電位側差動アンプＰＤＡＭＰは、負極側の入力端子（以降の説明では、「負極側入力端子」と記載する場合がある）に参照電圧が印加されている。また、高電位側差動アンプＰＤＡＭＰは、正極側の入力端子（以降の説明では、「正極側入力端子」と記載する場合がある）に高電位側第二ノードＯＰＤが接続されている。また、高電位側差動アンプＰＤＡＭＰの出力端子には、高電位側第一トランジスタＭＰＲが接続されている。 In the high-potential side differential amplifier PDAMP, a reference voltage is applied to a negative-side input terminal (in the following description, it may be referred to as a “negative-side input terminal”). In the high-potential side differential amplifier PDAMP, the high-potential-side second node OPD is connected to the positive-side input terminal (in the following description, it may be described as “positive-side input terminal”). The high potential side first transistor MPR is connected to the output terminal of the high potential side differential amplifier PDAMP.
第一実施形態では、電流インターフェース回路１に、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）規格を適用した場合について説明する。
したがって、第一実施形態では、高電位側差動アンプＰＤＡＭＰの負極側入力端子に印加する参照電圧を、１．４２５［Ｖ］に設定した場合について説明する。
In the first embodiment, a case where an LVDS (Low Voltage Differential Signaling) standard is applied to the
Therefore, in the first embodiment, a case will be described in which the reference voltage applied to the negative input terminal of the high potential side differential amplifier PDAMP is set to 1.425 [V].
また、高電位側差動アンプＰＤＡＭＰには、出力信号の一部を入力に戻す負帰還を掛けている。このため、高電位側第二ノードＯＰＤの電位は、ほぼ１．４２５［Ｖ］となる。
高電位側第一トランジスタＭＰＲは、Ｐチャネル型ＭＯＳトランジスタを用いて形成されている。
また、高電位側第一トランジスタＭＰＲは、ゲートが高電位側差動アンプＰＤＡＭＰの出力端子に接続され、ソースがドレイン側電源電圧ＶＤＤに接続され、ドレインが高電位側第三ノードＣＰＤに接続されている。
The high-potential side differential amplifier PDAMP is subjected to negative feedback that returns a part of the output signal to the input. For this reason, the potential of the high potential side second node OPD is approximately 1.425 [V].
The high potential side first transistor MPR is formed using a P-channel MOS transistor.
The high potential side first transistor MPR has a gate connected to the output terminal of the high potential side differential amplifier PDAMP, a source connected to the drain side power supply voltage VDD, and a drain connected to the high potential side third node CPD. ing.
第五スイッチ部ＳＷ５は、高電位側第二ノードＯＰＤと高電位側第三ノードＣＰＤとの間に配置されている。
また、第五スイッチ部ＳＷ５は、例えば、電流インターフェース回路１の作動状態と連動して、短絡状態、または、開放状態に切り替わる。具体例として、電流インターフェース回路１の使用時には短絡状態に切り替わり、電流インターフェース回路１の非使用時には開放状態に切り替わる。
The fifth switch unit SW5 is disposed between the high potential side second node OPD and the high potential side third node CPD.
Further, for example, the fifth switch unit SW5 switches to a short circuit state or an open state in conjunction with the operation state of the
なお、図１中には、第五スイッチ部ＳＷ５の短絡状態を表す。
低電位側設定電流源ＩＳＮは、高電位側第二ノードＯＰＤに接続されている。
第一実施形態では、一例として、低電位側設定電流源ＩＳＮが出力する電流値を、３５０［μＡ］に設定した場合について説明する。
上述したように、高電位側差動アンプＰＤＡＭＰには、負帰還を掛けており、高電位側第二ノードＯＰＤの電位は、ほぼ１．４２５［Ｖ］となっている。このため、高電位側第三ノードＣＰＤの電位は、第五スイッチ部ＳＷ５の抵抗値と、高電位側設定電流源ＩＳＰの電流値から決定する値となる。
In addition, in FIG. 1, the short circuit state of 5th switch part SW5 is represented.
The low potential side set current source ISN is connected to the high potential side second node OPD.
In the first embodiment, a case where the current value output from the low potential side set current source ISN is set to 350 [μA] will be described as an example.
As described above, negative feedback is applied to the high potential side differential amplifier PDAMP, and the potential of the high potential side second node OPD is approximately 1.425 [V]. For this reason, the potential of the third node CPD on the high potential side is a value determined from the resistance value of the fifth switch unit SW5 and the current value of the high potential side set current source ISP.
高電位側電流源３０Ｅは、高電位側電源アンプＰＡＭＰと、高電位側第二トランジスタＭＰＥと、を含む。
高電位側電源アンプＰＡＭＰは、負極側入力端子に高電位側第三ノードＣＰＤが接続され、正極側入力端子に高電位側第一ノードＣＰが接続されている。また、高電位側電源アンプＰＡＭＰの出力端子には、高電位側第二トランジスタＭＰＥと、異常検出部５０が接続されている。
The high potential side
In the high potential side power amplifier PAMP, the high potential side third node CPD is connected to the negative side input terminal, and the high potential side first node CP is connected to the positive side input terminal. The high potential side second transistor MPE and the
また、高電位側電源アンプＰＡＭＰには、高電位側差動アンプＰＤＡＭＰと同様、負帰還を掛けている。
高電位側第二トランジスタＭＰＥは、高電位側第一トランジスタＭＰＲと同様、Ｐチャネル型ＭＯＳトランジスタを用いて形成されている。
また、高電位側第二トランジスタＭＰＥは、ゲートが高電位側電源アンプＰＡＭＰの出力端子に接続され、ソースがドレイン側電源電圧ＶＤＤに接続され、ドレインが高電位側第一ノードＣＰに接続されている。
Similarly to the high potential side differential amplifier PDAMP, negative feedback is applied to the high potential side power amplifier PAMP.
The high potential side second transistor MPE is formed by using a P-channel MOS transistor, like the high potential side first transistor MPR.
The high potential side second transistor MPE has a gate connected to the output terminal of the high potential side power amplifier PAMP, a source connected to the drain side power supply voltage VDD, and a drain connected to the high potential side first node CP. Yes.
ここで、高電位側第二トランジスタＭＰＥと高電位側第一トランジスタＭＰＲとのペアと、第一スイッチ部ＳＷ１及び第二スイッチ部ＳＷ２と第五スイッチ部ＳＷ５とのペアは、サイズ比が１０：１となるように設計されている。
また、上述したように、高電位側電源アンプＰＡＭＰには、負帰還を掛けている。このため、高電位側第一ノードＣＰの電位が高電位側第三ノードＣＰＤの電位とほぼ等しい値となる。
Here, the pair of the high potential side second transistor MPE and the high potential side first transistor MPR and the pair of the first switch unit SW1, the second switch unit SW2, and the fifth switch unit SW5 have a size ratio of 10: It is designed to be 1.
Further, as described above, negative feedback is applied to the high potential side power amplifier PAMP. For this reason, the potential of the high potential side first node CP becomes substantially equal to the potential of the high potential side third node CPD.
低電位側電流回路４０は、低電位側レプリカ回路４０Ｒと、低電位側電流源４０Ｅと、を含む。
低電位側レプリカ回路４０Ｒは、低電位側差動アンプＮＤＡＭＰと、低電位側第一トランジスタＭＮＲと、第六スイッチ部ＳＷ６と、高電位側設定電流源ＩＳＰと、を含む。
低電位側差動アンプＮＤＡＭＰは、負極側入力端子に参照電圧が印加され、正極側入力端子に低電位側第二ノードＯＮＤが接続されている。また、低電位側差動アンプＮＤＡＭＰの出力端子には、低電位側第一トランジスタＭＮＲが接続されている。
The low potential side
The low potential
In the low potential side differential amplifier NDAMP, a reference voltage is applied to the negative input terminal, and the low potential second node OND is connected to the positive input terminal. The low potential side first transistor MNR is connected to the output terminal of the low potential side differential amplifier NDAMP.
上述したように、第一実施形態では、電流インターフェース回路１に、ＬＶＤＳ規格を適用する。したがって、第一実施形態では、低電位側差動アンプＮＤＡＭＰの負極側入力端子に印加する参照電圧を、１．０７５［Ｖ］に設定した場合について説明する。
また、低電位側差動アンプＮＤＡＭＰには、出力信号の一部を入力に戻す負帰還を掛けている。このため、低電位側第二ノードＯＮＤの電位は、ほぼ１．０７５［Ｖ］となる。
As described above, in the first embodiment, the LVDS standard is applied to the
Further, the low potential side differential amplifier NDAMP is subjected to negative feedback for returning a part of the output signal to the input. For this reason, the potential of the low potential side second node OND is approximately 1.075 [V].
低電位側第一トランジスタＭＮＲは、高電位側第一トランジスタＭＰＲと対となるトランジスタであり、Ｎチャネル型ＭＯＳトランジスタを用いて形成されている。
また、低電位側第一トランジスタＭＮＲは、ゲートが低電位側差動アンプＮＤＡＭＰの出力端子に接続され、ドレインが低電位側第三ノードＣＮＤに接続され、ソースがソース側電源電圧ＶＳＳに接続されている。
The low potential side first transistor MNR is a transistor paired with the high potential side first transistor MPR, and is formed using an N-channel MOS transistor.
The low potential side first transistor MNR has a gate connected to the output terminal of the low potential side differential amplifier NDAMP, a drain connected to the low potential side third node CND, and a source connected to the source side power supply voltage VSS. ing.
第六スイッチ部ＳＷ６は、低電位側第二ノードＯＮＤと低電位側第三ノードＣＮＤとの間に配置されている。
また、第六スイッチ部ＳＷ６は、第五スイッチ部ＳＷ５と同様、例えば、電流インターフェース回路１の作動状態と連動して、短絡状態、または、開放状態に切り替わる。具体例として、電流インターフェース回路１の使用時には短絡状態に切り替わり、電流インターフェース回路１の非使用時には開放状態に切り替わる。
The sixth switch unit SW6 is disposed between the low potential side second node OND and the low potential side third node CND.
In addition, the sixth switch unit SW6 switches to a short-circuit state or an open state in conjunction with the operating state of the
なお、図１中には、第六スイッチ部ＳＷ６の短絡状態を表す。
高電位側設定電流源ＩＳＰは、低電位側第二ノードＯＮＤに接続されている。
第一実施形態では、一例として、高電位側設定電流源ＩＳＰが出力する電流値を、３５０［μＡ］に設定した場合について説明する。
上述したように、低電位側差動アンプＮＤＡＭＰには、負帰還を掛けており、低電位側第二ノードＯＮＤの電位は、ほぼ１．０７５［Ｖ］となっている。このため、低電位側第三ノードＣＮＤの電位は、第六スイッチ部ＳＷ６の抵抗値と、高電位側設定電流源ＩＳＰの電流値から決定する値となる。
In addition, in FIG. 1, the short circuit state of 6th switch part SW6 is represented.
The high potential side set current source ISP is connected to the low potential side second node OND.
In the first embodiment, a case where the current value output from the high potential side set current source ISP is set to 350 [μA] will be described as an example.
As described above, negative feedback is applied to the low-potential side differential amplifier NDAMP, and the potential of the low-potential side second node OND is approximately 1.075 [V]. For this reason, the potential of the low potential side third node CND is a value determined from the resistance value of the sixth switch unit SW6 and the current value of the high potential side set current source ISP.
低電位側電流源４０Ｅは、低電位側電源アンプＮＡＭＰと、低電位側第二トランジスタＭＮＥと、を含む。
低電位側電源アンプＮＡＭＰは、負極側入力端子に低電位側第三ノードＣＮＤが接続され、正極側入力端子に低電位側第一ノードＣＮが接続されている。また、低電位側電源アンプＮＡＭＰの出力端子には、低電位側第二トランジスタＭＮＥが接続されている。
The low potential side
In the low potential side power amplifier NAMP, the low potential side third node CND is connected to the negative input terminal, and the low potential side first node CN is connected to the positive input terminal. The low potential side second transistor MNE is connected to the output terminal of the low potential side power amplifier NAMP.
また、低電位側電源アンプＮＡＭＰには、低電位側差動アンプＮＤＡＭＰと同様、負帰還を掛けている。
低電位側第二トランジスタＭＮＥは、高電位側第二トランジスタＭＰＥと差動対となるトランジスタであり、低電位側第一トランジスタＭＮＲと同様、Ｎチャネル型ＭＯＳトランジスタを用いて形成されている。
Similarly to the low potential side differential amplifier NDAMP, negative feedback is applied to the low potential side power amplifier NAMP.
The low-potential-side second transistor MNE is a transistor that forms a differential pair with the high-potential-side second transistor MPE, and is formed using an N-channel MOS transistor, like the low-potential-side first transistor MNR.
また、低電位側第二トランジスタＭＮＥは、ゲートが低電位側電源アンプＮＡＭＰの出力端子に接続され、ドレインが低電位側第一ノードＣＮに接続され、ソースがソース側電源電圧ＶＳＳに接続されている。
ここで、低電位側第二トランジスタＭＮＥと低電位側第一トランジスタＭＮＲとのペアと、第三スイッチ部ＳＷ３及び第四スイッチ部ＳＷ４と第六スイッチ部ＳＷ６とのペアは、サイズ比が１０：１となるように設計されている。
The low potential side second transistor MNE has a gate connected to the output terminal of the low potential side power amplifier NAMP, a drain connected to the low potential side first node CN, and a source connected to the source side power supply voltage VSS. Yes.
Here, the pair of the low potential side second transistor MNE and the low potential side first transistor MNR and the pair of the third switch unit SW3 and the fourth switch unit SW4 and the sixth switch unit SW6 have a size ratio of 10: It is designed to be 1.
また、上述したように、低電位側電源アンプＮＡＭＰには、負帰還を掛けている。このため、低電位側第一ノードＣＮの電位が低電位側第三ノードＣＮＤの電位とほぼ等しい値となる。
異常検出部５０は、高電位側電源アンプＰＡＭＰの出力端子（以降の説明では、「ノードＡ」と記載する場合がある）に接続されている。
As described above, negative feedback is applied to the low potential side power amplifier NAMP. For this reason, the potential of the low potential side first node CN becomes substantially equal to the potential of the low potential side third node CND.
The
また、異常検出部５０は、図２中に表すように、開放判定コンパレーター部５２と、短絡判定コンパレーター部５４と、報知部５６と、を含む。
開放判定コンパレーター部５２は、高電位側電源アンプＰＡＭＰの出力端子から電位（以降の説明では、「ノードＡ電位」と記載する場合がある）の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯを記憶している。
Moreover, the
The open
差動信号伝送路２０の通常動作時におけるノードＡ電位は、ＶＤＤ−（ＶＯＮＰ＋ＶＴＨＰ）で表す値となる。
なお、ＶＯＮＰは高電位側第二トランジスタＭＰＥのオーバードライブ電圧であり、ＶＴＨＰは高電位側第二トランジスタＭＰＥのしきい値電圧である。
開放閾値ＶＲＥＰＯは、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、若干高い電位に設定する。
The node A potential during normal operation of the differential
Note that VONP is the overdrive voltage of the high potential side second transistor MPE, and VTHP is the threshold voltage of the high potential side second transistor MPE.
The open threshold VREPO is set to a potential slightly higher than the node A potential during normal operation of the differential
そして、開放判定コンパレーター部５２は、ノードＡ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態（オープン）となっているか否かを判定する。
以下、開放判定コンパレーター部５２が行う具体的な処理を説明する。
差動出力端子２６が開放状態であると、高電位側第二トランジスタＭＰＥの流す電流のパスがなくなるため、高電位側第一ノードＣＰの電位が上昇する。
Then, the open
Hereinafter, specific processing performed by the open
When the
上述したように、差動信号伝送路２０の通常動作時におけるノードＡ電位は、ＶＤＤ−（ＶＯＮ＋ＶＴＨＰ）で表す値となる。
このため、差動出力端子２６が開放状態であると、高電位側電源アンプＰＡＭＰの出力であるノードＡ電位が上昇し、ドレイン側電源電圧ＶＤＤに近似した値となる。
したがって、開放判定コンパレーター部５２が、ノードＡ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＡ電位が開放閾値ＶＲＥＰＯよりも高い場合に、差動出力端子２６が開放状態となっていると判定する。
As described above, the node A potential during the normal operation of the differential
For this reason, when the
Therefore, the
差動出力端子２６が開放状態となっていると判定した開放判定コンパレーター部５２は、判定結果を含む情報信号（以降の説明では、「開放判定信号」と記載する場合がある）を、報知部５６へ出力する。
短絡判定コンパレーター部５４は、高電位側電源アンプＰＡＭＰの出力端子からノードＡ電位の入力を受ける。これに加え、短絡判定コンパレーター部５４は、予め設定した短絡閾値ＶＲＥＰＳを記憶している。
The open
The short circuit
短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、若干低い電位に設定する。すなわち、短絡閾値ＶＲＥＰＳは、開放閾値ＶＲＥＰＯよりも低い電位である。
そして、短絡判定コンパレーター部５４は、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態（ショート）となっているか否かを判定する。
For example, the short-circuit threshold value VREPS is set to a potential slightly lower than the node A potential during the normal operation of the differential
Then, the short circuit
以下、短絡判定コンパレーター部５４が行う具体的な処理を説明する。
差動出力端子２６が短絡状態であると、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間の電位差が殆ど無くなり、高電位側第一ノードＣＰの電位は、差動信号伝送路２０の通常動作時における電位よりも低くなる。
このため、差動出力端子２６が短絡状態であると、高電位側電源アンプＰＡＭＰの出力であるノードＡ電位が下降する。
Hereinafter, specific processing performed by the short-circuit
When the
For this reason, when the
したがって、短絡判定コンパレーター部５４が、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＡ電位が短絡閾値ＶＲＥＰＳよりも低い場合に、差動出力端子２６が短絡状態となっていると判定する。
差動出力端子２６が短絡状態となっていると判定した短絡判定コンパレーター部５４は、判定結果を含む情報信号（以降の説明では、「短絡判定信号」と記載する場合がある）を、報知部５６へ出力する。
Therefore, the short circuit
The short-circuit
報知部５６は、例えば、異なる二色の光を発光可能な発光部（ＬＥＤランプ等）と、発光部の発光状態を制御可能な発光制御部を用いて形成されている。
また、報知部５６は、開放判定コンパレーター部５２及び短絡判定コンパレーター部５４から、情報信号の入力を受ける。
そして、開放判定信号の入力を受けた報知部５６は、発光制御部により、発光部を、例えば、緑色に発光させる。一方、短絡判定信号の入力を受けた報知部５６は、発光制御部により、発光部を、例えば、赤色に発光させる。
The
Further, the
And the alerting | reporting
また、報知部５６は、開放判定信号及び短絡判定信号の入力を受けていない状態では、発光部を発光させない。
以上により、異常検出部５０は、ノードＡ電位を参照することで、差動出力端子２６の開放状態及び短絡状態を検出する。
すなわち、異常検出部５０は、アンプ（高電位側電源アンプＰＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
Further, the
As described above, the
That is, the
また、異常検出部５０は、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
さらに、異常検出部５０は、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０は、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。
Further, the
Furthermore, the
（動作）
図１及び図２を参照して、第一実施形態の動作を説明する。
出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力すると、第一スイッチ部ＳＷ１及び第四スイッチ部ＳＷ４が短絡状態となり、第二スイッチ部ＳＷ２及び第三スイッチ部ＳＷ３が開放状態となる。
(Operation)
The operation of the first embodiment will be described with reference to FIGS.
When the
これにより、高電位側第一ノードＣＰから、第一スイッチ部ＳＷ１、第一伝送路端子ＯＰ、第一出力端子２２、終端抵抗ＥＲ、第二出力端子２４、第二伝送路端子ＯＮ、第四スイッチ部ＳＷ４、低電位側第一ノードＣＮを順に通過する伝送路が形成される。
第一実施形態では、高電位側差動アンプＰＤＡＭＰの負極側入力端子に印加する参照電圧を、１．４２５［Ｖ］に設定し、低電位側差動アンプＮＤＡＭＰの負極側入力端子に印加する参照電圧を、１．０７５［Ｖ］に設定している。
Thus, from the first node CP on the high potential side, the first switch unit SW1, the first transmission line terminal OP, the
In the first embodiment, the reference voltage applied to the negative input terminal of the high potential side differential amplifier PDAMP is set to 1.425 [V] and applied to the negative input terminal of the low potential side differential amplifier NDAMP. The reference voltage is set to 1.075 [V].
このため、出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．４２５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．０７５［Ｖ］の電圧を出力する。
そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第一伝送路端子ＯＰから第二伝送路端子ＯＮへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。
Therefore, when the
Between the first transmission line terminal OP and the second transmission line terminal ON, a current of 3.5 [mA] is applied to the termination resistor ER from the first transmission line terminal OP to the second transmission line terminal ON. Flowing.
また、第一実施形態では、低電位側設定電流源ＩＳＮが出力する電流値を、３５０［μＡ］に設定している。これに加え、高電位側第二トランジスタＭＰＥと高電位側第一トランジスタＭＰＲとのペアと、第一スイッチ部ＳＷ１及び第二スイッチ部ＳＷ２と第五スイッチ部ＳＷ５とのペアが、サイズ比が１０：１となるように設計されている。
したがって、高電位側第二トランジスタＭＰＥは３．５［ｍＡ］の電流を流し、第一スイッチ部ＳＷ１の抵抗値は第五スイッチ部ＳＷ５の抵抗値の１／１０となる。
In the first embodiment, the current value output from the low potential side set current source ISN is set to 350 [μA]. In addition, the pair of the high potential side second transistor MPE and the high potential side first transistor MPR and the pair of the first switch unit SW1, the second switch unit SW2, and the fifth switch unit SW5 have a size ratio of 10 : 1 is designed.
Therefore, the high-potential-side second transistor MPE passes a current of 3.5 [mA], and the resistance value of the first switch unit SW1 is 1/10 of the resistance value of the fifth switch unit SW5.
このため、出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．４２５［Ｖ］となる。
一方、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、第二スイッチ部ＳＷ２及び第三スイッチ部ＳＷ３が短絡状態となり、第一スイッチ部ＳＷ１及び第四スイッチ部ＳＷ４が開放状態となる。
For this reason, when the
On the other hand, when the
これにより、高電位側第一ノードＣＰから、第二スイッチ部ＳＷ２、第二伝送路端子ＯＮ、第二出力端子２４、終端抵抗ＥＲ、第一出力端子２２、第一伝送路端子ＯＰ、第三スイッチ部ＳＷ３、低電位側第一ノードＣＮを順に通過する伝送路が形成される。
このため、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．０７５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．４２５［Ｖ］の電圧を出力する。
Thereby, from the high potential side first node CP, the second switch unit SW2, the second transmission line terminal ON, the
For this reason, when the
そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第二伝送路端子ＯＮから第一伝送路端子ＯＰへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。
これにより、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．０７５［Ｖ］となる。
したがって、第一実施形態の構成であれば、ＬＶＤＳの標準規格における動作点を、満足することが可能である。すなわち、ＬＶＤＳの出力ドライバとして、１００［Ω］の負荷に対して、標準値で３５０［ｍＶ］の電位差を提供することが可能である。
Between the first transmission line terminal OP and the second transmission line terminal ON, a current of 3.5 [mA] is applied to the termination resistor ER from the second transmission line terminal ON to the first transmission line terminal OP. Flowing.
Thus, when the
Therefore, the configuration of the first embodiment can satisfy the operating point in the LVDS standard. That is, as a LVDS output driver, it is possible to provide a standard potential of 350 [mV] for a load of 100 [Ω].
上述したように、出力制御部１０がＨレベル信号ＳＨやＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、異常検出部５０は、ノードＡ電位と、開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳを比較する。
そして、差動出力端子２６の開放状態または短絡状態を検出すると、発光部を発光させて、開放状態または短絡状態を検出した結果を報知する。一方、差動出力端子２６の開放状態及び短絡状態を検出していない状態である通常状態では、発光部を発光させない。
As described above, when the
When the open state or short circuit state of the
なお、上述した第一実施形態は、本発明の一例であり、本発明は、上述した第一実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。 The above-described first embodiment is an example of the present invention, and the present invention is not limited to the above-described first embodiment, and the present invention may be applied to other forms than this embodiment. Various modifications can be made according to the design or the like as long as they do not depart from the technical idea.
（第一実施形態の効果）
第一実施形態の電流インターフェース回路１であれば、以下に記載する効果を奏することが可能となる。
（１）電流インターフェース回路１が、アンプ（高電位側電源アンプＰＡＭＰ）を含む電流源（高電位側電流回路３０）と、電流源から出力端子に電流が供給される差動信号伝送路２０を備える。これに加え、電流インターフェース回路１には、アンプの出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する異常検出部５０が設けられている。
(Effects of the first embodiment)
The
(1) The
このため、信号伝送路（差動信号伝送路２０）に、アンプの出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
その結果、差動信号伝送路２０を介して送信する信号の波形の品質が劣化することを抑制することが可能となる。
また、信号伝送路（差動信号伝送路２０）に、異常（開放状態及び短絡状態）を検出する構成を接続せずに、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
For this reason, it becomes possible to detect the open state and the short circuit state of the differential
As a result, it is possible to suppress deterioration in the quality of the waveform of the signal transmitted via the differential
Further, it is possible to detect an open state and a short circuit state of the differential
（２）異常検出部５０が、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
その結果、高電位側電流回路３０から低電位側電流回路４０へ流れる電流を参照して、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
(2) The
As a result, it is possible to detect the open state and the short circuit state of the differential
（３）異常検出部５０が、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０が、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。
その結果、二つの値を比較することで、複雑な演算等を必要とせずに、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
(3) The
As a result, by comparing the two values, it becomes possible to detect the open state and the short-circuit state of the differential
（４）開放閾値ＶＲＥＰＯを、差動信号伝送路２０の開放状態及び短絡状態ではない通常動作時における高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧よりも、高い電位とする。これに加え、短絡閾値ＶＲＥＰＳは、通常動作時における高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧よりも、低い電位とする。
(4) The open threshold VREPO is higher than the output voltage of the amplifier (high-potential-side power amplifier PAMP) included in the high-potential-side
このため、差動信号伝送路２０の通常動作時を基準として、高電位側電源アンプＰＡＭＰの出力電圧と開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
その結果、差動信号伝送路２０が含む第一伝送路端子ＯＰと第二伝送路端子ＯＮの電位差に応じて、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
Therefore, the differential
As a result, according to the potential difference between the first transmission line terminal OP and the second transmission line terminal ON included in the differential
（第一実施形態の変形例）
（１）第一実施形態では、異常検出部５０の構成を、二つのコンパレーター部（開放判定コンパレーター部５２、短絡判定コンパレーター部５４）を含む構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図３中に表すように、一つのコンパレーター部である兼任判定コンパレーター部５８と、報知部５６と、を含む構成としてもよい。
(Modification of the first embodiment)
(1) In 1st embodiment, although the structure of the
That is, for example, as shown in FIG. 3, the configuration of the
以下、兼任判定コンパレーター部５８の構成について説明する。
兼任判定コンパレーター部５８は、ノードＡ電位の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯと、予め設定した短絡閾値ＶＲＥＰＳを記憶している。
開放閾値ＶＲＥＰＯは、例えば、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、高い電位に設定する。また、短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、低い電位に設定する。
Hereinafter, the configuration of the concurrent
The concurrent
For example, the open threshold VREPO is set to a potential higher than the node A potential during normal operation of the differential
そして、兼任判定コンパレーター部５８は、開放状態検出期間の間は、図３（ａ）中に表すように、ノードＡ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態となっているか否かを判定する。さらに、兼任判定コンパレーター部５８は、短絡状態検出期間の間は、図３（ｂ）中に表すように、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態となっているか否かを判定する。
Then, as shown in FIG. 3A, the concurrent
開放状態検出期間は、予め設定した期間であり、兼任判定コンパレーター部５８に記憶させておく。
短絡状態検出期間は、予め設定した期間であり開放状態検出期間とは異なる期間である。また、短絡状態検出期間は、開放状態検出期間と同様、兼任判定コンパレーター部５８に記憶させておく。
The open state detection period is a preset period and is stored in the concurrent
The short circuit state detection period is a period set in advance and is a period different from the open state detection period. Further, the short-circuit state detection period is stored in the concurrent
具体的には、開放状態検出期間の間は、ノードＡ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＡ電位が開放閾値ＶＲＥＰＯよりも高い場合に、差動出力端子２６が開放状態となっていると判定する。さらに、短絡状態検出期間の間は、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＡ電位が短絡閾値ＶＲＥＰＳよりも低い場合に、差動出力端子２６が短絡状態となっていると判定する。
以上により、図３中に表す構成の異常検出部５０であれば、第一実施形態と比較して、コンパレーター部の数を減らすことが可能であるため、異常検出部５０の部品点数を減らすことが可能となる。
Specifically, during the open state detection period, as a result of comparing the node A potential with the open threshold VREPO, when the node A potential is higher than the open threshold VREPO, the
As described above, the
（２）第一実施形態では、異常検出部５０の構成を、二つのコンパレーター部を含む構成とし、二つの閾値（開放閾値ＶＲＥＰＯ、短絡閾値ＶＲＥＰＳ）を用いる構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図４中に表すように、異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪと、第一異常検出用インバータＩＮＶ１と、第二異常検出用インバータＩＮＶ２と、を含む構成としてもよい。これに加え、開放状態判定部ＯＪと、短絡状態判定部ＳＪと、報知部５６と、を含む構成としてもよい。
(2) In the first embodiment, the configuration of the
That is, for example, as shown in FIG. 4, the configuration of the
以下、図４中に表す異常検出部５０の構成について説明する。
異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪは、ソース接地増幅器ＣＳを形成している。
異常検出用トランジスタＭＪは、ゲートが高電位側電源アンプＰＡＭＰの出力端子に接続され、ドレインが異常検出用可変電流源ＩＳＪ及び第一異常検出用インバータＩＮＶ１に接続され、ソースが接地されている。
Hereinafter, the configuration of the
The abnormality detection transistor MJ and the abnormality detection variable current source ISJ form a common source amplifier CS.
The abnormality detection transistor MJ has a gate connected to the output terminal of the high potential side power amplifier PAMP, a drain connected to the abnormality detection variable current source ISJ and the first abnormality detection inverter INV1, and a source grounded.
また、異常検出用トランジスタＭＪと高電位側第二トランジスタＭＰＥとの電気的なサイズ比は、例えば、１：１００に設定する。これにより、差動信号伝送路２０の通常動作時には、異常検出用トランジスタＭＪに３５［μＡ］の電流が流れる。
異常検出用可変電流源ＩＳＪは、開放状態検出期間の間と、短絡状態検出期間の間とで、異なる大きさの電流を出力する。
The electrical size ratio between the abnormality detection transistor MJ and the high potential side second transistor MPE is set to, for example, 1: 100. Thus, during normal operation of the differential
The abnormality detection variable current source ISJ outputs different currents during the open state detection period and during the short circuit state detection period.
具体的には、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも小さい電流を流す。一方、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも大きい電流を流す。
第一異常検出用インバータＩＮＶ１は、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも小さい電流が入力されるため、出力がＬｏ（低）となる。一方、開放状態検出期間の間に、差動信号伝送路２０が開放状態であると、ノードＡ電位が上昇し、異常検出用トランジスタＭＪは電流を流すことができなくなるので、第一異常検出用インバータＩＮＶ１の出力はＨｉ（高）となる。
Specifically, during the open state detection period, a current smaller than the current (35 [μA]) flowing through the abnormality detection transistor MJ during the normal operation of the differential
The first abnormality detection inverter INV1 receives a current smaller than 35 [μA] from the abnormality detection variable current source ISJ during the normal operation of the differential
第二異常検出用インバータＩＮＶ２は、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも大きい電流が入力されるため、出力がＬｏ（低）となる。一方、短絡状態検出期間の間に、差動信号伝送路２０が短絡状態であると、ノードＡ電位が下降し、異常検出用トランジスタＭＪに流れる電流が増加するため、第二異常検出用インバータＩＮＶ２の出力はＨｉ（高）となる。
The second abnormality detection inverter INV2 receives a current larger than 35 [μA] from the abnormality detection variable current source ISJ during the normal operation of the differential
開放状態判定部ＯＪは、第一異常検出用インバータＩＮＶ１の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも小さい電流を流しているとともに、第一異常検出用インバータＩＮＶ１の出力がＨｉ（高）であると、差動出力端子２６が開放状態となっていると判定し、開放判定信号を報知部５６へ出力する。
The open state determination unit OJ refers to the output of the first abnormality detection inverter INV1 and the current output from the abnormality detection variable current source ISJ.
When the abnormality detection variable current source ISJ is passing a current smaller than 35 [μA] and the output of the first abnormality detection inverter INV1 is Hi (high), the
短絡状態判定部ＳＪは、第二異常検出用インバータＩＮＶ２の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも大きい電流を流しているとともに、第二異常検出用インバータＩＮＶ２の出力がＨｉ（高）であると、差動出力端子２６が短絡状態となっていると判定し、短絡判定信号を報知部５６へ出力する。
The short-circuit state determination unit SJ refers to the output of the second abnormality detection inverter INV2 and the current output from the abnormality detection variable current source ISJ.
When the abnormality detection variable current source ISJ is passing a current larger than 35 [μA] and the output of the second abnormality detection inverter INV2 is Hi (high), the
以上により、図４中に表す構成の異常検出部５０は、開放状態検出期間の間は、高電位側電流回路３０が含むアンプの出力電圧に応じて予め設定した電圧よりも小さい電圧をインバータに入力し、さらに、インバータの出力に基づいて開放状態を検出する。これに加え、短絡状態検出期間の間は、予め設定した電圧よりも大きい電圧をインバータに入力し、さらに、インバータの出力に基づいて短絡状態を検出する。
As described above, the
すなわち、図４中に表す構成の異常検出部５０は、高電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器ＣＳを備える。さらに、ソース接地増幅器ＣＳが出力した電圧の入力を受けるインバータ（第一異常検出用インバータＩＮＶ１、第二異常検出用インバータＩＮＶ２）を備える。これに加え、インバータの出力に基づいて開放状態及び短絡状態を判定する状態判定部（開放状態判定部ＯＪ、短絡状態判定部ＳＪ）を備える。
したがって、図４中に表す構成の異常検出部５０であれば、電流値と出力を参照することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
That is, the
Therefore, the
（３）第一実施形態では、低電位側電流回路４０の構成を、低電位側レプリカ回路４０Ｒと、低電位側電流源４０Ｅと、を含む構成としたが、これに限定するものではない。
すなわち、低電位側電流回路４０の構成を、例えば、図５中に表すように、単純な電流源である低電位側定電流源ＶＮに置き換えた構成としてもよい。図５中に表す構成であっても、ノードＡ電位を参照することで、異常検出部５０は、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
(3) In the first embodiment, the configuration of the low potential side
That is, the configuration of the low potential side
（４）第一実施形態では、異常検出部５０の構成を、差動信号伝送路２０の開放状態及び短絡状態を検出する構成としたが、これに限定するものではない。
すなわち、異常検出部５０の構成を、差動信号伝送路２０の開放状態または短絡状態の少なくとも一方、つまり、差動信号伝送路２０の開放状態及び短絡状態のうち少なくとも一方を検出する構成としてもよい。
(4) In 1st embodiment, although the structure of the
That is, the configuration of the
（第二実施形態）
以下、本発明の第二実施形態について、図面を参照しつつ説明する。
（構成）
まず、図１から図５を参照しつつ、図６及び図７を用いて、第二実施形態の構成を説明する。なお、図中及び以降の説明では、上述した第一実施形態と同様の構成について、同一の符合を付して示す。また、以降の説明では、上述した第一実施形態と同様の構成については、説明を省略する場合がある。
(Second embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
(Constitution)
First, the configuration of the second embodiment will be described with reference to FIGS. 1 to 5 and FIGS. 6 and 7. In the drawings and the following description, the same components as those in the first embodiment described above are denoted by the same reference numerals. Moreover, in the following description, description may be abbreviate | omitted about the structure similar to 1st embodiment mentioned above.
図６中に表すように、電流インターフェース回路１は、出力制御部１０と、差動信号伝送路２０と、高電位側電流回路３０と、低電位側電流回路４０と、異常検出部５０と、を備える。
出力制御部１０及び差動信号伝送路２０の構成は、上述した第一実施形態と同様である。
As shown in FIG. 6, the
The configurations of the
高電位側電流回路３０の構成は、高電位側電源アンプＰＡＭＰの出力端子に異常検出部５０が接続されていない点を除き、上述した第一実施形態と同様である。
低電位側電流回路４０の構成は、低電位側電源アンプＮＡＭＰの出力端子に異常検出部５０が接続されている点を除き、上述した第一実施形態と同様である。
異常検出部５０は、低電位側電源アンプＮＡＭＰの出力端子（以降の説明では、「ノードＢ」と記載する場合がある）に接続されている。
The configuration of the high potential side
The configuration of the low potential side
The
また、異常検出部５０は、図７中に表すように、開放判定コンパレーター部５２と、短絡判定コンパレーター部５４と、報知部５６と、を含む。
開放判定コンパレーター部５２は、低電位側電源アンプＮＡＭＰの出力端子から電位（以降の説明では、「ノードＢ電位」と記載する場合がある）の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯを記憶している。
Moreover, the
The
差動信号伝送路２０の通常動作時におけるノードＢ電位は、（ＶＯＮＮ＋ＶＴＨＮ）で表す値となる。
なお、ＶＯＮＮは低電位側第二トランジスタＭＮＥのオーバードライブ電圧であり、ＶＴＨＮは低電位側第二トランジスタＭＮＥのしきい値電圧である。
開放閾値ＶＲＥＰＯは、例えば、差動信号伝送路２０の通常動作時におけるノードＢ電位よりも、若干低い電位に設定する。
The node B potential during normal operation of the differential
VONN is an overdrive voltage of the low potential side second transistor MNE, and VTHN is a threshold voltage of the low potential side second transistor MNE.
The open threshold VREPO is set to a potential slightly lower than the node B potential during normal operation of the differential
そして、開放判定コンパレーター部５２は、ノードＢ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態となっているか否かを判定する。
以下、開放判定コンパレーター部５２が行う具体的な処理を説明する。
差動出力端子２６が開放状態であると、低電位側第二トランジスタＭＮＥの流す電流のパスがなくなるため、低電位側第一ノードＣＮの電位が下降する。
Then, the open
Hereinafter, specific processing performed by the open
When the
上述したように、差動信号伝送路２０の通常動作時におけるノードＢ電位は、（ＶＯＮ＋ＶＴＨＮ）で表す値となる。
このため、差動出力端子２６が開放状態であると、低電位側電源アンプＮＡＭＰの出力であるノードＢ電位が下降し、ソース側電源電圧ＶＳＳに近似した値となる。
したがって、開放判定コンパレーター部５２が、ノードＢ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＢ電位が開放閾値ＶＲＥＰＯよりも低い場合に、差動出力端子２６が開放状態となっていると判定する。
As described above, the node B potential during normal operation of the differential
For this reason, when the
Accordingly, the
差動出力端子２６が開放状態となっていると判定した開放判定コンパレーター部５２は、開放判定信号を、報知部５６へ出力する。
短絡判定コンパレーター部５４は、低電位側電源アンプＮＡＭＰの出力端子からノードＢ電位の入力を受ける。これに加え、短絡判定コンパレーター部５４は、予め設定した短絡閾値ＶＲＥＰＳを記憶している。
The open
The short circuit
短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時におけるノードＢ電位よりも、若干高い電位に設定する。すなわち、短絡閾値ＶＲＥＰＳは、開放閾値ＶＲＥＰＯよりも高い電位である。
そして、短絡判定コンパレーター部５４は、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態となっているか否かを判定する。
For example, the short-circuit threshold value VREPS is set to a potential slightly higher than the node B potential during normal operation of the differential
Then, the short circuit
以下、短絡判定コンパレーター部５４が行う具体的な処理を説明する。
差動出力端子２６が短絡状態であると、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間の電位差が殆ど無くなり、低電位側第一ノードＣＮの電位は、差動信号伝送路２０の通常動作時における電位よりも高くなる。
このため、差動出力端子２６が短絡状態であると、低電位側電源アンプＮＡＭＰの出力であるノードＢ電位が上昇する。
Hereinafter, specific processing performed by the short-circuit
When the
For this reason, when the
したがって、短絡判定コンパレーター部５４が、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＢ電位が短絡閾値ＶＲＥＰＳよりも高い場合に、差動出力端子２６が短絡状態となっていると判定する。
差動出力端子２６が短絡状態となっていると判定した短絡判定コンパレーター部５４は、短絡判定信号を、報知部５６へ出力する。
Therefore, the short circuit
The short circuit
報知部５６の構成は、上述した第一実施形態と同様である。
以上により、異常検出部５０は、ノードＢ電位を参照することで、差動出力端子２６の開放状態及び短絡状態を検出する。
すなわち、異常検出部５０は、アンプ（低電位側電源アンプＮＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
The structure of the alerting | reporting
As described above, the
That is, the
また、異常検出部５０は、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
さらに、異常検出部５０は、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０は、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。
The
Further, the
（動作）
図６及び図７を参照して、第二実施形態の動作を説明する。なお、上述した第一実施形態と同様の動作については、説明を省略する場合がある。
出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．４２５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．０７５［Ｖ］の電圧を出力する。
(Operation)
The operation of the second embodiment will be described with reference to FIGS. In addition, description about the operation | movement similar to 1st embodiment mentioned above may be abbreviate | omitted.
When the
そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第一伝送路端子ＯＰから第二伝送路端子ＯＮへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。
これにより、出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．４２５［Ｖ］となる。
一方、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．０７５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．４２５［Ｖ］の電圧を出力する。
Between the first transmission line terminal OP and the second transmission line terminal ON, a current of 3.5 [mA] is applied to the termination resistor ER from the first transmission line terminal OP to the second transmission line terminal ON. Flowing.
As a result, when the
On the other hand, when the
そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第二伝送路端子ＯＮから第一伝送路端子ＯＰへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。
これにより、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．０７５［Ｖ］となる。
上述したように、出力制御部１０がＨレベル信号ＳＨやＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、異常検出部５０は、ノードＢ電位と、開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳを比較する。
Between the first transmission line terminal OP and the second transmission line terminal ON, a current of 3.5 [mA] is applied to the termination resistor ER from the second transmission line terminal ON to the first transmission line terminal OP. Flowing.
Thus, when the
As described above, when the
そして、差動出力端子２６の開放状態または短絡状態を検出すると、発光部を発光させて、開放状態または短絡状態を検出した結果を報知する。一方、差動出力端子２６の開放状態及び短絡状態を検出していない状態である通常状態では、発光部を発光させない。
なお、上述した第二実施形態は、本発明の一例であり、本発明は、上述した第二実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
When the open state or short circuit state of the
The above-described second embodiment is an example of the present invention, and the present invention is not limited to the above-described second embodiment, and the present invention may be applied to other forms than this embodiment. Various modifications can be made according to the design or the like as long as they do not depart from the technical idea.
（第二実施形態の効果）
第二実施形態の電流インターフェース回路１であれば、第一実施形態の電流インターフェース回路１が奏する効果（１）に加え、さらに、以下に記載する効果を奏することが可能となる。
(Effect of the second embodiment)
In the
（１）異常検出部５０が、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
その結果、低電位側電流回路４０から低電位側電流回路４０へ流れる電流を参照して、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
(1) The
As a result, it is possible to detect the open state and the short circuit state of the differential
（２）異常検出部５０が、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０が、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。
その結果、二つの値を比較することで、複雑な演算等を必要とせずに、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
(2) The
As a result, by comparing the two values, it becomes possible to detect the open state and the short-circuit state of the differential
（３）開放閾値ＶＲＥＰＯを、差動信号伝送路２０の開放状態及び短絡状態ではない通常動作時における低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧よりも、高い電位とする。これに加え、短絡閾値ＶＲＥＰＳは、通常動作時における低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧よりも、低い電位とする。
(3) The open threshold VREPO is higher than the output voltage of the amplifier (low potential side power amplifier NAMP) included in the low potential side
このため、差動信号伝送路２０の通常動作時を基準として、低電位側差動アンプＮＤＡＭＰの出力電圧と開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
その結果、差動信号伝送路２０が含む第一伝送路端子ＯＰと第二伝送路端子ＯＮの電位差に応じて、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
Therefore, the differential
As a result, according to the potential difference between the first transmission line terminal OP and the second transmission line terminal ON included in the differential
（第二実施形態の変形例）
（１）第二実施形態では、異常検出部５０の構成を、二つのコンパレーター部（開放判定コンパレーター部５２、短絡判定コンパレーター部５４）を含む構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図８中に表すように、一つのコンパレーター部である兼任判定コンパレーター部５８と、報知部５６と、を含む構成としてもよい。
(Modification of the second embodiment)
(1) In 2nd embodiment, although the structure of the
That is, for example, as shown in FIG. 8, the configuration of the
以下、兼任判定コンパレーター部５８の構成について説明する。
兼任判定コンパレーター部５８は、ノードＢ電位の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯと、予め設定した短絡閾値ＶＲＥＰＳを記憶している。
開放閾値ＶＲＥＰＯは、例えば、差動信号伝送路２０の通常動作時における低電位側第一ノードＣＮの電位よりも、低い電位に設定する。また、短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時における低電位側第一ノードＣＮの電位よりも、高い電位に設定する。
Hereinafter, the configuration of the concurrent
The
The open threshold VREPO is set to a potential lower than the potential of the low potential side first node CN during normal operation of the differential
そして、兼任判定コンパレーター部５８は、開放状態検出期間の間は、図８（ａ）中に表すように、ノードＢ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態となっているか否かを判定する。さらに、兼任判定コンパレーター部５８は、短絡状態検出期間の間は、図８（ｂ）中に表すように、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態となっているか否かを判定する。
Then, during the open state detection period, the concurrent
具体的には、開放状態検出期間の間は、ノードＢ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＢ電位が開放閾値ＶＲＥＰＯよりも低い場合に、差動出力端子２６が開放状態となっていると判定する。さらに、短絡状態検出期間の間は、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＢ電位が短絡閾値ＶＲＥＰＳよりも高い場合に、差動出力端子２６が短絡状態となっていると判定する。
以上により、図８中に表す構成の異常検出部５０であれば、第二実施形態と比較して、コンパレーター部の数を減らすことが可能であるため、異常検出部５０の部品点数を減らすことが可能となる。
Specifically, during the open state detection period, as a result of comparing the node B potential with the open threshold VREPO, when the node B potential is lower than the open threshold VREPO, the
As described above, the
（２）第二実施形態では、異常検出部５０の構成を、二つのコンパレーター部を含む構成とし、二つの閾値（開放閾値ＶＲＥＰＯ、短絡閾値ＶＲＥＰＳ）を用いる構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図９中に表すように、異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪと、第一異常検出用インバータＩＮＶ１と、第二異常検出用インバータＩＮＶ２と、を含む構成としてもよい。これに加え、開放状態判定部ＯＪと、短絡状態判定部ＳＪと、報知部５６と、を含む構成としてもよい。
以下、図９中に表す異常検出部５０の構成について説明する。
(2) In the second embodiment, the configuration of the
That is, for example, as shown in FIG. 9, the configuration of the
Hereinafter, the configuration of the
異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪは、ソース接地増幅器ＣＳを形成している。
異常検出用トランジスタＭＪは、ゲートが低電位側電源アンプＮＡＭＰの出力端子に接続され、ドレインが異常検出用可変電流源ＩＳＪ及び第一異常検出用インバータＩＮＶ１に接続され、ソースが接地されている。
The abnormality detection transistor MJ and the abnormality detection variable current source ISJ form a common source amplifier CS.
The abnormality detection transistor MJ has a gate connected to the output terminal of the low potential side power amplifier NAMP, a drain connected to the abnormality detection variable current source ISJ and the first abnormality detection inverter INV1, and a source grounded.
また、異常検出用トランジスタＭＪと低電位側第二トランジスタＭＮＥとの電気的なサイズ比は、例えば、１：１００に設定する。これにより、差動信号伝送路２０の通常動作時には、異常検出用トランジスタＭＪに３５［μＡ］の電流が流れる。
異常検出用可変電流源ＩＳＪは、開放状態検出期間の間と、短絡状態検出期間の間とで、異なる大きさの電流を出力する。
The electrical size ratio between the abnormality detection transistor MJ and the low potential side second transistor MNE is set to, for example, 1: 100. Thus, during normal operation of the differential
The abnormality detection variable current source ISJ outputs different currents during the open state detection period and during the short circuit state detection period.
具体的には、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも小さい電流を流す。一方、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも大きい電流を流す。
第一異常検出用インバータＩＮＶ１は、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも大きい電流が入力されるため、出力がＬｏ（低）となる。一方、短絡状態検出期間の間に、差動信号伝送路２０が短絡状態であると、ノードＢ電位が上昇し、異常検出用トランジスタＭＪに流れる電流が増加するため、第一異常検出用インバータＩＮＶ１の出力はＨｉ（高）となる。
Specifically, during the open state detection period, a current smaller than the current (35 [μA]) flowing through the abnormality detection transistor MJ during the normal operation of the differential
The first abnormality detection inverter INV1 receives a current larger than 35 [μA] from the abnormality detection variable current source ISJ during the normal operation of the differential
第二異常検出用インバータＩＮＶ２は、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも小さい電流が入力されるため、出力がＬｏ（低）となる。一方、開放状態検出期間の間に、差動信号伝送路２０が開放状態であると、ノードＢ電位が下降し、異常検出用トランジスタＭＪは電流を流すことができなくなるので、第二異常検出用インバータＩＮＶ２の出力はＨｉ（高）となる。
The second abnormality detection inverter INV2 receives a current smaller than 35 [μA] from the abnormality detection variable current source ISJ during the normal operation of the differential
開放状態判定部ＯＪは、第二異常検出用インバータＩＮＶ２の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも小さい電流を流しているとともに、第二異常検出用インバータＩＮＶ２の出力がＨｉ（高）であると、差動出力端子２６が開放状態となっていると判定し、開放判定信号を報知部５６へ出力する。
The open state determination unit OJ refers to the output of the second abnormality detection inverter INV2 and the current output from the abnormality detection variable current source ISJ.
When the abnormality detection variable current source ISJ is passing a current smaller than 35 [μA] and the output of the second abnormality detection inverter INV2 is Hi (high), the
短絡状態判定部ＳＪは、第一異常検出用インバータＩＮＶ１の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも大きい電流を流しているとともに、第一異常検出用インバータＩＮＶ１の出力がＨｉ（高）であると、差動出力端子２６が短絡状態となっていると判定し、短絡判定信号を報知部５６へ出力する。
The short-circuit state determination unit SJ refers to the output of the first abnormality detection inverter INV1 and the current output from the abnormality detection variable current source ISJ.
When the abnormality detection variable current source ISJ is passing a current larger than 35 [μA] and the output of the first abnormality detection inverter INV1 is Hi (high), the
以上により、図９中に表す構成の異常検出部５０は、開放状態検出期間の間は、低電位側電流回路４０が含むアンプの出力電圧に応じて予め設定した電流よりも小さい電流をインバータに入力し、さらに、インバータの出力に基づいて開放状態を検出する。これに加え、短絡状態検出期間の間は、予め設定した電流よりも大きい電流をインバータに入力し、さらに、インバータの出力に基づいて短絡状態を検出する。
As described above, the
すなわち、図９中に表す構成の異常検出部５０は、低電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器ＣＳを備える。さらに、ソース接地増幅器ＣＳが出力した電圧の入力を受けるインバータ（第一異常検出用インバータＩＮＶ１、第二異常検出用インバータＩＮＶ２）を備える。これに加え、インバータの出力に基づいて開放状態及び短絡状態を判定する状態判定部（開放状態判定部ＯＪ、短絡状態判定部ＳＪ）を備える。
したがって、図９中に表す構成の異常検出部５０であれば、電流値と出力を参照することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
That is, the
Accordingly, the
（３）第二実施形態では、高電位側電流回路３０の構成を、高電位側レプリカ回路３０Ｒと、高電位側電流源３０Ｅと、を含む構成としたが、これに限定するものではない。
すなわち、高電位側電流回路３０の構成を、例えば、図１０中に表すように、単純な電流源である高電位側定電流源ＶＰに置き換えた構成としてもよい。図１０中に表す構成であっても、ノードＢ電位を参照することで、異常検出部５０は、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
(3) In the second embodiment, the configuration of the high potential side
That is, the configuration of the high potential side
１…電流インターフェース回路、１０…出力制御部、２０…差動信号伝送路、ＳＷ１…第一スイッチ部、ＳＷ２…第二スイッチ部、ＳＷ３…第三スイッチ部、ＳＷ４…第四スイッチ部、ＣＰ…高電位側第一ノード、ＣＮ…低電位側第一ノード、ＯＰ…第一伝送路端子、ＯＮ…第二伝送路端子、２２…第一出力端子、２４…第二出力端子、２６…差動出力端子、３０…高電位側電流回路、３０Ｒ…高電位側レプリカ回路、ＰＤＡＭＰ…高電位側差動アンプ、ＭＰＲ…高電位側第一トランジスタ、ＳＷ５…第五スイッチ部、ＩＳＮ…低電位側設定電流源、ＯＰＤ…高電位側第二ノード、ＣＰＤ…高電位側第三ノード、３０Ｅ…高電位側電流源、ＰＡＭＰ…高電位側電源アンプ、ＭＰＥ…高電位側第二トランジスタ、４０…低電位側電流回路、４０Ｒ…低電位側レプリカ回路、ＮＤＡＭＰ…低電位側差動アンプ、ＭＮＲ…低電位側第一トランジスタ、ＳＷ６…第六スイッチ部、ＩＳＰ…高電位側設定電流源、ＯＮＤ…低電位側第二ノード、ＣＮＤ…低電位側第三ノード、４０Ｅ…低電位側電流源、ＮＡＭＰ…低電位側電源アンプ、ＭＮＥ…低電位側第二トランジスタ、５０…異常検出部、５２…開放判定コンパレーター部、５４…短絡判定コンパレーター部、５６…報知部、５８…兼任判定コンパレーター部、ＭＪ…異常検出用トランジスタ、ＩＳＪ…異常検出用可変電流源、ＩＮＶ１…第一異常検出用インバータ、ＩＮＶ２…第二異常検出用インバータ、ＯＪ…開放状態判定部、ＳＪ…短絡状態判定部、ＣＳ…ソース接地増幅器、ＳＨ…Ｈレベル信号、ＳＬ…Ｌレベル信号、ＥＲ…終端抵抗、ＶＤＤ…ドレイン側電源電圧、ＶＳＳ…ソース側電源電圧、ＶＲＥＰＯ…開放閾値、ＶＲＥＰＳ…短絡閾値、ＶＮ…低電位側定電流源、ＶＰ…高電位側定電流源
DESCRIPTION OF
Claims (11)
前記アンプの出力電圧に基づいて前記差動信号伝送路の開放状態及び短絡状態のうち少なくとも一方を検出する異常検出部を設けたことを特徴とする電流インターフェース回路。 A current interface circuit comprising: a current source including an amplifier; and a differential signal transmission path through which current is supplied from the current source to an output terminal,
A current interface circuit, comprising: an abnormality detection unit that detects at least one of an open state and a short circuit state of the differential signal transmission line based on an output voltage of the amplifier.
前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする請求項１に記載した電流インターフェース回路。 A high-potential side current source as the current source;
2. The current interface circuit according to claim 1, wherein the abnormality detection unit detects the open state and the short-circuit state based on an output voltage of an amplifier included in the high potential side current source.
前記短絡閾値は、前記通常動作時における前記高電位側電流源が含むアンプの出力電圧よりも低い電位であることを特徴とする請求項３または請求項４に記載した電流インターフェース回路。 The open threshold is a potential higher than the output voltage of the amplifier included in the high-potential side current source in a normal operation that is not an open state and a short circuit state of the differential signal transmission line,
5. The current interface circuit according to claim 3, wherein the short-circuit threshold is a potential lower than an output voltage of an amplifier included in the high-potential-side current source during the normal operation.
前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする請求項１に記載した電流インターフェース回路。 A low potential side current source as the current source;
2. The current interface circuit according to claim 1, wherein the abnormality detection unit detects the open state and the short circuit state based on an output voltage of an amplifier included in the low potential side current source.
前記短絡閾値は、前記通常動作時における前記低電位側電流源が含むアンプの出力電圧よりも低い電位であることを特徴とする請求項８または請求項９に記載した電流インターフェース回路。 The open threshold is a potential higher than the output voltage of the amplifier included in the low-potential-side current source in a normal operation that is not an open state and a short-circuit state of the differential signal transmission line,
10. The current interface circuit according to claim 8, wherein the short-circuit threshold is a potential lower than an output voltage of an amplifier included in the low potential side current source during the normal operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016164080A JP6764726B2 (en) | 2016-08-24 | 2016-08-24 | Current interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016164080A JP6764726B2 (en) | 2016-08-24 | 2016-08-24 | Current interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018031675A true JP2018031675A (en) | 2018-03-01 |
| JP6764726B2 JP6764726B2 (en) | 2020-10-07 |
Family
ID=61303326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016164080A Active JP6764726B2 (en) | 2016-08-24 | 2016-08-24 | Current interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6764726B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3611522A1 (en) * | 2018-08-14 | 2020-02-19 | NXP USA, Inc. | Embedded test circuitry and method therefor |
| CN112689102A (en) * | 2020-12-28 | 2021-04-20 | 惠州华阳通用电子有限公司 | Differential video transmission device and method |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123665A (en) * | 1975-04-21 | 1976-10-28 | Yokogawa Hokushin Electric Corp | A d,c output circuit |
| JPS62206464A (en) * | 1986-03-03 | 1987-09-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Differential-signal transmission tranceiver |
| JPH03222552A (en) * | 1990-01-29 | 1991-10-01 | Fujitsu Ltd | Fault detection circuit for balanced transmission interface |
| JPH05196677A (en) * | 1991-07-31 | 1993-08-06 | Sgs Thomson Microelettronica Spa | Fault detecting device of driving circuit |
| JPH0843472A (en) * | 1994-05-31 | 1996-02-16 | Internatl Business Mach Corp <Ibm> | Open and short-circuit fault detector for differential interface |
| JP2000041072A (en) * | 1998-05-14 | 2000-02-08 | Natl Semiconductor Corp <Ns> | Lvds driver for back-plane application |
| JP2000299706A (en) * | 1999-04-14 | 2000-10-24 | Toshiba Corp | Protection device |
| JP2004093259A (en) * | 2002-08-30 | 2004-03-25 | Takumi Electric Inc Co | Circuit for detecting conduction state of lead |
-
2016
- 2016-08-24 JP JP2016164080A patent/JP6764726B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123665A (en) * | 1975-04-21 | 1976-10-28 | Yokogawa Hokushin Electric Corp | A d,c output circuit |
| JPS62206464A (en) * | 1986-03-03 | 1987-09-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Differential-signal transmission tranceiver |
| JPH03222552A (en) * | 1990-01-29 | 1991-10-01 | Fujitsu Ltd | Fault detection circuit for balanced transmission interface |
| JPH05196677A (en) * | 1991-07-31 | 1993-08-06 | Sgs Thomson Microelettronica Spa | Fault detecting device of driving circuit |
| JPH0843472A (en) * | 1994-05-31 | 1996-02-16 | Internatl Business Mach Corp <Ibm> | Open and short-circuit fault detector for differential interface |
| JP2000041072A (en) * | 1998-05-14 | 2000-02-08 | Natl Semiconductor Corp <Ns> | Lvds driver for back-plane application |
| JP2000299706A (en) * | 1999-04-14 | 2000-10-24 | Toshiba Corp | Protection device |
| JP2004093259A (en) * | 2002-08-30 | 2004-03-25 | Takumi Electric Inc Co | Circuit for detecting conduction state of lead |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3611522A1 (en) * | 2018-08-14 | 2020-02-19 | NXP USA, Inc. | Embedded test circuitry and method therefor |
| US11018635B2 (en) | 2018-08-14 | 2021-05-25 | Nxp Usa, Inc. | Embedded test circuitry and method therefor |
| CN112689102A (en) * | 2020-12-28 | 2021-04-20 | 惠州华阳通用电子有限公司 | Differential video transmission device and method |
| CN112689102B (en) * | 2020-12-28 | 2023-12-15 | 惠州华阳通用电子有限公司 | Differential video transmission device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6764726B2 (en) | 2020-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10211764B2 (en) | Short-circuit detection circuit in a full-bridge circuit | |
| US9621156B2 (en) | Analog switches and methods for controlling analog switches | |
| USRE47743E1 (en) | Output buffer circuit and method for avoiding voltage overshoot | |
| JP4923442B2 (en) | Differential signal transmission circuit and differential signal transmission device | |
| WO2013047005A1 (en) | Load driving circuit | |
| US20190214982A1 (en) | Power supply control device | |
| US9525937B2 (en) | Circuit for suppressing audio output noise and audio output circuit | |
| JP2008092293A (en) | Power amplifier | |
| JP6764726B2 (en) | Current interface circuit | |
| JP3781924B2 (en) | Power circuit | |
| JP2020148464A (en) | Voltage detector | |
| US8067986B2 (en) | Closed loop surge protection technique for differential amplifiers | |
| US20180136681A1 (en) | Voltage reference buffer circuit | |
| WO2016082787A1 (en) | Circuit failure detection device, led based light emitting apparatus and light/signal emitting device for a vehicle | |
| JP2010193033A (en) | Overcurrent protection circuit | |
| JP2019208092A (en) | Semiconductor integrated circuit, audio output device, electronic apparatus, and over current protection method | |
| US9971370B2 (en) | Voltage regulator with regulated-biased current amplifier | |
| US10418952B1 (en) | Amplifier with hysteresis | |
| US20150082017A1 (en) | Electronic device having a pin for setting its mode of operation and method to set a mode of operation for an electronic device having a pin | |
| JP2017011391A (en) | Current-voltage conversion circuit with surge protection function | |
| US11394355B2 (en) | Semiconductor device | |
| JPH11160370A (en) | Abnormal voltage detection circuit | |
| US11050390B2 (en) | Amplifier circuit | |
| JP2014168181A (en) | Operational amplifier | |
| US20170358915A1 (en) | Interrupting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190425 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200324 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200511 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200908 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200914 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6764726 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |